DE102021121330A1 - Erweiterung von nanokammtransistoranordnungen zur implementierung eines rundum verlaufenden gates - Google Patents

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dielectric
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Varun Mishra
Stephen M. Cea
Cory E. Weber
Jack T. Kavalieros
Tahir Ghani
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Abstract

Ausführungsformen der vorliegenden Offenbarung basieren auf dem Erweitern einer Nanokammtransistorarchitektur, um ein Gate rundum zu implementieren, was bedeutet, dass eine Gate-Umschließung aus wenigstens einem Gate-Dielektrikumsmaterial oder sowohl einem Gate-Dielektrikumsmaterial als auch einem Gate-Elektrodenmaterial auf allen Seiten jedes Nanobandes eines vertikalen Stapels lateraler Nanobänder einer Nanokammtransistoranordnung bereitgestellt ist. Insbesondere beinhaltet eine hierin vorgeschlagene Erweiterung einer Nanokammtransistorarchitektur zum Implementieren eines rundum verlaufenden Gates Verwenden von zwei dielektrischen Wandmaterialien, die ätzselektiv zueinander sind, anstatt nur ein einziges dielektrisches Wandmaterial zu verwenden, das zum Implementieren herkömmlicher Nanokammtransistoranordnungen verwendet wird. Nanokammbasierte Transistoranordnungen, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben, können Verbesserungen hinsichtlich der Kurzkanaleffekte herkömmlicher Nanokammtransistoranordnungen bereitstellen.

Description

  • Technisches Gebiet
  • Diese Offenbarung betrifft allgemein das Gebiet der Halbleitervorrichtungen und insbesondere der Nanokammtransistoranordnungen.
  • Hintergrund
  • In den letzten Jahrzehnten war die Skalierung von Merkmalen in integrierten Schaltkreisen eine treibende Kraft hinter einer ständig wachsenden Halbleiterindustrie. Die Skalierung zu immer kleineren Merkmalen ermöglicht erhöhte Dichten funktionaler Einheiten auf der begrenzten Nutzfläche von Halbleiterchips. Zum Beispiel ermöglicht das Schrumpfen der Transistorgröße den Einbau einer erhöhten Anzahl von Speicher- oder Logikbauelementen auf einem Chip, was die Herstellung von Produkten mit erhöhter Kapazität ermöglicht. Der Antrieb für die immer höhere Kapazität ist jedoch nicht unproblematisch. Die Notwendigkeit, die Leistungsfähigkeit jeder Vorrichtung und jeder Verbindung zu optimieren, gewinnt zunehmend an Bedeutung.
  • Figurenliste
  • Ausführungsformen werden anhand der folgenden ausführlichen Beschreibung in Verbindung mit den begleitenden Zeichnungen leicht verstanden. Zur Erleichterung dieser Beschreibung bezeichnen gleiche Bezugsziffern gleiche strukturelle Elemente. Ausführungsformen sind in den Figuren der begleitenden Zeichnungen beispielhaft und nicht beschränkend veranschaulicht.
    • 1 stellt eine perspektivische Ansicht eines beispielhaften nanobandbasierten Feldeffekttransistors (FET) gemäß manchen Ausführungsformen bereit.
    • 2 ist ein Flussdiagramm eines beispielhaften Verfahrens zum Herstellen einer nanokammbasierten Transistoranordnung, bei der gemäß manchen Ausführungsformen ein Gate rundum implementiert ist.
    • Die 3A-3J stellen Draufsicht- und Querschnittsseitenansichten in verschiedenen Stadien bei der Herstellung einer beispielhaften nanokammbasierten Transistoranordnung bereit, bei der gemäß manchen Ausführungsformen gemäß dem Verfahren aus 2 ein Gate rundum implementiert ist.
    • Die 4A-4C stellen verschiedene weitere Beispiele für eine beispielhafte nanokammbasierte Transistoranordnung bereit, bei der gemäß manchen Ausführungsformen ein Gate rundum implementiert ist.
    • Die 5A und 5B sind Draufsichten eines Wafers bzw. von Dies, die eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten können, bei denen gemäß verschiedenen Ausführungsformen ein Gate rundum implementiert ist.
    • 6 ist eine Querschnittsseitenansicht eines Integrierter-Schaltkreis (IC)-Gehäuses, das eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten kann, bei denen gemäß verschiedenen Ausführungsformen ein Gate rundum implementiert ist.
    • 7 ist eine Querschnittsseitenansicht einer IC-Vorrichtungsbaugruppe, die eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten kann, bei denen gemäß verschiedenen Ausführungsformen ein Gate rundum implementiert ist.
    • 8 ist ein Blockdiagramm einer beispielhaften Rechenvorrichtung, die eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten kann, bei denen gemäß verschiedenen Ausführungsformen ein Gate rundum implementiert ist.
  • Ausführliche Beschreibung
  • Übersicht
  • Die Systeme, Verfahren und Vorrichtungen dieser Offenbarung weisen jeweils mehrere neuartige Aspekte auf, von denen keiner nur für alle hierin offenbarten wünschenswerten Attribute verantwortlich ist. Einzelheiten einer oder mehrerer Implementierungen des in dieser Patentschrift beschriebenen Gegenstands sind in der Beschreibung unten und den begleitenden Zeichnungen dargelegt.
  • Zu Zwecken der Veranschaulichung einer nanokammbasierten Transistoranordnung, bei denen ein Gate rundum implementiert ist wie hierin beschrieben, kann es nützlich sein, zuerst Phänomene zu verstehen, die während einer IC-Fertigung zum Tragen kommen können. Die folgenden grundlegenden Informationen können als eine Grundlage angesehen werden, von der ausgehend die vorliegende Offenbarung angemessen erklärt werden kann. Solche Informationen werden lediglich zum Zweck einer Erklärung geboten und sollten entsprechend in keiner Weise derart ausgelegt werden, dass sie den breiten Schutzumfang der vorliegenden Offenbarung und ihrer Anwendungen beschränken.
  • Nichtplanare Transistoren, wie etwa Doppel-Gate-Transistoren, Tri-Gate-Transistoren, FinFETs-, Nanodraht- und Nanobandtransistoren, verweisen auf Transistoren mit einer nichtplanaren Architektur. Im Vergleich zu einer planaren Architektur, bei der Transistorkanal nur eine Begrenzungsfläche aufweist, ist eine nichtplanare Architektur eine beliebige Art von Architektur, bei der Transistorkanal mehr als eine Begrenzungsfläche aufweist. Eine Begrenzungsfläche verweist auf eine bestimmte Orientierung der Kanaloberfläche, die durch das Gate-Feld begrenzt ist. Nichtplanare Transistoren verbessern potentiell die Leistungsfähigkeit relativ zu Transistoren mit einer planaren Architektur, wie etwa Einzel-Gate-Transistoren.
  • Eine Gate-Umschließung eines Transistors verweist auf einen Teil des Gate-Stapels, der die Menge eines „Top-down“-Raums festlegt, den ein Gate-Stapel jenseits der Kanalbegrenzungsfläche verbraucht. Herkömmliche nichtplanare Transistorarchitekturen nutzen allesamt Gate-Umschließungen, die nicht nur Platz verbrauchen, sondern auch eine parasitäre Kapazität hinzufügen, die sich auf die Einflussflächenskalierung, Geschwindigkeitsverbesserungen und Energieeinsparungen auswirkt. Eine Nanokammtransistorarchitektur (manchmal auch als Gabelschichtarchitektur bezeichnet) wurde in der Literatur als Skalierungsverstärker zur Reduzierung der Zellenabmessungen und parasitärer Kapazität vorgeschlagen, wobei der Name „Nanokamm/Gabelschicht“ aufgrund seiner komplexen bilateralen Finnenstruktur entsteht. Bei einer herkömmlichen Nanokammtransistoranordnung gibt es kein Gate-Umschließung auf einer der beiden Seiten des vertikalen Stapels von lateralen Nanobändern oder Nanoblättern (im Folgenden als „Nanobänder“ bezeichnet), während die Gate-Umschließung auf der anderen Seite noch verbleibt.
  • Bei manchen Implementierungen kann das Fehlen einer Gate-Umschließung auf einer der zwei Seiten des vertikalen Stapels lateraler Nanobänder zu nicht vernachlässigbaren Kurzkanaleffekten führen. Ausführungsformen der vorliegenden Offenbarung basieren auf dem Erweitern einer Nanokammtransistorarchitektur, um ein Gate rundum zu implementieren, was bedeutet, dass eine Gate-Umschließung aus wenigstens einem Gate-Dielektrikumsmaterial oder sowohl einem Gate-Dielektrikumsmaterial als auch einem Gate-Elektrodenmaterial auf allen Seiten jedes Nanobandes eines vertikalen Stapels lateraler Nanobänder einer Nanokammtransistoranordnung bereitgestellt ist. Insbesondere beinhaltet eine hierin vorgeschlagene Erweiterung einer Nanokammtransistorarchitektur zum Implementieren eines rundum verlaufenden Gates Verwenden von zwei dielektrischen Wandmaterialien, die ätzselektiv zueinander sind, anstatt nur ein einziges dielektrisches Wandmaterial zu verwenden, das zum Implementieren herkömmlicher Nanokammtransistoranordnungen verwendet wird. Wie in der Technik bekannt, werden zwei Materialien als „ätzselektiv“ (oder als „ausreichend Ätzselektivität“ aufweisend) zueinander bezeichnet, wenn Ätzmittel, die zum Ätzen des einen Materials verwendet werden, das andere im Wesentlichen nicht ätzen, wodurch selektives Ätzen des einen Materials, aber nicht des anderen ermöglicht wird. Nanokammbasierte Transistoranordnungen, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben, können Verbesserungen hinsichtlich der Kurzkanaleffekte herkömmlicher Nanokammtransistoranordnungen bereitstellen.
  • Wie hierin verwendet, verweist der Ausdruck „Nanoband“ auf eine längliche Halbleiterstruktur mit einer Längsachse parallel zu einer Stützstruktur (z. B. einem Substrat, einem Chip oder einem Wafer), über der eine Transistoranordnung bereitgestellt ist. Bei manchen Konfigurationen wurde der Begriff „Nanoband“ verwendet, um eine längliche Halbleiterstruktur zu beschreiben, die einen rechteckigen transversalen Querschnitt (d. h. einen Querschnitt in einer Ebene senkrecht zu der Längsachse der Struktur) aufweist, während der Begriff „Nanodraht“ verwendet wurde, um eine ähnliche Struktur, aber mit einem kreisförmigen oder quadratisch ähnlichen transversalen Querschnitt zu beschreiben. Bei der vorliegenden Offenbarung wird der Begriff „Nanoband“ verwendet, um sowohl solche Nanobänder (einschließlich Nanoblättern) als auch Nanodrähte zu beschreiben, sowie längliche Halbleiterstrukturen mit einer Längsachse parallel zu den Stützstrukturen und mit transversalen Querschnitten einer beliebigen Geometrie (z. B. oval oder ein Polygon mit abgerundeten Ecken). Wie hierin verwendet, verweist der Begriff „Fläche eines Nanobandes“ auf eine beliebige der Begrenzungsflächen (d. h. Grenzflächen des Halbleitermaterials des Nanobandes zum Gate-Stapel) des Nanobandes, die im Wesentlichen parallel zu der Stützstruktur verlaufen, wenn sich ein Nanoband in einer Richtung parallel zu der Stützstruktur erstreckt, während sich der Begriff „Seitenwand eines Nanobandes“ auf eine beliebige der Begrenzungsflächen des Nanobandes bezieht, die die untere Fläche und die obere Fläche verbinden (wobei die untere Fläche die Fläche des Nanobandes ist, die näher an der Stützstruktur als die obere Fläche ist). Bei einem Aspekt der vorliegenden Offenbarung beinhaltet eine beispielhafte Nanobandtransistoranordnung ein Kanalmaterial, das als ein Nanoband geformt ist, und einen Gate-Stapel, der sich um wenigstens einen Teil einer ersten (z. B. unteren) Fläche des Nanobandes, beide Seitenwände und einen Teil einer zweiten (z. B. oberen) Fläche des Nanobandes wickelt.
  • Obwohl die Beschreibungen hierin unter Bezugnahme auf Nanobänder bereitgestellt werden, sind die hierin beschriebenen Prinzipien des Erweiterns einer nanokammbasierten Transistoranordnung zur Implementierung eines rundum verlaufenden Gates gleichermaßen auf Anordnungen anwendbar, bei denen ein Kanalmaterial als eine Struktur geformt ist, bei der die Länge der Struktur (z. B. eine Abmessung, die entlang der y-Achse des in den vorliegenden Zeichnungen gezeigten beispielhaften Koordinatensystems gemessen wird) der Dicke der Struktur ähnelt (z. B. einer Abmessung, die entlang der z-Achse des in den vorliegenden Zeichnungen gezeigten beispielhaften Koordinatensystems gemessen wird).
  • Verschiedene IC-Vorrichtungen mit einer oder mehreren nanokammbasierten Transistoranordnungen, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben, können in einer oder mehreren mit einem IC assoziierten Komponenten implementiert oder damit assoziiert sein, oder/und können zwischen verschiedenen solchen Komponenten implementiert sein. Bei verschiedenen Ausführungsformen sind Komponenten, die mit einem IC assoziiert sind, unter anderem zum Beispiel Transistoren, Dioden, Leistungsquellen, Widerstände, Kondensatoren, Induktivitäten, Sensoren, Sendeempfänger, Empfänger, Antennen usw. Komponenten, die mit einem IC assoziiert sind, können jene beinhalten, die auf dem IC montiert sind, oder jene, die mit einem IC verbunden sind. Der IC kann entweder analog oder digital sein und kann in Abhängigkeit von den mit dem IC assoziierten Komponenten in einer Reihe von Anwendungen wie etwa Mikroprozessoren, Optoelektronik, Logikblöcke, Audioverstärker usw. verwendet werden. Der IC kann als Teil eines Chipsatzes zum Ausführen einer oder mehrerer zugehöriger Funktionen in einem Computer eingesetzt werden.
  • Zu Erläuterungszwecken werden spezielle Anzahlen, Materialien und Konfigurationen dargelegt, um ein gründliches Verständnis der veranschaulichenden Implementierungen bereitzustellen. Einem Fachmann ist jedoch ersichtlich, dass die vorliegende Offenbarung ohne die spezifischen Einzelheiten umgesetzt werden kann oder/und dass die vorliegende Offenbarung mit nur einigen der beschriebenen Aspekte umgesetzt werden kann. In anderen Fällen werden wohlbekannte Merkmale weggelassen oder vereinfacht, um die veranschaulichenden Implementierungen nicht zu verdecken.
  • Ferner werden Bezugnahmen auf die begleitenden Zeichnungen vorgenommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung Ausführungsformen gezeigt sind, die umgesetzt werden können. Es versteht sich, dass andere Ausführungsformen genutzt werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Offenbarung abzuweichen. Daher ist die folgende ausführliche Beschreibung nicht in einem beschränkenden Sinn zu verstehen. Der Einfachheit halber kann, falls eine Sammlung von Zeichnungen, die mit unterschiedlichen Buchstaben bezeichnet sind, vorhanden ist, z. B. 4A-4C, hierin auf eine solche Sammlung ohne die Buchstaben verwiesen werden, z. B. als „4“.
  • Die Zeichnungen sollen relative Anordnungen der Elemente darin zeigen und die Vorrichtungsanordnungen dieser Figuren können andere Elemente beinhalten, die nicht speziell veranschaulicht sind (z. B. verschiedene Grenzflächenschichten). Gleichermaßen können, obwohl spezielle Anordnungen von Materialien unter Bezugnahme auf die Zeichnungen besprochen werden, Zwischenmaterialien in den Vorrichtungen und Baugruppen dieser Zeichnungen enthalten sein. Obwohl manche Elemente der verschiedenen Vorrichtungsansichten in den Zeichnungen als planare Rechtecke oder aus rechteckigen Festkörpern gebildet veranschaulicht sind und obwohl manche schematischen Veranschaulichungen beispielhafter Strukturen mit präzisen rechten Winkeln und geraden Linien gezeigt sind, dient dies lediglich der einfachen Veranschaulichung und Ausführungsformen dieser Baugruppen können gekrümmt, abgerundet oder anderweitig unregelmäßig geformt sein, wie durch die Herstellungsprozesse, die zum Herstellen von Halbleitervorrichtungsbaugruppen verwendet werden, vorgeschrieben und manchmal aufgrund von diesen unvermeidbar ist. Daher versteht es sich, dass solche schematischen Veranschaulichungen möglicherweise keine realen Prozessbeschränkungen widerspiegeln, die bewirken können, dass die Merkmale nicht so „ideal“ aussehen, wenn beliebige der hierin beschriebenen Strukturen z. B. unter Verwendung von Rasterelektronenmikroskopie (SEM)-Bildern oder Transmissionselektronenmikroskopie (TEM)-Bildern untersucht werden. Bei solchen Bildern realer Strukturen könnten auch mögliche Verarbeitungsdefekte sichtbar sein, z. B. nicht perfekt gerade Ränder von Materialien, sich verjüngende Vias oder andere Öffnungen, unbeabsichtigte Rundungen von Ecken oder Variationen der Dicken unterschiedlicher Materialschichten, gelegentliche Schrauben-, Stufen- oder kombinierte Versetzungen innerhalb des kristallinen Gebiets und/oder gelegentliche Versetzungsdefekte einzelner Atome oder von Clustern von Atomen. Es kann andere hier nicht aufgelistete Defekte geben, die aber auf dem Gebiet der Vorrichtungsfertigung üblich sind. Eine Inspektion von Layout- und Maskendaten und Reverse Engineering von Teilen einer Vorrichtung, um die Schaltung z. B. unter Verwendung von optischer Mikroskopie, TEM oder SEM zu rekonstruieren, und/oder eine Inspektion eines Querschnitts einer Vorrichtung, um die Form und den Ort verschiedener hierin beschriebener Vorrichtungselemente z. B. unter Verwendung einer physikalischen Fehleranalyse (PFA: Physical Failure Analysis) zu erkennen, würde eine Bestimmung des Vorhandenseins einer oder mehrerer nanokammbasierter Transistoranordnungen ermöglichen, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben.
  • Verschiedene Operationen können wiederum als mehrere diskrete Aktionen oder Operationen auf eine Weise beschrieben werden, die beim Verständnis des beanspruchten Gegenstands hilfreich ist. Die Reihenfolge der Beschreibung sollte jedoch nicht so ausgelegt werden, dass sie impliziert, dass diese Operationen notwendigerweise reihenfolgeabhängig sind. Insbesondere werden diese Vorgänge möglicherweise nicht in der Reihenfolge der Darstellung durchgeführt. Beschriebene Vorgänge können in einer von der beschriebenen Ausführungsform verschiedenen Reihenfolge durchgeführt werden. Verschiedene zusätzliche Vorgänge können durchgeführt werden und/oder beschriebene Vorgänge können bei zusätzlichen Ausführungsformen weggelassen werden.
  • Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A und/oder B“ (A), (B) oder (A und B). Für die Zwecke der vorliegenden Offenbarung bedeutet der Ausdruck „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C). Der Ausdruck „zwischen“ schließt, wenn er in Bezug auf Messbereiche verwendet wird, die Messbereichsendwerte ein.
  • Die Beschreibung verwendet die Ausdrücke „bei einer Ausführungsform“ oder „bei Ausführungsformen“, die jeweils auf eine oder mehrere derselben oder unterschiedlicher Ausführungsformen verweisen können. Die Begriffe „umfassend“, „beinhaltend“, „aufweisend“ und dergleichen, wie sie in Bezug auf Ausführungsformen der vorliegenden Offenbarung verwendet werden, sind synonym. Die Offenbarung kann perspektivenbasierte Beschreibungen wie etwa „oberhalb“, „unterhalb“, „Oberseite“, „Unterseite“ und „Seite“, verwenden; solche Beschreibungen werden verwendet, um die Besprechung zu erleichtern und sollen die Anwendung offenbarter Ausführungsformen nicht einschränken. Die begleitenden Zeichnungen sind nicht unbedingt maßstabsgetreu. Sofern nicht anders spezifiziert, gibt die Verwendung der Ordnungsadjektive „erste/r/s“, „zweite/r/s“ und „dritte/r/s“ usw. zum Beschreiben eines gemeinsamen Objekts lediglich an, dass sich auf unterschiedliche Instanzen von gleichen Objekten bezogen wird, und es ist nicht beabsichtigt, zu implizieren, dass die so beschriebenen Objekte in einer gegebenen Sequenz vorliegen müssen, weder zeitlich, räumlich, in der Rangfolge noch auf eine beliebige andere Art und Weise.
  • In der folgenden ausführlichen Beschreibung werden verschiedene Aspekte der veranschaulichenden Implementierungen unter Verwendung von Begriffen beschrieben, die von einem Fachmann gebraucht werden, um einem anderen Fachmann den Inhalt seiner Arbeit zu vermitteln. Falls verwendet, verweisen zum Beispiel die Ausdrücke „Oxid“, „Carbid“, „Nitrid“ usw. auf Verbindungen, die jeweils Sauerstoff, Kohlenstoff, Stickstoff usw. enthalten, verweist der Ausdruck „High-k-Dielektrikum“ auf ein Material mit einer höheren Dielektrizitätskonstante als Siliciumoxid, während der Ausdruck „Low-k-Dielektrikum“ auf ein Material mit einer niedrigeren Dielektrizitätskonstante als Siliciumoxid verweist. Bei einem anderen Beispiel wird ein Ausdruck „Zwischenverbindung“ verwendet, um ein beliebiges Element zu beschreiben, das aus einem elektrisch leitfähigen Material gebildet ist, um eine elektrische Konnektivität zu einer oder mehreren Komponenten, die mit einem IC assoziiert sind, oder/und zwischen verschiedenen solchen Komponenten bereitzustellen. Die Ausdrücke „im Wesentlichen“, „eng“, „näherungsweise“, „nah“ und „etwa“ verweisen allgemein darauf, innerhalb von +/- 20 % eines Zielwertes basierend auf dem Kontext eines speziellen Wertes, wie hierin beschrieben oder in der Technik bekannt, zu liegen.
  • Beispielhafte Nanobandtransistoranordnung
  • 1 stellt eine perspektivische Ansicht einer beispielhaften IC-Struktur mit einem nanobandbasierten Feldeffekttransistor (FET) 110 bereit, der dazu eingerichtet sein kann, eine nanokammbasierte Transistoranordnung zu bilden, bei der gemäß verschiedenen Ausführungsformen ein Gate rundum implementiert ist. Zum Beispiel kann der Transistor 110, der auf Basis eines in 1 gezeigten Nanobandes 104 gebildet ist, bei verschiedenen Ausführungsformen auf Basis eines beliebigen der Nanobänder 390 der in 3J oder in einer beliebigen der 4A-4C gezeigten nanokammbasierten Transistoranordnungen gebildet sein, außer dass die Transistoren, die darin gebildet sind, in den Stapeln lateraler Nanobänder gebildet wären, die durch eine dielektrische Wand getrennt sind, die unter Verwendung eines ersten und zweiten dielektrischen Wandmaterials gebildet wurde, wie hierin beschrieben.
  • Unter Bezugnahme auf die Einzelheiten aus 1 kann die Anordnung 100 ein Kanalmaterial beinhalten, das als ein Nanoband 104 gebildet ist, das aus einem oder mehreren Halbleitermaterialien hergestellt ist, wobei das Nanoband 104 über einer Stützstruktur 102 bereitgestellt ist. Der Transistor 110 kann basierend auf dem Nanoband 104 gebildet sein, indem ein Gate-Stapel 106 um wenigstens einen Teil des Nanobandes gewickelt ist, der als ein „Kanalteil“ bezeichnet wird, und indem er Source- und Drain-Gebiete aufweist, die in 1 als ein erstes Source- oder Drain (S/D)-Gebiet 114-1 und ein zweites S/D-Gebiet 114-2 auf beiden Seiten des Gate-Stapels 106 gezeigt sind. Bei manchen Ausführungsformen kann eine (in 1 nicht speziell gezeigte) Schicht aus Oxidmaterial zwischen der Stützstruktur 102 und dem Gate-Stapel 106 bereitgestellt sein.
  • Die in 1 (und anderen Figuren der vorliegenden Offenbarung) gezeigte Anordnung 100 soll relative Anordnungen mancher der Komponenten darin zeigen und die Anordnung 100 oder Teile davon können andere Komponenten beinhalten, die nicht veranschaulicht sind (z. B. elektrische Kontakte zu den S/D-Gebieten 114 des Transistors 110, zusätzliche Schichten wie etwa eine Abstandsschicht um die Gate-Elektrode des Transistors 110 herum usw.). Obwohl dies in 1 nicht speziell veranschaulicht ist, kann zum Beispiel ein dielektrischer Abstandshalter zwischen der Source-Elektrode und dem Gate-Stapel sowie zwischen der Transistor-Drain-Elektrode und dem Gate-Stapel des Transistors 110 bereitgestellt sein, um eine elektrische Isolation zwischen den Source-, Gate-, Drain-Elektroden bereitzustellen. Obwohl dies in 1 nicht speziell veranschaulicht ist, können bei einem anderen Beispiel wenigstens Teile des Transistors 110 von einem Isolatormaterial wie etwa einem beliebigen geeigneten Zwischenschichtdielektrikum (ILD) - Material umgeben sein. Bei manchen Ausführungsformen kann ein solches Isolatormaterial ein High-k-Dielektrikum einschließlich Elementen wie etwa Hafnium, Silicium, Sauerstoff, Titan, Tantal, Lanthan, Aluminium, Zirconium, Barium, Strontium, Yttrium, Blei, Scandium, Niob und Zink sein. Beispiele für High-k-Materialien, die für diesen Zweck verwendet werden können, können unter anderem Hafniumoxid, Hafniumsiliciumoxid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Tantaloxid, Tantalsiliciumoxid, Bleiscandiumtantaloxid und Bleizinkniobat sein. Bei anderen Ausführungsformen kann das Isolatormaterial, das Teile des Transistors 110 umgibt, ein Low-k-Dielektrikum-Material sein. Manche Beispiele für dielektrische Materialien mit niedrigem k-Wert sind unter anderem Siliciumdioxid, kohlenstoffdotiertes Oxid, Siliciumnitrid, organische Polymere wie etwa Perfluorcyclobutan oder Polytetrafluorethylen, Quarzglas (FSG) und Organosilikate, wie etwa Silsesquioxan, Siloxan oder Organosilikatglas.
  • Implementierungen der vorliegenden Offenbarung können auf einer beliebigen geeigneten Stützstruktur 102 wie etwa einem Substrat, einem Die, einem Wafer oder einem Chip gebildet oder ausgeführt sein. Die Stützstruktur 102 kann z. B. der unten besprochene Wafer 2000 aus 5A sein und kann ein Die, z. B. der vereinzelte Die 2002 aus 5 B, sein oder in diesem enthalten sein. Die Stützstruktur 102 kann ein Halbleitersubstrat sein, das aus Halbleitermaterialsystemen einschließlich zum Beispiel n-Typ- oder p-Typ-Materialsystemen besteht. Bei einer Implementierung kann das Halbleitersubstrat ein kristallines Substrat sein, das unter Verwendung eines Volumensiliciums oder einer Silicium-auf-Isolator (SOI)-Unterstruktur gebildet ist. Bei anderen Implementierungen kann das Halbleitersubstrat unter Verwendung alternativer Materialien gebildet sein, die mit Silicium kombiniert sein können oder nicht, die unter anderem Germanium, Siliciumgermanium, Indiumantimonid, Bleitellurid, Indiumarsenid, Indiumphosphid, Galliumarsenid, Aluminiumgalliumarsenid, Aluminiumarsenid, Indiumaluminiumarsenid, Aluminiumindiumantimonid, Indiumgalliumarsenid, Galliumnitrid, Indiumgalliumnitrid, Aluminiumindiumnitrid oder Galliumantimonid oder andere Kombinationen von Materialien der Gruppe-III-V (d. h. Materialien aus den Gruppen III und V des Periodensystems der Elemente), Materialien der Gruppe II-VI (d. h. Materialien aus den Gruppen II und IV des Periodensystems der Elemente) oder der Gruppe IV (d. h. Materialien aus der Gruppe IV des Periodensystems der Elemente) sein können. Bei manchen Ausführungsformen kann das Substrat nichtkristallin sein. Bei manchen Ausführungsformen kann die Stützstruktur 102 ein Leiterplatten (PCB: Printed Circuit Board)-Substrat sein. Obwohl hier einige Beispiele für Materialien beschrieben sind, aus denen die Stützstruktur 102 gebildet sein kann, kann ein beliebiges Material, das als ein Fundament dienen kann, auf der eine Halbleitervorrichtung, bei der eine beliebige der nanokammbasierten Transistoranordnungen implementiert ist, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben aufgebaut werden kann, in das Wesen und den Schutzumfang der vorliegenden Offenbarung fallen.
  • Das Nanoband 104 kann zum Beispiel als Nanodraht oder Nanoband ausgebildet sein. Bei manchen Ausführungsformen kann eine Fläche eines transversalen Querschnitts des Nanobandes 104 (d. h. eine Fläche in der x-z-Ebene des in 1 gezeigten beispielhaften Koordinatensystems x-y-z) zwischen etwa 25 und 10000 Quadratnanometer betragen, einschließlich aller Werte und Bereiche darin (z. B. zwischen etwa 25 und 1000 Quadratnanometer oder zwischen etwa 25 und 500 Quadratnanometer). Bei manchen Ausführungsformen kann eine Breite des Nanobandes 104 (d. h. eine Abmessung, die in einer Ebene parallel zu der Stützstruktur 102 und in einer Richtung senkrecht zu einer Längsachse 120 des Nanobandes 104 gemessen wird, z. B. entlang der y-Achse des in 1 gezeigten beispielhaften Koordinatensystems) wenigstens etwa 3-mal größer als eine Höhe des Nanobandes 104 sein (d. h. eine Abmessung, die in einer Ebene senkrecht zu der Stützstruktur 102 gemessen wird, z. B. entlang der z-Achse des in 1 gezeigten beispielhaften Koordinatensystems), einschließlich aller Werte und Bereiche darin, z. B. wenigstens etwa 4-mal größer oder wenigstens etwa 5-mal größer. Obwohl das in 1 veranschaulichte Nanoband 104 als einen rechteckigen Querschnitt aufweisend gezeigt ist, kann das Nanoband 104 stattdessen einen Querschnitt aufweisen, der an Ecken abgerundet oder anderweitig unregelmäßig geformt ist, und der Gate-Stapel 106 kann der Form des Nanobandes 104 entsprechen. Obwohl ferner 1 sowie die 3 und 4 Ausführungsformen darstellen, bei denen die Längsachse 120 des Nanobandes 104 im Wesentlichen parallel zur Ebene der Stützstruktur 102 verläuft, muss dies nicht der Fall sein; bei anderen Ausführungsformen kann das Nanoband 104 senkrecht zur Stützstruktur 102 ausgerichtet sein, z. B. „vertikal“. Für eine beliebige Orientierung des Nanobandes 104 in Bezug auf die Stützstruktur 102 verweist eine „Fläche“ eines Nanobandes auf die Seite des Nanobandes, die größer als die senkrecht dazu verlaufende Seite ist (bei Messung in einer Ebene im Wesentlichen senkrecht zu der Längsachse 120 des Nanobandes 104), wobei die letztere Seite als eine „Seitenwand“ eines Nanobandes bezeichnet wird.
  • Bei manchen Ausführungsformen kann das Kanalmaterial des Nanobandes 104 aus Halbleitermaterialsystemen bestehen, zum Beispiel einschließlich n-Typ- oder p-Typ-Materialsystemen. Bei manchen Ausführungsformen kann das Kanalmaterial des Nanobandes 104 ein Oxidhalbleitermaterial mit hoher Mobilität beinhalten, wie etwa Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Galliumoxid, Titanoxinitrid, Rutheniumoxid oder Wolframoxid. Bei manchen Ausführungsformen kann das Kanalmaterial des Nanobandes 104 eine Kombination von Halbleitermaterialien beinhalten. Bei manchen Ausführungsformen kann das Kanalmaterial des Nanobandes 104 einen monokristallinen Halbleiter wie etwa Silicium (Si) oder Germanium (Ge) beinhalten. Bei manchen Ausführungsformen kann das Kanalmaterial des Nanobandes 104 einen Verbindungshalbleiter mit einem ersten Subgitter aus wenigstens einem Element der Gruppe III des Periodensystems (z. B. AI, Ga, In) und einem zweiten Subgitter aus wenigstens einem Element aus Gruppe V des Periodensystems (z. B. P, As, Sb) beinhalten.
  • Für manche beispielhaften Ausführungsformen mit n-Typ-Transistor (d. h. bei Ausführungsformen, bei denen der Transistor 110 ein NMOS-Transistor ist) kann das Kanalmaterial des Nanobandes 104 vorteilhaft ein III-V-Material mit einer hohen Elektronenbeweglichkeit beinhalten, wie etwa unter anderem InGaAs, InP, InSb und InAs. Für manche derartigen Ausführungsformen kann das Kanalmaterial des Nanobandes 104 eine ternäre III-V-Legierung sein, wie etwa InGaAs, GaAsSb, InAsP oder InPSb. Für manche InxGa1-xAs-Finnen-Ausführungsformen kann ein In-Anteil (x) zwischen 0,6 und 0,9 liegen und vorteilhafterweise wenigstens 0,7 (z. B. In0,7Ga0,3As) betragen. Bei manchen Ausführungsformen mit höchster Beweglichkeit kann das Kanalmaterial des Nanobandes 104 ein intrinsisches III-V-Material sein, d. h. ein Ill-V-Halbleitermaterial, das nicht absichtlich mit einem beliebigen elektrisch aktiven Fremdstoff dotiert ist. Bei alternativen Ausführungsformen kann ein nominaler Fremdstoffdotierungsgrad innerhalb des Kanalmaterials des Nanobandes 104 vorhanden sein, um zum Beispiel eine Schwellenspannung Vt weiter einzustellen oder HALO-Taschenimplantate usw. bereitzustellen. Selbst bei fremdstoffdotierten Ausführungsformen kann jedoch ein Fremdstoffdotierungsgrad innerhalb des Kanalmaterials des Nanobandes 104 relativ niedrig sein, zum Beispiel unter 1015 Dotierstoffatome pro Kubikzentimeter (cm-3) und vorteilhaft unter 1013 cm-3.
  • Für manche beispielhaften Ausführungsformen mit p-Typ-Transistor (d. h. für die Ausführungsformen, bei denen der Transistor 110 ein PMOS-Transistor ist) kann das Kanalmaterial des Nanobandes 104 vorteilhaft ein Material der Gruppe IV mit einer hohen Lochbeweglichkeit sein, wie etwa unter anderem Ge oder eine Ge-reiche SiGe-Legierung. Für manche Ausführungsbeispiele kann das Kanalmaterial des Nanobandes 104 einen Ge-Gehalt zwischen 0,6 und 0,9 aufweisen und kann vorteilhaft wenigstens 0,7 betragen. Bei manchen Ausführungsformen mit höchster Mobilität kann das Kanalmaterial des Nanobandes 104 intrinsisches III-V-Material (oder IV für p-Typ-Vorrichtungen) sein und nicht absichtlich mit einem beliebigen elektrisch aktiven Fremdstoff dotiert sein. Bei alternativen Ausführungsformen können ein oder mehrere nominale Fremdstoffdotierungsgrade innerhalb des Kanalmaterials des Nanobandes 104 vorhanden sein, um zum Beispiel eine Schwellenspannung (Vt) weiter einzustellen oder HALO-Taschenimplantate usw. bereitzustellen. Selbst bei fremdstoffdotierten Ausführungsformen ist der Fremdstoffdotierungsgrad innerhalb des Kanalteils jedoch relativ niedrig, zum Beispiel unter 1015 cm 3 und vorteilhaft unter 1013 cm -3.
  • Bei manchen Ausführungsformen kann das Kanalmaterial des Nanobandes 104 ein Dünnfilmmaterial sein, wie etwa ein Oxidhalbleitermaterial mit hoher Beweglichkeit, wie etwa Zinnoxid, Antimonoxid, Indiumoxid, Indiumzinnoxid, Titanoxid, Zinkoxid, Indiumzinkoxid, Indiumgalliumzinkoxid (IGZO), Galliumoxid, Titanoxinitrid, Rutheniumoxid oder Wolframoxid. Falls der Transistor, der in dem Nanoband gebildet ist, ein Dünnfilmtransistor (TFT) ist, kann das Kanalmaterial des Nanobandes 104 Zinnoxid, Kobaltoxid, Kupferoxid, Antimonoxid, Rutheniumoxid, Wolframoxid, Zinkoxid, Galliumoxid, Titanoxid, Indiumoxid, Titanoxinitrid, Indiumzinnoxid, Indiumzinkoxid, Nickeloxid, Nioboxid, Kupferperoxid, IGZO, Indiumtellurid, Molybdänit, Molybdändiselenid, Wolframdiselenid, Wolframdisulfid, amorphes oder polykristallines Silicium vom n- oder p-Typ, Germanium, Indiumgalliumarsenid, Siliciumgermanium, Galliumnitrid, Aluminiumgalliumnitrid, Indiumphosphit und/oder schwarzen Phosphor beinhalten, von denen jedes möglicherweise mit Gallium, Indium, Aluminium, Fluor, Bor, Phosphor, Arsen, Stickstoff, Tantal, Wolfram und/oder Magnesium usw. dotiert sein kann. Bei manchen Ausführungsformen kann das Kanalmaterial des Nanobandes 104 eine Dicke zwischen etwa 5 und 75 Nanometern aufweisen, einschließlich aller Werte und Bereiche darin. Bei manchen Ausführungsformen kann ein Dünnfilmkanalmaterial bei relativ niedrigen Temperaturen abgeschieden werden, was ermöglicht, dass das Kanalmaterial innerhalb der Thermobudgets abgeschieden wird, die der Backend-Fertigung auferlegt werden, um Beschädigungen anderer Komponenten, z. B. der Frontend-Komponenten wie etwa der Logikvorrichtungen, zu vermeiden.
  • Ein Gate-Stapel 106 einschließlich eines Gate-Elektrodenmaterials 108 und optional eines Gate-Dielektrikumsmaterials 112 kann vollständig oder fast vollständig um einen Teil des Nanobandes 104 gewickelt sein, wie in 1 gezeigt, wobei das aktive Gebiet (Kanalgebiet) des Kanalmaterials des Transistors 110 dem Teil des Nanobandes 104 entspricht, der durch den Gate-Stapel 106 umwickelt ist. Das Gate-Dielektrikumsmaterial 112 ist in der perspektivischen Zeichnung der in 1 gezeigten Anordnung 100 nicht gezeigt, sondern ist in einem Bildrahmen 130 der 1 gezeigt, der eine Querschnittsseitenansicht eines Teils des Nanobandes 104 mit einem Gate-Stapel 106 bereitstellt, der sich darum wickelt. Wie in 1 gezeigt, kann das Gate-Dielektrikumsmaterial 112 um einen Transversalteil des Nanobandes 104 gewickelt sein und kann das Gate-Elektrodenmaterial 108 um das Gate-Dielektrikumsmaterial 112 gewickelt sein.
  • Das Gate-Elektrodenmaterial 108 kann wenigstens ein p-Typ-Austrittsarbeitsmetall oder n-Typ-Austrittsarbeitsmetall beinhalten, je nachdem, ob der Transistor 110 ein p-Typ-Metall-Oxid-Halbleiter (PMOS)-Transistor oder ein n-Typ-Metall-Oxid-Halbleiter (NMOS)-Transistor ist (p-Typ-Austrittsarbeitsmetall, das als das Gate-Elektrodenmaterial 108 verwendet wird, wenn der Transistor 110 ein PMOS-Transistor ist, und n-Typ-Austrittsarbeitsmetall, das als das Gate-Elektrodenmaterial 108 verwendet wird, wenn der Transistor 110 ein NMOS-Transistor ist). Für einen PMOS-Transistor können Metalle, die für das Gate-Elektrodenmaterial 108 verwendet werden können, unter anderem Ruthenium, Palladium, Platin, Kobalt, Nickel und leitfähige Metalloxide (z. B. Rutheniumoxid) beinhalten. Für einen NMOS-Transistor beinhalten Metalle, die für das Gate-Elektrodenmaterial 108 verwendet werden können, unter anderem Hafnium, Zirconium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle (z. B. Hafniumcarbid, Zirconiumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid). Bei manchen Ausführungsformen kann das Gate-Elektrodenmaterial 108 einen Stapel aus zwei oder mehr Metallschichten beinhalten, wobei eine oder mehrere Metallschichten Austrittsarbeitsmetallschichten sind und wenigstens eine Metallschicht eine Füllmetallschicht ist. Weitere Schichten können für andere Zwecke neben dem Gate-Elektrodenmaterial 108 enthalten sein, um etwa als eine Diffusionsbarriereschicht oder/und eine Haftungsschicht fungieren.
  • Bei manchen Ausführungsformen kann das Gate-Dielektrikumsmaterial 112 ein oder mehrere High-k-Dielektrika einschließlich beliebiger der hierin unter Bezugnahme auf das Isolatormaterial besprochenen Materialien beinhalten, die Teile des Transistors 110 umgeben können. Bei manchen Ausführungsformen kann ein Temperprozess an dem Gate-Dielektrikumsmaterial 112 während der Herstellung des Transistors 110 ausgeführt werden, um die Qualität des Gate-Dielektrikumsmaterials 112 zu verbessern. Das Gate-Dielektrikumsmaterial 112 kann eine Dicke aufweisen, die bei manchen Ausführungsformen zwischen etwa 0,5 Nanometern und 3 Nanometern liegen kann, einschließlich aller Werte und Bereiche darin (z. B. zwischen etwa 1 und 3 Nanometer oder zwischen etwa 1 und 2 Nanometer). Bei manchen Ausführungsformen kann der Gate-Stapel 106 von einem Gate-Abstandshalter umgeben sein, der in 1 nicht gezeigt ist. Ein solcher Gate-Abstandshalter wäre dazu konfiguriert, eine Trennung zwischen dem Gate-Stapel 106 und den Source/Drain-Kontakten des Transistors 110 bereitzustellen, und könnte aus einem Low-k-Dielektrikumsmaterial gefertigt sein, von dem manche Beispiele oben bereitgestellt wurden. Ein Gate-Abstandshalter kann Poren oder Luftspalte beinhalten, um seine dielektrische Konstante weiter zu reduzieren.
  • Bei manchen Ausführungsformen, z. B. wenn der Transistor 110 ein Speicherungstransistor einer Speicherzelle ist, kann das Gate-Dielektrikum 112 durch eine Schicht aus einem ferroelektrischen Material ersetzt oder mit dieser ergänzt werden. Ein solches ferroelektrisches Material kann ein oder mehrere Materialien beinhalten, die auch bei dünnen Abmessungen ein ausreichendes ferroelektrisches oder antiferroelektrisches Verhalten zeigen. Manche Beispiele für solche derzeit bekannten Materialien beinhalten Hafniumzirconiumoxid (HfZrO, auch als HZO bezeichnet), siliciumdotiertes (Si-dotiertes) Hafniumoxid, germaniumdotiertes (Ge-dotiertes) Hafniumoxid, aluminiumdotiertes (AI-dotiertes) Hafniumoxid und yttriumdotiertes (Y-dotiertes) Hafniumoxid. Bei anderen Ausführungsformen können jedoch beliebige andere Materialien, die ferroelektrisches oder antiferroelektrisches Verhalten bei dünnen Abmessungen zeigen, verwendet werden, um das Gate-Dielektrikum 112 zu ersetzen oder zu ergänzen, wenn der Transistor 110 ein Speicherungstransistor ist, und liegen innerhalb des Schutzumfangs der vorliegenden Offenbarung. Das ferroelektrische Material, das in dem Gate-Stapel 106 enthalten ist, wenn der Transistor 110 ein Speicherungstransistor ist, kann eine Dicke aufweisen, die bei manchen Ausführungsformen zwischen etwa 0,5 Nanometern und 10 Nanometern liegen kann, einschließlich aller Werte und Bereiche darin (z. B. zwischen etwa 1 und 8 Nanometern oder zwischen etwa 0,5 und 5 Nanometern).
  • Wie ferner in 1 gezeigt, kann das Nanoband 104 ein Source-Gebiet und ein Drain-Gebiet auf beiden Seiten des Gate-Stapels 106 beinhalten, wodurch ein Transistor realisiert wird. Wie in der Technik wohlbekannt ist, werden für den Gate-Stapel jedes MOS-Transistors Source- und Drain (S/D)-Gebiete gebildet. Wie oben beschrieben, sind die Source- und Drain-Gebiete eines Transistors austauschbar und eine Nomenklatur eines ersten S/D-Gebiets und eines zweiten S/D-Gebiets eines Zugangstransistors wurde zur Verwendung in der vorliegenden Offenbarung eingeführt. In 1 wird das Bezugszeichen 114-1 verwendet, um das erste S/D-Gebiet, S/D1, zu beschriften, und das Bezugszeichen 114-2 wird verwendet, um das zweite S/D-Gebiet, S/D2, des Transistors 110 zu beschriften.
  • Die S/D-Gebiete 114 des Transistors 110 können allgemein unter Verwendung entweder eines Implantations-/Diffusionsprozesses oder eines Ätz-/Abscheidungsprozesses gebildet werden. Bei dem ersteren Prozess können Dotierstoffe wie etwa Bor, Aluminium, Antimon, Phosphor oder Arsen in das Nanoband 104 ionenimplantiert werden, um das Source- und Drain-Gebiet zu bilden. Ein Temperprozess, der die Dotierstoffe aktiviert und bewirkt, dass sie weiter in das Nanoband 104 diffundieren, kann dem Ionenimplantationsprozess folgen. In dem letzteren Prozess können Teile des Nanobandes 104 zuerst geätzt werden, um Vertiefungen an den Orten der zukünftigen S/D-Gebiete 114 zu bilden. Dann kann ein epitaktischer Abscheidungsprozess ausgeführt werden, um die Vertiefungen mit Material zu füllen, das zum Fertigen der S/D-Gebiete 114 verwendet wird. Bei manchen Implementierungen können die S/D-Gebiete 114 unter Verwendung einer Siliciumlegierung wie etwa Siliciumgermanium oder Siliciumcarbid gefertigt werden. Bei manchen Implementierungen kann die epitaktisch abgeschiedene Siliciumlegierung in situ mit Dotierstoffen wie etwa Bor, Arsen oder Phosphor dotiert werden. Bei weiteren Ausführungsformen können die S/D-Gebiete 114 unter Verwendung eines oder mehrerer alternativer Halbleitermaterialien wie etwa Germanium oder eines Materials der Gruppe-III-V oder einer Legierung der Gruppe-III-V gebildet werden. Und bei weiteren Ausführungsformen können eine oder mehrere Schichten aus Metall und/oder Metalllegierungen verwendet werden, um die S/D-Gebiete 114 zu bilden. Bei manchen Ausführungsformen kann ein Abstand zwischen dem ersten und dem zweiten S/D-Gebiet 114 (d. h. eine Abmessung, die entlang der Längsachse 120 des Nanobandes 104 gemessen wird) zwischen etwa 5 und 40 Nanometern betragen, einschließlich aller Werte und Bereiche darin (z. B. zwischen etwa 22 und 35 Nanometern oder zwischen etwa 20 und 30 Nanometern).
  • Beispielfertigung nanokammbasierter Transistoranordnungen mit rundum verlaufendem Gate
  • Das Nanoband 104 kann eine Basis zum Bilden nanokammbasierter Transistoranordnungen bilden, bei denen ein Gate rundum implementiert ist.
  • 2 ist ein Flussdiagramm eines beispielhaften Verfahrens 200 zum Herstellen einer nanokammbasierten Transistoranordnung, bei der gemäß manchen Ausführungsformen ein Gate rundum implementiert ist. Obwohl die Vorgänge des Verfahrens 200 jeweils einmal und in einer speziellen Reihenfolge veranschaulicht sind, können die Vorgänge in einer beliebigen geeigneten Reihenfolge durchgeführt und nach Bedarf wiederholt werden. Zum Beispiel können ein oder mehrere Vorgänge parallel durchgeführt werden, um mehrere nanokammbasierte Transistoranordnungen herzustellen, bei denen ein Gate rundum im Wesentlichen gleichzeitig implementiert wird. Bei einem anderen Beispiel können die Vorgänge in einer anderen Reihenfolge durchgeführt werden, um die Struktur einer IC-Vorrichtung widerzuspiegeln, in der die nanokammbasierten Transistoranordnungen, bei denen ein Gate rundum implementiert ist, enthalten sein werden.
  • Außerdem kann das beispielhafte Herstellungsverfahren 200 andere Vorgänge beinhalten, die nicht speziell in 2 gezeigt sind, wie etwa verschiedene Reinigungs- oder Planarisierungsvorgänge wie in der Technik bekannt. Zum Beispiel kann/können die Stützstruktur 102 sowie Schichten verschiedener anderer Materialien, die anschließend darauf abgeschieden werden, bei manchen Ausführungsformen vor, nach oder während beliebiger der Prozesse des hierin beschriebenen Verfahrens 200 gereinigt werden, z. B. um Oxide, an der Oberfläche gebundene organische oder metallische Verunreinigungsstoffe sowie eine Oberflächenverunreinigung zu entfernen. Bei manchen Ausführungsformen kann das Reinigen z. B. unter Verwendung chemischer Lösungen (wie etwa Peroxid) und/oder mit Ultraviolett (UV)-Strahlung in Kombination mit Ozon und/oder Oxidieren der Oberfläche (z. B. unter Verwendung thermischer Oxidation), dann Entfernen des Oxids (z. B. unter Verwendung von Flusssäure (HF)) ausgeführt werden. Bei einem anderen Beispiel können die hierin beschriebenen Anordnungen/Vorrichtungen vor, nach oder während eines beliebigen der Prozesse des hierin beschriebenen Verfahrens 200 planarisiert werden, z. B. um Überlastungs- oder Überschussmaterialien zu entfernen. Bei manchen Ausführungsformen kann eine Planarisierung entweder unter Verwendung von Nass- oder Trockenplanarisierungsprozessen ausgeführt werden, z. B. kann eine Planarisierung eine chemisch-mechanische Planarisierung (CMP) sein, die als ein Prozess zu verstehen ist, der eine Polieroberfläche, einen Abrasivstoff und eine Poliersuspension verwendet, um den Überschuss zu entfernen und die Oberfläche zu planarisieren.
  • Die 3A-3J stellen Draufsicht- und Querschnittsseitenansichten von IC-Strukturen in verschiedenen Stadien bei der Herstellung einer beispielhaften nanokammbasierten Transistoranordnung dar, bei der gemäß dem Verfahren aus 2 ein Gate rundum implementiert wird, gemäß manchen Ausführungsformen bereit. Jede der 3A-3J stellt eine Draufsicht (d. h. eine Ansicht in der x-y-Ebene des in den 1, 3 und 4 gezeigten Koordinatensystems) und wenigstens eine Querschnittsseitenansicht (d. h. eine Ansicht in der x-z-Ebene des in den 1, 3 und 4 gezeigten Koordinatensystems) der jeweiligen Transistoranordnungen bereit. Die geschnittenen Seitenansichten der 3A-3J veranschaulichen Querschnitte entlang unterschiedlicher x-z-Ebenen der jeweiligen Transistoranordnungen. Insbesondere ist die einzige in den 3A-3E gezeigte Querschnittsseitenansicht ein Querschnitt entlang einer Ebene AA, dargestellt durch eine gestrichelte Linie in der in den 3A-3E gezeigten Draufsicht (wobei die Ebene AA im Wesentlichen senkrecht zu der Seite der Zeichnung verläuft und die in der Draufsicht der 3A-3E gezeigte gestrichelte Linie einschließt), während die 3F-3J nicht nur die Querschnitte entlang der Ebene AA veranschaulichen, sondern auch Querschnitte entlang einer Ebene BB veranschaulichen, dargestellt durch eine gestrichelte Linie in der in den 3F-3J gezeigten Draufsicht (wobei die Ebene BB im Wesentlichen senkrecht zu der Seite der Zeichnung verläuft und die in der Draufsicht der 3F-3J gezeigte gestrichelte Linie einschließt).
  • Eine Reihe von Elementen, die in der Beschreibung der 3A-3J mit Bezugszeichen versehen sind, sind in diesen Figuren mit unterschiedlichen Strukturen dargestellt, wobei eine Legende am unteren Rand jeder Zeichnungsseite, die die 3A-3J enthält, die Entsprechung zwischen den Bezugszeichen und den Strukturen zeigt. Zum Beispiel veranschaulicht die Legende, dass die 3A-3J unterschiedliche Strukturen verwenden, um eine Stützstruktur 332, ein erstes Halbleitermaterial 334, ein zweites Halbleitermaterial 336, ein erstes dielektrisches Wandmaterial 338, ein zweites dielektrisches Wandmaterial 340 und so weiter zu zeigen. Obwohl ferner eine gewisse Anzahl eines gegebenen Elements in manchen der 3A-3J (z. B. zwei Stapel von Nanobändern 390, mit vier Nanobändern 390 in jedem Stapel) veranschaulicht sein kann, dient dies lediglich der Einfachheit der Veranschaulichung und mehr oder weniger als diese Anzahl kann in anderen nanokammbasierten Transistoranordnungen enthalten sein, bei denen gemäß verschiedenen Ausführungsformen der vorliegenden Offenbarung ein Gate rundum implementiert ist. Weiterhin sollen verschiedene Ansichten, die in den 3A-3J gezeigt sind, relative Anordnungen verschiedener Elemente darin zeigen und dass verschiedene nanokammbasierte Transistoranordnungen, bei denen ein Gate rundum implementiert ist, oder Teile davon andere Elemente oder Komponenten beinhalten können, die nicht veranschaulicht sind (z. B. Transistorteile, verschiedene Komponenten, die sich in elektrischem Kontakt mit einem beliebigen der Transistorteile befinden können usw.).
  • Das Verfahren 200 kann mit einem Prozess 202 beginnen, der Bereitstellen alternierender Schichten eines ersten und eines zweiten Halbleitermaterials in einem Stapel beinhaltet. Eine IC-Struktur 302 aus 3A veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 202. Die IC-Struktur 302 beinhaltet eine Stützstruktur 332 und alternierende Schichten aus einem ersten Halbleitermaterial 334 und einem zweiten Halbleitermaterial 336, die einen Stapel 360 bilden. Wie in 3A gezeigt, kann bei manchen Ausführungsformen das Abwechseln von Schichten des ersten Halbleitermaterials 334 und des zweiten Halbleitermaterials 336 beginnen, nachdem zuerst eine Basis 362 des ersten Halbleitermaterials 334 über der Stützstruktur 332 bereitgestellt wurde. Bei verschiedenen Ausführungsformen kann die Stützstruktur 332 die oben beschriebene Stützstruktur 102 sein. Das erste Halbleitermaterial 334 kann das unter Bezugnahme auf das oben beschriebene Nanoband 104 beschriebene Kanalmaterial sein. Das zweite Halbleitermaterial 336 kann ein beliebiges geeignetes Material sein, das ätzselektiv in Bezug auf das erste Halbleitermaterial 334 ist, um in der Lage zu sein, das zweite Halbleitermaterial 336 in einem späteren Prozess zu ätzen, um Nanobänder des ersten Halbleitermaterials 334 zu bilden. Zum Beispiel kann das erste Halbleitermaterial 334 bei manchen Ausführungsformen Silicium sein, während das zweite Halbleitermaterial 336 Siliciumgermanium sein kann. Das Bereitstellen der abwechselnden Schichten des ersten Halbleitermaterials 334 und des zweiten Halbleitermaterials 336 in dem Prozess 202 kann epitaktisches Aufwachsen von Schichten des ersten Halbleitermaterials 334 und des zweiten Halbleitermaterials 336 unter Verwendung einer beliebigen der in der Technik bekannten Techniken beinhalten.
  • Ein Prozess 204 des Verfahrens kann Strukturieren des Stapels, der in dem Prozess 202 gebildet wird, beinhalten, um eine Finne zu bilden, aus der später die Nanobänder der nanokammbasierten Transistoranordnung gebildet werden können. Eine IC-Struktur 304 aus 3B veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 204 an der IC-Struktur 302. Die IC-Struktur 304 veranschaulicht, dass der Stapel 360 geformt wurde, um eine Finne 364 zu bilden. Die Finne 364 kann als eine Struktur geformt sein, die sich von der Stützstruktur 332 weg erstreckt und eine Breite 366 (d. h. eine Abmessung, die entlang der x-Achse des gezeigten beispielhaften Koordinatensystems gemessen wird) aufweist, die dazu geeignet ist, das Zweifache der Breite der zukünftigen Nanobänder (z. B. wie oben in Bezug auf die Breite des Nanobandes 104 beschrieben) und die Breite der Grabenöffnung für das erste und zweite dielektrische Wandmaterial zu berücksichtigen (wobei die Grabenöffnung in einem Prozess 206 zu bilden ist). Die Finne 364 kann ferner eine Länge 368 (d. h. eine Abmessung, die entlang der y-Achse des gezeigten beispielhaften Koordinatensystems gemessen wird) aufweisen, die dazu geeignet ist, die Länge der zukünftigen Nanobänder (z. B. wie oben in Bezug auf die Länge des Nanobandes 104 beschrieben) zu berücksichtigen. Bei verschiedenen Ausführungsformen können beliebige geeignete Strukturierungstechniken in dem Prozess 204 verwendet werden, um die Finne 364 zu bilden, wie etwa unter anderem photolithographisches oder Elektronenstrahl (E-Strahl)-Strukturieren, möglicherweise in Verbindung mit einer geeigneten Ätztechnik, z. B. einer Trockenätzung wie etwa z. B. reaktivem Hochfrequenz (RF)-Ionenätzen (RIE) oder induktiv gekoppeltem Plasma (ICP)-RIE. Bei manchen Ausführungsformen kann die in dem Prozess 204 durchgeführte Ätzung eine anisotrope Ätzung unter Verwendung von Ätzmitteln beinhalten, z. B. in Form von chemisch aktivem ionisiertem Gas (d. h. Plasma) z. B. unter Verwendung von Brom (Br)- und Chlorid (CI)-basierten Chemikalien. Bei manchen Ausführungsformen kann die IC-Struktur während des Ätzens des Prozesses 204 auf erhöhte Temperaturen, z. B. auf Temperaturen zwischen etwa Raumtemperatur und 200 Grad Celsius, erhitzt werden, einschließlich aller Werte und Bereiche darin, um zu fördern, dass Nebenprodukte des Ätzens ausreichend flüchtig gemacht werden, um von der Oberfläche entfernt zu werden.
  • Das Verfahren 200 kann auch einen Prozess 206 beinhalten, bei dem eine Grabenöffnung im Wesentlichen in der Mitte der in dem Prozess 204 gebildeten Finne gebildet wird, wobei sich die Grabenöffnung entlang der Länge der Finne erstreckt. Eine IC-Struktur 306 aus 3C veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 206 an der IC-Struktur 304. Die IC-Struktur 306 veranschaulicht, dass eine Grabenöffnung 370 im Wesentlichen in der Mitte der Finne 364 gebildet ist, wobei sich die Grabenöffnung 370 entlang der Länge 368 der Finne 364 erstreckt. Bei verschiedenen Ausführungsformen können beliebige geeignete Strukturierungstechniken in dem Prozess 206 verwendet werden, um die Grabenöffnung 370 zu bilden, z. B. beliebige der oben in Bezug auf das Bilden der Finne 364 beschriebenen. Die Grabenöffnung 370 kann eine Breite 372 aufweisen und kann die Finne 364 in einen ersten Stapelteil 374-1 mit einer Breite 376-1 und einen zweiten Stapelteil 374-2 mit einer Breite 376-2 unterteilen. Bei manchen Ausführungsformen kann die Breite 372 zwischen etwa 10 und 25 Nanometern liegen, einschließlich aller Werte und Bereiche darin. Bei manchen Ausführungsformen kann sich die Grabenöffnung 370 vollständig zu der Stützstruktur 332 erstrecken, wie in der IC-Struktur 306 gezeigt ist. Bei anderen Ausführungsformen kann die Grabenöffnung 370 derart sein, dass sie nicht vollständig zu der Stützstruktur 332 hinunter reicht.
  • Das Verfahren 200 kann dann mit einem Prozess 208 fortfahren, der Abscheiden eines ersten und zweiten dielektrischen Wandmaterials in die in dem Prozess 206 gebildete Grabenöffnung beinhaltet, so dass sich das zweite dielektrische Wandmaterial zwischen dem ersten und zweiten Halbleitermaterial des Stapels und dem ersten dielektrischen Wandmaterial befindet. Eine IC-Struktur 308 aus 3D veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 208 an der IC-Struktur 306. Die IC-Struktur 308 veranschaulicht, dass die Grabenöffnung 370 zuerst mit einer Schicht des zweiten dielektrischen Wandmaterials 340 ausgekleidet ist und dann der verbleibende Raum in der Grabenöffnung 370, der mit dem zweiten dielektrischen Wandmaterial 340 ausgekleidet wurde, mit dem ersten dielektrischen Wandmaterial 338 gefüllt ist. Bei manchen Ausführungsformen kann die Auskleidung aus dem zweiten dielektrischen Wandmaterial 340 an den Seitenwänden und am Boden der Öffnung 370 unter Verwendung beliebiger geeigneter Techniken zum konformen Abscheiden dielektrischer Materialien auf ausgewählten Oberflächen bereitgestellt werden, wie z.B. Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), plasmaunterstützte CVD (PECVD) oder/und Verfahren der physikalischen Gasphasenabscheidung (PVD) wie z.B. Sputtern. Das erste dielektrische Wandmaterial 338 kann anschließend unter Verwendung einer beliebigen geeigneten Technik wie etwa ALD, CVD, Spincoating oder Tauchbeschichtung in die verbleibenden Räume abgeschieden werden. Das erste und das zweite dielektrische Wandmaterial 338, 340 können beliebige geeignete dielektrische Materialien beinhalten, z. B. ein beliebiges der Materialien, die oben unter Bezugnahme auf dielektrische Low-k- oder High-k-Materialien beschrieben sind, solange sie ätzselektiv zueinander sind.
  • Als Nächstes kann das Verfahren 200 einen Prozess 210 beinhalten, bei dem ein Ersatz-Gate-Material und optional ein Ersatz-Gate-Dielektrikumsmaterial über wenigstens einem Teil der IC-Struktur 308 bereitgestellt und strukturiert wird, um ein Ersatz-Gate zu bilden. Eine IC-Struktur 310 aus 3E veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 210 an der IC-Struktur 308. Die IC-Struktur 310 veranschaulicht ein Ersatz-Gate-Dielektrikumsmaterial 342, das über einem Teil der Finne 364 zwischen einer Ebene 378-1 und einer Ebene 378-2 bereitgestellt ist, und ein Ersatz-Gate-Material 344, das über dem Ersatz-Gate-Dielektrikumsmaterial 342 bereitgestellt ist, um ein Ersatz-Gate 380 zu bilden. Jede der Ebenen 378 kann eine Ebene sein, die im Wesentlichen senkrecht zu der Stützstruktur 332 und im Wesentlichen senkrecht zu der Länge der Finne 364 verläuft, d. h. eine Ebene in der x-z-Ebene des gezeigten beispielhaften Koordinatensystems. Die Ebenen 378-1 und 378-2 können durch einen Abstand 382 getrennt sein, der der Kanallänge der zukünftigen Transistoren entspricht, die basierend auf dem ersten Stapel 374-1 und dem zweiten Stapel 374-2 gebildet werden. Beliebige der Techniken zum Bereitstellen von Ersatzmetall-Gates können in dem Prozess 210 verwendet werden, um das Ersatzmetall-Gate 380 bereitzustellen.
  • Das Verfahren 200 kann ferner einen Prozess 212 beinhalten, der Entfernen des zweiten Halbleitermaterials, das nicht durch das Ersatz-Gate bedeckt ist, beinhaltet, um einen ersten Stapel von Nanobändern des ersten Halbleitermaterials auf einer Seite der Grabenöffnung zu bilden und um einen zweiten Stapel von Nanobändern des ersten Halbleitermaterials auf einer anderen Seite der Grabenöffnung zu bilden. Eine IC-Struktur 312 aus 3F veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 212 an der IC-Struktur 310. Der Querschnitt BB der IC-Struktur 312 veranschaulicht, dass das zweite Halbleitermaterial 336, das nicht durch das Ersatz-Gate 380 bedeckt wurde (d. h. zwischen den Ebenen 378-1 und 384-1 und zwischen den Ebenen 378-2 und 384-2), entfernt wurde, während der Querschnitt AA der IC-Struktur 312 veranschaulicht, dass das zweite Halbleitermaterial 336, das durch das Ersatz-Gate 380 bedeckt wurde (d. h. zwischen den Ebenen 378-1 und 378-2), verbleibt. Da das erste und das zweite Halbleitermaterial 334, 336 ätzselektiv zueinander sind, kann das Entfernen des zweiten Halbleitermaterials 336 (z. B. SiGe) des Stapels in dem Prozess 212 Ätzen des zweiten Halbleitermaterials 336, z. B. unter Verwendung anisotropen Ätzens, beinhalten, ohne das erste Halbleitermaterial 334 (z. B. Si) im Wesentlichen zu ätzen. Der Teil der IC-Struktur 312 zwischen den Ebenen 378-1 und 378-2 kann als ein Gate-Teil 386 bezeichnet werden, der Teil der IC-Struktur 312 zwischen den Ebenen 378-1 und 384-1 kann als ein erster S/D-Teil 388-1 bezeichnet werden und der Teil der IC-Struktur 312 zwischen den Ebenen 378-1 und 384-1 kann als ein erster S/D-Teil 388-2 bezeichnet werden. Dementsprechend veranschaulicht der Querschnitt AA der IC-Struktur einen Querschnitt über den Gate-Teil 386 hinweg, während der Querschnitt BB der IC-Struktur einen Querschnitt über den ersten S/D-Teil 388-1 veranschaulicht (ein Querschnitt über den zweiten S/D-Teil 388-2 würde im Wesentlichen genauso wie der Querschnitt über den ersten S/D-Teil 388-1 aussehen und ist daher in den vorliegenden Zeichnungen nicht speziell gezeigt). Entfernen des zweiten Halbleitermaterials 336, das nicht durch das Ersatz-Gate 380 bedeckt ist, führt zu einem Bilden eines ersten Stapels von Nanobändern 390-1 des ersten Halbleitermaterials 334 auf einer Seite der Grabenöffnung 370, die mit dem ersten und zweiten dielektrischen Wandmaterial 338, 340 gefüllt ist (z. B. links von der Grabenöffnung 370, wie in dem Querschnitt BB der IC-Struktur 312 gezeigt), und Bilden eines zweiten Stapels von Nanobändern 390-2 des ersten Halbleitermaterials 334 auf einer anderen Seite der Grabenöffnung 370, die mit dem ersten und zweiten dielektrischen Wandmaterial 338, 340 gefüllt ist (z. B. rechts von der Grabenöffnung 370, wie in dem Querschnitt BB der IC-Struktur 312 gezeigt). Dementsprechend wird der erste Stapel von Nanobändern 390-1 in dem ersten Stapelteil 374-1 gebildet und wird der zweite Stapel von Nanobändern 390-2 in dem zweiten Stapelteil 374-2 der Finne 364 gebildet.
  • Das Verfahren 200 kann dann mit einem Prozess 214 fortfahren, der Entfernen wenigstens von Teilen des zweiten dielektrischen Wandmaterials beinhaltet, die nicht durch das Ersatz-Gate bedeckt sind. Eine IC-Struktur 314 aus 3G veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 214 an der IC-Struktur 312. Der Querschnitt BB der IC-Struktur 314 veranschaulicht, wie das zweite dielektrische Wandmaterial 340, das nicht durch das Ersatz-Gate 380 bedeckt ist (d. h. das zweite dielektrische Wandmaterial 340 in dem ersten und zweiten S/D-Teil 388-1 und 388-2), zu der Stützstruktur 332 hin heruntergeätzt wird. Da das erste und das zweite dielektrische Wandmaterial 338, 340 ätzselektiv zueinander sind, kann das Entfernen des zweiten dielektrischen Wandmaterials 340, das nicht durch das Ersatz-Gate 380 bedeckt ist, in dem Prozess 214 anisotropes Ätzen des zweiten dielektrischen Wandmaterials 340 ohne wesentliches Ätzen des ersten dielektrischen Wandmaterials 338 beinhalten. Wie in dem Querschnitt BB der IC-Struktur 314 gezeigt ist, kann das zweite dielektrische Wandmaterial 340 bei manchen Ausführungsformen in Teilen der Struktur zwischen den Seitenwänden der Nanobänder 390-1 und 390-2 und dem ersten dielektrischen Wandmaterial 338 entfernt werden, wodurch Öffnungen 392-1 und 392-2 gebildet werden, aber der Ätzprozess kann stoppen, so dass ein Teil des zweiten dielektrischen Wandmaterials 340 immer noch am Boden der Grabenöffnung 370 (z. B. innerhalb der Basis 362) verbleibt und ein Teil des zweiten dielektrischen Wandmaterials 340 um den unteren Teil des ersten dielektrischen Wandmaterials 338 gewickelt werden kann.
  • Als Nächstes kann das Verfahren 200 einen Prozess 216 beinhalten, bei dem ein Abstandshaltermaterial über wenigstens einem Teil der IC-Struktur 314 abgeschieden wird. Eine IC-Struktur 316 aus 3H veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 216 an der IC-Struktur 314. Die IC-Struktur 316 veranschaulicht ein Abstandshaltermaterial 346, das im Wesentlichen in allen Öffnungen bereitgestellt ist, die in der IC-Struktur in 314 vorhanden waren. Insbesondere kann das Abstandshaltermaterial 346 in Öffnungen, die durch Entfernen des zweiten Halbleitermaterials 336 während des Prozesses 212 gebildet werden, und in Öffnungen 392, die durch Entfernen des zweiten dielektrischen Wandmaterials 340, das nicht durch das Ersatz-Gate 380 bedeckt ist, gebildet werden, in dem Prozess 214 abgeschieden werden. Das Abstandshaltermaterial 346 kann ein beliebiges der oben beschriebenen dielektrischen Materialien beinhalten, z. B. ein beliebiges der oben unter Bezugnahme auf dielektrische Materialien mit niedrigem k oder hohem k beschriebenen Materialien, und kann unter Verwendung einer beliebigen geeigneten Technik wie etwa ALD, CVD, Spincoating oder Tauchbeschichtung abgeschieden werden.
  • Das Verfahren 200 kann ferner einen Prozess 218 beinhalten, der Bilden von S/D-Gebieten in dem ersten Halbleitermaterial beinhaltet. Eine IC-Struktur 318 aus 3l veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 218 an der IC-Struktur 316. Der Querschnitt BB der IC-Struktur 318 veranschaulicht, dass S/D-Gebiete 348 in dem ersten und zweiten S/D-Teil 388-1, 388-2 der Nanobänder 390-1, 390-2 (d. h. in den Teilen, die nicht durch das Ersatz-Gate 380 bedeckt sind) gebildet werden können. Bei manchen Ausführungsformen können die S/D-Gebiete 348 wie oben mit Bezug auf die S/D-Gebiete 114 des in 1 gezeigten Transistors 110 beschrieben gebildet werden, z. B. entweder unter Verwendung eines Implantations-/Diffusionsprozesses oder eines Ätz-/Abscheidungsprozesses. Bei manchen Ausführungsformen kann das erste Halbleitermaterial 334 Silicium beinhalten und das Bilden der S/D-Gebiete 348 in den S/D-Teilen 388-1, 388-2 der Nanobänder 390 des ersten Halbleitermaterials 334 kann Implantieren/Diffundieren von Germanium in diese Teile beinhalten, um SiGe S/D-Gebiete 348 zu bilden.
  • Das Verfahren 200 kann auch einen Prozess 220 beinhalten, der Entfernen des Ersatz-Gates, des zweiten Halbleitermaterials, das durch das Ersatz-Gate bedeckt wurde, und des zweiten dielektrischen Wandmaterials, das durch das Ersatz-Gate bedeckt wurde, und Bereitstellen eines Gate-Stapels beinhaltet. Eine IC-Struktur 320 aus 3J veranschaulicht ein beispielhaftes Ergebnis des Durchführens des Prozesses 220 an der IC-Struktur 318. Sobald das Ersatz-Gate 380 entfernt ist, kann das zweite Halbleitermaterial 336, das zuvor durch das Ersatz-Gate 380 bedeckt wurde, auf eine Weise entfernt werden, die der oben in Bezug auf das Entfernen des zweiten Halbleitermaterials 336 in dem Prozess 212 beschriebenen ähnelt. Das zweite dielektrische Wandmaterial 340, das zuvor durch das Ersatz-Gate 380 bedeckt wurde, kann auf eine Weise entfernt werden, die der oben in Bezug auf das Entfernen des zweiten dielektrischen Wandmaterials 340 in dem Prozess 214 beschriebenen ähnelt. Infolge des Entfernens des zweiten Halbleitermaterials 336 und des zweiten dielektrischen Wandmaterials 340, das zuvor durch das Ersatz-Gate 380 bedeckt wurde, können Öffnungen um jedes der Nanobänder 390 herum in dem Gate-Teil 386 gebildet werden, wobei die Öffnungen später mit einem Gate-Stapel gefüllt werden können. Bereitstellen eines Gate-Stapels in dem Prozess 220 kann Bereitstellen eines Gate-Dielektrikumsmaterials 350 und eines Gate-Elektrodenmaterials 352 in dem Gate-Teil 386 beinhalten, z. B. wie es in dem Querschnitt AA der IC-Struktur 320 gezeigt ist. Das Gate-Dielektrikumsmaterial 350 kann beliebige der in Bezug auf das Gate-Dielektrikumsmaterial 112 beschriebenen Materialien beinhalten und das Gate-Elektrodenmaterial 352 kann beliebige der in Bezug auf das Gate-Elektrodenmaterial 108 beschriebenen Materialien beinhalten, die oben beschrieben sind. Bei manchen Ausführungsformen kann das Bereitstellen des Gate-Stapels in dem Prozess 220 Abscheiden einer Auskleidung aus dem Gate-Dielektrikumsmaterial 350 des Gate-Stapels über freigelegten Oberflächen der Öffnungen beinhalten, die durch Entfernen des Ersatz-Gates 380 und des zweiten dielektrischen Wandmaterials 340, das zuvor durch das Ersatz-Gate 380 bedeckt wurde, gebildet wurden, und, nachdem die Auskleidung des Gate-Dielektrikumsmaterials 350 abgeschieden wurde, Abscheiden des Gate-Elektrodenmaterials 352 (z. B. eines Austrittsarbeitsmetalls zum Festlegen der Gate-Austrittsarbeit vom n- oder p-Typ) des Gate-Stapels.
  • Weitere Beispiele für nanokammbasierte Transistoranordnungen mit rundum verlaufendem Gate
  • Die 3A-3J veranschaulichen manche beispielhaften IC-Strukturen, die so gefertigt werden können, dass sie eine nanokammbasierte Transistoranordnung beinhalten, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben. Manche weiteren Beispiele, von denen jedes in Veranschaulichungen verschiedener Fertigungsstadien gemäß dem Verfahren 200 ähnlich den 3A-3J hätte veranschaulicht werden können, sind in den 4A-4C gemäß manchen Ausführungsformen gezeigt. Jede der 4A-4C zeigt eine Veranschaulichung einer Querschnittsseitenansicht des Querschnitts AA, wie er in den 3A-3J gezeigt wurde, mit der Ausnahme, dass die 4A-4C nur einen beispielhaften Teil des Querschnitts AA links von einer Linie 394 veranschaulichen, die in dem Querschnitt AA in 3J gezeigt ist. Somit stellt jede der 4A-4C eine Veranschaulichung des Querschnitts in dem Gate-Teil 386 des Stapels der Nanobänder 390-1 bereit. Die in den 4A-4C gezeigten IC-Strukturen sind der in 3J gezeigten IC-Struktur 320 ähnlich und daher sind Beschreibungen, die mit Bezug auf die IC-Struktur 320 bereitgestellt sind, auf die in den 4A-4C gezeigten IC-Strukturen anwendbar und werden hier der Kürze halber nicht wiederholt. Stattdessen sind nur die Unterschiede zwischen den in den 4A-4C und die IC-Struktur 320 beschrieben.
  • Die in den 4A-4C gezeigten IC-Strukturen haben mehrere Elemente miteinander gemeinsam. Um die Zeichnungen nicht unübersichtlich zu machen, indem jedes gemeinsame Element in jeder der 4A-4C bezeichnet wird, sind manche der gemeinsamen Elemente nur in manchen der 4A-4C gezeigt, nicht jedoch in anderen. Zum Beispiel ist ein Nanoband 420 nur in 4B bezeichnet, während die Flächen 422 und Seitenwände 424 des Nanobandes 420 nur in 4A bezeichnet sind. Im Folgenden werden zuerst Elemente verwendet, die allen der in den 4A-4C gezeigten IC-Strukturen gemeinsam sind, gefolgt von der Beschreibung der Unterschiede zwischen den in den 4A-4C gezeigten Veranschaulichungen der Strukturen.
  • Die 4A-4C veranschaulichen verschiedene Ausführungsformen einer IC-Struktur 400 (gezeigt als eine IC-Struktur 400A in 4A, eine IC-Struktur 400B in 4B und eine IC-Struktur 400C in 4C), die die Basis 362 beinhaltet, wie in der IC-Struktur 320 gezeigt wurde, außer dass in den 4A-4C Beschriftungen für verschiedene Oberflächen der Basis 362 bereitgestellt sind. Insbesondere veranschaulichen die 4A-4C eine erste Fläche 412-1 der Basis 362 (d. h. eine Fläche, die der Stützstruktur 332 gegenüberliegt und am weitesten von der Stützstruktur 332 entfernt ist), eine erste Seitenwand 414-1 der Basis 362 und eine zweite Seitenwand 414-2 der Basis 362, wobei die erste und die zweite Seitenwand 414-1, 414-2 im Wesentlichen senkrecht zu der Stützstruktur 332 verlaufen und einander gegenüberliegen. Bei der IC-Struktur 400 ist ähnlich der IC-Struktur 320 eine Nanobandanordnung über der Basis 362 bereitgestellt oder gestapelt, z. B. die vier Nanobänder 390-1 für das in den vorliegenden Zeichnungen gezeigte Beispiel. Ein beispielhaftes Nanoband des Stapels der Nanobänder 390-1 ist in den 4A-4C als Nanoband 420 bezeichnet. Das Nanoband 420 ist aus dem ersten Halbleitermaterial 334 gebildet und beinhaltet eine erste Fläche 422-1, die der Stützstruktur 332 gegenüberliegt (z. B. parallel dazu), eine zweite Fläche 422-2, die der ersten Fläche 422-1 gegenüberliegt, eine erste Seitenwand 424-1, die im Wesentlichen senkrecht zu der Stützstruktur 332 steht, und eine zweite Seitenwand 424-2, die der ersten Seitenwand 424-1 gegenüberliegt. Wie oben beschrieben wurde, erstreckt sich das Nanoband 420 wie alle Nanobänder 390 in einer Richtung im Wesentlichen parallel zu der Stützstruktur 390, d. h. das Nanoband 420 weist eine Längsachse im Wesentlichen parallel zu der Stützstruktur 332 auf. Bei allen 4A-4C ist das erste dielektrische Wandmaterial 338 bereitgestellt, das als eine Wand im Wesentlichen senkrecht zu der Stützstruktur 332 geformt ist und sich entlang der zweiten Seitenwand 424-2 des Nanobandes 420 erstreckt. Auch für alle 4A-4C geltend, ist ein Gate-Stapel über wenigstens einem Teil des Nanobandes 420 bereitgestellt. Der Gate-Stapel einschließlich des in 4 gezeigten Gate-Dielektrikumsmaterials 348 umschlingt einen Teil des Nanobandes zwischen einer ersten Ebene (z. B. die in 3J gezeigte Ebene 362-1) und einer zweiten Ebene (z. B. die in 3J gezeigte Ebene 362-2), wobei die erste Ebene und die zweite Ebene jeweils im Wesentlichen senkrecht jeweils zu der Stützstruktur und einer Längsachse des Nanobandes steht, wobei sich die zweite Ebene in einem Abstand 364 von der ersten Ebene befindet. Der Gate-Stapel beinhaltet ferner das Gate-Elektrodenmaterial 350, das sich um wenigstens den Teil des Gate-Dielektrikumsmaterials 348 wickelt, der über der ersten Fläche 422-1, der zweiten Fläche 422-2 und der ersten Seitenwand 424-1 des Nanobandes 420 bereitgestellt ist.
  • Ein Unterschied zwischen einigen der in den 4A-4C gezeigten Ausführungsformen liegt in der Anordnung des Gate-Stapels entlang der zweiten Seitenwand 424-2 des Nanobandes 420 und folglich in der Anordnung des Gate-Stapels zwischen der zweiten Seitenwand 414-2 der Basis 362 und dem ersten dielektrischen Wandmaterial 338. Insbesondere veranschaulicht 4A ein Ausführungsbeispiel, bei dem nur das Gate-Dielektrikumsmaterial 348 entlang der zweiten Seitenwände 424-2 der Nanobänder 390 (z. B. des Nanobandes 420) bereitgestellt ist, d. h. es gibt kein Gate-Elektrodenmaterial 350 zwischen den zweiten Seitenwänden 424-2 der Nanobänder 390 und dem ersten dielektrischen Wandmaterial 338. Mit anderen Worten kann sich für die Ausführungsform aus 4A das Gate-Dielektrikumsmaterial 348, das über der zweiten Seitenwand 424-2 des Nanobandes 420 bereitgestellt ist, jeweils zwischen dem ersten Halbleitermaterial 334 des Nanobandes 420 auf einer Seite und dem ersten dielektrischen Wandmaterial 338 auf der anderen Seite und in Kontakt damit befinden. Andererseits veranschaulicht jede der 4B und 4C ein Ausführungsbeispiel, bei dem zusätzlich zu dem Gate-Dielektrikumsmaterial 348 das Gate-Elektrodenmaterial 350 entlang der zweiten Seitenwände 424-2 der Nanobänder 390 (z. B. des Nanobandes 420) bereitgestellt ist. Da das Gate-Dielektrikumsmaterial 348 während des Prozesses 220 als eine konforme Auskleidung auf allen freigelegten Oberflächen abgeschieden werden kann und das Gate-Elektrodenmaterial 350 anschließend abgeschieden werden kann, um die verbleibenden Öffnungen in dem Gate-Teil 386 auszufüllen, veranschaulichen die Ausführungsformen aus den 4B und 4C (sowie die Ausführungsform aus 3J), dass es eine erste Auskleidung des Gate-Dielektrikumsmaterials 348 zwischen den zweiten Seitenwänden 424-2 der Nanobänder 390 und dem Gate-Elektrodenmaterial 350 geben kann, das auf der Seite der zweiten Seitenwände 424-2 bereitgestellt ist, und eine zweite Auskleidung des Gate-Dielektrikumsmaterials 348 zwischen dem Gate-Elektrodenmaterial 350, das auf der Seite der zweiten Seitenwände 424-2 bereitgestellt ist, und dem ersten dielektrischen Wandmaterial 338 geben kann (d. h. die zweite Auskleidung des Gate-Dielektrikumsmaterials 348 kann sich auf der Seitenwand des ersten dielektrischen Wandmaterials 338 befinden).
  • Die Unterschiede in dem Gate-Stapel zwischen der zweiten Seitenwand 424-2 des Nanobandes 420 und dem ersten dielektrischen Wandmaterial 338, die in den 4A-4C gezeigt sind, entsprechen den Unterschieden in dem Gate-Stapel zwischen unterschiedlichen Teilen der zweiten Seitenwand 414-2 der Basis 362 und dem ersten dielektrischen Wandmaterial 338. Insbesondere veranschaulichen 4A-4C, dass die IC-Struktur 400, z. B. die Basis 362 (insbesondere die zweite Seitenwand 414-2 der Basis 362), als 3 Teile 416 beinhaltend gesehen werden kann, die in 4A-4C als Abschnitte 416-1, 416-2 und 416-2 bezeichnet sind und zwischen den Ebenen liegen, die im Wesentlichen parallel zu der Stützstruktur 332 sind und in den 4A-4C als gestrichelte Linien zwischen den Abschnitten 416 dargestellt sind. Der erste Abschnitt 416-1 kann der Abschnitt sein, der am weitesten von der Stützstruktur 332 entfernt ist, und der dritte Abschnitt 416-3 kann der Abschnitt sein, der der Stützstruktur 332 am nächsten ist, wobei sich der zweite Abschnitt 416-2 zwischen dem ersten Abschnitt 416-1 und dem dritten Abschnitt 416-3 befindet, wie in den 4A-4C gezeigt.
  • Der erste Teil 416-1 kann der Teil sein, in dem das zweite dielektrische Wandmaterial 340 in dem Prozess 214 ausgespart wurde, so dass es in dem ersten Teil 416-1 kein zweites dielektrisches Wandmaterial 340 zwischen der zweiten Seitenwand 414-2 der Basis 362 und dem ersten dielektrischen Wandmaterial 338 gibt. Für die Ausführungsformen aus 4A gibt es in dem ersten Teil 416-1 kein Gate-Elektrodenmaterial 350 zwischen der zweiten Seitenwand 414-2 der Basis 362 und dem ersten dielektrischen Wandmaterial 338. Bei manchen Ausführungsbeispielen aus 4A kann das Gate-Dielektrikumsmaterial 348 in dem ersten Teil 416-1 eine erste Seite aufweisen, die sich in Kontakt mit der zweiten Seitenwand 414 befindet, und kann eine zweite Seite aufweisen, die sich in Kontakt mit dem ersten dielektrischen Wandmaterial 338 befindet. Da das Gate-Dielektrikumsmaterial 348 bei den Ausführungsformen der 4B und 4C während des Prozesses 220 als eine konforme Auskleidung auf allen freigelegten Oberflächen abgeschieden werden kann und das Gate-Elektrodenmaterial 350 anschließend abgeschieden werden kann, um die verbleibenden Öffnungen in dem Gate-Teil 386 auszufüllen, veranschaulichen die Ausführungsformen der 4B und 4C (sowie die Ausführungsform aus 3J), dass es eine erste Auskleidung des Gate-Dielektrikumsmaterials 348 zwischen den zweiten Seitenwänden 414-2 der Basis 362 und dem Gate-Elektrodenmaterial 350 geben kann, das auf der Seite der zweiten Seitenwand 414-2 bereitgestellt ist, und eine zweite Auskleidung des Gate-Dielektrikumsmaterials 348 zwischen dem Gate-Elektrodenmaterial 350, das auf der Seite der zweiten Seitenwand 414-2 bereitgestellt ist, und dem ersten dielektrischen Wandmaterial 338 geben kann (d. h. in dem Teil 416-1 kann sich die zweite Auskleidung des Gate-Dielektrikumsmaterials 348 auf der Seitenwand des ersten dielektrischen Wandmaterials 338 befinden).
  • Der zweite Teil 416-2 kann der Teil sein, in dem das Ätzen des zweiten dielektrischen Wandmaterials 340 des Prozesses 214 gestoppt wurde, so dass in dem zweiten Teil 416-1 das zweite dielektrische Wandmaterial 340 immer noch zwischen der zweiten Seitenwand 414-2 der Basis 362 und dem ersten dielektrischen Wandmaterial 338 vorhanden ist. Für alle Ausführungsformen der 4A-4C (und der Ausführungsform aus 3J) ist kein Teil des Gate-Dielektrikumsmaterials 348 oder des Gate-Elektrodenmaterials 350 in dem zweiten Teil 416-2 zwischen der zweiten Seitenwand 414-2 der Basis 362 und dem ersten dielektrischen Wandmaterial 338 bereitgestellt. Dies weist auf die Verwendung des Verfahrens 200 hin, bei dem das Ersatz-Gate 380 verwendet wurde und nur das zweite dielektrische Wandmaterial 340, das nicht durch das Ersatz-Gate 380 bedeckt wurde, in dem Prozess 214 geätzt wurde.
  • Der dritte Teil 416-3 kann der Teil sein, in dem das zweite dielektrische Wandmaterial 340 an der Unterseite der Grabenöffnung 370 in dem Prozess 208 bereitgestellt wurde, so dass es in dem dritten Teil 416-3 kein erstes dielektrisches Wandmaterial 338 rechts von der zweiten Seitenwand 414-2 der Basis 362 gibt und stattdessen das zweite dielektrische Wandmaterial 340 vorhanden ist.
  • Die 4A-4C veranschaulichen, dass die Breite der Grabenöffnung 370, die in dem Prozess 206 gebildet wird, und/oder die Dicke der Schicht des zweiten dielektrischen Wandmaterials 340, die in dem Prozess 208 abgeschieden wird, variiert werden können, um unterschiedliche Ausführungsformen zu realisieren, von denen jede in gewissen Einsatzszenarien unterschiedliche Vorteile aufweisen kann. Zum Beispiel veranschaulicht die Ausführungsform aus 4A ein Szenario, bei dem die Schicht des zweiten dielektrischen Wandmaterials 340, die in dem Prozess 208 abgeschieden wird, gerade dick genug ist (mit einer in 4A bezeichneten Dicke 432), um das Gate-Dielektrikumsmaterial 348 zwischen den Seitenwänden 424-2 der Nanobänder 390 und dem ersten dielektrischen Wandmaterial 338 zu erhalten, wodurch Kurzkanaleffekte verbessert werden, während sie hinsichtlich einer Kapazitätseinbuße kaum leiden. Andererseits veranschaulicht die Ausführungsform aus 4C ein Szenario, bei dem die Breite/Dicke (eine Abmessung, die entlang der x-Achse des in den vorliegenden Zeichnungen gezeigten beispielhaften Koordinatensystems gemessen wird) des ersten dielektrischen Wandmaterials 338 (eine in 4C bezeichnete Dicke 434) im Wesentlichen gleich wie in herkömmlichen Nanokammtransistoranordnungen gehalten wird, während das zweite dielektrische Wandmaterial 340 mit einer Dicke 436, die in 4C bezeichnet ist, zu ihm hinzugefügt wird. Um die Gesamtbreite der IC-Struktur gleich zu halten, bedeutet dies bei einer solchen Ausführungsform, dass die Endkappe auf den Seitenwänden 424-1 der Nanobänder 390 (d. h. die Menge des Gate-Elektrodenmaterials 350 auf den Seitenwänden, die am weitesten von dem ersten dielektrischen Wandmaterial 338 entfernt sind) reduziert wird, wobei die Breite der Endkappe in 4C als eine Breite 438 (eine Abmessung, die entlang der x-Achse des in den vorliegenden Zeichnungen gezeigten beispielhaften Koordinatensystems gemessen wird) bezeichnet wird. Dies kann vorteilhaft zu einer geringeren Kapazitätseinbuße führen, könnte aber aufgrund der reduzierten Breite 438 der Endkappe herausfordernder zu verarbeiten sein. Schließlich veranschaulicht die Ausführungsform aus 4B ein Szenario, bei dem die Breite der Endkappe im Wesentlichen wie jene in herkömmlichen Nanokammtransistoranordnungen beibehalten werden kann, die in 4B als eine Breite 440 bezeichnet sind (die gleiche Breite ist in 4B bezeichnet), während das zweite dielektrische Wandmaterial 340 der Dicke 436 auf Kosten der reduzierten Breite 444 des ersten dielektrischen Wandmaterials 338 eingeführt wird (d. h. die Breite 444 ist kleiner als die Breite 434). Dies kann vorteilhafterweise eine Strukturierung erleichtern, während immer noch eine Verbesserung hinsichtlich Kurzkanaleffekten bereitgestellt wird, kann aber im Vergleich zu der Ausführungsform aus 4C eine erhöhte Kapazität aufweisen.
  • Beispielvorrichtungen
  • Die hierin offenbarten IC-Strukturen mit nanokammbasierten Transistoranordnungen, bei denen ein Gate rundum implementiert ist, können in einer beliebigen geeigneten elektronischen Vorrichtung enthalten sein. Die 5-8 veranschaulichen verschiedene Beispiele für Einrichtungen, die eine oder mehrere der hierin offenbarten IC-Strukturen beinhalten können.
  • Die 5A-5B sind Draufsichten eines Wafers 2000 und von Dies 2002, die eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten können, bei denen gemäß beliebigen der hierin offenbarten Ausführungsformen ein Gate rundum implementiert ist. Bei manchen Ausführungsformen können die Dies 2002 in einem IC-Gehäuse gemäß beliebigen der hierin offenbarten Ausführungsformen enthalten sein. Zum Beispiel können beliebige der Dies 2002 als beliebige der Dies 2256 in einem in 6 gezeigten IC-Gehäuse 2200 dienen. Der Wafer 2000 kann aus einem Halbleitermaterial bestehen und kann einen oder mehrere Dies 2002 mit IC-Strukturen beinhalten, die auf einer Oberfläche des Wafers 2000 gebildet sind. Jeder der Dies 2002 kann eine Wiederholungseinheit eines Halbleiterprodukts sein, das einen beliebigen geeigneten IC beinhaltet (z. B. ICs einschließlich einer oder mehrerer nanokammbasierter Transistoranordnungen, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben). Nachdem die Fertigung des Halbleiterprodukts abgeschlossen ist (z. B. nach der Fertigung einer oder mehrerer Schichten der nanokammbasierten Transistoranordnungen, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben), kann der Wafer 2000 einem Vereinzelungsprozess unterzogen werden, in dem jeder der Dies 2002 voneinander getrennt wird, um diskrete „Chips“ des Halbleiterprodukts bereitzustellen. Insbesondere können Vorrichtungen, die eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten, bei denen ein Gate rundum implementiert ist, wie hierin offenbart, die Form des Wafers 2000 (z. B. nicht vereinzelt) oder die Form des Die 2002 (z. B. vereinzelt) annehmen. Der Die 2002 kann eine Unterstützungsschaltungsanordnung zum Leiten elektrischer Signale zu verschiedenen Speicherzellen, Transistoren, Kondensatoren sowie beliebigen anderen IC-Komponenten beinhalten. Bei manchen Ausführungsformen kann auf dem Wafer 2000 oder der Die 2002 eine Speichervorrichtung (z. B. eine SRAM-Vorrichtung), eine Logikvorrichtung (z. B. ein AND-, OR-, NAND- oder NOR-Gatter) oder ein beliebiges anderes geeignetes Schaltkreiselement implementiert oder beinhaltet sein. Mehrere dieser Vorrichtungen können auf einem einzigen Die 2002 kombiniert werden. Zum Beispiel kann ein durch mehrere Speichervorrichtungen gebildetes Speicherarray auf demselben Die 2002 wie eine Verarbeitungsvorrichtung (z. B. die Verarbeitungsvorrichtung 2402 aus 8) oder eine andere Logik gebildet sein, die dazu konfiguriert ist, Informationen in den Speichervorrichtungen zu speichern oder in dem Speicherarray gespeicherte Befehle auszuführen.
  • 6 ist eine Seitenquerschnittsansicht eines beispielhaften IC-Gehäuses 2200, das eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten kann, bei denen gemäß beliebigen der hierin offenbarten Ausführungsformen ein Gate rundum implementiert ist. Bei manchen Ausführungsformen kann das IC-Gehäuse 2200 ein System-in-Package (SiP) sein.
  • Das Gehäusesubstrat 2252 kann aus einem dielektrischen Material (z. B. einer Keramik, einem Aufbaufilm, einem Epoxidfilm mit Füllstoffteilchen darin usw.) gebildet sein und kann leitfähige Pfade aufweisen, die sich durch das dielektrische Material zwischen der Fläche 2272 und der Fläche 2274 oder zwischen verschiedenen Positionen auf der Fläche 2272 und/oder zwischen verschiedenen Positionen auf der Fläche 2274 erstrecken.
  • Das Gehäusesubstrat 2252 kann leitfähige Kontakte 2263 beinhalten, die mit leitfähigen Pfaden 2262 durch das Gehäusesubstrat 2252 gekoppelt sind, wodurch es ermöglicht wird, dass die Schaltungsanordnung innerhalb der Dies 2256 und/oder des Interposers 2257 mit verschiedenen der leitfähigen Kontakte 2264 (oder mit anderen nicht gezeigten Vorrichtungen, die in dem Gehäusesubstrat 2252 enthalten sind) elektrisch gekoppelt werden.
  • Das IC-Gehäuse 2200 kann einen Interposer 2257 beinhalten, der über leitfähige Kontakte 2261 des Interposers 2257, Zwischenverbindungen 2265 erster Ebene und die leitfähigen Kontakte 2263 des Gehäusesubstrats 2252 mit dem Gehäusesubstrat 2252 gekoppelt ist. Die in 6 veranschaulichten Zwischenverbindungen 2265 erster Ebene sind Löthügel, aber es können beliebige geeignete Zwischenverbindungen 2265 erster Ebene verwendet werden. Bei manchen Ausführungsformen ist möglicherweise kein Interposer 2257 in dem IC-Gehäuse 2200 enthalten; stattdessen können die Dies 2256 durch Zwischenverbindungen 2265 erster Ebene direkt mit den leitfähigen Kontakten 2263 an der Fläche 2272 gekoppelt sein.
  • Das IC-Gehäuse 2200 kann einen oder mehrere Dies 2256 beinhalten, die über leitfähige Kontakte 2254 der Dies 2256, Zwischenverbindungen 2258 erster Ebene und leitfähige Kontakte 2260 des Interposers 2257 mit dem Interposer 2257 gekoppelt sind. Die leitfähigen Kontakte 2260 können mit (nicht gezeigten) leitfähigen Pfaden durch den Interposer 2257 gekoppelt sein, wodurch es ermöglicht wird, dass eine Schaltungsanordnung innerhalb der Dies 2256 elektrisch mit verschiedenen der leitfähigen Kontakte 2261 (oder mit anderen nicht gezeigten Vorrichtungen, die in dem Interposer 2257 enthalten sind) gekoppelt werden. Die in 6 veranschaulichten Zwischenverbindungen 2258 erster Ebene sind Löthügel, aber es können beliebige geeignete Zwischenverbindungen 2258 erster Ebene verwendet werden. Wie hierin verwendet, kann sich „leitfähiger Kontakt“ auf einen Teil eines elektrisch leitfähigen Materials (z. B. Metall) beziehen, der als elektrische Schnittstelle zwischen unterschiedlichen Komponenten dient; leitfähige Kontakte können vertieft sein in, bündig sein mit einer Oberfläche einer Komponente oder sich davon weg erstrecken und können eine beliebige geeignete Form (z. B. ein leitfähiges Pad oder ein Sockel) annehmen.
  • Bei manchen Ausführungsformen kann ein Unterfüllungsmaterial 2266 zwischen dem Gehäusesubstrat 2252 und dem Interposer 2257 um die Zwischenverbindungen 2265 erster Ebene herum angeordnet sein und eine Vergussmasse 2268 kann um die Dies 2256 und den Interposer 2257 herum und in Kontakt mit dem Gehäusesubstrat 2252 angeordnet sein. Bei manchen Ausführungsformen kann das Unterfüllungsmaterial 2266 das gleiche wie die Vergussmasse 2268 sein. Beispielhafte Materialien, die für das Unterfüllungsmaterial 2266 und die Vergussmasse 2268 verwendet werden können, sind geeignete Epoxidvergussmaterialien. Zwischenverbindungen 2270 zweiter Ebene können mit den leitfähigen Kontakten 2264 gekoppelt sein. Die Zwischenverbindungen 2270 zweiter Ebene, die in 6 veranschaulicht sind, sind Lötkugeln (z. B. für eine Kugelgitterarrayanordnung), aber es können beliebige geeignete Zwischenverbindungen zweiter Ebene 2270 verwendet werden (z. B. Stifte in einer Stiftgitterarrayanordnung oder Kontaktflecken in einer Kontaktfleckgitterarrayanordnung). Die Zwischenverbindungen 2270 zweiter Ebene können verwendet werden, um das IC-Gehäuse 2200 mit einer anderen Komponente, wie etwa einer Leiterplatte (z. B. einer Hauptplatine), einem Interposer oder einem anderen IC-Gehäuse zu koppeln, wie dies in der Technik bekannt ist und nachstehend unter Bezugnahme auf 7 besprochen wird.
  • Die Dies 2256 können die Form einer beliebigen der hierin besprochenen Ausführungsformen des Dies 2002 annehmen (z. B. können beliebige der Ausführungsformen der nanokammbasierten Transistoranordnungen beinhalten, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben). Bei Ausführungsformen, bei denen das IC-Gehäuse 2200 mehrere Dies 2256 beinhaltet, kann das IC-Gehäuse 2200 als ein Mehrfachchipgehäuse (MCP: Multi-Chip Package) bezeichnet werden. Die Dies 2256 können eine Schaltungsanordnung zum Durchführen einer beliebigen gewünschten Funktionalität beinhalten. Zum Beispiel können einer oder mehrere der Dies 2256 Logik-Dies (z. B. siliciumbasierte Dies) sein und können einer oder mehrere der Dies 2256 Speicher-Dies (z. B. Speicher mit hoher Bandbreite) sein. Bei manchen Ausführungsformen können beliebige der Dies 2256 eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten, bei denen ein Gate rundum implementiert ist, wie oben besprochen; bei manchen Ausführungsformen beinhalten wenigstens manche der Dies 2256 möglicherweise keine nanokammbasierten Transistoranordnungen, bei denen ein Gate rundum implementiert ist.
  • Das in 6 veranschaulichte IC-Gehäuse 2200 kann ein Flip-Chip-Gehäuse sein, obwohl andere Gehäusearchitekturen verwendet werden können. Zum Beispiel kann das IC-Gehäuse 2200 ein BGA-Gehäuse (BGA: Ball Grid Array - Kugelgitteranordnung) sein, wie etwa ein eWLB-Gehäuse (eWLB: Embedded Wafer-Level Ball Grid Array - eingebettete Waferebene-Kugelgitteranordnung). Bei einem anderen Beispiel kann das IC-Gehäuse 2200 ein WLCSP (WLCSP: Wafer-Level Chip Scale Package) oder ein Panel-Fanout (FO)-Gehäuse sein. Obwohl zwei Dies 2256 in dem IC-Gehäuse 2200 aus 6 veranschaulicht sind, kann ein IC-Gehäuse 2200 eine beliebige gewünschte Anzahl an Dies 2256 beinhalten. Ein IC-Gehäuse 2200 kann zusätzliche passive Komponenten beinhalten, wie etwa oberflächenmontierte Widerstände, Kondensatoren und Induktivitäten, die auf der ersten Fläche 2272 oder der zweiten Fläche 2274 des Gehäusesubstrats 2252 oder auf einer Fläche des Interposers 2257 angeordnet sind. Allgemeiner kann ein IC-Gehäuse 2200 beliebige andere aktive oder passive Komponenten beinhalten, die in der Technik bekannt sind.
  • 7 ist eine Querschnittsseitenansicht einer IC-Vorrichtungsbaugruppe 2300, die Komponenten mit einer oder mehreren nanokammbasierten Transistoranordnungen beinhalten kann, bei denen gemäß beliebigen der hierin offenbarten Ausführungsformen ein Gate rundum implementiert ist. Die IC-Vorrichtungsbaugruppe 2300 beinhaltet eine Anzahl an Komponenten, die auf einer Leiterplatte 2302 (die z. B. eine Hauptplatine sein kann) angeordnet sind. Die IC-Vorrichtungsbaugruppe 2300 beinhaltet Komponenten, die auf einer ersten Fläche 2340 der Leiterplatte 2302 und auf einer gegenüberliegenden zweiten Fläche 2342 der Leiterplatte 2302 angeordnet sind; allgemein können Komponenten auf einer oder beiden Flächen 2340 und 2342 angeordnet sein. Insbesondere können beliebige geeignete der Komponenten der IC-Vorrichtungsbaugruppe 2300 eine beliebige einer oder mehrerer nanokammbasierter Transistoranordnungen beinhalten, bei denen gemäß beliebigen der hierin offenbarten Ausführungsformen ein Gate rundum implementiert ist; z. B. können beliebige der unten unter Bezugnahme auf die IC-Vorrichtungsbaugruppe 2300 besprochenen IC-Gehäuse die Form beliebiger der oben unter Bezugnahme auf 6 besprochenen Ausführungsformen des IC-Gehäuses 2200 annehmen (kann z. B. eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten, bei denen ein Gate rundum implementiert ist, das auf einem Die 2256 bereitgestellt ist).
  • Bei manchen Ausführungsformen kann die Leiterplatte 2302 eine PCB sein, die mehrere Metallschichten beinhaltet, die durch Schichten aus dielektrischem Material voneinander getrennt und durch elektrisch leitfähige Vias miteinander verbunden sind. Eine oder mehrere beliebige der Metallschichten können in einem gewünschten Schaltkreismuster gebildet werden, um elektrische Signale (optional in Verbindung mit anderen Metallschichten) zwischen mit der Leiterplatte 2302 gekoppelten Komponenten zu führen. Bei manchen Ausführungsformen kann die Leiterplatte 2302 ein Nicht-PCB-Substrat sein.
  • Die in 7 veranschaulichte IC-Vorrichtungsbaugruppe 2300 beinhaltet eine Gehäuse-auf-Interposer-Struktur 2336, die durch Kopplungskomponenten 2316 mit der ersten Fläche 2340 der Leiterplatte 2302 gekoppelt ist. Die Kopplungskomponenten 2316 können die Gehäuse-auf-Interposer-Struktur 2336 elektrisch und mechanisch mit der Leiterplatte 2302 koppeln und können Lötkugeln (wie z. B. in 7 gezeigt), männliche und weibliche Teile eines Sockels, einen Klebstoff, ein Unterfüllungsmaterial und/oder eine beliebige andere geeignete elektrische und/oder mechanische Kopplungsstruktur beinhalten.
  • Die Gehäuse-auf-Interposer-Struktur 2336 kann ein IC-Gehäuse 2320 beinhalten, das durch Kopplungskomponenten 2318 mit einem Interposer 2304 gekoppelt ist. Die Kopplungskomponenten 2318 können eine beliebige für die Anwendung geeignete Form annehmen, wie etwa die oben unter Bezugnahme auf die Kopplungskomponenten 2316 besprochenen Formen. Das IC-Gehäuse 2320 kann zum Beispiel ein Die (der Die 2002 aus 5B), eine IC-Vorrichtung oder eine beliebige andere geeignete Komponente sein oder beinhalten. Insbesondere kann das IC-Gehäuse 2320 eine oder mehrere nanokammbasierte Transistoranordnungen beinhalten, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben. Obwohl ein einziges IC-Gehäuse 2320 in 7 gezeigt ist, können mehrere IC-Gehäuse mit dem Interposer 2304 gekoppelt sein; tatsächlich können zusätzliche Interposer mit dem Interposer 2304 gekoppelt sein. Der Interposer 2304 kann ein dazwischenliegendes Substrat bereitstellen, das eine Brücke zwischen der Leiterplatte 2302 und dem IC-Gehäuse 2320 bildet. Allgemein kann der Interposer 2304 eine Verbindung auf ein größeres Rastermaß spreizen oder eine Verbindung zu einer anderen Verbindung umleiten. Zum Beispiel kann der Interposer 2304 das IC-Gehäuse 2320 (z. B. einen Die) mit einer BGA der Kopplungskomponenten 2316 zum Koppeln der Leiterplatte 2302 koppeln. Bei der in 7 veranschaulichten Ausführungsform sind das IC-Gehäuse 2320 und die Leiterplatte 2302 an gegenüberliegenden Seiten des Interposers 2304 angebracht; bei anderen Ausführungsformen können das IC-Gehäuse 2320 und die Leiterplatte 2302 an einer gleichen Seite des Interposers 2304 angebracht sein. Bei manchen Ausführungsformen können drei oder mehr Komponenten mittels des Interposers 2304 miteinander verbunden sein.
  • Der Interposer 2304 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial wie etwa Polyimid gebildet sein. Bei manchen Implementierungen kann der Interposer 2304 aus alternierend starren oder flexiblen Materialien gebildet sein, die u.a. die gleichen oben zur Verwendung in einem Halbleitersubstrat beschriebenen Materialien sein können, wie etwa Silicium, Germanium und andere Gruppe-III-V- und Gruppe-IV-Materialien. Der Interposer 2304 kann Metallzwischenverbindungen 2308 und Vias 2310 beinhalten, einschließlich unter anderem Siliciumdurchkontaktierungen (TSV-Through-Silicon Vias) 2306. Der Interposer 2304 kann ferner eingebettete Vorrichtungen 2314 beinhalten, die sowohl passive als auch aktive Vorrichtungen beinhalten. Solche Vorrichtungen können unter anderem Kondensatoren, Entkopplungskondensatoren, Widerstände, Induktivitäten, Sicherungen, Dioden, Transformatoren, Sensoren, ESD-Schutzvorrichtungen (ESD: Electrostatic Discharge - elektrostatische Entladung) und Speichervorrichtungen beinhalten. Komplexere Vorrichtungen, wie beispielsweise Hochfrequenz (HF)-Vorrichtungen, Leistungsverstärker, Leistungsverwaltungsvorrichtungen, Antennen, Arrays, Sensoren und Mikroelektromechanisches-System (MEMS)-Vorrichtungen, können auch auf dem Interposer 2304 gebildet werden. Die Gehäuse-auf-Interposer-Struktur 2336 kann die Form beliebiger in der Technik bekannter Gehäuse-auf-Interposer-Strukturen annehmen.
  • Die IC-Vorrichtungsbaugruppe 2300 kann ein IC-Gehäuse 2324 beinhalten, das durch Kopplungskomponenten 2322 mit der ersten Fläche 2340 der Leiterplatte 2302 gekoppelt ist. Die Kopplungskomponenten 2322 können die Form beliebiger der oben unter Bezugnahme auf die Kopplungskomponenten 2316 besprochenen Ausführungsformen annehmen und das IC-Gehäuse 2324 kann die Form beliebiger der oben unter Bezugnahme auf das IC-Gehäuse 2320 besprochenen Ausführungsformen annehmen.
  • Die in 7 veranschaulichte IC-Vorrichtungsbaugruppe 2300 beinhaltet eine Gehäuse-auf-Gehäuse-Struktur 2334, die durch Kopplungskomponenten 2328 mit der zweiten Fläche 2342 der Leiterplatte 2302 gekoppelt ist. Die Gehäuse-auf-Gehäuse-Struktur 2334 kann ein IC-Gehäuse 2326 und ein IC-Gehäuse 2332 beinhalten, die durch Kopplungskomponenten 2330 so miteinander gekoppelt sind, dass das IC-Gehäuse 2326 zwischen der Leiterplatte 2302 und dem IC-Gehäuse 2332 angeordnet ist. Die Kopplungskomponenten 2328 und 2330 können die Form beliebiger Ausführungsformen der oben besprochenen Kopplungskomponenten 2316 annehmen und die IC-Gehäuse 2326 und 2332 können die Form beliebiger Ausführungsformen des oben besprochenen IC-Gehäuses 2320 annehmen. Die Gehäuse-auf-Gehäuse-Struktur 2334 kann gemäß beliebiger in der Technik bekannter Gehäuse-auf-Gehäuse-Strukturen konfiguriert sein.
  • 8 ist ein Blockdiagramm einer beispielhaften Rechenvorrichtung 2400, die eine oder mehrere Komponenten mit einer oder mehreren nanokammbasierten Transistoranordnungen beinhalten kann, bei denen gemäß beliebigen der hierin offenbarten Ausführungsformen ein Gate rundum implementiert ist. Zum Beispiel können beliebige geeignete der Komponenten der Rechenvorrichtung 2400 einen Die (z. B. den in 5B gezeigten Die 2002) beinhalten, der eine oder mehrere nanokammbasierte Transistoranordnungen beinhaltet, bei denen gemäß beliebigen der hierin offenbarten Ausführungsformen ein Gate rundum implementiert ist. Beliebige der Komponenten der Rechenvorrichtung 2400 können ein IC-Gehäuse 2200 (z. B. wie in 6 gezeigt) beinhalten. Beliebige der Komponenten der Rechenvorrichtung 2400 können eine IC-Vorrichtungsbaugruppe 2300 (z. B. wie in 7 gezeigt) beinhalten.
  • Eine Reihe von Komponenten ist in 8 als in der Rechenvorrichtung 2400 enthalten veranschaulicht, aber eine beliebige oder mehrere beliebige dieser Komponenten können, wie für die Anwendung geeignet, weggelassen oder dupliziert werden. Bei manchen Ausführungsformen können manche oder alle der Komponenten, die in der Rechenvorrichtung 2400 enthalten sind, an einer oder mehreren Hauptplatinen angebracht sein. Bei manchen Ausführungsformen können manche oder alle dieser Komponenten auf einem einzigen SoC-Die gefertigt sein.
  • Zusätzlich dazu beinhaltet die Rechenvorrichtung 2400 bei verschiedenen Ausführungsformen möglicherweise nicht eine oder mehrere der in 8 veranschaulichten Komponenten, aber die Rechenvorrichtung 2400 kann eine Schnittstellenschaltungsanordnung zum Koppeln mit der einen oder den mehreren Komponenten beinhalten. Zum Beispiel beinhaltet die Rechenvorrichtung 2400 möglicherweise keine Anzeigevorrichtung 2406, sondern kann eine Anzeigevorrichtungsschnittstellenschaltungsanordnung (z. B. einen Verbinder und eine Treiberschaltungsanordnung) beinhalten, mit der eine Anzeigevorrichtung 2406 gekoppelt werden kann. Bei einer anderen Gruppe von Beispielen beinhaltet die Rechenvorrichtung 2400 möglicherweise keine Audioeingabevorrichtung 2418 oder keine Audioausgabevorrichtung 2408, sondern kann eine Audioeingabe- oder -ausgabevorrichtungsschnittstellenschaltungsanordnung (z. B. Verbinder und eine Unterstützungsschaltungsanordnung) beinhalten, mit der eine Audioeingabevorrichtung 2418 oder eine Audioausgabevorrichtung 2408 gekoppelt werden kann.
  • Die Rechenvorrichtung 2400 kann eine Verarbeitungsvorrichtung 2402 (z. B. eine oder mehrere Verarbeitungsvorrichtungen) beinhalten. Wie hierin verwendet, kann der Ausdruck „Verarbeitungsvorrichtung“ oder „Prozessor“ auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung verweisen, die bzw. der elektronische Daten aus Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder einem Speicher gespeichert werden können. Die Verarbeitungsvorrichtung 2402 kann einen oder mehrere Digitalsignalprozessoren (DSPs), anwendungsspezifische ICs (ASICs: Application-Specific Integrated Circuits), zentrale Verarbeitungseinheiten (CPUs: Central Processing Units), Grafikverarbeitungseinheiten (GPUs: Graphics Processing Units), Kryptoprozessoren (spezialisierte Prozessoren, die kryptografische Algorithmen in Hardware ausführen), Serverprozessoren oder beliebige andere geeignete Verarbeitungsvorrichtungen beinhalten. Die Rechenvorrichtung 2400 kann einen Speicher 2404 beinhalten, der selbst eine oder mehrere Speichervorrichtungen beinhalten kann, wie etwa flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. Nurlesespeicher (ROM)), Flash-Speicher, Festkörperspeicher und/oder eine Festplatte. Bei manchen Ausführungsformen kann der Speicher 2404 einen Speicher beinhalten, der einen Die mit der Verarbeitungsvorrichtung 2402 teilt.
  • Bei manchen Ausführungsformen kann die Rechenvorrichtung 2400 einen Kommunikationschip 2412 (z. B. einen oder mehrere Kommunikationschips) beinhalten. Zum Beispiel kann der Kommunikationschip 2412 zum Verwalten von drahtlosen Kommunikationen für die Übertragung von Daten zu und von der Rechenvorrichtung 2400 konfiguriert sein. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltkreise, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die durch die Verwendung modulierter elektromagnetischer Strahlung durch ein nichtfestes Medium Daten kommunizieren können. Der Begriff impliziert nicht, dass die assoziierten Vorrichtungen keine Drähte enthalten, obwohl sie bei manchen Ausführungsformen möglicherweise keine enthalten.
  • Im Kommunikationschip 2412 können beliebige aus einer Anzahl drahtloser Standards oder Protokolle implementiert sein, einschließlich unter anderem Institute-for-Electrical-and-Electronic-Engineers (IEEE)-Standards einschließlich Wi-Fi (IEEE-802.11-Familie), IEEE-802.16-Standards (z. B. IEEE-802.16-2005-Nachtrag), Long-Term Evolution (LTE)-Project zusammen mit jeglichen Nachträgen, Aktualisierungen und/oder Revisionen (z. B. das Advanced-LTE-Project, das Ultra-Mobile-Broadband(UMB)-Project (auch als „3GPP2“ bezeichnet) usw.). IEEE-802.16-kompatible Broadband-Wireless-Access (BWA)-Netze werden allgemein als WiMAX-Netze bezeichnet, ein Akronym, das für Worldwide Interoperability for Microwave Access steht, einer Zertifikationsmarke für Produkte, die Konformitäts- und Interoperabilitätstests für die IEEE-802.16-Standards bestehen. Der Kommunikationschip 2412 kann gemäß einem Global System for Mobile Communication (GSM), General Packet Radio Service (GPRS), Universal Mobile Telecommunications System (UMTS), High Speed Packet Access (HSPA), Evolved HSPA (E-HSPA) oder LTE-NETZWERK arbeiten. Der Kommunikationschip 2412 kann gemäß Enhanced Data for GSM Evolution (EDGE), GSM EDGE Radio Access Network (GERAN), Universal Terrestrial Radio Access Network (UTRAN) oder Evolved UTRAN (E-UTRAN) arbeiten. Der Kommunikationschip 2412 kann gemäß Code Division Multiple Access (CDMA), Time Division Multiple Access (TDMA), Digital Enhanced Cordless Telecommunications (DECT), Evolution-Data Optimized (EV-DO) und Ableitungen davon sowie beliebigen anderen Drahtlosprotokollen, die als 3G, 4G, 5G und darüber hinaus bezeichnet werden, arbeiten. Der Kommunikationschip 2412 kann in anderen Ausführungsformen gemäß anderen Drahtlosprotokollen arbeiten. Die Rechenvorrichtung 2400 kann eine Antenne 2422 beinhalten, um drahtlose Kommunikationen zu erleichtern und/oder um andere drahtlose Kommunikationen (wie etwa AM- oder FM-Funkübertragungen) zu empfangen.
  • Bei manchen Ausführungsformen kann der Kommunikationschip 2412 drahtgebundene Kommunikationen verwalten, wie etwa elektrische, optische oder beliebige andere geeignete Kommunikationsprotokolle (z. B. das Ethernet). Wie oben erwähnt, kann der Kommunikationschip 2412 mehrere Kommunikationschips beinhalten. Beispielsweise kann ein erster Kommunikationschip 2412 für drahtlose Kommunikationen mit kürzerer Reichweite dediziert sein, wie für etwa WiFi oder Bluetooth, und kann ein zweiter Kommunikationschip 2412 für drahtlose Kommunikationen mit längerer Reichweite dediziert sein, wie etwa für ein globales Positionierungssystem (GPS), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO oder andere. Bei manchen Ausführungsformen kann ein erster Kommunikationschip 2412 für drahtlose Kommunikationen dediziert sein und kann ein zweiter Kommunikationschip 2412 für drahtgebundene Kommunikationen dediziert sein.
  • Die Rechenvorrichtung 2400 kann eine Batterie-/Leistungsschaltungsanordnung 2414 beinhalten. Die Batterie-/Leistungsschaltungsanordnung 2414 kann eine oder mehrere Energiespeichervorrichtungen (z. B. Batterien oder Kondensatoren) und/oder eine Schaltungsanordnung zum Koppeln von Komponenten der Rechenvorrichtung 2400 mit einer von der Rechenvorrichtung 2400 getrennten Energiequelle (z. B. AC-Leitungsleistung) beinhalten.
  • Die Rechenvorrichtung 2400 kann eine Anzeigevorrichtung 2406 (oder eine entsprechende Schnittstellenschaltungsanordnung wie oben besprochen) beinhalten. Die Anzeigevorrichtung 2406 kann beliebige optische Anzeiger aufweisen, wie etwa eine Heads-Up-Anzeige, einen Computermonitor, einen Projektor, eine Berührungsbildschirmanzeige, eine Flüssigkristallanzeige (LCD: Liquid Crystal Display), eine Leuchtdiodenanzeige oder eine Flachbildschirmanzeige.
  • Die Rechenvorrichtung 2400 kann eine Audioausgabevorrichtung 2408 (oder eine entsprechende Schnittstellenschaltungsanordnung wie oben besprochen) beinhalten. Die Audioausgabevorrichtung 2408 kann eine beliebige Vorrichtung beinhalten, die einen akustischen Hinweis erzeugt, wie etwa Lautsprecher, Kopfhörer oder Ohrhörer.
  • Die Rechenvorrichtung 2400 kann eine Audioeingabevorrichtung 2418 (oder eine entsprechende Schnittstellenschaltungsanordnung wie oben besprochen) beinhalten. Die Audioeingabevorrichtung 2418 kann eine beliebige Vorrichtung beinhalten, die ein Signal erzeugt, das einen Ton repräsentiert, wie etwa Mikrofone, Mikrofonarrays oder digitale Instrumente (z. B. Instrumente mit einem MIDI-Ausgang (MIDI: Musical Instrument Digital Interface - digitale Schnittstelle für Musikinstrumente)).
  • Die Rechenvorrichtung 2400 kann eine GPS-Vorrichtung 2416 (oder eine entsprechende Schnittstellenschaltungsanordnung wie oben besprochen) beinhalten. Die GPS-Vorrichtung 2416 kann sich in Kommunikation mit einem satellitenbasierten System befinden und einen Standort der Rechenvorrichtung 2400 empfangen, wie in der Technik bekannt ist.
  • Die Rechenvorrichtung 2400 kann eine andere Ausgabevorrichtung 2410 (oder eine entsprechende Schnittstellenschaltungsanordnung, wie oben besprochen) beinhalten. Beispiele für die andere Ausgabevorrichtung 2410 können einen Audiocodec, einen Videocodec, einen Drucker, einen drahtgebundenen oder drahtlosen Sender zum Bereitstellen von Informationen an andere Vorrichtungen oder eine zusätzliche Speicherungsvorrichtung beinhalten.
  • Die Rechenvorrichtung 2400 kann eine andere Eingabevorrichtung 2420 (oder eine entsprechende Schnittstellenschaltungsanordnung wie oben besprochen) beinhalten. Beispiele für die andere Eingabevorrichtung 2420 können u. a. ein Beschleunigungsmesser, ein Gyroskop, ein Kompass, eine Bilderfassungsvorrichtung, eine Tastatur, eine Cursor-Steuervorrichtung wie etwa eine Maus, ein Stift, ein Berührungsfeld, ein Strichcodelesegerät, ein Quick-Response(QR)-Codelesegerät, ein beliebiger Sensor oder ein Lesegerät mit Hochfrequenzerkennung (RFID: Radio Frequency Identification) sein.
  • Die Rechenvorrichtung 2400 kann einen beliebigen gewünschten Formfaktor aufweisen, wie etwa eine Handheld- oder Mobilrechenvorrichtung (z. B. ein Mobiltelefon, ein Smartphone, eine mobile Internetvorrichtung, ein Musikabspielgerät, einen Tablet-Computer, einen Laptop-Computer, einen Netbook-Computer, einen Ultrabook-Computer, einen persönlichen digitalen Assistenten (PDA), einen ultramobilen Personal Computer usw.), eine Desktop-Rechenvorrichtung, einen Server oder eine andere vernetzte Rechenkomponente, einen Drucker, einen Scanner, einen Monitor, eine Settop-Box, eine Unterhaltungssteuereinheit, eine Fahrzeugsteuereinheit, eine digitale Kamera, einen digitalen Videorekorder oder eine Wearable-Rechenvorrichtung. Bei manchen Ausführungsformen kann die Rechenvorrichtung 2400 eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet.
  • Ausgewählte Beispiele
  • Die folgenden Absätze stellen verschiedene Beispiele für die hierin offenbarten Ausführungsformen bereit.
  • Beispiel 1 stellt ein Verfahren zum Herstellen einer Transistoranordnung bereit. Das Verfahren beinhaltet Bereitstellen eines Stapels aus einem ersten und zweiten Halbleitermaterial (z. B. Si bzw. SiGe) über einer Basis des ersten Halbleitermaterials; Strukturieren des Stapels und der Basis, um eine Finne mit einer Breite und einer Länge zu bilden, die für Nanobänder geeignet sind; Bilden einer Grabenöffnung im Wesentlichen in einer Mitte der Finne, wobei sich die Grabenöffnung entlang der Länge der Finne erstreckt; Abscheiden eines ersten und eines zweiten dielektrischen Wandmaterials in der Grabenöffnung, so dass sich das zweite dielektrische Wandmaterial zwischen dem ersten und dem zweiten Halbleitermaterial des Stapels und dem ersten dielektrischen Wandmaterial befindet; Bereitstellen eines Ersatz-Gate-Materials und Strukturieren des Ersatz-Gate-Materials, um ein Ersatz-Gate zu bilden; Entfernen des zweiten Halbleitermaterials, das nicht durch das Ersatz-Gate bedeckt ist, um einen ersten Stapel von Nanobändern des ersten Halbleitermaterials auf einer Seite der Grabenöffnung zu bilden und um einen zweiten Stapel von Nanobändern des ersten Halbleitermaterials auf einer anderen Seite der Grabenöffnung zu bilden; Entfernen des zweiten dielektrischen Wandmaterials, das nicht durch das Ersatz-Gate bedeckt ist; Abscheiden eines Abstandshaltermaterials; Bilden von S/D-Gebieten in dem ersten Halbleitermaterial; und Entfernen des Ersatz-Gates, des zweiten Halbleitermaterials, das von dem Ersatz-Gate bedeckt wurde, und des zweiten dielektrischen Wandmaterials, das von dem Ersatz-Gate bedeckt wurde, und Bereitstellen eines Gate-Stapels.
  • Beispiel 2 stellt das Verfahren gemäß Beispiel 1 bereit, wobei das Abscheiden des ersten und zweiten dielektrischen Wandmaterials in die Grabenöffnung Folgendes beinhaltet: Durchführen einer konformen Abscheidung des zweiten dielektrischen Wandmaterials, um eine Auskleidung des zweiten dielektrischen Wandmaterials auf Seitenwänden und dem Boden der Grabenöffnung bereitzustellen, und Abscheiden des ersten dielektrischen Wandmaterials in die Grabenöffnung, die mit der Auskleidung versehen ist.
  • Beispiel 3 stellt das Verfahren gemäß den Beispielen 1 oder 2 bereit, wobei das Bilden des Ersatz-Gates ferner Bereitstellen und Strukturieren eines Ersatz-Gate-Dielektrikumsmaterials beinhaltet.
  • Beispiel 4 stellt das Verfahren nach einem der vorhergehenden Beispiele bereit, wobei das erste und das zweite Halbleitermaterial ätzselektiv zueinander sind und wobei das Entfernen des zweiten Halbleitermaterials (z. B. SiGe) des Stapels in dem Prozess 212 Ätzen des zweiten Halbleitermaterials beinhaltet, ohne das erste Halbleitermaterial (z. B. Si) im Wesentlichen zu ätzen.
  • Beispiel 5 stellt das Verfahren nach einem der vorhergehenden Beispiele bereit, wobei das Abscheiden des Abstandshaltermaterials Abscheiden des Abstandshaltermaterials in Öffnungen, die durch Entfernen des zweiten Halbleitermaterials des Stapels in dem Prozess 212 gebildet werden, und in Öffnungen, die durch Entfernen des zweiten dielektrischen Wandmaterials, das nicht durch das Ersatz-Gate bedeckt ist, in dem Prozess 214 gebildet werden, beinhaltet.
  • Beispiel 6 stellt das Verfahren nach einem der vorhergehenden Beispiele bereit, wobei das erste und das zweite dielektrische Wandmaterial ätzselektiv zueinander sind, und wobei das Entfernen des zweiten dielektrischen Wandmaterials, das nicht durch das Ersatz-Gate bedeckt ist, in dem Prozess 214 anisotropes Ätzen des zweiten dielektrischen Wandmaterials, das nicht durch das Ersatz-Gate bedeckt ist, beinhaltet, ohne das erste dielektrische Wandmaterial im Wesentlichen zu ätzen.
  • Beispiel 7 stellt das Verfahren nach einem der vorhergehenden Beispiele bereit, wobei das Entfernen des Ersatz-Gates und des zweiten dielektrischen Wandmaterials, das durch das Ersatz-Gate bedeckt wurde, Bilden von Öffnungen um jedes der Nanobänder des ersten Stapels und des zweiten Stapels von Nanobändern herum in einem Gate-Teil beinhaltet.
  • Beispiel 8 stellt das Verfahren gemäß Beispiel 7 bereit, wobei das Bereitstellen des Gate-Stapels Abscheiden einer Auskleidung eines Gate-Dielektrikumsmaterials des Gate-Stapels über freigelegten Oberflächen der Öffnungen beinhaltet, die durch Entfernen des Ersatz-Gates und des zweiten dielektrischen Wandmaterials, das durch das Ersatz-Gate bedeckt wurde, gebildet wurden, und nachdem die Auskleidung des Gate-Dielektrikumsmaterials abgeschieden wurde, Abscheiden eines Gate-Elektrodenmaterials (z. B. eines Austrittsarbeitsmetalls zum Festlegen der n- oder p-Typ-Gate-Austrittsarbeit) des Gate-Stapels.
  • Beispiel 9 stellt das Verfahren gemäß den Beispielen 7 oder 8 bereit, wobei der Gate-Teil ein Teil um einen Teil der Nanobänder des ersten Stapels und des zweiten Stapels zwischen einer ersten Ebene (z. B. der in 3J gezeigten Ebene 378-1) und einer zweiten Ebene (z. B. der in 3J gezeigten Ebene 378-2) ist, wobei sowohl die erste Ebene als auch die zweite Ebene im Wesentlichen senkrecht zu sowohl der Stützstruktur als auch der Länge der Finne sind, wobei sich die zweite Ebene in einem Abstand 382 von der ersten Ebene befindet.
  • Beispiel 10 stellt das Verfahren nach einem der vorhergehenden Beispiele bereit, wobei sich die Grabenöffnung, die im Wesentlichen in der Mitte der Finne gebildet ist, zu der Stützstruktur erstreckt.
  • Beispiel 11 stellt eine Transistoranordnung bereit, die Folgendes beinhaltet: eine Stützstruktur (z. B. eine Stützstruktur 332, die in 4 gezeigt ist, z. B. ein Substrat, einen Chip oder einen Wafer); eine Basis (z. B. eine in 4 gezeigte Basis 362), die sich von der Stützstruktur weg erstreckt, wobei die Basis aufweist: eine erste Fläche (z. B. eine in 4 gezeigte Fläche 412-1), die eine Fläche gegenüber (d. h. parallel zu) der Stützstruktur und am weitesten von der Stützstruktur entfernt ist, eine erste Seitenwand (z. B. eine in 4 gezeigte Seitenwand 414-1), die im Wesentlichen senkrecht zu der Stützstruktur ist, und eine zweite Seitenwand (z. B. eine in 4 gezeigte Seitenwand 414-2) gegenüber der ersten Seitenwand und eine Nanobandanordnung, die über der Basis bereitgestellt/gestapelt ist. Die Nanobandanordnung beinhaltet ein Nanoband (z. B. ein in 4 gezeigtes Nanoband 420), das aus einem ersten Halbleitermaterial gebildet ist und eine Längsachse parallel zu der Stützstruktur aufweist, wobei sich die Basis zwischen der Stützstruktur und dem Nanoband befindet, und ein Gate-Dielektrikumsmaterial (z. B. ein in 4 gezeigtes Gate-Dielektrikumsmaterial 348, wobei das Material mehrere Gate-Dielektrikumsmaterialien beinhalten kann), das um einen Teil des Nanobandes zwischen einer ersten Ebene (z. B. die in 3J gezeigte Ebene 378-1) und einer zweiten Ebene (z. B. die in 3J gezeigte Ebene 378-2) gewickelt ist, wobei jede der ersten Ebene und der zweiten Ebene im Wesentlichen senkrecht jeweils zu der Stützstruktur und der Längsachse des Nanobandes ist, wobei sich die zweite Ebene in einem Abstand 382 von der ersten Ebene befindet. Die Transistoranordnung beinhaltet ferner eine Grabenöffnung, die teilweise mit einem ersten dielektrischen Wandmaterial (z. B. einem in 4 gezeigten dielektrischen Wandmaterial 338) gefüllt ist und teilweise mit einem zweiten dielektrischen Wandmaterial (z. B. einem in 4 gezeigten dielektrischen Wandmaterial 340) gefüllt ist, wobei sich die Grabenöffnung entlang der Längsachse des Nanobandes erstreckt. Die zweite Seitenwand der Basis weist einen ersten Teil (z. B. einen in 4 gezeigten Teil 416-1) und einen zweiten Teil (z. B. einen in 4 gezeigten Teil 416-2) auf, wobei sich der zweite Teil zwischen der Stützstruktur und dem ersten Teil befindet (d. h. der erste Teil der zweiten Seitenwand der Basis ist weiter von der Stützstruktur entfernt als der zweite Teil). Die Transistoranordnung beinhaltet ferner das Gate-Dielektrikumsmaterial zwischen dem ersten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial. Ein Teil des zweiten dielektrischen Wandmaterials befindet sich zwischen dem zweiten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial. Das zweite dielektrische Wandmaterial ist ein Material, das mit Bezug auf das erste dielektrische Wandmaterial ätzselektiv ist.
  • Beispiel 12 stellt die Transistoranordnung gemäß Beispiel 11 bereit, wobei kein Teil des zweiten dielektrischen Wandmaterials zwischen dem ersten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial bereitgestellt ist.
  • Beispiel 13 stellt die Transistoranordnung gemäß den Beispielen 11 oder 12 bereit, wobei ein Teil der Grabenöffnung zwischen einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Oberkante des ersten Teils der zweiten Seitenwand der Basis und einer Ebene parallel zu der Stützstruktur ausgerichtet ist, und einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Unterkante des ersten Teils der zweiten Seitenwand der Basis ausgerichtet ist, ferner ein Gate-Elektrodenmaterial beinhaltet und das Gate-Dielektrikumsmaterial, das sich zwischen dem ersten Abschnitt der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial befindet, sich zwischen dem ersten Abschnitt der zweiten Seitenwand der Basis und dem Gate-Elektrodenmaterial befindet.
  • Beispiel 14 stellt die Transistoranordnung gemäß Beispiel 13 bereit, wobei die Transistoranordnung ferner das Gate-Dielektrikumsmaterial zwischen dem Gate-Elektrodenmaterial und dem ersten dielektrischen Wandmaterial beinhaltet.
  • Beispiel 15 stellt die Transistoranordnung gemäß den Beispielen 11 oder 12 bereit, wobei das Gate-Dielektrikumsmaterial, das sich zwischen dem ersten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial befindet, eine erste Seite aufweist, die sich in Kontakt mit dem ersten Teil der zweiten Seitenwand der Basis befindet, und eine zweite Seite aufweist, die sich in Kontakt mit dem ersten dielektrischen Wandmaterial befindet.
  • Beispiel 16 stellt die Transistoranordnung gemäß Beispiel 15 bereit, wobei kein Teil der Grabenöffnung zwischen einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Oberkante des ersten Teils der zweiten Seitenwand der Basis ausgerichtet ist, und einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Unterkante des ersten Teils der zweiten Seitenwand der Basis ausgerichtet ist, ein Gate-Elektrodenmaterial beinhaltet.
  • Beispiel 17 stellt die Transistoranordnung gemäß einem der Beispiele 11-16 bereit, wobei kein Teil des Gate-Dielektrikumsmaterials zwischen dem zweiten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial bereitgestellt ist.
  • Beispiel 18 stellt die Transistoranordnung gemäß einem der Beispiele 11-17 bereit, wobei die zweite Seitenwand der Basis ferner einen dritten Teil (z. B. einen in 4 gezeigten Teil 416-3) aufweist, wobei sich der dritte Teil zwischen der Stützstruktur und dem zweiten Teil befindet (d. h. der zweite Teil der zweiten Seitenwand der Basis ist weiter von der Stützstruktur entfernt als der dritte Teil) und ein Teil der Grabenöffnung zwischen einer Ebene, die parallel zu der Stützstruktur verläuft und an der Oberkante des dritten Teils der zweiten Seitenwand der Basis ausgerichtet ist, und einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Unterkante des dritten Teils der zweiten Seitenwand der Basis ausgerichtet ist, mit dem zweiten dielektrischen Wandmaterial gefüllt ist.
  • Beispiel 19 stellt eine Transistoranordnung bereit, die Folgendes beinhaltet: eine Stützstruktur (z. B. eine in 4 gezeigte Stützstruktur 332, z. B. ein Substrat, einen Chip oder einen Wafer); eine Nanobandanordnung, die über der Stützstruktur bereitgestellt ist, wobei die Nanobandanordnung ein erstes Halbleitermaterial, z. B. ein Halbleiterkanalmaterial, ausgebildet als ein Nanoband (z. B. ein in 4 gezeigtes Nanoband 420) mit einer ersten Fläche (z. B. einer in 4 gezeigten Fläche 422-1) gegenüber (d. h. parallel zu) der Stützstruktur, einer zweiten Fläche (z. B. einer in 4 gezeigten Fläche 422-2) gegenüber der ersten Fläche, einer ersten Seitenwand (z. B. einer in 4 gezeigten Seitenwand 424-1), die im Wesentlichen senkrecht zu der Stützstruktur verläuft, und einer zweiten Seitenwand (z. B. einer in 4 gezeigten Seitenwand 424-2) gegenüber der ersten Seitenwand (d. h. das Nanoband erstreckt sich in einer Richtung im Wesentlichen parallel zu der Stützstruktur) sowie einen Gate-Stapel beinhaltet, der über einem Teil des Nanobandes bereitgestellt ist. Der Gate-Stapel beinhaltet ein Gate-Dielektrikumsmaterial (z. B. ein in 4 gezeigtes Gate-Dielektrikumsmaterial 348), das um einen Teil des Nanobandes zwischen einer ersten Ebene (z. B. der in 3J gezeigten Ebene 378-1) und einer zweiten Ebene (z. B. der in 3J gezeigten Ebene 378-2) gewickelt ist, wobei die erste Ebene und die zweite Ebene jeweils im Wesentlichen senkrecht jeweils zu der Stützstruktur als auch einer Längsachse des Nanobandes verlaufen, wobei sich die zweite Ebene in einem Abstand 382 von der ersten Ebene befindet, und ein Gate-Elektrodenmaterial, das um das Gate-Dielektrikumsmaterial gewickelt ist, das über der ersten Fläche, der zweiten Fläche und der ersten Seitenwand des Nanobandes bereitgestellt ist. Die Transistoranordnung beinhaltet ferner ein erstes dielektrisches Wandmaterial, das als eine Wand im Wesentlichen senkrecht zu der Stützstruktur geformt ist und sich entlang der zweiten Seitenwand des Nanobandes erstreckt, wobei sich das Gate-Dielektrikumsmaterial, das an der zweiten Seitenwand des Nanobandes bereitgestellt ist, zwischen und in Kontakt mit jeweils dem ersten Halbleitermaterial des Nanobandes und dem ersten dielektrischen Wandmaterial befindet.
  • Beispiel 20 stellt die Transistoranordnung gemäß Beispiel 19 bereit, wobei kein Teil des Gate-Elektrodenmaterials zwischen der zweiten Seitenwand des Nanobandes und dem ersten dielektrischen Wandmaterial bereitgestellt ist.
  • Beispiel 21 stellt die Transistoranordnung gemäß den Beispielen 19 oder 20 bereit, wobei die Nanobandanordnung eine von mehreren im Wesentlichen identischen Nanobandanordnungen ist, die über der Stützstruktur übereinander gestapelt sind, wobei das Gate-Elektrodenmaterial, das um das Gate-Dielektrikumsmaterial gewickelt ist, an der ersten Fläche, der zweiten Fläche und der ersten Seitenwand der Nanobänder der verschiedenen der Vielzahl von Nanobandanordnungen bereitgestellt ist und unter den verschiedenen der Vielzahl von Nanobandanordnungen elektrisch kontinuierlich ist, das erste dielektrische Wandmaterial sich entlang der zweiten Seitenwand jedes Nanobandes der verschiedenen der Vielzahl von Nanobandanordnungen erstreckt, und für jedes Nanoband der verschiedenen der Vielzahl von Nanobandanordnungen das Gate-Dielektrikumsmaterial, das an der zweiten Seitenwand des Nanobandes bereitgestellt ist, sich zwischen und in Kontakt mit jeweils dem ersten Halbleitermaterial des Nanobandes und dem ersten dielektrischen Wandmaterial befindet.
  • Beispiel 22 stellt die Transistoranordnung gemäß einem der Beispiele 19-21 bereit, die ferner eine Basis (z. B. eine in 4 gezeigte Basis 362), die sich von der Stützstruktur weg erstreckt, beinhaltet, wobei die Basis aufweist: eine erste Fläche (z. B. eine in 4 gezeigte Fläche 412-1), die eine Fläche gegenüber (d. h. parallel zu) der ersten Fläche des Nanobandes ist, eine erste Seitenwand (z. B. eine in 4 gezeigte Seitenwand 414-1) im Wesentlichen senkrecht zu der Stützstruktur und eine zweite Seitenwand (z. B. eine in 4 gezeigte Seitenwand 414-2) gegenüber der ersten Seitenwand, wobei die zweite Seitenwand der Basis einen ersten Teil (z. B. einen in 4 gezeigten Teil 416-1) und einen zweiten Teil (z. B. einen in 4 gezeigten Teil 416-2) aufweist, wobei sich der zweite Teil zwischen der Stützstruktur und dem ersten Teil befindet (d. h. der erste Teil der zweiten Seitenwand der Basis ist weiter von der Stützstruktur entfernt als der zweite Teil), ein Teil des Gate-Dielektrikumsmaterials über dem ersten Teil der zweiten Seitenwand der Basis bereitgestellt ist, so dass sich der Teil des Gate-Dielektrikumsmaterials zwischen und in Kontakt mit jeweils der Basis und dem ersten dielektrischen Wandmaterial befindet, ein zweites dielektrisches Wandmaterial über dem zweiten Teil der zweiten Seitenwand der Basis bereitgestellt ist, so dass sich das zweite dielektrische Wandmaterial zwischen und in Kontakt mit jeweils der Basis und dem ersten dielektrischen Wandmaterial befindet und das zweite dielektrische Wandmaterial ein Material ist, das ätzselektiv bezüglich des ersten dielektrischen Wandmaterials ist.
  • Beispiel 23 stellt ein IC-Gehäuse bereit, das einen IC-Die und eine weitere IC-Komponente bereitstellt, die mit dem IC-Die gekoppelt ist. Der IC-Die beinhaltet eine oder mehrere Transistoranordnungen gemäß einem der vorhergehenden Beispiele (z. B. kann jede Transistoranordnung eine Transistoranordnung gemäß einem der Beispiele 11-21 sein und/oder kann gemäß einem Verfahren nach einem der Beispiele 1-10 gebildet sein).
  • Beispiel 24 stellt das IC-Gehäuse gemäß Beispiel 23 bereit, wobei die weitere Komponente ein Gehäusesubstrat, ein flexibles Substrat oder ein Interposer ist.
  • Beispiel 25 stellt das IC-Gehäuse gemäß den Beispielen 23 oder 24 bereit, wobei die weitere Komponente über eine oder mehrere Zwischenverbindungen der ersten Ebene mit dem IC-Die gekoppelt ist.
  • Beispiel 26 stellt das IC-Gehäuse gemäß Beispiel 25 bereit, wobei die eine oder die mehreren Zwischenverbindungen der ersten Ebene einen oder mehrere Löthügel, Lötpfosten oder Bonddrähte beinhalten.
  • Beispiel 27 stellt eine Rechenvorrichtung bereit, die eine Leiterplatte beinhaltet; und einen IC-Die, der mit der Leiterplatte gekoppelt ist, wobei der IC-Die eines oder mehrere des Folgenden beinhaltet: eine oder mehrere Transistoranordnungen gemäß einem der vorhergehenden Beispiele (z. B. kann jede Transistoranordnung eine Transistoranordnung gemäß einem der Beispiele 11-21 sein und/oder kann gemäß einem Verfahren aus einem der Beispiele 1-10 gebildet werden) und das IC-Gehäuse gemäß einem der vorhergehenden Beispiele (z. B. das IC-Gehäuse gemäß einem der Beispiele 23-26).
  • Beispiel 28 stellt die Rechenvorrichtung gemäß Beispiel 27 bereit, wobei die Rechenvorrichtung eine körpertragbare Rechenvorrichtung (z. B. eine Smartwatch) oder eine handgehaltene Rechenvorrichtung (z. B. ein Mobiltelefon) ist.
  • Beispiel 29 stellt die Rechenvorrichtung gemäß den Beispielen 27 oder 28 bereit, wobei die Rechenvorrichtung ein Serverprozessor ist.
  • Beispiel 30 stellt die Rechenvorrichtung gemäß den Beispielen 27 oder 28 bereit, wobei die Rechenvorrichtung eine Hauptplatine ist.
  • Beispiel 31 stellt die Rechenvorrichtung gemäß einem der Beispiele 27-30 bereit, wobei die Rechenvorrichtung ferner einen oder mehrere Kommunikationschips und eine Antenne beinhaltet.
  • Die obige Beschreibung veranschaulichter Implementierungen der Offenbarung, einschließlich dem in der Zusammenfassung Beschriebenen, soll nicht erschöpfend sein oder die Offenbarung auf die offenbarten genauen Formen beschränken. Obgleich spezielle Implementierungen der Offenbarung und Beispiele dafür hierin zu veranschaulichenden Zwecken beschrieben sind, sind verschiedene äquivalente Modifikationen innerhalb des Schutzumfangs der Offenbarung möglich, wie Fachleute auf dem betreffenden Gebiet erkennen werden. Diese Modifikationen können im Hinblick auf die obige ausführliche Beschreibung an der Offenbarung vorgenommen werden.

Claims (20)

  1. Verfahren zum Fertigen einer Transistoranordnung, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Stapels aus einem ersten und einem zweiten Halbleitermaterial über einer Basis; Strukturieren des Stapels und der Basis, um eine Finne mit einer Breite und einer Länge für Nanobänder zu bilden; Bilden einer Grabenöffnung in der Finne, wobei sich die Grabenöffnung entlang der Länge der Finne erstreckt; Abscheiden eines ersten und eines zweiten dielektrischen Wandmaterials in der Grabenöffnung, so dass sich das zweite dielektrische Wandmaterial zwischen dem Stapel und dem ersten dielektrischen Wandmaterial befindet; Bereitstellen eines Ersatz-Gates über einem Teil der Finne; Entfernen des zweiten Halbleitermaterials, das nicht durch das Ersatz-Gate bedeckt ist, um einen ersten Stapel von Nanobändern des ersten Halbleitermaterials auf einer Seite der Grabenöffnung zu bilden und um einen zweiten Stapel von Nanobändern des ersten Halbleitermaterials auf einer anderen Seite der Grabenöffnung zu bilden; Entfernen des zweiten dielektrischen Wandmaterials, das nicht durch das Ersatz-Gate bedeckt ist; Abscheiden eines Abstandshaltermaterials; Bilden von Source- und Drain (S/D)-Gebieten in dem ersten Halbleitermaterial; und Entfernen des Ersatz-Gates, des zweiten Halbleitermaterials, das durch das Ersatz-Gate bedeckt wurde, und des zweiten dielektrischen Wandmaterials, das durch das Ersatz-Gate bedeckt wurde, und Bereitstellen eines Gate-Stapels.
  2. Verfahren nach Anspruch 1, wobei das Abscheiden des ersten und zweiten dielektrischen Wandmaterials in der Grabenöffnung Folgendes beinhaltet: Durchführen einer konformen Abscheidung des zweiten dielektrischen Wandmaterials, um eine Auskleidung des zweiten dielektrischen Wandmaterials auf Seitenwänden und Unterseite der Grabenöffnung bereitzustellen, und Abscheiden des ersten dielektrischen Wandmaterials in der Grabenöffnung, die mit der Auskleidung versehen ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden des Ersatz-Gates ferner das Bereitstellen und Strukturieren eines Ersatz-Gate-Dielektrikumsmaterials beinhaltet.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste und das zweite Halbleitermaterial ätzselektiv zueinander sind und wobei das Entfernen des zweiten Halbleitermaterials das Ätzen des zweiten Halbleitermaterials ohne wesentliches Ätzen des ersten Halbleitermaterials umfasst.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Abscheiden des Abstandshaltermaterials das Abscheiden des Abstandshaltermaterials in Öffnungen, die durch Entfernen des zweiten Halbleitermaterials gebildet werden, und in Öffnungen, die durch Entfernen des nicht von dem Ersatz-Gate bedeckten zweiten dielektrischen Wandmaterials, gebildet werden, umfasst.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das erste und das zweite dielektrische Wandmaterial ätzselektiv zueinander sind und wobei das Entfernen des nicht von dem Ersatz-Gate bedeckten zweiten dielektrischen Wandmaterials das Durchführen einer anisotropen Ätzung des nicht von dem Ersatz Gate bedeckten zweiten dielektrischen Wandmaterials umfasst.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Entfernen des Ersatz-Gates und des zweiten dielektrischen Wandmaterials, das von dem Ersatz-Gate bedeckt wurde, das Bilden von Öffnungen um jedes der Nanobänder des ersten Stapels und des zweiten Stapels von Nanobändern in einem Gate-Abschnitt umfasst.
  8. Verfahren nach Anspruch 7, wobei das Bereitstellen des Gate-Stapels Folgendes beinhaltet: Abscheiden einer Auskleidung aus einem Gate-Dielektrikumsmaterial des Gate-Stapels über freigelegten Oberflächen der Öffnungen, die durch Entfernen des Ersatz-Gates und des zweiten dielektrischen Wandmaterials, das durch das Ersatz-Gate bedeckt wurde, gebildet wurden, und nachdem die Auskleidung des Gate-Dielektrikumsmaterials abgeschieden wurde, Abscheiden eines Gate-Elektrodenmaterials des Gate-Stapels.
  9. Verfahren nach Anspruch 7 oder 8, wobei der Gate-Teil ein Teil um einen Teil der Nanobänder des ersten Stapels und des zweiten Stapels zwischen einer ersten Ebene und einer zweiten Ebene ist, wobei die erste Ebene und die zweiten Ebene jeweils im Wesentlichen senkrecht jeweils zu der Stützstruktur und der Länge der Flosse verlaufen.
  10. Verfahren nacheinem der vorhergehenden Ansprüche, wobei sich die in der Finne ausgebildete Grabenöffnung zu der Stützstruktur erstreckt.
  11. Transistoranordnung, die Folgendes umfasst: eine Stützstruktur; eine Basis mit einer ersten Fläche, die eine Fläche gegenüber der Stützstruktur und am weitesten von der Stützstruktur entfernt ist, einer ersten Seitenwand, die im Wesentlichen senkrecht zu der Stützstruktur verläuft, und einer zweiten Seitenwand gegenüber der ersten Seitenwand; und eine Nanobandanordnung über der Basis, wobei die Nanobandanordnung Folgendes beinhaltet: ein Nanoband, das aus einem ersten Halbleitermaterial gebildet ist und eine Längsachse parallel zu der Stützstruktur aufweist, wobei sich die Basis zwischen der Stützstruktur und dem Nanoband befindet, und ein Gate-Dielektrikumsmaterial, das um einen Abschnitt des Nanobandes zwischen einer ersten Ebene und einer zweiten Ebene gewickelt ist, wobei die erste Ebene und die zweite Ebene jeweils im Wesentlichen senkrecht jeweils zu der Stützstruktur und der Längsachse des Nanobandes verläuft;wobei: die Transistoranordnung ferner eine Grabenöffnung beinhaltet, die teilweise mit einem ersten dielektrischen Wandmaterial gefüllt ist und teilweise mit einem zweiten dielektrischen Wandmaterial gefüllt ist, wobei sich die Grabenöffnung entlang der Längsachse des Nanobandes erstreckt, die zweite Seitenwand der Basis einen ersten Teil und einen zweiten Teil aufweist, wobei sich der zweite Teil zwischen der Stützstruktur und dem ersten Teil befindet, die Transistoranordnung ferner das Gate-Dielektrikumsmaterial zwischen dem ersten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial beinhaltet, ein Teil des zweiten dielektrischen Wandmaterials sich zwischen dem zweiten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial befindet und das zweite dielektrische Wandmaterial ein Material ist, das bezüglich des ersten dielektrischen Wandmaterials ätzselektiv ist.
  12. Transistoranordnung nach Anspruch 11, wobei sich kein Teil des zweiten dielektrischen Wandmaterials zwischen dem ersten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial befindet.
  13. Transistoranordnung nach Ansprüchen 11 oder 12, wobei: ein Teil der Grabenöffnung zwischen einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Oberkante des ersten Teils der zweiten Seitenwand der Basis ausgerichtet ist, und einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Unterkante des ersten Teils der zweiten Seitenwand der Basis ausgerichtet ist, ferner ein Gate-Elektrodenmaterial beinhaltet und das Gate-Dielektrikumsmaterial, das sich zwischen dem ersten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial befindet, sich zwischen dem ersten Teil der zweiten Seitenwand der Basis und dem Gate-Elektrodenmaterial befindet.
  14. Transistoranordnung nach Anspruch 13, wobei die Transistoranordnung ferner das Gate-Dielektrikumsmaterial zwischen dem Gate-Elektrodenmaterial und dem ersten dielektrischen Wandmaterial beinhaltet.
  15. Transistoranordnung nach Anspruch 11 oder 12, wobei das Gate-Dielektrikumsmaterial, das sich zwischen dem ersten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial befindet, eine erste Seite aufweist, die sich in Kontakt mit dem ersten Teil der zweiten Seitenwand der Basis befindet, und eine zweite Seite aufweist, die sich in Kontakt mit dem ersten dielektrischen Wandmaterial befindet.
  16. Transistoranordnung nach Anspruch 15, wobei kein Teil der Grabenöffnung zwischen einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Oberkante des ersten Teils der zweiten Seitenwand der Basis ausgerichtet ist, und einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Unterkante des ersten Teils der zweiten Seitenwand der Basis ausgerichtet ist, ein Gate-Elektrodenmaterial beinhaltet.
  17. Transistoranordnung nach einem der Ansprüche 11-16, wobei sich kein Teil des Gate-Dielektrikumsmaterials zwischen dem zweiten Teil der zweiten Seitenwand der Basis und dem ersten dielektrischen Wandmaterial befindet.
  18. Transistoranordnung nach einem der Ansprüche 11-17, wobei: die zweite Seitenwand der Basis ferner einen dritten Teil aufweist, wobei sich der dritte Teil zwischen der Stützstruktur und dem zweiten Teil befindet und ein Teil der Grabenöffnung zwischen einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Oberkante des dritten Teils der zweiten Seitenwand der Basis ausgerichtet ist, und einer Ebene, die parallel zu der Stützstruktur verläuft und an einer Unterkante des dritten Teils der zweiten Seitenwand der Basis ausgerichtet ist, mit dem zweiten dielektrischen Wandmaterial gefüllt ist.
  19. Transistoranordnung, die Folgendes umfasst: eine Stützstruktur; eine Nanobandanordnung über der Stützstruktur, wobei die Nanobandanordnung Folgendes beinhaltet: ein erstes Halbleitermaterial, das als ein Nanoband mit einer ersten Fläche gegenüber der Stützstruktur, einer zweiten Fläche gegenüber der ersten Fläche, einer ersten Seitenwand im Wesentlichen senkrecht zu der Stützstruktur und einer zweiten Seitenwand gegenüber der ersten Seitenwand gebildet ist, und einen Gate-Stapel über einem Teil des Nanobandes, wobei der Gate-Stapel Folgendes umfasst: ein Gate-Dielektrikumsmaterial, das um einen Teil des Nanobandes zwischen einer ersten Ebene und einer zweiten Ebene gewickelt ist, wobei die erste Ebene und die zweite Ebene jeweils im Wesentlichen senkrecht jeweils zu der Stützstruktur und einer Längsachse des Nanobandes verlaufen, und ein Gate-Elektrodenmaterial, das um das Gate-Dielektrikumsmaterial gewickelt ist, das über der ersten Fläche, der zweiten Fläche und der ersten Seitenwand des Nanobandes bereitgestellt ist; und ein erstes dielektrisches Wandmaterial, das als eine Wand geformt ist, die im Wesentlichen senkrecht zu der Stützstruktur verläuft und sich entlang der zweiten Seitenwand des Nanobandes erstreckt, wobei sich das Gate-Dielektrikumsmaterial, das über der zweiten Seitenwand des Nanobandes bereitgestellt ist, zwischen und in Kontakt mit jeweils dem ersten Halbleitermaterial des Nanobandes und dem ersten dielektrischen Wandmaterial befindet.
  20. Transistoranordnung nach Anspruch 19, wobei: die Nanobandanordnung eine von mehreren im Wesentlichen identischen Nanobandanordnungen ist, die über der Stützstruktur übereinandergestapelt sind, wobei das Gate-Elektrodenmaterial, das um das Gate-Dielektrikumsmaterial gewickelt ist, das über der ersten Fläche, der zweiten Fläche und der ersten Seitenwand der Nanobänder der verschiedenen der mehreren Nanobandanordnungen bereitgestellt ist, unter den verschiedenen der mehreren Nanobandanordnungen elektrisch kontinuierlich ist, das erste dielektrische Wandmaterial sich entlang der zweiten Seitenwand jedes Nanobandes der verschiedenen der mehreren Nanobandanordnungen erstreckt, und für jedes Nanoband der verschiedenen der mehreren Nanobandanordnungen das Gate-Dielektrikumsmaterial, das über der zweiten Seitenwand des Nanobandes bereitgestellt ist, sich zwischen und in Kontakt mit jeweils dem ersten Halbleitermaterial des Nanobandes und dem ersten dielektrischen Wandmaterial befindet.
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