JPS59165467A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高速低消費電力素子として期待されるＧａ Ａ
ｓ結晶を用いた半導体装置およびその製造方法に関する
ものである。
ｓ結晶を用いた半導体装置およびその製造方法に関する
ものである。
従来例の構成とその問題点
従来より、Ｇａ Ａｓ半導体はＳｉ半導体に比べて移動
度が５〜６倍高く、高性能電子ディバイスの実現のため
に研究され、近年、その高速性を生かした高速ディジタ
ル処理ディバイスとして集積された集積回路なども開発
されている。これら集積回路に用いられるＧａ Ａｓ結
晶基板は、高純度の半絶縁性基板かＯｒなどのＧａ Ａ
ｓ結晶中で 深い準位を形成し、残留不純物を補償する
補償不純物を混入した半絶縁性基板である。
度が５〜６倍高く、高性能電子ディバイスの実現のため
に研究され、近年、その高速性を生かした高速ディジタ
ル処理ディバイスとして集積された集積回路なども開発
されている。これら集積回路に用いられるＧａ Ａｓ結
晶基板は、高純度の半絶縁性基板かＯｒなどのＧａ Ａ
ｓ結晶中で 深い準位を形成し、残留不純物を補償する
補償不純物を混入した半絶縁性基板である。
補償不純物を混入しない基板は一般には引き上げ法（Ｌ
Ｅ Ｃ）法で得られ、補償不純物を混入する基板は一
般には水平ブリッジマン（Ｈ，Ｂ）法で得られるが、Ｌ
ＩＣ法による基板は基板のエッチピット密度（Ｅ、Ｐ、
Ｄ・）で代表される様に、結晶欠陥が多いことが知られ
ている。そのためＨ・Ｂ法による低い１１・Ｐ・Ｄを有
する基板が用いられる事も多い。これらＨ，Ｂ基板では
一般にＯｒ元素が混入されるが、不純物イオン注入など
の技術を用いて基板表面に均一な活性領域を形成しよう
とする場合には、このＯｒ元素の挙動が活性領域の電気
特性に大きな影響を与えることが知られている。この様
な電気特性に直接影響を与えるＯｒの挙動として、熱処
理によるＯｒの再分布が上げられる。このＯｒの再分布
は、極端な場合には基板の半絶縁性特性が基板の表面で
々Ｃυ、熱変成層と呼ばれる導電層を形成する原因とな
る。この様な熱変成層が発生しなくても、Ｏｒの再分布
か大きく生じると一般のＦＥＴの活性領域等においてイ
オン注入技術などによる不純物混入後のキャリア濃度分
布にいちぢるしい影響を与えることが解っている。しだ
がってこの様なＣｒの再分布をより少なくすることが望
まれている。
Ｅ Ｃ）法で得られ、補償不純物を混入する基板は一
般には水平ブリッジマン（Ｈ，Ｂ）法で得られるが、Ｌ
ＩＣ法による基板は基板のエッチピット密度（Ｅ、Ｐ、
Ｄ・）で代表される様に、結晶欠陥が多いことが知られ
ている。そのためＨ・Ｂ法による低い１１・Ｐ・Ｄを有
する基板が用いられる事も多い。これらＨ，Ｂ基板では
一般にＯｒ元素が混入されるが、不純物イオン注入など
の技術を用いて基板表面に均一な活性領域を形成しよう
とする場合には、このＯｒ元素の挙動が活性領域の電気
特性に大きな影響を与えることが知られている。この様
な電気特性に直接影響を与えるＯｒの挙動として、熱処
理によるＯｒの再分布が上げられる。このＯｒの再分布
は、極端な場合には基板の半絶縁性特性が基板の表面で
々Ｃυ、熱変成層と呼ばれる導電層を形成する原因とな
る。この様な熱変成層が発生しなくても、Ｏｒの再分布
か大きく生じると一般のＦＥＴの活性領域等においてイ
オン注入技術などによる不純物混入後のキャリア濃度分
布にいちぢるしい影響を与えることが解っている。しだ
がってこの様なＣｒの再分布をより少なくすることが望
まれている。
発明の目的
本発明はＯｒの再分布が少々くキャリア濃度分布のずれ
が少ない半導体装置を得ることを目的とする。さらに本
発明は、結晶の成長、基板への半導体素子の形成も含め
た半導体装置の製造に好都合な半導体装置の製造方法を
提供するものである。
が少ない半導体装置を得ることを目的とする。さらに本
発明は、結晶の成長、基板への半導体素子の形成も含め
た半導体装置の製造に好都合な半導体装置の製造方法を
提供するものである。
発明の構成
本発明はＣｒが混入された半絶縁性Ｇａ Ａｓ基板の［
１１１］結晶面に半導体素子を形成するもので、この基
板を、望ましくは結晶軸〈１１１〉方向に単結晶成長さ
れた結晶の前記結晶軸に垂直な面に沿って切シ出すこと
によシ形成するものである。
１１１］結晶面に半導体素子を形成するもので、この基
板を、望ましくは結晶軸〈１１１〉方向に単結晶成長さ
れた結晶の前記結晶軸に垂直な面に沿って切シ出すこと
によシ形成するものである。
実施例の説明
まず本発明のもとになった事実を説明する。
本発明者は、このＣｒ再分布を半絶縁性単結晶Ｇａ Ａ
ｓ基板の［：１ｏｏｌ、（１１０：］、（１１１’）Ａ
。
ｓ基板の［：１ｏｏｌ、（１１０：］、（１１１’）Ａ
。
及びＣ１１Ｃ１１ｌ面の４面について比較したところ、
（１１１）Ａ、［１１１］Ｂ而において他の２面よシＣ
ｒの再分布が少ないことを発見した。本発明はこのこと
に基づくものである。
（１１１）Ａ、［１１１］Ｂ而において他の２面よシＣ
ｒの再分布が少ないことを発見した。本発明はこのこと
に基づくものである。
第１図は、Ｈ，Ｂ法で成長されたＯｒドープ半絶縁性Ｇ
ａ Ａｓインゴットから、上記４つの面に切シ出された
基板の９００°Ｃ２３０分の熱処理後のＣｒの再分布を
２次イオン質量分析器で測定した結果を示す。同図で、
■は〔１１０〕面に切シ出された基板のＯｒの再分布で
、■は〔１０ｏ〕面、■は＜１１１＞８面、■は＜１’
１１＞Ａ面にそれぞれ切シ出された基板のｃｒの再分布
を示すものである。
ａ Ａｓインゴットから、上記４つの面に切シ出された
基板の９００°Ｃ２３０分の熱処理後のＣｒの再分布を
２次イオン質量分析器で測定した結果を示す。同図で、
■は〔１１０〕面に切シ出された基板のＯｒの再分布で
、■は〔１０ｏ〕面、■は＜１１１＞８面、■は＜１’
１１＞Ａ面にそれぞれ切シ出された基板のｃｒの再分布
を示すものである。
なおこの実験に用いられたＣａ Ａｓ基板は比抵抗工１
０７Ω偏のものである。
０７Ω偏のものである。
この結果より、従来よシ一般的に用いられている〔１０
０〕基板におけるｃｒの再分布より、〔１１１〕Ａおよ
び〔１１１〕Ｂ面基板におけるＯｒの再分布がよシ少な
い事が解る。しだがって［：１１１〕面に例えは不純物
であるＳユイオンなどを注入し熱処理を行った場合、格
子欠陥の回復後のＯｒの再分布は通常用いられている〔
１ｏｏ〕基板よシも少なく、Ｏｒの再分布が起らない場
合の理懇のキャリア濃度分布に近いものとなる。
０〕基板におけるｃｒの再分布より、〔１１１〕Ａおよ
び〔１１１〕Ｂ面基板におけるＯｒの再分布がよシ少な
い事が解る。しだがって［：１１１〕面に例えは不純物
であるＳユイオンなどを注入し熱処理を行った場合、格
子欠陥の回復後のＯｒの再分布は通常用いられている〔
１ｏｏ〕基板よシも少なく、Ｏｒの再分布が起らない場
合の理懇のキャリア濃度分布に近いものとなる。
次に本発明を用いてＧａＡｓＦＥＴ（電界効果 トラン
ジスタ）を試作した場合を例に実施例を説明する。基板
にはＧａ Ａｓ単結晶Ｃｒドープ半絶縁性基板で、しか
も表面が〈１１１〉８面に切如立されたものを使用した
。ＦＥＴの製造方法は通常の方法と何ら変りがないが第
２図を用いて説明する。同図ａに示す様に、〈１１１〉
８面に切り出されたＧａ Ａｓ単結晶半絶縁性基板１に
マスク利２を形成し、８１等の不純物３をイオン注入法
で導入し、基板表面にチャンネル領域となる島状の活性
領域４を形成する。さらに同図すに示す様に新たなマス
ク月２′を形成し、Ｓ１不純物３′をイオン注入して、
さらに高い不純物濃度を有する領域５を形成し、これら
をソース領域およびドレイン領域とする。同図Ｃに示す
様に活性領域４にショットキゲート電極用金属６を形成
し、またソース領域、ドレイン領域５に電極金属了をそ
れぞれ設けてＦＥＴが製造される。
ジスタ）を試作した場合を例に実施例を説明する。基板
にはＧａ Ａｓ単結晶Ｃｒドープ半絶縁性基板で、しか
も表面が〈１１１〉８面に切如立されたものを使用した
。ＦＥＴの製造方法は通常の方法と何ら変りがないが第
２図を用いて説明する。同図ａに示す様に、〈１１１〉
８面に切り出されたＧａ Ａｓ単結晶半絶縁性基板１に
マスク利２を形成し、８１等の不純物３をイオン注入法
で導入し、基板表面にチャンネル領域となる島状の活性
領域４を形成する。さらに同図すに示す様に新たなマス
ク月２′を形成し、Ｓ１不純物３′をイオン注入して、
さらに高い不純物濃度を有する領域５を形成し、これら
をソース領域およびドレイン領域とする。同図Ｃに示す
様に活性領域４にショットキゲート電極用金属６を形成
し、またソース領域、ドレイン領域５に電極金属了をそ
れぞれ設けてＦＥＴが製造される。
この様なＦＥＴでは活性領域４はＦＥＴの動作パラメー
タおよび動作特性を決定する重要な領域であシ、特に領
域４のキャリア濃度分布は極めて注意深く決定される。
タおよび動作特性を決定する重要な領域であシ、特に領
域４のキャリア濃度分布は極めて注意深く決定される。
しかしながら、通常半絶縁性基板中に含まれるＯｒなど
の補償不純物の再分布のためにキャリア濃度分布は設計
値から大きくずれてしまう事が多いが、本実施例の様に
Ｇａ Ａｓ単結晶基板１に〈１１１〉面に切シ出された
ものを用いることによって、このＯｒの再分布による設
計値からのずれは少なくなり、はぼ設計値通シのキャリ
ア濃度分布が得られる。
の補償不純物の再分布のためにキャリア濃度分布は設計
値から大きくずれてしまう事が多いが、本実施例の様に
Ｇａ Ａｓ単結晶基板１に〈１１１〉面に切シ出された
ものを用いることによって、このＯｒの再分布による設
計値からのずれは少なくなり、はぼ設計値通シのキャリ
ア濃度分布が得られる。
一般にＧａ Ａｓ結晶基板を用いて領域４のキャリア濃
度分布は次の様に決定される。基板中のドナー濃度をＮ
ｎ （ｘ） 、 アクセプタ濃度をＮｈ （ｘ）とす
る。
度分布は次の様に決定される。基板中のドナー濃度をＮ
ｎ （ｘ） 、 アクセプタ濃度をＮｈ （ｘ）とす
る。
一般にこれらは領域４の深さ方向に列して一定であシそ
れぞれ定数とするので、それぞれＮＤ、ＮＡとなる。寸
だ基板中に含まれるＯｒなどの補償不純物濃度をＮｃｒ
（ｘ）とし、イオン注入などによって導入される注入不
純物の注入直後の分布をＦ （Ｘ）とする。本発明にお
いては、Ｃｒ々どの補償不純物の濃度分布は第１図の■
又は■に示される分布である。また注入不純物は一般に
はガウヌ分布に近い分布であることが知られている。こ
の様に現わされたそれぞれの不純物濃度分布を用いるこ
とによ−て領−４の活性化したキャリア濃度分布ｎ（ｘ
）は、ｎ（ｘ）＝Ｆ（ｘ）−Ｎｃｒ（ｘ）十Ｎｎ Ｈ
Ａ −−（１）と表される。Ｏｒの再分布が
なく、Ｏｒ濃度が深さ方向に一様であるとすると、Ｎｃ
ｒ （Ｘ） ＝ ＮＣｒとな９ｎ（ｘ）＝ Ｆ（ｘ）
−ＮＣｒ ＋ ＮＤ−ＮＡ ・・・・・（２
）であるが、本発明に基づく、〈１１１〉 基板におい
ては再分布は他の面に比べて少なく、はぼＨＣｒ （Ｘ
）−＝ ＮＯｒとおくことが可能となシ、（２）式によ
ってキャリア濃度分布の予測が可能となりキャリア濃度
の制御性が良く、形成される半導体素子の設計が容易と
なる。
れぞれ定数とするので、それぞれＮＤ、ＮＡとなる。寸
だ基板中に含まれるＯｒなどの補償不純物濃度をＮｃｒ
（ｘ）とし、イオン注入などによって導入される注入不
純物の注入直後の分布をＦ （Ｘ）とする。本発明にお
いては、Ｃｒ々どの補償不純物の濃度分布は第１図の■
又は■に示される分布である。また注入不純物は一般に
はガウヌ分布に近い分布であることが知られている。こ
の様に現わされたそれぞれの不純物濃度分布を用いるこ
とによ−て領−４の活性化したキャリア濃度分布ｎ（ｘ
）は、ｎ（ｘ）＝Ｆ（ｘ）−Ｎｃｒ（ｘ）十Ｎｎ Ｈ
Ａ −−（１）と表される。Ｏｒの再分布が
なく、Ｏｒ濃度が深さ方向に一様であるとすると、Ｎｃ
ｒ （Ｘ） ＝ ＮＣｒとな９ｎ（ｘ）＝ Ｆ（ｘ）
−ＮＣｒ ＋ ＮＤ−ＮＡ ・・・・・（２
）であるが、本発明に基づく、〈１１１〉 基板におい
ては再分布は他の面に比べて少なく、はぼＨＣｒ （Ｘ
）−＝ ＮＯｒとおくことが可能となシ、（２）式によ
ってキャリア濃度分布の予測が可能となりキャリア濃度
の制御性が良く、形成される半導体素子の設計が容易と
なる。
寸だ（１）式で与えられるキャリア濃度は、Ｎｃｒ （
Ｘ）で示されるＯｒの再分布によって、その濃度分布の
形状がいちぢるしい影響を受ける。この分布形状につい
て第３図を用いてくわしく説明する。
Ｘ）で示されるＯｒの再分布によって、その濃度分布の
形状がいちぢるしい影響を受ける。この分布形状につい
て第３図を用いてくわしく説明する。
第３図に於いて、縦軸は濃度（ｏｓ、−３）’、横軸は
深さくμｍ）である。同図１１は本発明によるよシ少な
いＯｒの再分布で、１２は一般的な本発明以外の他の基
板面を用いた場合のよシ多いＯｒの再分布で、それぞれ
（１）式におけるＮＣｒ （Ｘ）で表わされる。１３は
残留不純物によるキャリア濃度で、（１）式においては
Ｉｎ −ＨＡで示される。１４はＯｒの再分布前のＯｒ
濃度でＮＣｒで示され、又１５はイオン注入直後の不純
物分布でＦ （ｘ）と現わされるものである。
深さくμｍ）である。同図１１は本発明によるよシ少な
いＯｒの再分布で、１２は一般的な本発明以外の他の基
板面を用いた場合のよシ多いＯｒの再分布で、それぞれ
（１）式におけるＮＣｒ （Ｘ）で表わされる。１３は
残留不純物によるキャリア濃度で、（１）式においては
Ｉｎ −ＨＡで示される。１４はＯｒの再分布前のＯｒ
濃度でＮＣｒで示され、又１５はイオン注入直後の不純
物分布でＦ （ｘ）と現わされるものである。
一般に第３図に示すごとく、Ｈｅｒ ） Ｉｎ −ＮＡ
として選ばれる。そのため半絶縁性基板としては過補
償の状態となっている。しかし熱処理によってＧｒの再
分布が生じた場合、本発明による〈１１１〉基板の使用
によってＯｒの再分布が１１で示される様に少ない場合
には、分布１１と分布１３との交点１６よシ基板の表面
側ではＯｒによる補償効果が減少するが、交点１６より
深い領域では依然過補償状態が保たれるため、同図１５
に示される分布でイオン注入された場合、注入層のキャ
リア濃度分布は同図１７に示される様になる。しかもこ
の分布１７は、Ｏｒの再分布がない場合に得られる注入
層のキャリア濃度分布１８に非常に近いものとなる。
として選ばれる。そのため半絶縁性基板としては過補
償の状態となっている。しかし熱処理によってＧｒの再
分布が生じた場合、本発明による〈１１１〉基板の使用
によってＯｒの再分布が１１で示される様に少ない場合
には、分布１１と分布１３との交点１６よシ基板の表面
側ではＯｒによる補償効果が減少するが、交点１６より
深い領域では依然過補償状態が保たれるため、同図１５
に示される分布でイオン注入された場合、注入層のキャ
リア濃度分布は同図１７に示される様になる。しかもこ
の分布１７は、Ｏｒの再分布がない場合に得られる注入
層のキャリア濃度分布１８に非常に近いものとなる。
しかるに、Ｃｒの再分布が多く１２に示される分布であ
る場合には、分布１２と分布１３．の交点１９に示され
る様に深くなるため、Ｃｒの補償効果がイオン注入層全
域にわたシ、同図１５に示されるイオン注入直後のキャ
リア濃度分布は２０で示される様に交点１９付近に肩を
持つ様な分布となシ、深く広がった望ましくない分布と
なる。分布１７にみられるような急峻さは、たとえばＦ
ＥＴの活性領域として用いられた場合、ＦＥＴの相互コ
ンダクタンスの向上に寄与する。したがって、Ｏｒの再
分布が少ない本発明によって、よりｑ−の高いＦＥＴを
製造することが可能となる。
る場合には、分布１２と分布１３．の交点１９に示され
る様に深くなるため、Ｃｒの補償効果がイオン注入層全
域にわたシ、同図１５に示されるイオン注入直後のキャ
リア濃度分布は２０で示される様に交点１９付近に肩を
持つ様な分布となシ、深く広がった望ましくない分布と
なる。分布１７にみられるような急峻さは、たとえばＦ
ＥＴの活性領域として用いられた場合、ＦＥＴの相互コ
ンダクタンスの向上に寄与する。したがって、Ｏｒの再
分布が少ない本発明によって、よりｑ−の高いＦＥＴを
製造することが可能となる。
本発明による明記すべき他の特長は水平ブリッジマン法
との組合せにおいて好都合なことである。
との組合せにおいて好都合なことである。
水平ブリッジマン法ではインゴットの成長方向は結晶の
成長軸である〔１１１〕軸方向と一致する。
成長軸である〔１１１〕軸方向と一致する。
しだがって、＜１１１＞面を有するＧａ Ａｓ基板を製
造する場合は、インゴットの成長方向と垂直にインゴッ
トを切断すればよく、製造も容易でしかもＯｒ濃度が基
板面内で均一となる。一般に、結晶成長方向に沿ってＯ
ｒ濃度が異なることが知られている。したがって、成長
方向に垂直に切り出された面は均一なＯｒ濃度を有する
ものとなシ、多数の半導体素子を集積化する場合には好
都合である。なお、＜１１１＞面取外の基板を得る場合
は、前記インゴットの成長方向に対して垂直でない方向
にインゴットを切シ出しておシ、〈１１１〉面取外では
Ｏｒ濃度が不均一となる。
造する場合は、インゴットの成長方向と垂直にインゴッ
トを切断すればよく、製造も容易でしかもＯｒ濃度が基
板面内で均一となる。一般に、結晶成長方向に沿ってＯ
ｒ濃度が異なることが知られている。したがって、成長
方向に垂直に切り出された面は均一なＯｒ濃度を有する
ものとなシ、多数の半導体素子を集積化する場合には好
都合である。なお、＜１１１＞面取外の基板を得る場合
は、前記インゴットの成長方向に対して垂直でない方向
にインゴットを切シ出しておシ、〈１１１〉面取外では
Ｏｒ濃度が不均一となる。
発明の効果
本発明によれば、Ｏｒの再分布が少なくキャリア濃度の
制御性能のすぐれた半導体素子をＧａ Ａｓ単結晶半絶
縁性基板に形成でき、Ｃｒ分布の均一性のすぐれた基板
を容易に製造することができ、ＧａＡｓ基板を用いた半
導体装置の製造に大きく寄与するものである。
制御性能のすぐれた半導体素子をＧａ Ａｓ単結晶半絶
縁性基板に形成でき、Ｃｒ分布の均一性のすぐれた基板
を容易に製造することができ、ＧａＡｓ基板を用いた半
導体装置の製造に大きく寄与するものである。
第１図は２次イオン質量分析器によるＧａ Ａｓ基板の
Ｏｒの濃度分布の測定結果を示す図、第２図ａ、 ｂ
、 ｃは本発明の一実施例にがかるＦＥＴの製造工程
断面、第３図は本発明に係るＦＥＴの濃度分布図である
。 １・・・・・・＜１１１＞面に切シ出されだＧａ Ａｓ
半絶縁性基板、４・・・・・・活性領域、５・・・・・
ソース、ドレイン領域。 第１図 ：Ｊ袋さく〃ノ 第２図 第３図 ５袋乞（ｐｍｌ
Ｏｒの濃度分布の測定結果を示す図、第２図ａ、 ｂ
、 ｃは本発明の一実施例にがかるＦＥＴの製造工程
断面、第３図は本発明に係るＦＥＴの濃度分布図である
。 １・・・・・・＜１１１＞面に切シ出されだＧａ Ａｓ
半絶縁性基板、４・・・・・・活性領域、５・・・・・
ソース、ドレイン領域。 第１図 ：Ｊ袋さく〃ノ 第２図 第３図 ５袋乞（ｐｍｌ
Claims (4)
- （１） Ｇｒが混入された半絶縁性Ｇａ Ａｓ基板の
〔１１１〕結晶面に半導体素子を形成したことを特徴と
する半導体装置。 - （２） 半導体素子が電界効果トランジスタよシなる
特許請求の範囲第１項に記載の半導体装置。 - （３）結晶軸＜１１１＞方向にＣｒが混入された半絶縁
性Ｇａ Ａｓ単結晶成長させ、この結晶の前記結晶軸に
垂直な面に沿って切り出してＧａ Ａｓ基基板影形成、
とのＧａ Ａｓ基板表面に半導体素子を形成することを
特徴とする半導体装置の製造方法。 - （４）単結晶成長を水平ブリッジマン法にて行うことを
特徴とする特許請求の範囲第２項に記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023783A JPS59165467A (ja) | 1983-03-10 | 1983-03-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023783A JPS59165467A (ja) | 1983-03-10 | 1983-03-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59165467A true JPS59165467A (ja) | 1984-09-18 |
Family
ID=12575108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4023783A Pending JPS59165467A (ja) | 1983-03-10 | 1983-03-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0183550A2 (en) * | 1984-11-29 | 1986-06-04 | Fujitsu Limited | Compound semiconductor device |
| JPH02141124U (ja) * | 1989-04-28 | 1990-11-27 |
-
1983
- 1983-03-10 JP JP4023783A patent/JPS59165467A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0183550A2 (en) * | 1984-11-29 | 1986-06-04 | Fujitsu Limited | Compound semiconductor device |
| US4777517A (en) * | 1984-11-29 | 1988-10-11 | Fujitsu Limited | Compound semiconductor integrated circuit device |
| JPH02141124U (ja) * | 1989-04-28 | 1990-11-27 |
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