JPH04157736A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電界効果トランジスタ（以下、ＦＥＴともい
う）に関し、特に入力整合回路が内蔵されＸ帯以上のマ
イクロ波領域で用いられるＧａＡｓＦＥＴに関するもの
である。

［従来の技術］ 一般に、Ｇ　ａ　Ａ　ｓ　Ｆ　Ｅ　Ｔを用いてマイクロ
波帯の増幅器を構成する場合、安定性かよく広帯域化が
容易であるソース接地型が使用されるが、ＦＥＴとその
前、後段の回路とのインピーダンス整合をとることが重
要である。通常、この整合回路としては、π型又はπ型
の整合回路が用いられ、これをストリップラインにチッ
プコンデンサをボンディングワイヤで接続して構成した
ものが用いられている。

第６図は、このような従来のＧａＡｓＦＥＴを用いたマ
イクロ波帯の増幅器を示している。

ＧａＡｓＦＥＴ２１の前段には、マイクロストリップラ
イン等で構成された低域通過フィルター型の入力整合回
路２２が接続されている。

［発明が解決しようとする課題］ マイクロ波帯に用いられるＧａＡｓＦＥＴの整合には大
きな反射係数を持つ回路が必要とされる。

しかし、マイクロ波においては、マイクロストリップラ
インで大きな反射係数を持つ回路を作り出すのが困難で
整合が難しい。また、これに加えてＧａＡｓＦＥＴのチ
ップ特性のばらつきやボンディングワイヤの長さ等のば
らつきに起因する設計とのずれを補正するために整合回
路をワイヤボンディングのカット及トライ等により調整
する必要が生じた場合には、熟練と多大な労力を必要と
し、周波数が上るとこの調整法は一層難しくなるという
問題かあった。

そこで、本発明は、電気的に調整の容易な整合回路を内
蔵して組立てのばらつき等を吸収することのできる電界
効果トランジスタを提供することを目的とする。

［課題を解決するための手段］ 本発明は上記課題を解決するために、半導体基板と、該
半導体基板上の活性領域上に所要間隔をおいて形成され
たソース電極及びドレイン電極と、該ソース電極とドレ
イン電極との間に形成されたゲート電極と、前記半導体
基板上に形成されたダイオードと、インダクタンス分を
有し前記ダイオードのアノード電極と前記ゲート電極と
の間に接続されたゲート給電部と、前記ダイオードの力
・／−ドに接続され当該ダイオードに逆バイアス電圧を
印加する容量制御電極とを有することを要旨とする。

［作用］ ダイオードの接合容量と給電部のインダクタンス分とて
内蔵の入力整合回路か構成される。この入力整合回路は
、容量制御電極から印加する逆バイアス電圧の制御によ
りダイオードの接合容量が可変されて電気的に整合調整
が可能となる。したがってチップ特性のばらつきや組立
てのばらつき等に起因する整合のずれが、電気的に容易
に調整される。

［実施例］ 以下、この発明の実施例を図面に基づいて説明する。

第１図ないし第４図は、本発明の一実施例を示す図であ
る。

まず、第１図及び第２図を用いてチップ構成を説明する
。

半絶縁性ＧａＡｓ基板１上には、何れもＧａＡＳにより
、バッファ層２、活性領域としてのｎ形活性層３、高抵
抗層４及びｎ１コンタクト層５がエピタキシャル成長法
により順次積層されている。

このように積層されたＧａＡｓ基板は、メサエッチング
によりＦＥＴ部１０とショットキーダイオード部２０と
に分離されている。ＦＥＴ部１０におけるｎ　’ｉ　コ
ンタクト層５上には、オーミ・ツク電極によりソース電
極６とドレイン電極７とが所要間隔をおいて形成されて
いる。ソース電極６は、通常接地して用いられる。また
、ソース電極６とドレイン電極７との間における高抵抗
層４上にはゲート電極８がショットキー接触により形成
されている。

一方、ショットキーダイオード部（以下、単にショット
キーダイオードともいう）２０は、高抵抗層４及びｎ“
コンタクト層５が除去され、ｎ形活性層３内には部分的
に半絶縁性領域９が形成されている。そして、半絶縁性
領域９上には、ショットキー金属によりゲートパッドと
しても機能するアノード電極１１か当該半絶縁性領域９
にショットキー接触するように形成されている。また、
このアノード電極１１と半絶縁性領域９とて形成された
ショットキーダイオード２０のカソードに接続される容
量制御電極１２が、オーミック電極によりｎ形活性層３
にオーミック接触するように形成されている。容量制御
電極１２からショットキーダイオード２０に印加する逆
バイアス電圧を制御することにより、その接合容量が可
変されるようになっている。アノード電極１１とＦＥＴ
部１０のゲート電極８とは、インダクタンス分を有する
ゲート給電部１３で接続されている。１４は絶縁膜であ
り、ゲート給電部１３をＧａＡｓ基板から絶縁している
。１５は裏面電極であり、接地されるようになっている
。容量制御電極１２は、裏面電極１５との間で基板部分
によりコンデンサＣが形成され、またソース電極６との
間でもコンデンサＣが形成されている。

第３図は、上述のように構成されたＦＥＴの等価回路を
示している。同図中、Ｌはゲート給電部１３のインダク
タンス分てあり、このインダクタンス分りとショットキ
ーダイオード２０の接合容量とで低域通過フィルター型
の入力整合回路が構成されている。１６はＦＥＴ部１０
にゲートバイアス電圧ＶＢを供給するバイアス電源、１
７はショットキーダイオード２０に逆バイアス電圧ＶＣ
を印加する可変逆バイアス電源である。ゲートバイアス
電圧ＶＢは、ＦＥＴ部１０の動作条件で決められ、可変
逆バイアス電源１７によるショットキーダイオード２０
への逆バイアス電圧ＶＣ印加による接合容量の調整は、
ゲートバイアス電圧ＶＢから独立して行うことができる
ようになっている。

次に、第４図のスミス図表を用いて、入力整合回路の調
整作用を説明する。いま、ＦＥＴ部１０の動作部分の入
力インピーダンスが第４図中のＡ点であったとすると、
ゲート給電部１３のインダクタンス分りによって例えば
Ｂ点に変化し、さらにショットキーダイオード２０の接
合容量により例えば０１点に移る。ショットキーダイオ
ード２０の接合容量は、可変逆バイアス電源１７からの
逆バイアス電圧■ｃの制御により可変であるから、この
接合容量の可変範囲に対応してスミス図表上で調整範囲
かＣ１〜Ｃ２に広がる。つまり、入力整合回路の整合調
整が電気的に可能となり、チップ特性のばらつきや組立
てのばらつき等に起因する整合のずれか、容易に調整で
き、さらには、使用中においても、随時再調整か可能と
なる。

次いて、製造方法の一例を説明する。

半絶縁性ＧａＡｓ基板１に、何れもＧａＡｓにより、バ
ッファ層２、ｎ形活性層３、高抵抗層４及びｎ“コンタ
クト層５を順次エピタキシャル成長させる。メサエッチ
ングによりＦＥＴ部］０とショットキーダイオード部２
０とを分離し、ショットキーダイオード部２０は、高抵
抗層４及びｎ＋コンタクト層５を除去する。ショットキ
ーダイオード部２０のｎ形活性層３内におけるアノード
電極形成領域に、プロトンＨ４をイオン注入して高抵抗
化した半絶縁性領域９を形成する。それぞれショットキ
ー金属により、ＦＥＴ部１ｏのゲート電極８を高抵抗層
４上に、またショットキーダイオード部２０のアノード
電極１１を半絶縁性領域９上に形成し、ショットキー接
合させる。それぞれオーミック電極により、ＦＥＴ部１
０のソース電極６及びドレイン電極７をｎ＋コンタクト
層層上上、ショットキーダイオード部２０の容量制御電
極１２をｎ形活性層３上に形成し、オーミック接触させ
る。基板上に絶縁膜１４を形成し、その上にアノード電
極１１とゲート電極８とを接続するゲート給電部１３を
形成する。また、半絶縁性ＧａＡｓ基板１の裏面には、
裏面電極１５を形成する。

なお、上述の実施例では、ゲート給電部１３を直線状に
形成したが、例えばジグザグ状など直線以外の形状とし
てインダクタンス分りの値を適宜に設定するようにして
もよい。また、入力整合回路は、第３図の等価回路に示
したように、ゲート給電部１３のインダクタンス分とシ
ョットキーダイオード２０の接合容量によりＬ型の低域
通過フィルターとしたか、ショットキーダイオード２０
ａ、２０ｂを２個形成して第５図に示すように、π型の
低域通過フィルターとしてもよい。さらに、内蔵の整合
回路は、人力整合回路の一部として、第３図、第５図に
示す整合回路の前段に、さらに外付けの整合回路を接続
し、外付けと内蔵のもの全体で人力整合回路が構成され
るようにしてもよい。このように、内蔵の整合回路を入
力整合回路の一部として構成しても、全体の整合調整を
電気的に容易に行うことができる。また、この実施例の
ＦＥＴはＧａＡｓ化合物半導体を用いたが、ＩｎＰ等の
他の化合物半導体、または、Ｓｉ等の半導体を用いて構
成することもてきる。ダイオードとしてショットキーダ
イオードを用いたが、ｐ　／　ｎ接合型ダイオード等の
ダイオードを用いて構成することもできる。

［発明の効果］ 以上説明したように、本発明によれば、ダイオードの接
合容量と給電部のインダクタンス分とで内蔵の入力整合
回路が構成され、この入力整合回路は、容量制御電極か
らダイオードに印加する逆バイアス電圧の制御によりそ
の接合容量か可変されて整合調整ができるため、チップ
特性のばらつきや組立てのばらつき等に起因する整合の
ずれを電気的に容易に調整することかでき、さらに使用
中においても随時再調整することができるという利点が
ある。

【図面の簡単な説明】

第１図ないし第４図は本発明に係る電界効果トランジス
タの一実施例を示すもので、第１図は平面図、第２図は
第１図の■−■線断面図、第３図は等価回路を示す回路
図、第４図は入力整合回路の調整作用を説明するための
スミス図表、第５図は人力整合回路の他の構成例を示す
回路図、第６図は従来のＧａＡｓＦＥＴを用いたマイク
ロ波帯の増幅器を示す回路図である。 に半絶縁性ＧａＡｓ基板、 ３：ＧａＡｓｎ形活性層、　　６：ソース電極、７：ト
レイン電極、　　　８・ゲート電極、１０：ＦＥＴ部、
　　１１ニアノート電極、１２：容量制御電極、　　１
３：ゲート給電部、２０・ショットキーダイオード。

Claims (1)

【特許請求の範囲】
1. 半導体基板と、該半導体基板上の活性領域上に所要間隔
   をおいて形成されたソース電極及びドレイン電極と、該
   ソース電極とドレイン電極との間に形成されたゲート電
   極と、前記半導体基板上に形成されたダイオードと、イ
   ンダクタンス分を有し前記ダイオードのアノード電極と
   前記ゲート電極との間に接続されたゲート給電部と、前
   記ダイオードのカソードに接続され当該ダイオードに逆
   バイアス電圧を印加する容量制御電極とを有することを
   特徴とする電界効果トランジスタ。