KR100403751B1

KR100403751B1 - 진폭 및 위상 평형

Info

Publication number: KR100403751B1
Application number: KR10-2001-7008514A
Authority: KR
Inventors: 페이스엠. 오즐러터크; 스테펜지. 딕; 레오니드 카자케비치
Original assignee: 인터디지탈 테크날러지 코포레이션
Priority date: 1999-01-19
Filing date: 1999-12-07
Publication date: 2003-10-30
Also published as: EP1458158A3; DE69921693D1; US20090141788A1; CA2671999C; JP2007267430A; KR20010101376A; JP4343166B2; HK1040583A1; DE69943301D1; EP1145517A1; US20020110201A1; CN1142667C; JP4802288B2; CA2351761C; JP2010226756A; JP2002535924A; EP1458158B1; EP1145517B1; CA2671999A1; ES2232204T3

Abstract

본 발명은 전송 중 붕괴될 수 있는 수신 QPSK 신호의 진폭 및 위상에 평형을 이루게 한다. 시스템은 수신 신호의 I 및 Q 기호의 진폭을 결정하고, 이를 비교하며, 진폭 비평형을 교정하기 위해 한 채널이나 두 채널에 교정을 가한다. 위상 비평형의 경우에, 시스템은 I 및 Q 기호의 교차 상관을 계산하고, 이 값은 평균적으로 0이 되어야 하는 값이다. 교정 요소가 교차 상관값으로부터 도출되고 양 채널에 적용되어, 위상 교차 교정을 0으로 복귀시킨다. 시스템으로부터의 출력은 진폭 및 위상 교정된 신호이다.

Description

진폭 및 위상 평형{CORRECTION OF AMPLITUDE AND PHASE IMBALANCE IN PSK RECEIVERS}

디지털 신호를 변조하는 공통 방법 중 하나는 다중레벨 시스템이나 M-차 기술을 이용하는 것이다. M-차 변조 기술은 이진 변조 기술의 자연적 확장이고, L-레벨 진폭 또는 위상 편이 키잉에 적용할 수 있다. 일반적으로 사용되는 직각 위상 기법은 직각 위상 편이 키잉, 또는 QPSK라 불린다. M-차 진폭이나 위상 기법과 마찬가지로, 그 원리의 장점은 대역폭 감소에 있다.

펄스비가 f_p라고 하면,

f_p= f_slog_LM_f 방정식 1

이때 fs는 기호비이고, M은 메시지수이며, L은 변조 레벨의 수를 나타내고, L이 클수록 펄스비가 작아져서, 대역폭이 작아진다.

통신 장비에서, QPSK는 2차원 신호 공간을 생성하는 동일 대역폭으로 두 개의 서로 다른 신호를 변조한다. 이는 도 1A에 도시되는 바와 같이 동일 주파수이면서도 90도의 위상차를 가지는 두 반송파를 이용하여, 복합 위상 변조 신호를 생성함으로서 달성된다. 일반적으로, 코사인 반송파는 동상 성분 I로 불리고, 사인 반송파는 직각 성분 Q로 불린다. I 성분은 신호의 실수 성분이고, Q 성분은 신호의 허수 성분이다. I 및 Q 성분의 각각은 양-위상 변조된다. QPSK 기호는 동상 I 및 직각 Q 신호로부터의 한 개 이상의 샘플로 이루어진다. 기호들은 아날로그 샘플이나 디지털 데이터의 양자화된 버전을 나타낸다.

모든 위상 변조 기법은 위상 동기화에서 발생되는 필연적 문제점을 극복하여야 한다. QPSK 신호 처리의 적절한 작동을 위해, I 및 Q 채널은 수신 채널 처리하는 과정에서 동일한 이득을 가져야 하고, I 및 Q 채널을 비상관으로 유지하여야 한다. 미스매치된 신호 이득이나 비상관 I 및 Q 채널간의 크기는 처리 중에 오류를 생성한다. 신호간 90도와는 다른 위상차는 채널간 과잉을 유발하고, 성능 저하를 불러일으킨다.

전형적인 수신기는 온도, 제작 공차, 그리고 그외 다른 요인으로 인한 성분값 변화에 의해 유발되는 믹서, 필터, A/D 변환기에서의 미스매치 이득으로 인해 I 및 Q 채널에 대해 다른 전체 이득을 나타낸다. I 및 Q 채널간 진폭 및 위상 비평형은 도 1B와 1C에 도시되는 바와 같이 왜곡을 유발하고, 전체 신호-잡음비(SNR)를 감소시킨다.

진폭 및 위상 비평형을 방지하기 위한 기존 접근법은 각각의 이득 단계를 능동 온도 보상으로 제어하는 매우 정확한 회로에 의지한다. 이 고가의 설계는 극저온 계수로 제작되는 성분을 필요로하고, 또한 상기 성분은 제작 중 정합되는 I 및Q 채널에 대한 믹서로 제작된다.

따라서, 수신할 때 QPSK 신호의 진폭 및 위상에 평형을 이루면서 신호 통합성을 증가시키고 그래서 비트 오류율(BER)을 감소시키는 시스템에 대한 수요가 존재한다.

본 발명은 디지털 통신 기술에 관한 것이다 특히, 발명은 수신된 직각-위상 변조 신호의 진폭 및 위상의 평형을 이루는 시스템 및 방법에 관한 것이다.

도 1A는 진폭 및 위상이 평형을 이룬 QPSK 신호의 도면.

도 1B는 진폭이 비평형 상태인 QPSK 신호의 도면.

도 1C는 위상이 비평형 상태인 QPSK 신호의 도면.

도 2는 본 발명에 따른 진폭 평형 시스템의 블록도표.

도 3은 본 발명에 따른 위상 평형 시스템의 블록도표.

도 4는 위상 교정을 나타내는 벡터 표현의 도면.

도 5는 발명에 따른 진폭 및 위상 평형 시스템의 블록도표.

본 발명은 전송 중 붕괴될 수 있는 수신 QPSK 신호의 진폭 및 위상에 평형을 이룬다. 시스템으로부터의 출력은 진폭 및 위상 교정된 신호이다. 시스템은 수신 신호의 I 및 Q 채널의 진폭을 결정하고, 이 채널들을 비교하여, 진폭 비평형을 교정하는 한 개 이상의 채널에 교정을 행한다. 위상 비평형의 경우에, 시스템은 I 및 Q 채널의 교차-상관을 계산한다. 이 값은 0이 되어야 하는 값이다. 교정 요소는 교차-상관 프로덕트로부터 도출되며, 두 채널에 모두 적용되어 위상 교자-상관을 0으로 되돌리게 한다.

Erricson의 국제특허출원 WO 98/32221S호는 Q 및 I 반송파 신호간 비평형 보상을 위한 방법 및 장치를 공개한다. Erricson의 특허는 수신 신호의 비평형 감지를 위해 수신기를 사전측정하는 공지 RF 기준 신호와 스위칭 메카니즘을 이용한다.

Ryan 외 다수에게 허여된 미국특허 4,085,378 호는 QPSK 복조기를 공개하고, 상기 QPSK 복조기는 누화로부터의 비평형 위상을 감지하고 측정된 비평형을 이용하여, 누화에 의해 유발되는 비평형 조절을 위한 기준값으로 VCO를 제어한다.

따라서, 수신된 QPSK 신호의 진폭에 평형을 이루는 시스템을 제공하는 것이 본 발명의 목적이다.

수신된 QPSK 신호의 위상에 평형을 이루는 시스템을 제공하는 것이 발명의 또하나의 목적이다.

발명의 진폭 평형 시스템(17)을 도시하는 실시예가 도 2에 도시되고, 여기서 두 양위상 변조 신호(19)가 입력(21I, 21Q)된다. 각각의 샘플에서 신호의 강도를 측정하는 과정과, 측정된 값에 디지털 번호를 할당하는 과정으로 양자화가 진행된다. 샘플링 회로가 신호를 샘플링할 때마다, 샘플링 회로는 변화하는 아날로그 신호의 강도를 여러 순간에서 측정한다. 입력(23I, 23Q) 데이터 스트림은 다수의 비트로 각각 구성되는 한정된 워드로 조립되는, 분리된 데이터 샘플을 나타낸다. 각 워드를 형성하는 비트 수는 각 샘플이나 기호의 총 양자화를 결정한다. 가령, 6비트 양자화에서,

양자화 레벨 = 2ⁿ-1방정식 2

이때 6에 해당하는 n은 63 레벨의 해상도를 나타낸다. 바람직한 신호 해상도가 n을 결정한다.

각각의 신호(23I, 23Q) 성분 I 및 Q는 조절가능한 이득을 가지는 증폭기(25I, 25Q)의 입력에 연결된다. 증폭기(25I, 25Q)의 출력(27I, 27Q)은 절대값 프로세서(29I, 29Q)에 연결되어, 각 입력 기호(23I, 23Q)의 상대적 크기를 얻는다. 절대값 프로세서(29I, 29Q)의 출력(31I, 31Q)은 저역 통과 필터(33I, 33Q)의 입력에 연결된다.

저역 통과 필터(33I, 33Q)는 수신 성분 기호(23I, 23Q)의 시간을 평균하여, 최근 샘플에 추가 웨이트를 부여하고, 웨이트를 이전 샘플까지 감소시킨다. 본 실시예(17)에서, 한 개의 극을 가지는 IIR(무한 임펄스 응답) 필터(33I, 33Q)가 사용되지만, 다른 종류의 필터나 다른 순서의 IIR 필터가 사용될 수도 있다. 저역 통과 필터 출력(35I, 35Q)은 절대값 프로세서(29I, 29Q)로부터 출력되는 샘플 진폭의 평균 추정치를 제시한다.

가산기(37)는 오류 기준 신호(39)를 생성하는 저역 통과 필터(33I, 33Q)의 출력(35I, 35Q)으로부터 차이를 얻는다. 입력 신호(23I, 23Q)의 I 및 Q 성분이 서로 수직일 경우, 오류 기준 신호(39)는 0의 크기를 가질 것이고, 평형을 이룬 기호를 나타낼 것이다. 오류 기준 신호(39)가 0이 아닌 다른 값을 생성할 경우, 기호는 진폭 평형 상태가 아니다.

0이 아닌 오류 기준 신호(39)는 오류 교정값이 된다. 기준 신호(39)는 하드 리미터 프로세서(41)(hard limiter processor)의 입력에 연결된다. 하드 리미터(41)는 오류 기준 신호(39)에 따라 양이거나 음인 크기가 작은 신호(43)를 출력한다. 하드 리미터 프로세서(41)는 오류 기준 신호(39) 크기를 클립하여, 오류 기준 신호(39)의 부호를 교정 요소로 만든다. 이는 구현을 단순화시키기 위한 것으로서, 하드 리미터는 발명에 본질적인 것은 아니다.

하드 리미터 프로세서(41)의 출력(43)은 누산기(45)인 빈약한 인터그레이터에 연결된다. 누산기(45)는 이전 입력값으로부터 누적된 값에 현재의 입력을 더하고, 합계를 출력(47)한다. 누산기(45)가 한정 비트 폭을 가지기 때문에, 오류가 지속되고 오류가 클 경우, 누적된 값은 크기를 자체 제한하여 정체 상태에 이를 것이다. 누산기(45)의 내부 누산기에 축적된 다수의 오류 기준 신호(39)는 시스템이 균형 상태에 도달할 때 0의 평균을 가질 것이다.

부가적인 시간 지연 장치에 연결될 수 있는 누산기(45)로부터의 출력(47)은 조절가능한 각각의 이득 증폭기(25I, 25Q) 상의 이득 입력(49I, 49Q)에 연결된다. 증폭기(25I, 25Q)는 수신된 I 및 Q 기호(23I, 23Q)의 진폭에 평형을 이루게 하고, 누산기(45) 출력 신호(47)에 따라 그 이득을 증가시키거나 감쇠시킨다. 도시되는 바와 같이, 기준 신호(39)는 업스트림 증폭 단계(25I, 25Q)로의 음성 피드백이다. 이득 입력(49I, 49Q)에서의 양의 제어 전압은 상기 증폭기에 대한 이득 증가를 나타낸다. 음의 제어 전압은 이득 감쇠를 나타낸다.

입력 신호(23I, 23Q)의 진폭이 평형을 이루지 못할 경우, I 및 Q 기호 진폭이 정해진 공차 내에 있을때까지 시스템은 누산기(45) 출력 신호(47)에 따라 가변 증폭기(25I, 25Q)를 조절할 것이다(한 성분을 감쇠시키고 다른 한 성분을 증가시킴). 기호 이득이 동일하지만 수신 기호 사이에서 변화할 경우, 시스템(17)은 교정을 실행하지 않을 것이다. 다운스트림 자동 이득 제어 장치(AGC)(도시되지 않음)는 추가 신호 처리를 위해 시스템 출력(51I, 51Q)을 균등화시킨다.

본 발명의 위상 교정 시스템(61)을 도시하는 실시예가 도 3에 나타난다. 두 양위상 변조 신호(19)가 시스템(61)에 입력(63I, 63Q)된다. I 및 Q 기호에 대한 입력(63I, 63Q) 데이터 스트림(65I, 65Q)은 병렬 가산기(69I, 69Q)의 제 1 입력(67I, 67Q)에 연결된다. 각 가산기(69I, 69Q)의 출력(71I, 71Q)은 시스템 출력(73I, 73Q)이고 위상 교정 시스템(61)에 대한 피드백이다. 피드백 선(71I, 71Q)은 교정을 위한 믹서(75)에 연결된다. 믹서(75)의 교차 상관 출력 신호(77)는 인터그레이터(79)에 연결된다. 인터그레이터(79)는 교차 상관 프로덕트(77)를 시간에 따라 평균한다. 인터그레이터 출력은 하드 리미터 프로세서(83)에 연결된다. 하드 결정 프로세서(83)는 통합된 교차-상관 프로덕트의 크기를 제한한다. 하드 결정 프로세서(83) 출력(85)은 이득을 유지한다. 하드 리미터 프로세서(83) 출력(85)은 누산기 입력(87)에 연결된다. 하드 결정 프로세서(83)는 구현 복잡성을 감소시키지만, 당 분야의 통상의 지식을 가진 자는 하드 결정 프로세서(83)의 이러한 점이 발명에 있어서 본질적인 것이 아니라는 것을 이해할 것이다.

앞서 논의된 바와 같이, 누산기의 기능은 이전 입력에 현 입력값을 시간에 따라 누적시키는 것이다. 그 합은 교정 신호로 출력된다.

교정 신호(89)는 Q 입력(65Q)을 I 입력(63I)과 연결하는 가변 이득 증폭기(93I)의 제 1 입력(91I)에 연결된다. 교정 신호(89)는 I 기호 입력(65I)을 Q 입력(63Q)과 연결하는 가변 이득 증폭기(93Q)의 제 1 입력(91Q)에 또한 연결된다.

교정 신호(89)는 이득을 증가시키거나 감소시키는 두 증폭기(93I, 93Q)를 조절한다. 증폭기 출력(95I, 95Q)은 입력 가산기(69I, 69Q)의 제 2 입력(97I, 97Q)에 연결된다.

위상 교정은 도 4에서 벡터 방식으로 도시된다. 가산기(69I, 69Q)는 I 성분(65I)으로부터 Q 성분(63Q)의 일부를 뺀다.

I = x - ry방정식 3

-I = -x - ry방정식 4

이때 r은 교차 상관을 말한다.

그리고 가산기(69I, 69Q)는 Q 성분(65Q)으로부터 I성분(63I)의 일부를 뺀다.

Q = y - xr방정식 5

-Q = -y - xr방정식 6

이때 r은 교차 상관을 말한다.

이는 각각으로부터 교차 상관의 기여를 제거하기 위해서 행하여진다. 교차 상관을 유발하는 신호의 일부가 제거될 경우, 가산기(69I, 69Q)의 출력(71I, 71Q)은 비상관 I, Q가 되고, 신호 공간에서 수직이 된다.

진폭 비평형 교정 시스템(17) 및 위상 비평형 교정 시스템(61)을 조합한 대안의 실시예가 도 5에 도시된다. 시스템(101)은 진폭 및 위상이 교정된 기호를 출력(103I, 103Q)하는 간단한 직렬 연결이다. 진폭 평형기(17)가 위상 평형기(61) 다음에 위치하는, 조합된 또다른 실시예 역시 가능하다.

Claims

직각 위상 편이 키잉(QPSK) 시스템에 사용되는 신호 평형 장치(17)로서,

상기 장치(17)는 I 및 Q 입력(23I, 23Q)과 제어 수단을 포함하고,

상기 I 및 Q 입력(23I, 23Q) 각각은 제 1 I 및 Q 이득 조절 증폭기(25I, 25Q)에 연결되고, 상기 제 1 증폭기는 출력(27I, 27Q)을 가지며,

상기 제어 수단은 상기 제 1 I 및 Q 증폭기 이득의 각각을 제어하며,

상기 제어 수단은 I 크기의 결정 수단과 Q 크기의 결정 수단을 포함하고, 상기 두 결정 수단은 상기 제 1 I 및 Q 증폭기 출력(27I, 27Q)과 크기 비교기 수단에 각각 연결되며,

상기 크기 비교기 수단은 상기 제 1 I 및 Q 증폭기(25I, 25Q)에 대한 이득 교정 신호(49I, 49Q)를 발생시키고,

상기 제 1 I 및 Q 증폭기는 진폭 평형을 이룬 I 및 Q 신호(51I, 51Q)를 출력(27I, 27Q)하는 것을 특징으로 하는 신호 평형 장치.
제 1 항에 있어서,

상기 신호 평형 장치(17)는 제 1 I 및 Q 증폭기 출력(51I, 51Q), I 및 Q 컴바이너(69I, 69Q), 제어 수단을 추가로 포함하고,

상기 제 1 I 및 Q 증폭기 출력(51I, 51Q)은 신호의 제 2 I 및 Q 이득 조절 증폭기(93I, 93Q)에 각각 연결되고, 상기 제 2 증폭기 각각은 출력(95I, 95Q)을 가지며,

상기 I 및 Q 컴바이너(69I, 69Q) 각각은 신호의 상기 제 1 I 및 Q 증폭기 출력(51I, 51Q)에 연결되는 제 1 컴바이너 입력(97I, 97Q)과, 다른 신호의 제 2 증폭기의 상기 출력에 연결되는 제 2 컴바이너 입력(67I, 67Q)을 가지며, 또한 컴바이너 출력(71I, 71Q)을 가지며,

상기 제어 수단은 상기 제 2 I 및 Q 증폭기 이득 각각을 제어하고,

상기 제어 수단은 I 및 Q 교차 상관 수단(79)을 포함하며, 상기 I 및 Q 교차 상관 수단(79)은 교차 상관 프로덕트(81)를 발생시키는 상기 I 및 Q 컴바이너 출력(77)에 연결되고,

상기 교차 상관 프로덕트(81)는 상기 제 2 증폭기 이득을 제어하기 위해 상기 제 2 I 및 Q 증폭기(93I, 93Q)에 연결되고,

상기 제 2 I 및 Q 증폭기 출력은 진폭 및 위상 평형을 이룬 I 및 Q 신호를 출력하는 것을 특징으로 하는 신호 평형 장치.
제 2 항에 있어서,

상기 신호 평형 장치(17)는 I 및 Q 저역 통과 필터(33I, 33Q)와 하드 리미터(41)를 추가로 포함하며,

상기 I 및 Q 저역 통과 필터(33I, 33Q) 각각은 상기 I 및 Q 크기 결정 수단과 상기 비교기 수단 사이에 연결되고,

상기 하드 리미터(41)는 상기 이득 교정 신호(39)에 연결되고 출력(43)을 가지며,

상기 하드 리미터 출력(43)은 시간 지연 장치(45)에 연결되고, 상기 시간 지연 장치는 출력(47)을 가지며,

상기 시간 지연 장치(45)는 이득 제어를 위해 상기 제 1 I 및 Q 증폭기(49I, 49Q)에 연결되는 것을 특징으로 하는 신호 평형 장치.
제 3 항에 있어서,

상기 신호 평형 장치(17)는 인터그레이터를 추가로 포함하고,

상기 인터그레이터는 상기 교차 상관 프로덕트에 연결되고 출력(39)을 가지며,

상기 인터그레이터 출력은 하드 리미터(41)에 연결되고, 상기 하드 리미터(41)는 출력(43)을 가지며,

상기 하드 리미터 출력은 누산기(45)에 연결되고, 상기 누산기(45)는 출력(47)을 가지며,

상기 누산기(45)는 이득 제어를 위해 상기 제 1 I 및 Q 증폭기(25I, 25Q)에 연결되는 것을 특징으로 하는 신호 평형 장치.
직각 위상 편이 키잉(QPSK) 시스템에 사용되는 신호 평형 장치(61)로서,

상기 장치(61)는 I 및 Q 신호 입력(63I, 63Q), I 및 Q 컴바이너(69I, 69Q), 제어 수단을 포함하며,

상기 I 및 Q 신호 입력(63I, 63Q) 각각은 제 1 I 및 Q 이득 조절 증폭기(93I, 93Q)에 연결되고, 상기 제 1 증폭기(93I, 93Q) 각각은 출력(95I, 95Q)을 가지며,

상기 I 및 Q 컴바이너(69I, 69Q) 각각은 신호의 상기 제 1 I 및 Q 증폭기 출력(97I, 97Q)에 연결되는 제 1 컴바이너 입력(67I, 67Q)과, 다른 신호의 제 1 증폭기(93I, 93Q)의 상기 출력(95I, 95Q)에 연결되는 제 2 컴바이너 입력(67I, 67Q)을 가지며, 또한 컴바이너 출력을 가지며,

상기 제어 수단은 상기 제 1 I 및 Q 증폭기 이득 각각을 제어하고,

상기 제어 수단은 I 및 Q 교차 상관 수단(97I, 97Q)을 포함하며, 상기 I 및 Q 교차 상관 수단(97I, 97Q)은 교차 상관 프로덕트(71I, 71Q)를 발생시키는 상기 I 및 Q 컴바이너(69I, 69Q) 출력에 연결되고,

상기 교차 상관 프로덕트(77)는 상기 제 1 증폭기 이득을 제어하기 위해 상기 제 1 I 및 Q 증폭기(93I, 93Q)에 연결되고,

상기 제 1 I 및 Q 증폭기 출력은 위상 평형을 이룬 I 및 Q 신호를 출력하는 것을 특징으로 하는 신호 평형 장치.
제 5 항에 있어서,

상기 장치(61)는 상기 제 1 I 및 Q 증폭기(95I, 95Q) 출력과 제어 수단을 추가로 포함하며,

상기 I 및 Q 증폭기(95I, 95Q) 출력은 신호의 제 2 I 및 Q 이득 조절 증폭기(25I, 25Q)에 연결되고, 상기 제 2 증폭기는 출력(27I, 27Q)을 가지며,

상기 제어 수단은 상기 제 2 I 및 Q 증폭기 이득의 각각을 제어하며,

상기 제어 수단은 I 크기의 결정 수단과 Q 크기의 결정 수단(21I, 21Q)을 포함하고, 상기 두 결정 수단은 상기 제 2 I 및 Q 증폭기 출력(27I, 27Q)과 크기 비교기 수단에 각각 연결되며,

상기 크기 비교기 수단은 상기 제 2 I 및 Q 증폭기(25I, 25Q)에 대한 이득 교정 신호(49I, 49Q)를 발생시키고,

상기 제 2 I 및 Q 증폭기는 진폭 및 위상 평형을 이룬 I 및 Q 신호를 출력하는 것을 특징으로 하는 신호 평형 장치.
제 6 항에 있어서,

상기 신호 평형 장치(61)는 인터그레이터를 추가로 포함하고,

상기 인터그레이터는 상기 교차 상관 프로덕트(31)에 연결되고 출력(39)을 가지며,

상기 인터그레이터 출력은 하드 리미터(41)에 연결되고, 상기 하드 리미터는 출력(43)을 가지며,

상기 하드 리미터 출력(43)은 누산기(45)에 연결되고, 상기 누산기(45)는 출력(47)을 가지며,

상기 누산기는 이득(45) 제어를 위해 상기 제 1 I 및 Q 증폭기(25I, 25Q)에 연결되는 것을 특징으로 하는 신호 평형 장치.
제 7 항에 있어서,

상기 신호 평형 장치는 I 및 Q 저역 통과 필터(33I, 33Q)와 하드 리미터(43)를 추가로 포함하며,

상기 I 및 Q 저역 통과 필터(33I, 33Q) 각각은 상기 I 및 Q 크기 결정 수단과 상기 비교기 수단(37) 사이에 연결되고,

상기 하드 리미터(43)는 상기 이득 교정 신호(45)에 연결(29I, 29Q)되고 출력(47)을 가지며,

상기 하드 리미터 출력(47)은 시간 지연 장치(48)에 연결되고, 상기 시간 지연 장치는 출력(480)을 가지며,

상기 시간 지연 장치는 이득 제어를 위해 상기 제 1 I 및 Q 증폭기(25I, 25Q)에 연결되는 것을 특징으로 하는 신호 평형 장치.
신호가 I 및 Q 성분을 포함하는 직각 위상 편이 키잉(QPSK) 신호에 평형을이루는 방법으로서, 상기 방법은,

a) I 성분의 크기를 Q 성분의 크기와 비교하고,

b) I 및 Q 성분에 대한 교정 신호를 발생시키며,

c) 진폭 평형 신호를 생성하는 상기 교정 신호에 따라, I 및 Q 성분의 이득을 조절하고,

그리고 단계 a)-c)를 반복하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
제 9 항에 있어서, 상기 방법은,

d) 상기 진폭 평형 신호의 I 및 Q 신호 성분을 교차상관시키고,

e) 교차 상관 프로덕트를 도출하며,

f) 상기 교차 상관 프로덕트에 따라 I 및 Q 신호 성분 각각의 이득을 조절하고,

g) 진폭 및 위상 평형 신호를 생성하는 한 성분의 조절된 이득으로 다른 한 성분을 혼합(mix)하며,

상기 단계 d)-g)를 반복하는, 이상의 단계를 추가로 포함하는 것을 특징으로 하는 방법.
신호가 I 및 Q 성분을 포함하는 직각 위상 편이 키잉 신호에 평형을 이루는 방법으로서, 상기 방법은,

a) I 및 Q 신호 성분을 교차상관시키고,

b) 교차 상관 프로덕트를 도출하며,

c) 상기 교차 상관 프로덕트에 따라 I 및 Q 신호 성분 각각의 이득을 조절하고,

d) 위상 평형 신호를 생성하는 한 성분의 조절 이득으로 다른 한 성분을 혼합하며,

상기 단계 a)-d)를 반복하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
제 11 항에 있어서, 상기 방법은,

e) 상기 위상 평형 신호의 I 크기 성분을 Q 크기 성분과 비교하고,

f) I 및 Q 성분에 대한 교정 신호를 발생시키며,

g) 위상 및 진폭 평형 신호를 생성하는 상기 교정 신호에 따라, I 및 Q 성분으 이득을 조절하고,

상기 e)-g) 단계를 반복하는, 이상의 단계를 추가로 포함하는 것을 특징으로 하는 방법.