JPH09284351A - 復調システム - Google Patents

Abstract

(57)【要約】 【課題】 アナログ電圧の変換範囲が狭いと、選択性フ
ェージングによる波形歪みによって変換可能範囲外に至
ることにより正確な変換ができなくなってしまい、ま
た、入力アナログ電圧の範囲よりも極端に広い変換範囲
に設定すると、フラットなフェージング時のノイズ相加
及び量子誤差による信号劣化が生じる。 【解決手段】 それぞれが異なる入力信号変換可能電圧
範囲を有し、入力されるアナログ信号をデジタル信号に
変換する変換部１６ａ−１，１６ａ−２と、変換部１６
ａ−１から出力されたデジタル信号から、入力されたア
ナログ信号の電圧レベルが変換部１６ａ−２における入
力信号変換可能電圧範囲を越えているかどうかを判定す
る判定器１６ａ−３と、判定器１６ａ−３における判定
に基づいて変換部１６ａ−１から出力される信号あるい
は変換部１６ａ−２から出力される信号を選択して出力
する選択器１６ａ−４とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル無線通信
に使用される復調システムに関し、特に、判定帰還型等
化器を備えた復調システムに関する。

【０００２】

【従来の技術】デジタル高能率伝送の発展に伴い、変復
調方式の高度化、多値比が重要となっている。しかし、
デジタル無線通信においては、周波数選択性フェージン
グにより、伝播路において波形歪みを受けて符号誤り特
性が劣化する。変復調方式の多値数が増すにつれて波形
歪みの符号誤り特性への影響が大きくなるので、多値変
調方式の復調システムにおいては、波形歪みを除去して
符号誤り特性の劣化を防止する自動等化器が用いられ
る。

【０００３】このような自動等化器としてトランスバー
サルフィルタを用いた等化器が使用されているが、強力
な等化性能を有するものに判定帰還型等化器がある。

【０００４】図８は、判定帰還型等化器と組み合わされ
た従来の復調システムの一構成例を示すブロック図であ
る。

【０００５】本従来例は図８に示すように、変調された
アナログの受信信号をもとの信号を再現させる復調器２
１０と、復調器２１０において再現された信号を補正す
る等化器２２０とから構成されており、復調器２１０に
は、入力されたアナログ信号を増幅させる可変増幅器２
１１と、可変増幅器２１１において増幅されたアナログ
信号を分配する分配器２１２と、再生搬送波を生成する
再生搬送波発振器２１９と、再生搬送波発振器２１９か
ら出力された再生搬送波をπ／２だけシフトさせる９０
°位相器２１８と、分配器２１２において分配されたア
ナログ信号に再生搬送波発振器２１９において生成され
た再生搬送波を乗算する検波器２１３ａと、分配器２１
２において分配されたアナログ信号に９０°位相器２１
８から出力された再生搬送波を乗算する検波器２１３ｂ
と、検波器２１３ａから出力されたアナログ信号の一定
の周波数成分をカットする低域フィルタ２１４ａと、検
波器２１３ｂから出力されたアナログ信号の一定の周波
数成分をカットする低域フィルタ２１４ｂと、低域フィ
ルタ２１４ａを通過したアナログ信号を増幅させる可変
増幅器２１５ａと、低域フィルタ２１４ｂを通過したア
ナログ信号を増幅させる可変増幅器２１５ｂと、可変増
幅器２１５ａにおいて増幅されたアナログ信号をデジタ
ル信号に変換するＡ／Ｄ変換器２１６ａと、可変増幅器
２１５ｂにおいて増幅されたアナログ信号をデジタル信
号に変換するＡ／Ｄ変換器２１６ｂと、可変増幅器２１
５ａにおいて増幅されたアナログ信号のクロック成分を
抽出する非線形回路２１７ａと、可変増幅器２１５ｂに
おいて増幅されたアナログ信号のクロック成分を抽出す
る非線形回路２１７ｂと、非線形回路２１７ａ，２１７
ｂにおいて抽出されたクロック成分からＡ／Ｄ変換器２
１６ａ，２１６ｂにおけるサンプリングタイミングを生
成するクロック同期回路２１９ａとが設けられており
（ディジタルマイクロ波通信Ｐ１１３，１１４［（株）
企画センター桑原守二 監修］参照）、等化器２２０に
は、復調器２１０から出力されたデジタル信号を補正す
る等化部２２１ａ，２２１ｂと、トランスバーサルフィ
ルタの中央タップより時間的に前のタップについては等
化器入力を直接用いる代わりにトランスバーサルフィル
タ出力を判定して得たリファレンス信号が用いられ（電
子通信学会編「ディジタル信号処理の応用」（昭５６−
５−２ Ｐ１６３参照）、等化部２２１ａ，２２１ｂに
おいて補正された信号をタップ制御する判定帰還型等化
器２２２ａ，２２２ｂと、ＤＥＭ制御回路２２３とが設
けられている。

【０００６】以下に、上記のように構成された復調シス
テムの動作について説明する。

【０００７】まず、復調器２１０にアナログの受信信号
が入力されると、可変増幅器２１１において受信信号が
所定のレベルに増幅される。

【０００８】次に、分配器２１２において、可変増幅器
２１１にて増幅されたアナログ信号が分配され、検波器
２１３ａ，２１３ｂにそれぞれ入力される。

【０００９】検波器２１３ａにおいては、分配器２１２
にて分配されたアナログ信号に再生搬送波発振器２１９
にて生成された再生搬送波が乗算され、出力される。

【００１０】一方、検波器２１３ｂにおいては、分配器
２１２にて分配されたアナログ信号に再生搬送波発振器
２１９にて生成され、９０°位相器２１８にてπ／２だ
けシフトした再生搬送波が乗算されて出力される。

【００１１】次に、検波器２１３ａ，２１３ｂから出力
されたアナログ信号がそれぞれ、低域フィルタ２１４
ａ，２１４ｂにおいて一定の周波数成分がカットされ、
可変増幅器２１５ａ，２１５ｂに入力されて所定のレベ
ルに増幅される。

【００１２】次に、Ａ／Ｄ変換器２１６ａ，２１６ｂに
おいて、可変増幅器２１５ａ，２１５ｂにて増幅された
アナログ信号がデジタル信号に変換され、等化器２２０
に対して出力される。

【００１３】ここで、Ａ／Ｄ変換器２１６ａ，２１６ｂ
における信号変換のタイミングにおいては、非線形回路
２１７ａ，２１７ｂにおいて可変増幅器２１５ａ，２１
５ｂにて増幅されたアナログ信号からクロック成分が抽
出され、クロック同期回路２１９ａにおいてそのクロッ
ク成分からサンプリングタイミングが生成される。

【００１４】図９は、図８に示したＡ／Ｄ変換器２１６
ａ，２１６ｂの詳細を示す図であり、（ａ）は８ビット
出力の構成を示す図、（ｂ）はＡ／Ｄ変換表を示す図で
ある。

【００１５】図９に示すように、Ａ／Ｄ変換器２１６
ａ，２１６ｂにおいては、アナログ電圧範囲（Ｖ_RT〜Ｖ
_RB）間が２５６分割され、Ｖ_INから入力された電圧Ｖ_IN
についてサンプリングタイミング毎にデジタル変換が行
われ、デジタル変換が行われた信号が等化器２２０へ出
力されている。

【００１６】復調器２１０から出力された信号が等化器
２２０に入力されると、等化部２２１ａ，２２１ｂ及び
判定帰還等価器２２２ａ，２２２ｂにおいて入力された
デジタル信号が補正され、出力される。

【００１７】

【発明が解決しようとする課題】上述したような従来の
復調システムにおいては、Ａ／Ｄ変換器におけるアナロ
グ電圧の変換可能範囲が一定に決められている。

【００１８】ここで、アナログ電圧の変換可能範囲が狭
い場合、選択性フェージングの発生量が、判定帰還型等
化可能であっても、変換可能範囲外にまで至る波形歪み
により、正確な変換ができなくなってしまうこと、ま
た、逆に、入力されるアナログ電圧の範囲よりも極端に
広い変換可能範囲とすると、特にフラットなフェージン
グ（降雨等による）時のノイズ相加及び量子誤差による
信号劣化が生じてしまうことになる。

【００１９】このため、Ａ／Ｄ変換器におけるアナログ
電圧の変換可能範囲とデジタル信号に変換後のビット数
とを、定常時のノイズ、量子誤差及び選択性フェージン
グ時の入力範囲と判定帰還型等化器の等化能力とを考慮
して最適に設定しなければならないという問題点があ
る。

【００２０】また、ビット数の多いものを使用する場
合、非常に高価なもの、あるいはサンプリングタイミン
グスピードによっては製品化されていないものもある。

【００２１】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、定常時のノ
イズ、量子誤差及び選択性フェージング時の入力範囲と
判定帰還型等化器の等化能力とを考慮しなくても、入力
されるアナログ信号のデジタル信号への変換を信号劣化
を生じさせずに正確に行うことができる復調システムを
提供することを目的とする。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に本発明は、変調されたアナログ信号を復調させる復調
器と、該復調器において復調された信号を補正する等化
器とから構成され、前記復調器が、前記アナログ信号に
搬送波を乗算させる検波器と、該検波器から出力された
アナログ信号を増幅させるベースバンド増幅器と、該ベ
ースバンド増幅器において増幅されたアナログ信号をデ
ジタル信号に変換するＡ／Ｄ変換器とを有し、前記等化
器が、前記Ａ／Ｄ変換器において変換されたデジタル信
号をタップ制御により補正する判定帰還型等化器を有し
てなる復調システムにおいて、前記Ａ／Ｄ変換器は、そ
れぞれ異なる入力信号変換可能電圧範囲を具備し、入力
されるアナログ信号をデジタル信号に変換する第１及び
第２の変換部と、前記第１の変換部に入力されるアナロ
グ信号の電圧レベルが前記第２の変換部の入力信号変換
可能電圧範囲内であるかどうかを判定する判定器と、前
記判定器における判定結果により、前記第１の変換部に
入力されるアナログ信号の電圧レベルが前記第２の変換
部の入力信号変換可能電圧範囲内であった場合は前記第
２の変換部から出力されるデジタル信号を前記等化器に
出力し、前記第１の変換部に入力されるアナログ信号の
電圧レベルが前記第２の変換部の入力信号変換可能電圧
範囲外であった場合は前記第１の変換部から出力される
デジタル信号を前記等化器に出力する選択器とを有し、
前記第１の変換部の入力信号変換可能電圧範囲は、前記
第２の変換部の入力信号変換可能電圧範囲よりも広いこ
とを特徴とする。

【００２３】また、変調されたアナログ信号を復調させ
る復調器と、該復調器において復調された信号を補正す
る等化器とから構成され、前記復調器が、前記アナログ
信号に搬送波を乗算させる検波器と、該検波器から出力
されたアナログ信号を増幅させるベースバンド増幅器
と、該ベースバンド増幅器において増幅されたアナログ
信号をデジタル信号に変換するＡ／Ｄ変換器とを有し、
前記等化器が、前記Ａ／Ｄ変換器において変換されたデ
ジタル信号をタップ制御により補正する判定帰還型等化
器を有してなる復調システムにおいて、前記等化器は、
前記判定帰還型等化器における動作タップ係数の大きさ
に基づいて前記第１の変換部に入力されるアナログ信号
の電圧レベルが前記第２の変換部の入力信号変換可能電
圧範囲内であるかどうかを判断する制御回路を有し、前
記Ａ／Ｄ変換器は、それぞれ異なる入力信号変換可能電
圧範囲を具備し、入力されるアナログ信号をデジタル信
号に変換する第１及び第２の変換部と、前記制御回路に
おける判断結果により、前記第１の変換部に入力される
アナログ信号の電圧レベルが前記第２の変換部の入力信
号変換可能電圧範囲内であった場合は前記第２の変換部
から出力されるデジタル信号を前記等化器に出力し、前
記第１の変換部に入力されるアナログ信号の電圧レベル
が前記第２の変換部の入力信号変換可能電圧範囲外であ
った場合は前記第１の変換部から出力されるデジタル信
号を前記等化器に出力する選択器とを有し、前記第１の
変換部の入力信号変換可能電圧範囲は、前記第２の変換
部の入力信号変換可能電圧範囲よりも広いことを特徴と
する。

【００２４】また、前記第１の変換部の入力信号変換可
能電圧範囲は、前記第２の変換部の入力信号変換可能電
圧範囲の２倍であることを特徴とする。

【００２５】（作用）上記のように構成された本発明に
おいては、復調器内に設けられたＡ／Ｄ変換器において
アナログ信号がデジタル信号に変換される際、Ａ／Ｄ変
換器内に設けられ、それぞれが異なる入力信号変換可能
電圧範囲を有するの第１及び第２の変換部において変換
が行われる。同時に、判定器において、第１の変換部か
ら出力されるデジタル信号から、入力されたアナログ信
号の電圧レベルが第２の変換部の入力信号変換可能電圧
範囲内であるかどうかが判定され、選択器において、そ
の判定結果から、入力されたアナログ信号の電圧レベル
が第２の変換部の入力信号変換可能電圧範囲内である場
合は第２の変換部から出力されるデジタル信号が等化器
に出力され、入力されたアナログ信号の電圧レベルが第
２の変換部の入力信号変換可能電圧範囲外である場合は
第１の変換部から出力されるデジタル信号が等化器に出
力される。

【００２６】ここで、第１の変換部の入力信号変換可能
電圧範囲は、第２の変換部の入力信号変換可能電圧範囲
よりも広く設定されているので、定常時あるいはフラッ
トなフェージング時は、入力信号変換可能電圧範囲の狭
い第２の変換部から出力されるデジタル信号が等化器に
出力されることにより量子誤差が少なくなり、また、選
択性フェージング時には、入力信号変換可能電圧範囲の
広い第１の変換部から出力されるデジタル信号が等化器
に出力されることにより入力信号が入力信号変換可能電
圧範囲外になることによる波形歪みが生じることはな
い。

【００２７】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００２８】（第１の実施の形態）図１は、本発明の復
調システムの第１の実施の形態を示すブロック図であ
る。

【００２９】本形態は図１に示すように、変調されたア
ナログの受信信号をもとの信号を再現させる復調器１０
と、復調器１０において再現された信号を補正する等化
器２０とから構成されており、復調器１０には、入力さ
れたアナログ信号を増幅させる可変増幅器１１と、可変
増幅器１１において増幅されたアナログ信号を分配する
分配器１２と、再生搬送波を生成する再生搬送波発振器
１９と、再生搬送波発振器１９から出力された再生搬送
波をπ／２だけシフトさせる９０°位相器１８と、分配
器１２において分配されたアナログ信号に再生搬送波発
振器１９において生成された再生搬送波を乗算する検波
器１３ａと、分配器１２において分配されたアナログ信
号に９０°位相器１８から出力された再生搬送波を乗算
する検波器１３ｂと、検波器１３ａから出力されたアナ
ログ信号の一定の周波数成分をカットする低域フィルタ
１４ａと、検波器１３ｂから出力されたアナログ信号の
一定の周波数成分をカットする低域フィルタ１４ｂと、
低域フィルタ１４ａを通過したアナログ信号を増幅させ
るベースバンド増幅器である可変増幅器１５ａと、低域
フィルタ１４ｂを通過したアナログ信号を増幅させるベ
ースバンド増幅器である可変増幅器１５ｂと、可変増幅
器１５ａにおいて増幅されたアナログ信号をデジタル信
号に変換するＡ／Ｄ変換器１６ａと、可変増幅器１５ｂ
において増幅されたアナログ信号をデジタル信号に変換
するＡ／Ｄ変換器１６ｂと、可変増幅器１５ａにおいて
増幅されたアナログ信号のクロック成分を抽出する非線
形回路１７ａと、可変増幅器１５ｂにおいて増幅された
アナログ信号のクロック成分を抽出する非線形回路１７
ｂと、非線形回路１７ａ，１７ｂにおいて抽出されたク
ロック成分からＡ／Ｄ変換器１６ａ，１６ｂにおけるサ
ンプリングタイミングを生成するクロック同期回路１９
ａとが設けられており、等化器２０には、復調器１０か
ら出力されたデジタル信号を補正する等化部２１ａ，２
１ｂと、トランスバーサルフィルタの中央タップより時
間的に前のタップについては等化器入力を直接用いる代
わりにトランスバーサルフィルタ出力を判定して得たリ
ファレンス信号が用いられ、等化部２１ａ，２１ｂにお
いて補正された信号をタップ制御する判定帰還型等化器
２２ａ，２２ｂと、ＤＥＭ制御回路２３とが設けられて
いる。

【００３０】以下に、上記のように構成された復調シス
テムの動作について説明する。

【００３１】まず、復調器１０にアナログの受信信号が
入力されると、可変増幅器１１において受信信号が所定
のレベルに増幅される。

【００３２】次に、分配器１２において、可変増幅器１
１にて増幅されたアナログ信号が分配され、検波器１３
ａ，１３ｂにそれぞれ入力される。

【００３３】検波器１３ａにおいては、分配器１２にて
分配されたアナログ信号に再生搬送波発振器１９にて生
成された再生搬送波が乗算され、出力される。

【００３４】一方、検波器１３ｂにおいては、分配器１
２にて分配されたアナログ信号に再生搬送波発振器１９
にて生成され、９０°位相器１８にてπ／２だけシフト
した再生搬送波が乗算されて出力される。

【００３５】次に、検波器１３ａ，１３ｂから出力され
たアナログ信号がそれぞれ、低域フィルタ１４ａ，１４
ｂにおいて一定の周波数成分がカットされ、可変増幅器
１５ａ，１５ｂに入力されて所定のレベルに増幅され
る。

【００３６】次に、Ａ／Ｄ変換器１６ａ，１６ｂにおい
て、可変増幅器１５ａ，１５ｂにて増幅されたアナログ
信号がデジタル信号に変換され、等化器２０に対して出
力される。

【００３７】ここで、Ａ／Ｄ変換器１６ａ，１６ｂにお
ける信号変換のタイミングにおいては、非線形回路１７
ａ，１７ｂにおいて可変増幅器１５ａ，１５ｂにて増幅
されたアナログ信号からクロック成分が抽出され、クロ
ック同期回路１９ａにおいてそのクロック成分からサン
プリングタイミングが生成される。

【００３８】復調器１０から出力された信号が等化器２
０に入力されると、等化部２１ａ，２１ｂ及び判定帰還
等化器２２ａ，２２ｂにおいて入力されたデジタル信号
が補正され、出力される。

【００３９】以下に、本発明の特徴であるＡ／Ｄ変換部
１６ａ，１６ｂの構成及び動作について詳細に説明す
る。なお、以下の記載においては、Ａ／Ｄ変換部１６ａ
についてのみであるが、Ａ／Ｄ変換部１６ｂについても
同様である。

【００４０】図２は、図１に示したＡ／Ｄ変換器１６ａ
の詳細な構成を示す図である。

【００４１】Ａ／Ｄ変換部１６ａは図２に示すように、
それぞれが異なる入力信号変換可能電圧範囲を有し、入
力されるアナログ信号をデジタル信号に変換する第１の
変換部である変換部１６ａ−１及び第２の変換部である
１６ａ−２と、変換部１６ａ−１から出力されたデジタ
ル信号から、入力されたアナログ信号の電圧レベルが変
換部１６ａ−２における入力信号変換可能電圧範囲を越
えているかどうかを判定する判定器１６ａ−３と、判定
器１６ａ−３における判定に基づいて変換部１６ａ−１
から出力される信号あるいは変換部１６ａ−２から出力
される信号を選択して出力する選択器１６ａ−４とから
構成されている。

【００４２】ここで、変換部１６ａ−１，１６ａ−２に
おける入力信号変換可能電圧範囲においては、変換部１
６ａ−１における上限をＶ_RT、下限をＶ_RBとし、変換部
１６ａ−２における上限をＶ_RT’、下限をＶ_RB’とする
と、 Ｖ_RT’＝３／４×（Ｖ_RT−Ｖ_RB） Ｖ_RB’＝１／４×（Ｖ_RT−Ｖ_RB） と設定することにより、 Ｖ_RT’−Ｖ_RB’＝１／２×（Ｖ_RT−Ｖ_RB） となり、変換部１６ａ−１における入力信号変換可能電
圧範囲は、変換部１６ａ−２における入力信号変換可能
電圧範囲の２倍となっており、定常時あるいはフラット
なフェージング時において入力されるアナログ信号の電
圧レベルが変換部１６ａ−２における入力信号変換可能
電圧範囲内に入るように設定されている。

【００４３】以下に、上記のように構成されたＡ／Ｄ変
換部１６ａの動作について説明する。

【００４４】まず、可変増幅器１５ａからアナログ信号
が出力されると、出力されたアナログ信号は変換部１６
ａ−１，１６ａ−２に入力され、デジタル信号に変換さ
れて出力される。

【００４５】次に、判定器１６ａ−３において、変換部
１６ａ−１から出力されたデジタル信号から、入力され
たアナログ信号の電圧レベルが変換部１６ａ−２におけ
る入力信号変換可能電圧範囲を越えているかどうかが判
定され、判定結果が出力される。

【００４６】次に、選択器１６ａ−４において、判定器
１６ａ−３における判定結果に基づいて、変換部１６ａ
−１から出力される信号あるいは変換部１６ａ−２から
出力される信号が選択され、出力される。

【００４７】ここで、選択器１６ａ−４においては、判
定器１６ａ−３にて、変換部１６ａ−１に入力されたア
ナログ信号の電圧レベルが変換部１６ａ−２における入
力信号変換可能電圧範囲を越えていると判断された場合
は、変換部１６ａ−１から出力される信号が選択され、
判定器１６ａ−３にて、変換部１６ａ−１に入力された
アナログ信号の電圧レベルが変換部１６ａ−２における
入力信号変換可能電圧範囲内であると判断された場合
は、変換部１６ａ−２から出力される信号が選択され
る。

【００４８】本動作により、選択器１６ａ−４の出力デ
ータは、規定値内では変換部１６ａ−１の出力データと
比較すると１ビット分解能が増えたことになる。

【００４９】上述した動作によって、定常時あるいはフ
ラットなフェージング状態においては、変換部１６ａ−
２から出力される信号が等化器２０に出力されることに
より、量子誤差ノイズを受けないアナログ−デジタル変
換が可能であり、また、選択性フェージングにより、大
きな入力レベルを有するアナログ信号がＡ／Ｄ変換器１
６ａ，１６ｂに入力された場合は、変換部１６ａ−１か
ら出力される信号が等化器２０に出力されることによ
り、範囲外の波形歪みが生じることがなくなる。なお、
波形歪時においては、量子誤差の影響は、波形歪による
劣化と比較すると小さいので変換部１６ａ−２からの出
力でも十分に判定帰還型等化器の等化性能を発揮させる
ことができる。

【００５０】図３は、図２に示したＡ／Ｄ変換器１６ａ
内の出力コードを示す図である。

【００５１】図３に示すように、変換部１６ａ−１から
の出力はＶ_RT〜Ｖ_RBの範囲において、２５６分割（８ｂ
ｉｔ）されており、また、変換部１６ａ−２からの出力
は、Ｖ_RT’〜Ｖ_RB’の範囲において２５６分割（８ｂｉ
ｔ）されており、入力されるアナログ信号の電圧が
Ｖ_RT’を越える場合やＶ_RB’よりも小さな場合は、無入
力と同様の動作となるためＡＬＬ ”０ ”となる。

【００５２】定常時あるいはフラットなフェージング状
態時においては、波形歪がなく、Ａ／Ｄ変換器１６ａに
入力されるアナログ信号のレベルが変換部１６ａ−２に
おける入力信号変換可能電圧範囲内で動作するように設
定してあるため、変換部１６ａ−２からの出力がＡＬＬ
”０ ”となることはなく、従って、選択器１６ａ−４
において、変換部１６ａ−１のＭＳＢ（Ｄ７）と変換部
１６ａ−２の８ビットの計９ビットが選択されて出力さ
れる。

【００５３】一方、選択性フェージングが発生し、
Ｖ_RT’を越える電圧レベルを有するアナログ信号あるい
はＶ_RB’以下の電圧レベルを有するアナログ信号が入力
された場合は、判定器１６ａ−３において、変換部１６
ａ−１の出力から入力されたアナログ信号の電圧が変換
部１６ａ−２における入力信号変換可能電圧範囲外つま
りＡＬＬ０の出力状態であることが判定され、その結
果、選択器１６ａ−４において、変換部１６ａ−１の出
力が選択されて出力される。

【００５４】なお、次のサンプリングタイミング時にお
いて、入力されるアナログ信号の電圧レベルが変換部１
６ａ−２における入力信号変換可能電圧範囲内であれ
ば、判定器１６ａ−３及び選択器１６ａ−４によって変
換部１６ａ−２から出力される信号が選択されて出力さ
れる。

【００５５】図４は、図２に示したＡ／Ｄ変換器１６ａ
に入力される信号に対するアイパターンを示す図であ
り、（ａ）は定常時またはフラットなフェージング時を
示す図、（ｂ）は選択性フェージング時を示す図であ
る。

【００５６】図４に示すように、定常時あるいはフラッ
トなフェージング状態においては、波形歪がほとんど生
じないため、アイパターンが確認される。

【００５７】本アイパターンの範囲を変換部１６ａ−１
の入力信号変換可能電圧範囲内に収めるような構成をと
ると、その状態では選択性フェージングによって波形歪
が生じた場合、アイパターンは大きく歪み、収束点も見
えなくなる程大きくなる。

【００５８】その結果、判定帰還型等化器の等化能力以
前に、変換部１６ａ−１のダイナミックレンジを越えて
しまうことによる劣化が見えてしまう。

【００５９】そこで、上記の状態において変換部１６ａ
−１のダイナミックレンジを越えてしまう値が変換部１
６ａ−２において補われている。

【００６０】（第２の実施の形態）図５は、本発明の復
調システムの第２の実施の形態を示すブロック図であ
る。

【００６１】本形態は図５に示すように、図１に示した
復調システムに対して、等化器１２０内に判定帰還型等
化器１２２ａ，１２２ｂにおける動作タップ係数をモニ
ターし、そのモニター結果に基づいた制御信号を復調器
１１０内のＡ／Ｄ変換器１１６ａ，１１６ｂに対して出
力する制御回路１２４が設けられているものである。

【００６２】図６は、図５に示したＡ／Ｄ変換器１１６
ａの詳細な構成を示す図である。

【００６３】本形態におけるＡ／Ｄ変換器１１６ａは図
６に示すように、図２に示したものと比べて判定器が削
除されており、選択器１１６ａ−４において、等化器１
２０内に設けられた制御回路１２４からの制御信号に基
づいて、変換部１１６ａ−１から出力される信号あるい
は変換部１１６ａ−２から出力される信号が選択され、
出力される。

【００６４】図７は、図５に示した制御回路１２４にお
いてモニターされるタップ係数のモニター値と、選択性
フェージングのノッチ周波数及びノッチの深さを示す図
である。

【００６５】図７に示すように、ノッチ周波数により、
動作するタップの場所が異なり、また、深さにより係数
の大小が異なることから、タップ係数をモニターし、そ
の大きさに基づいて制御することで選択器１１６ａ−４
（図６参照）における信号の選択は可能である。

【００６６】判定帰還型等化器が動作している選択性フ
ェージングの発生している状態においては、変換部１１
６ａ−１から出力されるデジタル信号が出力されず、Ｖ
_RT’〜Ｖ_RB’の範囲でサンプリングしても変換部１１６
ａ−２から出力されるデジタル信号のみが出力される。

【００６７】なお、上述した第１及び第２の実施の形態
においては、８ビットのＡ／Ｄ変換器を使用している
が、変調方式及び判定帰還型等化器の能力に応じて８ビ
ット以下あるいは８ビット以上のものでも構成可能であ
る。

【００６８】以下に、本発明が、公開されている他の特
許と異なることを記載する。

【００６９】特開平４−１２２１５３号公報に記載され
ている４相ＰＳＫ復調器のＡＧＣ回路においては、ＡＧ
Ｃ制御精度を高めるために制御信号検出用のＡ／Ｄ変換
器精度を手信号より１ビット以上大きく選ぶように決め
たものであり、Ａ／Ｄ変換器内の変換部が各２個で合計
４個使用されている点においては本発明と類似している
が、本発明が、主信号の劣化を防ぎ、かつ、Ａ／Ｄ変換
器のビット数（分解能）をアップするために高価となる
ことを防ぎ、同ビット数のＡ／Ｄ変換器を使用する点で
異なっている。

【００７０】また、特開平１−３００７２９号公報に記
載されている交差偏波受信回路においても、Ａ／Ｄ変換
器内の変換部が４個使用されている点において本発明と
類似しているが、目的（交差偏波間の干渉を除去する）
及び構成（異偏波側信号をＡ／Ｄ変換する）が全く異な
っている。

【００７１】よって、上述した両特許から見ても、本発
明が類推できるものではない。

【００７２】

【発明の効果】本発明は、上述したように構成されてい
るので、以下に記載するような効果を奏する。

【００７３】請求項１に記載のものにおいては、Ａ／Ｄ
変換器内に、それぞれが異なる入力信号変換可能電圧範
囲を有し、入力されるアナログ信号をデジタル信号に変
換する第１及び第２の変換部と、第１の変換部から出力
されるデジタル信号から、入力されたアナログ信号の電
圧レベルが第２の変換部の入力信号変換可能電圧範囲内
であるかどうかを判定する判定器と、その判定結果か
ら、入力されたアナログ信号の電圧レベルが第２の変換
部の入力信号変換可能電圧範囲内である場合は第２の変
換部から出力されるデジタル信号を等化器に出力し、入
力されたアナログ信号の電圧レベルが第２の変換部の入
力信号変換可能電圧範囲外である場合は第１の変換部か
ら出力されるデジタル信号を等化器に出力する選択器と
を設け、第１の変換部の入力信号変換可能電圧範囲を第
２の変換部の入力信号変換可能電圧範囲よりも広く設定
したため、定常時あるいはフラットなフェージング時に
おいては、入力信号変換可能電圧範囲の狭い第２の変換
部から出力されるデジタル信号が等化器に出力されるこ
とにより量子誤差を少なくすることができ、また、選択
性フェージング時においては、入力信号変換可能電圧範
囲の広い第１の変換部から出力されるデジタル信号が等
化器に出力されることにより入力信号が入力信号変換可
能電圧範囲外になることによる波形歪みが生じることは
ない。

【００７４】これにより、定常時のノイズ、量子誤差及
び選択性フェージング時の入力範囲と判定帰還型等化器
の等化能力とを考慮しなくても、入力されるアナログ信
号のデジタル信号への変換を信号劣化を生じさせずに正
確に行うことができる。

【００７５】請求項２に記載のものにおいては、Ａ／Ｄ
変換器内に、それぞれが異なる入力信号変換可能電圧範
囲を有し、入力されるアナログ信号をデジタル信号に変
換する第１及び第２の変換部と、等化器内に設けられた
判定帰還型等化器における動作タップ係数に基づいた制
御により、入力されたアナログ信号の電圧レベルが第２
の変換部の入力信号変換可能電圧範囲内である場合は第
２の変換部から出力されるデジタル信号を等化器に出力
し、入力されたアナログ信号の電圧レベルが第２の変換
部の入力信号変換可能電圧範囲外である場合は第１の変
換部から出力されるデジタル信号を等化器に出力する選
択器とを設け、第１の変換部の入力信号変換可能電圧範
囲を第２の変換部の入力信号変換可能電圧範囲よりも広
く設定したため、請求項１に記載のものと同様の効果を
奏する。

【図面の簡単な説明】

【図１】本発明の復調システムの第１の実施の形態を示
すブロック図である。

【図２】図１に示したＡ／Ｄ変換器の詳細な構成を示す
図である。

【図３】図２に示したＡ／Ｄ変換器内の出力コードを示
す図である。

【図４】図２に示したＡ／Ｄ変換器に入力される信号に
対するアイパターンを示す図であり、（ａ）は定常時ま
たはフラットなフェージング時を示す図、（ｂ）は選択
性フェージング時を示す図である。

【図５】本発明の復調システムの第２の実施の形態を示
すブロック図である。

【図６】図５に示したＡ／Ｄ変換器の詳細な構成を示す
図である。

【図７】図５に示した制御回路においてモニターされる
タップ係数のモニター値と、選択性フェージングのノッ
チ周波数及びノッチの深さを示す図である。

【図８】判定帰還型等化器と組み合わされた従来の復調
システムの一構成例を示すブロック図である。

【図９】図８に示したＡ／Ｄ変換器の詳細を示す図であ
り、（ａ）は８ビット出力の構成を示す図、（ｂ）はＡ
／Ｄ変換表を示す図である。

【符号の説明】

１０，１１０ 復調器 １１，１５ａ，１５ｂ，１１１，１１５ａ，１１５ｂ
可変増幅器 １２，１１２ 分配器 １３ａ，１３ｂ，１１３ａ，１１３ｂ 検波器 １４ａ，１４ｂ，１１４ａ，１１４ｂ 低域フィルタ １６ａ，１６ｂ，１１６ａ，１１６ｂ Ａ／Ｄ変換器 １６ａ−１，１６ａ−２，１１６ａ−１，１１６ａ−２
変換部 １６ａ−３ 判定器 １６ａ−４，１１６ａ−４ 選択器 １７ａ，１７ｂ，１１７ａ，１１７ｂ 非線形回路 １８，１１８ ９０°位相器 １９，１１９ 再生搬送波発振器 １９ａ，１１９ａ クロック同期回路 ２０，１２０ 等化器 ２１ａ，２１ｂ，１２１ａ，１２１ｂ 等化部 ２２ａ，２２ｂ，１２２ａ，１２２ｂ 判定帰還型等
化器 ２３，１２３ ＤＥＭ制御回路 １２４ 制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 変調されたアナログ信号を復調させる復
   調器と、該復調器において復調された信号を補正する等
   化器とから構成され、 前記復調器が、 前記アナログ信号に搬送波を乗算させる検波器と、 該検波器から出力されたアナログ信号を増幅させるベー
   スバンド増幅器と、 該ベースバンド増幅器において増幅されたアナログ信号
   をデジタル信号に変換するＡ／Ｄ変換器とを有し、 前記等化器が、 前記Ａ／Ｄ変換器において変換されたデジタル信号をタ
   ップ制御により補正する判定帰還型等化器を有してなる
   復調システムにおいて、 前記Ａ／Ｄ変換器は、 それぞれ異なる入力信号変換可能電圧範囲を具備し、入
   力されるアナログ信号をデジタル信号に変換する第１及
   び第２の変換部と、 前記第１の変換部に入力されるアナログ信号の電圧レベ
   ルが前記第２の変換部の入力信号変換可能電圧範囲内で
   あるかどうかを判定する判定器と、 前記判定器における判定結果により、前記第１の変換部
   に入力されるアナログ信号の電圧レベルが前記第２の変
   換部の入力信号変換可能電圧範囲内であった場合は前記
   第２の変換部から出力されるデジタル信号を前記等化器
   に出力し、前記第１の変換部に入力されるアナログ信号
   の電圧レベルが前記第２の変換部の入力信号変換可能電
   圧範囲外であった場合は前記第１の変換部から出力され
   るデジタル信号を前記等化器に出力する選択器とを有
   し、 前記第１の変換部の入力信号変換可能電圧範囲は、前記
   第２の変換部の入力信号変換可能電圧範囲よりも広いこ
   とを特徴とする復調システム。
2. 【請求項２】 変調されたアナログ信号を復調させる復
   調器と、該復調器において復調された信号を補正する等
   化器とから構成され、 前記復調器が、 前記アナログ信号に搬送波を乗算させる検波器と、 該検波器から出力されたアナログ信号を増幅させるベー
   スバンド増幅器と、 該ベースバンド増幅器において増幅されたアナログ信号
   をデジタル信号に変換するＡ／Ｄ変換器とを有し、 前記等化器が、 前記Ａ／Ｄ変換器において変換されたデジタル信号をタ
   ップ制御により補正する判定帰還型等化器を有してなる
   復調システムにおいて、 前記等化器は、 前記判定帰還型等化器における動作タップ係数の大きさ
   に基づいて前記第１の変換部に入力されるアナログ信号
   の電圧レベルが前記第２の変換部の入力信号変換可能電
   圧範囲内であるかどうかを判断する制御回路を有し、 前記Ａ／Ｄ変換器は、 それぞれ異なる入力信号変換可能電圧範囲を具備し、入
   力されるアナログ信号をデジタル信号に変換する第１及
   び第２の変換部と、 前記制御回路における判断結果により、前記第１の変換
   部に入力されるアナログ信号の電圧レベルが前記第２の
   変換部の入力信号変換可能電圧範囲内であった場合は前
   記第２の変換部から出力されるデジタル信号を前記等化
   器に出力し、前記第１の変換部に入力されるアナログ信
   号の電圧レベルが前記第２の変換部の入力信号変換可能
   電圧範囲外であった場合は前記第１の変換部から出力さ
   れるデジタル信号を前記等化器に出力する選択器とを有
   し、 前記第１の変換部の入力信号変換可能電圧範囲は、前記
   第２の変換部の入力信号変換可能電圧範囲よりも広いこ
   とを特徴とする復調システム。
3. 【請求項３】 請求項１または請求項２に記載の復調シ
   ステムにおいて、 前記第１の変換部の入力信号変換可能電圧範囲は、前記
   第２の変換部の入力信号変換可能電圧範囲の２倍である
   ことを特徴とする復調システム。