JPH11308157A - 適応等化器用周波数偏差補償回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は適応等化器用周波数偏差補償回路に
おいて位相遷移が位相空間ダイヤグラムの０を通る変調
方式を採用した場合に補償性能が劣化するのを防止する
とともに、周波数偏差検出のために用いるトレーニング
信号と等化器が利用するトレーニング信号との共通化を
可能にすることを目的とする。 【解決手段】 シンボルレートの整数倍でサンプリング
するＡ／Ｄ変換回路１０とその出力を入力して複数系統
のシンボルレートの信号を出力するシリアル−パラレル
変換回路２０と信号を系統毎に処理してトレーニング信
号から周波数偏差を検出する複数の周波数偏差検出回路
３０〜３３と信号の電力をトレーニング信号の一定期間
について積算する複数の積算回路３４〜３７と積算され
た電力を互いに比較する比較回路４０とその出力信号に
従って複数の周波数偏差の１つを選択する選択回路５０
と選択した周波数偏差に従って信号を出力する発振回路
６０と周波数偏差を発振回路６０が出力する信号で補正
する乗算回路８０とを設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル無線受
信機の適応等化器の前段に配置される適応等化器用周波
数偏差補償回路に関する。適応等化器は、マルチパスフ
ェージングによる符号間干渉によって伝送特性が劣化す
るのを防止する。本発明の適応等化器用周波数偏差補償
回路は、適応等化器に入力される信号の周波数偏差を補
正し、送受信ローカル周波数の偏差を補償する。

【０００２】

【従来の技術】ディジタル無線通信においては、データ
伝送速度の高速化に伴い、マルチパスフェージングによ
る符号間干渉が生じて伝送特性が劣化する。これを補償
する技術の一つに等化器がある。しかし、送信機及び受
信機に内蔵されるローカル発振器の周波数偏差が大きく
なると、等化器の等化能力は劣化する。また、受信機内
部のＡ／Ｄ変換器等で信号をサンプリングする際に生じ
るサンプリングタイミングのオフセット（偏差）により
等化器の等化能力は劣化する。

【０００３】サンプリングタイミングのオフセットにつ
いては、適応等化器の内部処理により補正可能である。
このため、従来の適応等化器用周波数偏差補償回路にお
いては、サンプリングタイミングのオフセットは補償せ
ずに、周波数偏差だけを補償した信号を適応等化器に出
力する。従来の適応等化器用周波数偏差補償回路は、例
えば文献「H.Matsui "DelayedDecision Feedback Seque
nce Estimator For GMSK Burst Modem", MoMuC3,A.3.1,
2」に示されている。

【０００４】従来の適応等化器用周波数偏差補償回路
は、図１２のように構成されている。この適応等化器用
周波数偏差補償回路においては、入力される受信信号を
Ａ／Ｄ変換回路５０１でサンプリングしてディジタル信
号に変換する。変調方式がＧＭＳＫの場合には、受信信
号のシンボルレートと同一のレートでサンプリングす
る。つまり、１シンボルあたり一回のサンプリング及び
Ａ／Ｄ変換を実施する。また、変調方式がオフセットＱ
ＰＳＫの場合には、シンボルレートの２倍のレートでサ
ンプリングする。

【０００５】入力される受信信号は、図５に示すように
トレーニング信号３５０とデータ信号３５１とで構成さ
れている。また、トレーニング信号３５０として同じＮ
シンボルのランダム信号がＭ回繰り返し現れる。図１２
の適応等化器用周波数偏差補償回路においては、１つの
トレーニング信号３５０が現れている間に、周波数偏差
検出回路５０５は乗算器５０３が出力するディジタル信
号に基づき周波数偏差を検出する。

【０００６】トレーニング信号３５０にはＮシンボル周
期で同じ信号が繰り返し現れるので、周波数偏差検出回
路５０５はＮシンボルの間の受信信号の位相変化を検出
する。また、雑音の影響を取り除くために、複数シンボ
ルで検出した位相変化量を平均化する。そして、検出し
た位相変化量をＮで除算して、１シンボルあたりの位相
変化、すなわち周波数偏差を検出する。

【０００７】発振回路５０６は、周波数偏差検出回路５
０５が検出した届波数偏差を入力し、検出した周波数偏
差を補正するためにそれと逆向きに位相が回転する正弦
波を発振する。乗算器５０３は、Ａ／Ｄ変換回路５０１
が出力するディジタル信号と発振回路５０６が出力する
ディジタル信号とを乗算して、周波数偏差が補償された
ディジタル信号を生成する。

【０００８】従って、周波数偏差検出回路５０５が周波
数偏差を検出した後、発振回路５０６の出力によって周
波数偏差が補償されたディジタル信号が等化器５０４に
出力される。この種の適応等化器用周波数偏差補償回路
を用いるディジタル無線通信では、変調方式として例え
ばＧＭＳＫやオフセットＱＰＳＫが用いられる。これら
の変調方式を利用する場合には、図９に示すように、位
相遷移が空間位相ダイヤグラムの０を通らない。

【０００９】

【発明が解決しようとする課題】従来の適応等化器用周
波数偏差補償回路では、受信信号のサンプリングタイミ
ングの同期をとる前に、周波数偏差の検出と補償を行
う。その後、等化器で符号間干渉を等化する。変調方式
としてＧＭＳＫやオフセットＱＰＳＫを用いる場合に
は、受信信号の位相遷移が位相空間ダイヤグラムの０を
通らないので、どのサンプリングタイミングで周波数偏
差を検出してもある程度の受信電力が得られる。

【００１０】しかしながら、変調方式としてＢＰＳＫや
ＱＰＳＫを用いる場合には、図１０に示すように位相遷
移が位相空間ダイヤグラムの０を通る。その場合には、
受信信号の位相遷移が位相空間ダイヤグラムの０の付近
のタイミングでサンプリングを実施すると、小さな受信
電力しか得られない。従って、雑音の影響が強く、周波
数偏差の検出誤差が大きくなる。

【００１１】従って、従来の適応等化器用周波数偏差補
償回路を、変調方式としてＢＰＳＫやＱＰＳＫを採用す
る通信システムに適用すると、周波数偏差補償性能が劣
化するのは避けられない。また、従来の適応等化器用周
波数偏差補償回路はフィードバックループを形成してい
る。そのため、周波数偏差を検出するためのトレーニン
グ信号と等化器のトレーニング信号とを共通化すること
ができない。従って、トレーニング長が長くなるのは避
けられなかった。

【００１２】本発明は、適応等化器用周波数偏差補償回
路において、位相遷移が位相空間ダイヤグラムの０を通
る変調方式を採用した場合に補償性能が劣化するのを防
止するとともに、周波数偏差検出のために用いるトレー
ニング信号と等化器が利用するトレーニング信号との共
通化を可能にすることを目的とする。

【００１３】

【課題を解決するための手段】請求項１の適応等化器用
周波数偏差補償回路は、受信信号のマルチパスフェージ
ングによる波形歪みを補償する等化器の前に設置され、
所定数のシンボル毎に同じ信号が繰り返し現れるトレー
ニング信号を含むバーストフォーマットの受信信号を処
理して受信信号の周波数偏差を補償する適応等化器用周
波数偏差補償回路において、受信信号を直交検波して得
られるべ一スバンド信号を、シンボルレートの２以上の
整数倍のレートで周期的にサンプリングしてアナログー
ディジタル変換するＡ／Ｄ変換回路と、シンボルレート
の整数倍のレートで前記Ａ／Ｄ変換回路から出力される
ディジタル信号を入力してシリアル−パラレル変換を行
い、複数系統に分離されたシンボルレートのディジタル
信号を出力するシリアル−パラレル変換回路と、前記シ
リアル−パラレル変換回路が出力する複数系統のディジ
タル信号を系統毎に処理して前記ディジタル信号に含ま
れるトレーニング信号から、複数のサンプリングタイミ
ングの周波数偏差を検出する複数の周波数偏差検出回路
と、前記シリアル−パラレル変換回路が出力する複数系
統のディジタル信号を系統毎に処理して、前記ディジタ
ル信号の電力をトレーニング信号の一定期間について積
算する複数の積算回路と、前記複数の積算回路がそれぞ
れ出力する積算された電力を互いに比較して、比較の結
果を示す信号を出力する比較回路と、前記比較回路が出
力する信号に従って、前記複数の周波数偏差検出回路が
出力する複数の周波数偏差の１つを選択する選択回路
と、前記選択回路が選択した周波数偏差に従って、正弦
波状の信号を出力する発振回路と、等化器に入力される
信号の周波数偏差を、前記発振回路が出力する信号に応
じて補正する乗算回路とを設けたことを特徴とする。

【００１４】Ａ／Ｄ変換回路がシンボルレートの２以上
の整数倍のレートでべ一スバンド信号を周期的にサンプ
リングするので、べ一スバンド信号の各シンボルは互い
に異なる複数のタイミングでそれぞれサンプリングされ
る。Ａ／Ｄ変換回路が出力するディジタル信号は、シリ
アル−パラレル変換回路によって複数系統の並列信号に
分割される。つまり、互いにサンプリングのタイミング
が異なる複数系統のディジタル信号がシリアル−パラレ
ル変換回路から出力される。

【００１５】複数の周波数偏差検出回路は、シリアル−
パラレル変換回路が出力する各系統のディジタル信号の
トレーニング信号に基づいて周波数偏差を検出する。複
数の積算回路は、シリアル−パラレル変換回路が出力す
る複数系統のディジタル信号を系統毎に処理して、前記
ディジタル信号の電力をトレーニング信号の一定期間に
ついて積算する。

【００１６】比較回路は、複数の積算回路がそれぞれ出
力する積算された電力を互いに比較して、比較の結果を
示す信号を出力する。選択回路は、比較回路が出力する
信号に従って、前記複数の周波数偏差検出回路が出力す
る複数の周波数偏差の１つを選択する。発振回路は、選
択回路が選択した周波数偏差に従って、正弦波状の信号
を出力する。乗算回路は、等化器に入力される信号の周
波数偏差を、前記発振回路が出力する信号に応じて補正
する。

【００１７】本発明においては、互いに異なるタイミン
グでサンプリングされた複数の信号のそれぞれについて
周波数偏差を検出するので、複数の周波数偏差の中で最
も信頼度の高い周波数偏差を利用して周波数偏差を補正
できる。つまり、サンプリングタイミングのずれによっ
て大きな検出誤差が生じた周波数偏差の影響を排除する
ことができる。

【００１８】そのため、変調方式として、信号の位相遷
移が位相空間ダイヤグラムの０を通るＢＰＳＫやＱＰＳ
Ｋを利用する場合であっても、大きな誤差を生じること
なくサンプリングタイミングの同期をとる前に周波数偏
差を補正できる。また、本発明の適応等化器用周波数偏
差補償回路は、周波数偏差をトレーニング信号の周期性
から検出するので、制御系がオープンループとして構成
される。従って、周波数偏差検出のためのトレーニング
信号と適応等化器のためのトレーニング信号とを共通化
できる。この共通化によって、トレーニング信号の短縮
が可能になり、バースト利用効率の改善が可能になる。

【００１９】なお、本発明の適応等化器用周波数偏差補
償回路で補正できない残留周波数偏差は、小さな偏差な
ので適応等化器で吸収できる。請求項２は、請求項１記
載の適応等化器用周波数偏差補償回路において、前記Ａ
／Ｄ変換回路が出力するディジタル信号を遅延して前記
乗算回路に入力する遅延回路を設けたことを特徴とす
る。

【００２０】Ａ／Ｄ変換回路がディジタル信号の出力を
開始してから周波数偏差の補正に必要な信号が発振回路
から出力されるまでにはある程度の時間がかかる。遅延
回路は、Ａ／Ｄ変換回路が出力するディジタル信号を遅
延して前記乗算回路に入力するので、周波数偏差が補正
されていない無効な信号が乗算回路から出力されるのを
防止できる。

【００２１】請求項３の適応等化器用周波数偏差補償回
路は、受信信号のマルチパスフェージングによる波形歪
みを補償する等化器の前に設置され、所定数のシンボル
毎に同じ信号が繰り返し現れるトレーニング信号を含む
バーストフォーマットの受信信号を処理して受信信号の
周波数偏差を補償する適応等化器用周波数偏差補償回路
において、受信信号を直交検波して得られるべ一スバン
ド信号を、シンボルレートの２以上の整数倍のレートで
周期的にサンプリングしてアナログーディジタル変換す
るＡ／Ｄ変換回路と、シンボルレートの整数倍のレート
で前記Ａ／Ｄ変換回路から出力されるディジタル信号を
入力してシリアル−パラレル変換を行い、複数系統に分
離されたシンボルレートのディジタル信号を出力するシ
リアル−パラレル変換回路と、前記シリアル−パラレル
変換回路が出力する複数系統のディジタル信号を系統毎
に処理して前記ディジタル信号に含まれるトレーニング
信号から、複数のサンプリングタイミングの周波数偏差
を検出する複数の周波数偏差検出回路と、前記複数の周
波数偏差検出回路がそれぞれ検出した周波数偏差に対応
する正弦波状のディジタル信号を出力する複数の発振回
路と、前記シリアル−パラレル変換回路が出力する複数
系統のディジタル信号を系統毎に遅延したディジタル信
号を出力する複数の遅延回路と、前記複数の遅延回路が
出力する複数のディジタル信号の周波数偏差を、前記複
数の発振回路が出力するディジタル信号に応じてそれぞ
れ補正する複数の乗算回路と、前記複数の乗算回路がそ
れぞれ出力する周波数偏差の補正されたディジタル信号
とトレーニング信号との相関に基づき、インパルスレス
ポンスを求める複数の相関回路と、前記複数の相関回路
がそれぞれ出力するインパルスレスポンスとトレーニン
グ信号とに基づいて、シンボル毎のレプリカを求める複
数のレプリカ生成回路と、前記相関回路及びレプリカ生
成回路の処理に要する時間に応じて前記複数の乗算回路
が出力する信号をそれぞれ遅延する複数のレプリカ遅延
回路と、前記複数のレプリカ遅延回路が出力する信号
と、前記複数のレプリカ生成回路が生成するレプリカと
の差を推定誤差として求める複数の加算回路と、前記加
算回路が出力する推定誤差の絶対値の２乗をトレーニン
グ信号の現れる期間について積算する複数の積算回路
と、前記複数の積算回路がトレーニング信号の終了時に
それぞれ出力する推定誤差を互いに比較してその結果を
示す信号を出力する比較回路と、前記複数の乗算回路が
出力する周波数偏差の補正された複数のディジタル信号
の１つを前記比較回路が出力する信号に応じて選択的に
出力する選択回路とを設けたことを特徴とする。Ａ／Ｄ
変換回路がシンボルレートの２以上の整数倍のレートで
べ一スバンド信号を周期的にサンプリングするので、べ
一スバンド信号の各シンボルは互いに異なる複数のタイ
ミングでそれぞれサンプリングされる。

【００２２】Ａ／Ｄ変換回路が出力するディジタル信号
は、シリアル−パラレル変換回路によって複数系統の並
列信号に分割される。つまり、互いにサンプリングのタ
イミングが異なる複数系統のディジタル信号がシリアル
−パラレル変換回路から出力される。複数の周波数偏差
検出回路は、シリアル−パラレル変換回路が出力する各
系統のディジタル信号のトレーニング信号に基づいて周
波数偏差を検出する。複数の発振回路は、前記複数の周
波数偏差検出回路がそれぞれ検出した周波数偏差に対応
する正弦波状のディジタル信号を出力する。

【００２３】複数の遅延回路は、前記シリアル−パラレ
ル変換回路が出力する複数系統のディジタル信号を系統
毎に遅延したディジタル信号を出力する。複数の乗算回
路は、前記複数の遅延回路が出力する複数のディジタル
信号の周波数偏差を前記複数の発振回路が出力するディ
ジタル信号に応じてそれぞれ補正する。従って、複数の
乗算回路の出力には、周波数偏差が補正されたサンプリ
ングタイミング毎の複数の信号が得られる。

【００２４】複数の相関回路は、前記複数の乗算回路が
それぞれ出力する周波数偏差の補正されたディジタル信
号とトレーニング信号との相関に基づき、インパルスレ
スポンスを求める。複数のレプリカ生成回路は、前記複
数の相関回路がそれぞれ出力するインパルスレスポンス
とトレーニング信号とに基づいて、シンボル毎のレプリ
カを求める。

【００２５】複数のレプリカ遅延回路は、前記相関回路
及びレプリカ生成回路の処理に要する時間に応じて前記
複数の乗算回路が出力する信号をそれぞれ遅延する。複
数の加算回路は、前記複数のレプリカ遅延回路が出力す
る信号と、前記複数のレプリカ生成回路が生成するレプ
リカとの差を推定誤差として求める。

【００２６】複数の積算回路は、前記加算回路が出力す
る推定誤差の絶対値の２乗をトレーニング信号の現れる
期間について積算する。比較回路は、前記複数の積算回
路がトレーニング信号の終了時にそれぞれ出力する推定
誤差を互いに比較してその結果を示す信号を出力する。
選択回路は、前記複数の乗算回路が出力する周波数偏差
の補正された複数のディジタル信号の１つを前記比較回
路が出力する信号に応じて選択的に出力する。

【００２７】本発明においては、互いに異なるタイミン
グでサンプリングされた複数の信号のそれぞれについて
周波数偏差を検出するので、複数の周波数偏差の中で最
も信頼度の高い周波数偏差を利用して周波数偏差を補正
できる。つまり、サンプリングタイミングのずれによっ
て大きな検出誤差が生じた周波数偏差の影響を排除する
ことができる。

【００２８】そのため、変調方式として、信号の位相遷
移が位相空間ダイヤグラムの０を通るＢＰＳＫやＱＰＳ
Ｋを利用する場合であっても、大きな誤差を生じること
なくサンプリングタイミングの同期をとる前に周波数偏
差を補正できる。また、本発明の適応等化器用周波数偏
差補償回路は、周波数偏差をトレーニング信号の周期性
から検出するので、制御系がオープンループとして構成
される。従って、周波数偏差検出のためのトレーニング
信号と適応等化器のためのトレーニング信号とを共通化
できる。この共通化によって、トレーニング信号の短縮
が可能になり、バースト利用効率の改善が可能になる。

【００２９】なお、本発明の適応等化器用周波数偏差補
償回路で補正できない残留周波数偏差は、小さな偏差な
ので適応等化器で吸収できる。請求項４は、請求項３記
載の適応等化器用周波数偏差補償回路において、前記複
数の乗算回路がそれぞれ出力する周波数偏差の補正され
たディジタル信号を前記比較回路が結果を出力するまで
遅延して前記選択回路に入力する複数のタイミング遅延
回路を設けたことを特徴とする。

【００３０】前記複数の乗算回路の出力に周波数偏差の
補正された複数のディジタル信号が現れてから、前記比
較回路が比較の結果を出力するまでにはある程度の時間
がかかる。タイミング遅延回路を設けて前記選択回路に
入力されるディジタル信号を遅延することにより、推定
誤差の大きい信号が等化器に入力されるのを防止でき
る。

【００３１】

【発明の実施の形態】（第１の実施の形態）この形態の
適応等化器用周波数偏差補償回路を図１〜図４及び図１
１に示す。この形態は請求項１及び請求項２に対応す
る。図１は第１の実施の形態の適応等化器用周波数偏差
補償回路の構成を示すブロック図である。図２は周波数
偏差検出回路の構成を示すブロック図である。図３は積
算回路の構成を示すブロック図である。図４は並列ディ
ジタル信号の生成動作を示すタイムチャートである。図
１１は乗算回路８０のブロック図である。

【００３２】この形態では、請求項１のＡ／Ｄ変換回
路，シリアル−パラレル変換回路，複数の周波数偏差検
出回路，複数の積算回路，比較回路，選択回路，発振回
路及び乗算回路は、それぞれＡ／Ｄ変換回路１０，シリ
アル−パラレル変換回路２０，周波数偏差検出回路３０
〜３３，積算回路３４〜３７，比較回路４０，選択回路
５０，発振回路６０及び乗算回路８０に対応する。ま
た、請求項２の遅延回路は遅延回路７０に対応する。

【００３３】図１に示す適応等化器用周波数偏差補償回
路は、図５に示すような形式のバースト信号を受信する
受信装置に内蔵される。受信装置の内部の図示しない直
交検波器が出力するアナログベースバンド信号６００が
この適応等化器用周波数偏差補償回路に入力される。こ
の適応等化器用周波数偏差補償回路によって生成される
補正されたディジタル信号６６４が適応等化器９０に印
加される。適応等化器９０は、マルチパスフェージング
によって生じる受信信号の波形歪みを補償する。

【００３４】図１に示すように、この適応等化器用周波
数偏差補償回路は、Ａ／Ｄ変換回路１０，タイミング発
生回路１５，シリアル−パラレル変換回路２０，周波数
偏差検出回路３０〜３３，積算回路３４〜３７，比較回
路４０，選択回路５０，発振回路６０，遅延回路７０及
び乗算回路８０を備えている。Ａ／Ｄ変換回路１０は２
つのＡ／Ｄ変換器１１，１２を備え、シリアル−パラレ
ル変換回路２０は２つの直列／並列変換器２１，２２を
備えている。乗算回路８０は、図１１に示すように４つ
の乗算器８１〜８４と２つの加算器８５，８６を備えて
いる。

【００３５】直交検波により生成されるアナログベース
バンド信号６００は、図９，図１０に示すＩ軸方向の信
号を示す同相成分６０１と、Ｑ軸方向の信号を示す直交
成分６０２とで構成されている。アナログベースバンド
信号６００の同相成分６０１及び直交成分６０２は、そ
れぞれ図１のＡ／Ｄ変換器１１及び１２によってサンプ
リングされ、Ａ／Ｄ変換されてディジタル信号６１１，
６１２になる。

【００３６】タイミング発生回路１５は、ディジタル信
号６１１，６１２に基づいて受信された信号のシンボル
周期Ｔｓを識別し、検出したシンボル周期Ｔｓに応じた
タイミング信号を生成する。このタイミング信号は、Ａ
／Ｄ変換器１１，１２及び直列／並列変換器２１，２２
に印加される。Ａ／Ｄ変換器１１及び１２は、タイミン
グ発生回路１５からのタイミング信号に同期して、信号
のサンプリング及びＡ／Ｄ変換を実施する。この例で
は、Ａ／Ｄ変換器１１，１２のサンプリング周期は、図
４に示すようにシンボル周期Ｔｓの（１／４）になって
いる。

【００３７】つまり、Ａ／Ｄ変換器１１，１２はアナロ
グベースバンド信号６００のシンボルレート（シンボル
／秒）の４倍のレートでサンプリングを実施する。従っ
て、Ａ／Ｄ変換器１１，１２の出力には、図４に示すよ
うに互いにサンプリングタイミングの異なる４種類の信
号が、シンボルレートの４倍のレートの時系列ディジタ
ル信号として現れる。

【００３８】Ａ／Ｄ変換器１１，１２が出力するディジ
タル信号６１１，６１２は、直列／並列変換器２１，２
２と遅延回路７０に入力される。直列／並列変換器２
１，２２へのディジタル信号６１１，６１２の入力はバ
ーストのトレーニング信号３５０が現れる期間のみ行わ
れ、遅延回路７０への入力はバーストの全期間にわたり
行われる。

【００３９】直列／並列変換器２１及び２２は、タイミ
ング発生回路１５からのタイミング信号に同期して、デ
ィジタル信号６１１及び６１２の直列／並列変換を実施
し、並列ディジタル信号６２１〜６２４及び６３１〜６
３４を出力する。並列ディジタル信号６２１〜６２４
は、図４に示すように互いに異なるタイミング（各シン
ボルに対して異なる位相）でサンプリングされた４種類
の信号成分である。並列ディジタル信号６２１〜６２４
は、シンボルレートと同一のレートで出力される。

【００４０】各サンプリングタイミング毎に、並列ディ
ジタル信号６２１及び６３１は周波数偏差検出回路３０
並びに積算回路３４に入力され、並列ディジタル信号６
２２及び６３２は周波数偏差検出回路３１並びに積算回
路３５に入力され、並列ディジタル信号６２３及び６３
３は周波数偏差検出回路３２並びに積算回路３６に入力
され、並列ディジタル信号６２４及び６３４は周波数偏
差検出回路３３並びに積算回路３７に入力される。

【００４１】つまり、周波数偏差検出回路３０〜３３に
は互いに異なるタイミングでサンプリングされた信号の
同相成分と直交成分とが入力される。積算回路３４〜３
７にも互いに異なるタイミングでサンプリングされた信
号の同相成分と直交成分とが入力される。

【００４２】周波数偏差検出回路３０〜３３は、入力さ
れる信号に基づいてその信号の周波数偏差を検出する。
トレーニング信号３５０にはＮシンボル毎に同じ信号が
繰り返し現れるので、Ｎシンボルの時間差で現れた２つ
の信号を演算してそれらの間の位相の変化量を検出す
る。また、雑音の影響を取り除くために互いに異なるタ
イミングで検出された位相の変化量を複数用いてそれら
を平均化する。更に、平均化された位相の変化量をＮで
除算して１シンボルあたりの位相変化、すなわち周波数
偏差を検出する。

【００４３】周波数偏差検出回路３０〜３３が出力する
４つの周波数偏差信号６５１〜６５４は、選択回路５０
に入力される。積算回路３４〜３７は、入力される信号
の絶対値の二乗、すなわち電力の瞬時値を求めて、その
結果をトレーニング信号３５０が現れる期間の全体に渡
って積算する。トレーニング信号３５０が終了したとき
に、積算回路３４〜３７は積算信号６４１を比較回路４
０に出力する。

【００４４】比較回路４０は、それぞれサンプリングタ
イミングの異なる４種類の積算信号６４１〜６４４を互
いに比較して、その中で最大の信号を識別する。その結
果を比較回路４０は選択制御信号６６０として出力す
る。選択制御信号６６０は０，１，２及び３の何れかの
値を示す。選択回路５０は、４種類のサンプリングタイ
ミングでそれぞれ検出された周波数偏差信号６５１〜６
５４の１つを選択制御信号６６０に従って選択する。選
択された周波数偏差信号６６１が選択回路５０から出力
される。

【００４５】積算信号６４１〜６４４の中で積算信号６
４１が最大であれば、選択回路５０は周波数偏差信号６
５１を選択する。また、積算信号６４１〜６４４の中で
積算信号６４２が最大であれば、選択回路５０は周波数
偏差信号６５２を選択する。積算信号６４１〜６４４の
中で積算信号６４３が最大であれば、選択回路５０は周
波数偏差信号６５３を選択する。積算信号６４１〜６４
４の中で積算信号６４４が最大であれば、選択回路５０
は周波数偏差信号６５４を選択する。

【００４６】選択された周波数偏差信号６６１の周波数
偏差は同じバーストが現れている間は固定される。この
選択された周波数偏差信号６６１が発振回路６０に印加
される。発振回路６０は、検出された周波数偏差を補正
する方向に位相が回転するディジタル正弦波信号６６２
を発振する。このディジタル正弦波信号６６２が乗算回
路８０に印加される。Ａ／Ｄ変換器１１，１２から出力
されるディジタル信号６１１，６１２は、発振回路６０
からディジタル正弦波信号６６２が出力されるまでの時
間だけ、遅延回路７０で遅延されて乗算回路８０に印加
される。

【００４７】乗算回路８０は、ディジタル正弦波信号６
６２と遅延されたディジタル信号６６３とを乗算して、
周波数偏差を補正する。乗算回路８０によって周波数偏
差が補正されたディジタル信号６６４が適応等化器９０
に入力される。選択回路５０で選択された１つの周波数
偏差に対応する位相（時間Ｔの位相差）をΔθで表す場
合、発振回路６０が出力するディジタル正弦波信号６６
２の時刻ｎＴにおける同相成分ｖｉ(ｎＴ)及び直交成分
ｖｑ(ｎＴ)は、それぞれ次式で表される。

【００４８】ｖｉ(ｎＴ)＝cos(ｎΔＴ) ｖｑ(ｎＴ)＝−sin(ｎΔＴ) また、遅延されたディジタル信号６６３の時刻ｎＴにお
ける同相成分Ｒｉ(ｎＴ)及び直交成分Ｒｑ(ｎＴ)は、そ
れぞれ次式で表される。 Ｒｉ(ｎＴ)＝cos(φ(ｎＴ)) Ｒｑ(ｎＴ)＝sin(φ(ｎＴ)) 乗算回路８０から出力される補正されたディジタル信号
６６４の時刻ｎＴにおける同相成分ｘ(ｎＴ)及び直交成
分ｙ(ｎＴ)は、それぞれ次式で表される。

【００４９】ｘ(ｎＴ)＝cos(ｎΔＴ)・cos(φ(ｎＴ))＋s
in(ｎΔＴ)・sin(φ(ｎＴ)) ｙ(ｎＴ)＝cos(ｎΔＴ)・sin(φ(ｎＴ))−sin(ｎΔＴ)・c
os(φ(ｎＴ)) 発振回路６０が出力するディジタル正弦波信号６６２の
周波数は１つのバーストの間は一定の周波数に固定され
るため、補正されたディジタル信号６６４には多少の残
留周波数偏差が現れる。この残留周波数偏差は、適応等
化器９０の内部処理によって吸収される。

【００５０】周波数偏差検出回路３０の構成を図２に示
す。他の周波数偏差検出回路３１〜３３も図２と同一の
構成になっている。図２を参照すると、この周波数偏差
検出回路３０は、遅延回路３１１，３１２，演算回路３
２８，平均化回路３３１，３３２，Arctan回路３４０及
び１／Ｎ回路３４１で構成されている。

【００５１】遅延回路３１１及び３１２は、入力される
同相成分の信号６２１及び直交成分の信号６２２をシン
ボル周期ＴｓのＮ倍の期間だけ遅延する。演算回路３２
８は、３つの乗算器３２１，３２２，３２５と、３つの
加算器３２３，３２４，３２６とで構成されている。演
算回路３２８は、入力される信号３２１，６３１と遅延
回路３１１でＮシンボル周期だけ遅延された信号との位
相差を同相成分と直交成分のそれぞれについて求める。
求められた位相差が平均化回路３３１，３３２に入力さ
れる。

【００５２】雑音の影響を取り除くために、平均化回路
３３１は、演算回路３２８が出力する同相成分の位相差
を複数シンボルについて平均化する。同様に平均化回路
３３２は、演算回路３２８が出力する直交成分の位相差
を複数シンボルについて平均化する。Arctan回路３４０
は、平均化回路３３１が出力する同相成分の位相差と平
均化回路３３２が出力する直交成分の位相差との比率の
逆正接を演算して、位相変化に対応する角度を求める。

【００５３】１／Ｎ回路３４１は、Arctan回路３４０が
出力する信号の値をＮで除算して、１シンボルあたりの
位相変化量を周波数偏差信号６５１として出力する。積
算回路３４の構成を図３に示す。他の積算回路３５〜３
７も図３と同一の構成になっている。図３に示すよう
に、積算回路３４は絶対値回路４１１，４１２，二乗回
路４１３，４１４，加算回路４１５，４１６及び遅延回
路４１７を備えている。

【００５４】絶対値回路４１１は、入力される同相成分
の信号６２１の絶対値を求める。二乗回路４１３は、絶
対値回路４１１が出力する絶対値信号の二乗を計算す
る。絶対値回路４１２は、入力される直交成分の信号６
２２の絶対値を求める。二乗回路４１４は、絶対値回路
４１２が出力する絶対値信号の二乗を計算する。加算回
路４１５は、二乗回路４１３が出力する同相成分の二乗
信号と二乗回路４１４が出力する直交成分の二乗信号と
の和を出力する。

【００５５】加算回路４１６は、加算回路４１５の出力
と遅延回路４１７の出力との和を計算して出力する。遅
延回路４１７は、加算回路４１６の出力する信号を入力
して、それを１シンボル周期Ｔｓの期間だけ遅延した信
号を出力する。従って、加算回路４１５が出力する信号
は、加算回路４１６及び遅延回路４１７によって積算さ
れる。加算回路４１６から積算信号６４１が出力され
る。

【００５６】（第２の実施の形態）この形態の適応等化
器用周波数偏差補償回路を図６〜図８に示す。この形態
は請求項３及び請求項４に対応する。図６は、第２の実
施の形態の適応等化器用周波数偏差補償回路の構成を示
すブロック図である。図７は、誤差検出ユニットの構成
を示すブロック図である。図８は、レプリカ生成回路の
構成を示すブロック図である。図６〜図８において、第
１の実施の形態と同一の構成要素は同一の符号で示され
ている。

【００５７】この形態では、請求項３のＡ／Ｄ変換回
路，シリアル−パラレル変換回路，周波数偏差検出回
路，発振回路，遅延回路，乗算回路，相関回路，レプリ
カ生成回路，レプリカ遅延回路，加算回路，積算回路，
比較回路，選択回路は、それぞれＡ／Ｄ変換回路１０，
シリアル−パラレル変換回路２０，周波数偏差検出回路
３０，発振回路６０，遅延回路７０，乗算回路８０，相
関回路１２０，レプリカ生成回路１３０，レプリカ遅延
回路.１６０，加算回路１４０，積算回路１５０，比較
回路４０Ｂ及び選択回路５０Ｂに対応する。

【００５８】また、請求項４のタイミング遅延回路はタ
イミング遅延回路１７０〜１７３に対応する。図６に示
すように、この形態の適応等化器用周波数偏差補償回路
は、Ａ／Ｄ変換回路１０，タイミング発生回路１５，シ
リアル−パラレル変換回路２０，誤差検出ユニット１０
１〜１０４，タイミング遅延回路１７０〜１７３，比較
回路４０Ｂ及び選択回路５０Ｂで構成されている。選択
回路５０Ｂの出力するディジタル信号６９８が適応等化
器９０に入力される。

【００５９】第１の実施の形態と同様に、この適応等化
器用周波数偏差補償回路を備える受信装置は、図５に示
す構成のバースト信号を受信する。そして、受信した信
号を図示しない直交検波器により検波して得られるアナ
ログベースバンド信号６００が図６の適応等化器用周波
数偏差補償回路に入力される。アナログベースバンド信
号６００はＡ／Ｄ変換回路１０によってシンボルレート
の４倍のレートでサンプリングされディジタル信号６１
１，６１２に変換される。また、シリアル−パラレル変
換回路２０の出力には並列ディジタル信号６２１〜６２
４，６３１〜６３４が現れる。

【００６０】並列ディジタル信号６２１〜６２４は同相
成分であり、並列ディジタル信号６３１〜６３４は直交
成分である。各サンプリングタイミング毎に並列ディジ
タル信号６２１〜６２４，６３１〜６３４が誤差検出ユ
ニット１０１〜１０４に入力される。誤差検出ユニット
１０１は、図７に示すように構成されている。他の誤差
検出ユニット１０２〜１０４も図７と同一の構成になっ
ている。

【００６１】図７に示すように、誤差検出ユニット１０
１は、周波数偏差検出回路３０，遅延回路７０，発振回
路６０，乗算回路８０，相関回路１２０，レプリカ生成
回路１３０，レプリカ遅延回路.１６０，加算回路１４
０及び積算回路１５０で構成されている。図７に示す周
波数偏差検出回路３０には、バースト信号にトレーニン
グ信号３５０が現れている期間に限り並列ディジタル信
号６２１，６３１が入力される。また、遅延回路７０に
バースト信号が現れる全期間に渡って並列ディジタル信
号６２１，６３１が入力される。

【００６２】周波数偏差検出回路３０は、入力される信
号に基づいてその信号の周波数偏差を検出する。トレー
ニング信号３５０にはＮシンボル毎に同じ信号が繰り返
し現れるので、Ｎシンボルの時間差で現れた２つの信号
を演算してそれらの間の位相の変化量を検出する。ま
た、雑音の影響を取り除くために互いに異なるタイミン
グで検出された位相の変化量を複数用いてそれらを平均
化する。更に、平均化された位相の変化量をＮで除算し
て１シンボルあたりの位相変化、すなわち周波数偏差を
検出する。

【００６３】周波数偏差検出回路３０は、トレーニング
信号３５０が終了したときに周波数偏差信号７０１を出
力する。この周波数偏差信号７０１は１つのバースト信
号が現れている間は固定される。この周波数偏差信号７
０１は発振回路６０に入力される。発振回路６０は、周
波数偏差検出回路３０が出力する周波数偏差信号７０１
に応じて定まるたディジタル正弦波信号７０２を出力す
る。ディジタル正弦波信号７０２は、正弦波状に数値が
変化するディジタル信号であり、この信号の位相は周波
数偏差信号７０１に対応する偏差を補正するように、検
出された信号の位相と逆向きに回転する。

【００６４】遅延回路７０は、並列ディジタル信号６２
１，６３１を所定時間遅延して、発振回路６０がディジ
タル正弦波信号７０２を出力するのと同時に遅延された
ディジタル信号７０３を出力する。乗算回路８０は、遅
延されたディジタル信号７０３と発振回路６０が出力す
るディジタル正弦波信号７０２との複素乗算を実施して
周波数偏差を補正する（図１１参照）。補正されたディ
ジタル信号７０４が乗算回路８０から出力される。

【００６５】乗算回路８０から出力される補正されたデ
ィジタル信号７０４は、相関回路１２０と、レプリカ遅
延回路１６０と、図６に示すタイミング遅延回路１７０
に入力される。相関回路１２０及びレプリカ遅延回路１
６０については、補正されたディジタル信号７０４はバ
ースト信号にトレーニング信号３５０が現れている期間
に限り入力される。タイミング遅延回路１７０について
は、バースト信号の全期間に渡って補正されたディジタ
ル信号７０４が入力される。

【００６６】相関回路１２０は、補正されたディジタル
信号７０４と内部で生成されるトレーニング信号（３５
０と同じ）との相関に基づいてインパルスレスポンスを
求める。この例では、同一の入力信号について７つのイ
ンパルスレスポンス信号７１１〜７１７が相関回路１２
０で生成される。レプリカ生成回路１３０は、相関回路
１２０から出力されるインパルスレスポンス信号７１１
〜７１７と内部で生成されるトレーニング信号３５０Ｂ
とに基づいてトレーニング信号３５０の複製を各シンボ
ル毎に生成する。この複製をレプリカ信号７２１として
出力する。

【００６７】レプリカ遅延回路１６０は、補正されたデ
ィジタル信号７０４を所定時間遅延して、レプリカ信号
７２１が現れるタイミングと同時にレプリカ遅延信号７
２２を出力する。つまり、相関回路１２０及びレプリカ
生成回路１３０の処理に要する時間だけレプリカ遅延回
路１６０は信号を遅延する。加算回路１４０は、シンボ
ル毎にレプリカ遅延信号７２２とレプリカ信号７２１と
の差分を求め、この差分を推定誤差信号７２３として出
力する。

【００６８】積算回路１５０は図３と同様に構成されて
いる。積算回路１５０は、加算回路１４０から入力され
る推定誤差信号７２３の自乗和を求め、その結果をトレ
ーニング信号３５０が現れる期間に渡って積算する。ト
レーニング信号３５０が終了した時に、積算の結果が推
定誤差積算信号６７１として積算回路１５０から出力さ
れる。

【００６９】図６に示すように、４つの誤差検出ユニッ
ト１０１〜１０４は、それぞれ推定誤差積算信号６７１
〜６７４を出力する。４つの推定誤差積算信号６７１〜
６７４は、互いに異なるサンプリングタイミングで検出
される推定誤差である。比較回路４０Ｂは、トレーニン
グ信号３５０が終了したときに、４つの推定誤差積算信
号６７１〜６７４を互いに比較して、推定誤差の自乗和
が最小になるサンプリングタイミングを識別する。その
識別結果が選択制御信号６９７として出力される。

【００７０】選択制御信号６９７の値は、０，１，２，
３のいずれかになる。また、選択制御信号６９７の値
は、１つのバースト信号が現れている間は固定される。
タイミング遅延回路１７０〜１７３は、選択制御信号６
９７の値が決定されるまでの間、信号を遅延するために
設けてある。タイミング遅延回路１７０〜１７３は、そ
れぞれ、誤差検出ユニット１０１〜１０４が出力する補
正されたディジタル信号６８１〜６８４を所定時間遅延
する。

【００７１】選択回路５０Ｂは、選択制御信号６９７に
応じて、４組の遅延されたディジタル信号６９１〜６９
４のいずれか１組を選択する。そして、選択されたディ
ジタル信号６９８が選択回路５０Ｂから出力される。例
えば、４つの推定誤差積算信号６７１〜６７４の中で推
定誤差積算信号６７１が最小であれば、タイミング遅延
回路１７０から出力される遅延されたディジタル信号６
９１が選択されたディジタル信号６９８として選択回路
５０Ｂから出力される。

【００７２】選択されたディジタル信号６９８が適応等
化器９０に入力される。選択されたディジタル信号６９
８のサンプリングタイミング及び周波数偏差の補償量は
１つのバースト信号が現れている間は固定されるので、
選択されたディジタル信号６９８には多少の周波数偏差
が残留周波数偏差として現れる可能性がある。しかし、
この種の残留周波数偏差は適応等化器９０の内部処理に
よる補正によって吸収される。

【００７３】図７のレプリカ生成回路１３０は、図８に
示すように構成されている。図８を参照すると、このレ
プリカ生成回路１３０はトレーニング記憶回路２０１，
遅延回路２１１〜２１６，乗算回路２２１〜２２７及び
加算回路２３０で構成されるトランスバーサルフィルタ
である。タップ係数としてインパルスレスポンス信号７
１１〜７１７を用いる。

【００７４】トレーニング記憶回路２０１は、バースト
信号に含まれるトレーニング信号３５０（図５参照）と
同一のトレーニング信号の情報を保持するＲＯＭ（読み
出し専用メモリ）である。インパルスレスポンス信号７
１１〜７１７の入力に同期して、トレーニング記憶回路
２０１に保持されたトレーニング信号の情報がトレーニ
ング信号３５０Ｂとして現れる。

【００７５】乗算回路２２１〜２２７は、トレーニング
記憶回路２０１から出力されるトレーニング信号３５０
Ｂと相関回路１２０から入力されるインパルスレスポン
ス信号７１１〜７１７とを乗算する。加算回路２３０
は、乗算回路２２１〜２２７の出力信号の総和を求め
る。シンボル毎に生成されるレプリカが、レプリカ信号
７２１として加算回路２３０から出力される。

【００７６】

【発明の効果】以上説明したように、本発明の適応等化
器用周波数偏差補償回路によれば、シンボルレートの整
数倍でサンプリングされた複数系統の信号から各タイミ
ング毎に周波数偏差を検出し、それらの中で最も信頼度
の高い周波数を利用して、周波数偏差を補正するので、
検出誤差の大きい周波数偏差の使用を避けることができ
る。

【００７７】そのため、ＢＰＳＫやＱＰＳＫのような変
調方式の採用により信号の位相遷移が位相空間ダイヤグ
ラムの０を通る場合にも、サンプリングタイミングの同
期をとる前に周波数偏差を補正することができる。サン
プリングタイミングが互いに異なる複数の受信信号の電
力の比較によって信頼度の高い周波数を選択する場合に
は、簡易な構成で本発明を実現できる。また、周波数偏
差を補正した後の複数の推定誤差の比較によって信頼度
の高い周波数を選択する場合には精度の高い周波数偏差
補正が可能である。

【００７８】更に、本発明の適応等化器用周波数偏差補
償回路は周波数偏差の補正だけでなくサンプリングタイ
ミングを決定するので、適応等化器のサンプリングタイ
ミング同期機能を省略できる。また、周波数偏差をトレ
ーニング信号の周期性からオープンループの制御系で検
出するので、周波数偏差検出のためのトレーニング信号
と適応等化器のためのトレーニング信号とを共通化でき
る。従って、バースト利用効率の改善が可能である。

【図面の簡単な説明】

【図１】第１の実施の形態の適応等化器用周波数偏差補
償回路の構成を示すブロック図である。

【図２】周波数偏差検出回路の構成を示すブロック図で
ある。

【図３】積算回路の構成を示すブロック図である。

【図４】並列ディジタル信号の生成動作を示すタイムチ
ャートである。

【図５】バースト信号の構成を示すタイムチャートであ
る。

【図６】第２の実施の形態の適応等化器用周波数偏差補
償回路の構成を示すブロック図である。

【図７】誤差検出ユニットの構成を示すブロック図であ
る。

【図８】レプリカ生成回路の構成を示すブロック図であ
る。

【図９】ＧＭＳＫ，オフセットＱＰＳＫ変調の位相遷移
を示す位相空間ダイアグラムである。

【図１０】ＱＰＳＫ変調の位相遷移を示す位相空間ダイ
アグラムである。

【図１１】乗算回路８０の構成を示すブロック図であ
る。

【図１２】従来の適応等化器用周波数偏差補償回路の構
成を示すブロック図である。

【符号の説明】

１０ Ａ／Ｄ変換回路 １１，１２ Ａ／Ｄ変換器 １５ タイミング発生回路 ２０ シリアル−パラレル変換回路 ２１，２２ 直列／並列変換器 ３０，３１，３２，３３ 周波数偏差検出回路 ３４，３５，３６，３７ 積算回路 ４０，４０Ｂ 比較回路 ５０，５０Ｂ 選択回路 ６０ 発振回路 ７０ 遅延回路 ８０ 乗算回路 ８１，８２，８３，８４ 乗算器 ８５，８６ 加算器 ９０ 適応等化器 １０１，１０２，１０３，１０４ 誤差検出ユニット １２０ 相関回路 １３０ レプリカ生成回路 １４０ 加算回路 １５０ 積算回路 １６０ レプリカ遅延回路 １７０，１７１，１７２，１７３ タイミング遅延回路 ２０１ トレーニング記憶回路 ２１１，２１２，２１３，２１４，２１５，２１６ 遅
延回路 ２２１，２２２，２２３，２２４，２２５，２２６ 乗
算回路 ２３０ 加算回路 ３１１，３１２ 遅延回路 ３２１，３２２，３２５ 乗算器 ３２３，３２４，３２６ 加算器 ３２８ 演算回路 ３３１，３３２ 平均化回路 ３４０ Arctan回路 ３４１ １／Ｎ回路 ３５０ トレーニング信号 ３５１ データ信号 ４１１，４１２ 絶対値回路 ４１３，４１４ 二乗回路 ４１５，４１６ 加算回路 ４１７ 遅延回路 ６００ アナログベースバンド信号 ６０１ 同相成分 ６０２ 直交成分 ６１１，６１２ ディジタル信号 ６２１，６２２，６２３，６２４ 並列ディジタル信号 ６３１，６３２，６３３，６３４ 並列ディジタル信号 ６４１，６４２，６４３，６４４ 積算信号 ６５１，６５２，６５３，６５４ 周波数偏差信号 ６６０ 選択制御信号 ６６１ 選択された周波数偏差信号 ６６２ ディジタル正弦波信号 ６６３ 遅延されたディジタル信号 ６６４ 補正されたディジタル信号 ６７１，６７２，６７３，６７４ 推定誤差積算信号 ６８１，６８２，６８３，６８４ 補正されたディジタ
ル信号 ６９１，６９２，６９３，６９４ 遅延されたディジタ
ル信号 ６９７ 選択制御信号 ６９８ 選択されたディジタル信号 ７０１ 周波数偏差信号 ７０２ ディジタル正弦波信号 ７０３ 遅延されたディジタル信号 ７０４ 補正されたディジタル信号 ７１１〜７１７ インパルスレスポンス信号 ７２１ レプリカ信号 ７２２ レプリカ遅延信号 ７２３ 推定誤差信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 受信信号のマルチパスフェージングによ
   る波形歪みを補償する等化器の前に設置され、所定数の
   シンボル毎に同じ信号が繰り返し現れるトレーニング信
   号を含むバーストフォーマットの受信信号を処理して受
   信信号の周波数偏差を補償する適応等化器用周波数偏差
   補償回路において、 受信信号を直交検波して得られるべ一スバンド信号を、
   シンボルレートの２以上の整数倍のレートで周期的にサ
   ンプリングしてアナログーディジタル変換するＡ／Ｄ変
   換回路と、 シンボルレートの整数倍のレートで前記Ａ／Ｄ変換回路
   から出力されるディジタル信号を入力してシリアル−パ
   ラレル変換を行い、複数系統に分離されたシンボルレー
   トのディジタル信号を出力するシリアル−パラレル変換
   回路と、 前記シリアル−パラレル変換回路が出力する複数系統の
   ディジタル信号を系統毎に処理して前記ディジタル信号
   に含まれるトレーニング信号から、複数のサンプリング
   タイミングの周波数偏差を検出する複数の周波数偏差検
   出回路と、 前記シリアル−パラレル変換回路が出力する複数系統の
   ディジタル信号を系統毎に処理して、前記ディジタル信
   号の電力をトレーニング信号の一定期間について積算す
   る複数の積算回路と、 前記複数の積算回路がそれぞれ出力する積算された電力
   を互いに比較して、比較の結果を示す信号を出力する比
   較回路と、 前記比較回路が出力する信号に従って、前記複数の周波
   数偏差検出回路が出力する複数の周波数偏差の１つを選
   択する選択回路と、 前記選択回路が選択した周波数偏差に従って、正弦波状
   の信号を出力する発振回路と、 等化器に入力される信号の周波数偏差を、前記発振回路
   が出力する信号に応じて補正する乗算回路とを設けたこ
   とを特徴とする適応等化器用周波数偏差補償回路。
2. 【請求項２】 請求項１記載の適応等化器用周波数偏差
   補償回路において、 前記Ａ／Ｄ変換回路が出力するディジタル信号を遅延し
   て前記乗算回路に入力する遅延回路を設けたことを特徴
   とする適応等化器用周波数偏差補償回路。
3. 【請求項３】 受信信号のマルチパスフェージングによ
   る波形歪みを補償する等化器の前に設置され、所定数の
   シンボル毎に同じ信号が繰り返し現れるトレーニング信
   号を含むバーストフォーマットの受信信号を処理して受
   信信号の周波数偏差を補償する適応等化器用周波数偏差
   補償回路において、 受信信号を直交検波して得られるべ一スバンド信号を、
   シンボルレートの２以上の整数倍のレートで周期的にサ
   ンプリングしてアナログーディジタル変換するＡ／Ｄ変
   換回路と、 シンボルレートの整数倍のレートで前記Ａ／Ｄ変換回路
   から出力されるディジタル信号を入力してシリアル−パ
   ラレル変換を行い、複数系統に分離されたシンボルレー
   トのディジタル信号を出力するシリアル−パラレル変換
   回路と、 前記シリアル−パラレル変換回路が出力する複数系統の
   ディジタル信号を系統毎に処理して前記ディジタル信号
   に含まれるトレーニング信号から、複数のサンプリング
   タイミングの周波数偏差を検出する複数の周波数偏差検
   出回路と、 前記複数の周波数偏差検出回路がそれぞれ検出した周波
   数偏差に対応する正弦波状のディジタル信号を出力する
   複数の発振回路と、 前記シリアル−パラレル変換回路が出力する複数系統の
   ディジタル信号を系統毎に遅延したディジタル信号を出
   力する複数の遅延回路と、 前記複数の遅延回路が出力する複数のディジタル信号の
   周波数偏差を、前記複数の発振回路が出力するディジタ
   ル信号に応じてそれぞれ補正する複数の乗算回路と、 前記複数の乗算回路がそれぞれ出力する周波数偏差の補
   正されたディジタル信号とトレーニング信号との相関に
   基づき、インパルスレスポンスを求める複数の相関回路
   と、 前記複数の相関回路がそれぞれ出力するインパルスレス
   ポンスとトレーニング信号とに基づいて、シンボル毎の
   レプリカを求める複数のレプリカ生成回路と、 前記相関回路及びレプリカ生成回路の処理に要する時間
   に応じて前記複数の乗算回路が出力する信号をそれぞれ
   遅延する複数のレプリカ遅延回路と、 前記複数のレプリカ遅延回路が出力する信号と、前記複
   数のレプリカ生成回路が生成するレプリカとの差を推定
   誤差として求める複数の加算回路と、 前記加算回路が出力する推定誤差の絶対値の２乗をトレ
   ーニング信号の現れる期間について積算する複数の積算
   回路と、 前記複数の積算回路がトレーニング信号の終了時にそれ
   ぞれ出力する推定誤差を互いに比較してその結果を示す
   信号を出力する比較回路と、 前記複数の乗算回路が出力する周波数偏差の補正された
   複数のディジタル信号の１つを前記比較回路が出力する
   信号に応じて選択的に出力する選択回路とを設けたこと
   を特徴とする適応等化器用周波数偏差補償回路。
4. 【請求項４】 請求項３記載の適応等化器用周波数偏差
   補償回路において、前記複数の乗算回路がそれぞれ出力
   する周波数偏差の補正されたディジタル信号を前記比較
   回路が結果を出力するまで遅延して前記選択回路に入力
   する複数のタイミング遅延回路を設けたことを特徴とす
   る適応等化器用周波数偏差補償回路。