JP4335125B2

JP4335125B2 - タイミング同期回路

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Publication number: JP4335125B2
Application number: JP2004357280A
Authority: JP
Inventors: 裕史白戸
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2004-12-09
Filing date: 2004-12-09
Publication date: 2009-09-30
Anticipated expiration: 2024-12-09
Also published as: JP2006166257A

Description

本発明は、ＴＤＭＡ−ＴＤＤ方式やパケット通信のようなバースト伝送に適合する復調器のタイミング同期回路であり、ＱＰＳＫ（４相位相変調方式）を含む多値ＱＡＭ（直交振幅変調方式）に対応するディジタル信号伝送用復調器に用いられるタイミング同期回路に関する。

ＱＡＭ信号に対する復調器では、振幅多値数の増大とともに雑音余裕が小さくなるため、相対的に装置の各種劣化要因による影響が大きくなる。特に、復調器の搬送波周波数および位相、あるいはクロックタイミングにかかわるタイミング同期回路の特性が重要になる。

タイミング同期回路の従来技術は次の２種類に大別される（特許文献１）。(1) 受信信号（ＩＦ信号、ベースバンド信号）からクロックを直接生成する。(2) 受信信号からタイミング誤差を検出し、検出結果をもとにクロック発振器を制御する。

(1) の従来技術は、まず受信信号を二乗演算等の非線形信号処理で歪ませることにより、本来受信信号に含まれていないクロック周波数成分を発生させ、これを狭帯域フィルタで抽出することにより、所望のクロック信号を発生させるものである。狭帯域フィルタの代わりに、タンクリミッタ回路やＰＬＬ(Phase Locked Loop）を用いる場合もある。

(2) の従来技術は、図５に示すように、入力信号（ベースバンド信号）をサンプリングするＡ／Ｄ変換器４００に与えるクロックをＶＣＯ（電圧制御発振器）４３０で発生させ、タイミング誤差検出回路４１０で検出されるタイミング誤差をＬＰＦ（ローパスフィルタ）４２０を介してＶＣＯ４３０の制御電圧端子に入力することにより、サンプルタイミングを最適にするものである。なお、ＶＣＯは実装上の負担が大きいことから、ＶＣＯを使用する代わりにディジタル的に補間信号処理を行うことにより、タイミング誤差を補正する方法もある。

また、バースト伝送に対応する技術としては、衛星通信用復調器に用いられるクロック再生回路が非特許文献１に示されている。この技術は、上記の２つの中間的な技術であり、まず受信信号を二乗演算等の非線形信号処理によりクロック成分を発生させる。次に、非線形処理後の信号からディジタルフーリエ変換（以下「ＤＦＴ」という）によりクロック周波数成分に対応した複素フーリエ係数を求め、逆正接演算により得られる複素平面上での位相角の形でタイミング誤差を検出し、補間回路によりタイミング補正を行う方法である。

図６は、従来のタイミング誤差検出回路の原理的な構成を示す。ここでは、アナログ直交復調後の同相・直交ベースバンド信号がそれぞれＡ／Ｄ変換器でシンボルレートの４倍の周波数でサンプリングされ、波形整形フィルタ（ロールオフフィルタ）を介して帯域制限されたものが入力される。帯域制限された同相信号および直交信号は、二乗回路５１０，５１１でそれぞれ二乗し、加算器５２０で加算してクロック成分を発生させる。この加算器５２０の出力に対して、それぞれ sinωｔ_k， cosωｔ_kとの乗算を行う乗算器５３０，５３５および累積回路５５０，５５５を用いたＤＦＴ信号処理を行い、クロック成分が検出する。ここで、ω＝２π／Ｔ、ｔ_k＝ｋＴ／４（ｋは整数）である。ここで、検出された複素フーリエ係数の複素平面上での位相角がタイミング誤差に相当するため、所望のタイミング誤差は累積回路５５０の出力を実部、累積回路５５５の出力を虚部とする逆正接を逆正接演算回路５６０で計算することにより得られる。この方法は、キャリア同期が確立していない状態であっても動作可能なため、バースト伝送においても安定に動作する特徴がある。

この技術は、原理的にシンボルレートの４倍でサンプリングされた信号を必要とし、タイミング同期回路の各部もシンボルレートの４倍の周波数で動作することになる。したがって、数10ＭBaud以上の高速信号の伝送に際しては回路の実現が難しい。このため、非特許文献１では、タイミング同期回路の動作速度の低減が可能な構成として、図７に示す回路が示されている。動作原理は図６の構成と同じであるが、入力信号のサンプリングレートはナイキストレートであり、波形整形フィルタを用いたインタポレータ６７０，６８０で４倍サンプリング相当の信号をＴ／２ごとに２個ずつ発生させることを特徴としている。すなわち、インタポレータ６７０，６８０は、Ｔ／４間隔で設計されたロールオフフィルタを２つに分解したものを並列動作させることで、Ｔ／４だけタイミングの異なる２つの出力を同時に生成する。二乗回路６１０〜６１３、加算回路６２０，６２５、乗算器６３０，６３５、累積回路６５０，６５５および逆正接演算回路６６０は、それぞれ図６における対応する各回路と同等に動作する。

一方、クロック周波数に誤差がある場合には、後述するように非特許文献１の技術は特性劣化を生じることが知られている。非特許文献２には、クロック発振器の周波数安定度が高くない場合を想定し、非特許文献１と同様の原理に基づく初期引き込み回路と、高い追従能力を有するトラッキング回路を併用する方法が記載されている。
特開２０００−４９８７７号公報（第２〜３頁、図１１〜図１３）松本，守倉，加藤、「バーストモード全ディジタル化高速クロック再生回路−蓄積型クロック再生方式−」、電子情報通信学会論文誌Ｂ-II 分冊、Vol.J75-B-II、No.6、pp.354-362、1992年６月白戸，渡邊、「バースト伝送に対応したタイミング同期回路の検討」、電子情報通信学会研究技術報告、無線通信システム研究会、RCS2004-30、pp.37-42、2004年４月

非特許文献１の従来技術では、クロック周波数に対応した複素フーリエ係数の長時間平均をとることにより雑音の影響を抑圧し、バースト伝送でも良好な特性が得られる。しかし、クロック周波数に誤差がある場合には、時間の経過とともにクロック位相が変化するため、複素フーリエ係数の長時間平均をとっても正しいクロック位相が求まらず特性が大きく劣化する。

図８は、タイミング検出に使用したシンボル数とタイミング誤差の関係をクロック周波数誤差の有無によって示したものである。ここで、評価したタイミング誤差は、定常誤差と平均二乗誤差の和である。クロック周波数誤差がある場合、シンボル数が多くなるほどタイミング誤差が増大することがわかる。この結果によれば、数100 シンボルより長いバースト（フレームサイズ）では、特性が大きく劣化することがわかる。このため、非特許文献１の従来技術を用いるには、フレーム内でのクロック位相の変化を無視できる周波数安定度が十分に高いクロック発振器の使用が必須となる。しかし、周波数安定度が高いクロック発振器には、温度特性補償回路や恒温槽が使用されるため、価格および消費電力等の点で不利となる。

非特許文献２の従来技術では、クロック発振器の周波数安定度が高くない場合を想定しているものの、使用するトラッキング回路はキャリア同期を前提としているため、キャリア位相誤差の影響を受ける。また、トラッキング回路は比較的簡易ではあるが、非特許文献１に記載相当の初期引き込み回路と併用するため、全体の回路規模はやや大きくなる。

本発明は、以上の問題点を考慮し、周波数安定度がそれほど高くないクロック発振器を用いても、多値ＱＡＭに適用可能な特性を実現でき、かつ構成が簡易なタイミング同期回路を提供することを目的とする。

本発明は、多値ＱＡＭ信号を直交検波した２系統のベースバンド信号を入力し、非線形処理によりクロック成分を発生させ、フーリエ変換によりクロック周波数成分の複素フーリエ係数を求め、その複素平面上での位相角を計算することによりタイミング誤差を検出するタイミング誤差検出回路と、タイミング誤差を用いて、ベースバンド信号のタイミング補正を行うタイミング補正回路とを備えたタイミング同期回路において、クロック信号を入力し、タイミング誤差検出開始時点からのサンプル数ｋを計数するサンプル数計数回路と、サンプル数計数回路の出力およびタイミング誤差検出回路の出力をそれぞれ入力し、サンプル数がk₁，k₂（０＜k₁＜k₂）になった時点でのタイミング誤差検出回路から出力されるタイミング誤差推定値θ₁(k₁) ，θ₁(k₂) をそれぞれ保持する第１および第２の記憶回路と、サンプル数がｋ₂になった時点で、第２の記憶回路の出力から第１の記憶回路の出力を減算する減算回路と、減算回路の出力［θ₁(k₂)−θ₁(k₁)］を設定値［k₂−k₁］で除算する除算回路と、除算回路の出力[(θ₁(k₂)−θ₁(k₁))／(k₂−k₁)]とサンプル数計数回路の出力ｋを乗算する乗算回路と、タイミング誤差検出回路で検出されるタイミング誤差推定値θ₁(ｋ) と乗算回路の出力 [((θ₁(k₂)−θ₁(k₁))／(k₂−k₁))ｋ］を加算し、クロック周波数誤差を考慮したタイミング誤差推定値θ₂(ｋ) としてタイミング補正回路に与える第１の加算回路とを備える。

さらに、ベースバンド信号を最大k ₂分だけ遅延させてタイミング補正回路に入力する遅延回路を備えてもよい。

また、除算回路の出力を複数フレームに渡って平均化して乗算回路に入力する平均化回路を備えてもよい。

また、［k₂−k₁］による除算を行う除算回路に代えて、k₁およびk₂として［k₂−k₁］が２の羃乗になるように選択し、ビットシフトを行うビットシフト回路を備えてもよい。

また、サンプル数計数回路の出力ｋとの乗算を行う乗算回路に代えて、除算回路の１サンプル前の出力を記憶する第３の記憶回路と、この１サンプル前の出力と除算回路の出力とを加算する第２の加算回路とを備えてもよい。

本発明のタイミング同期回路は、周波数安定度がそれほど高くないクロック発振器を用いた場合であっても、単一の回路でのタイミング同期確立・追従が可能であり、多値ＱＡＭ信号の復調処理において十分な高精度でのタイミング同期を実現することができる。また、本発明のタイミング同期回路では、キャリア同期不要であることから、ロバストなタイミング制御を実現することができる。

（第１の実施形態）
図１は、本発明のタイミング同期回路の第１の実施形態を示す。図において、入力信号は、図外のアンテナで受信したＲＦ信号（多値ＱＡＭ信号）を帯域制限・レベル調整し、中間周波数（ＩＦ）に周波数変換した後に、直交検波した２系統のベースバンド信号（同相・直交）をそれぞれ量子化したものである。なお、ＩＦ信号のまま量子化し、直交検波をディジタル処理により行う方法もある。

このベースバンド信号（同相・直交）は、タイミング補正回路３００およびタイミング誤差検出回路１００に入力される。タイミング誤差検出回路１００は、例えば図６に示すように、入力信号から非線形処理によりクロック成分を発生させ、フーリエ変換によりクロック周波数成分の複素フーリエ係数を求め、その複素平面上での位相角を計算することによりタイミング誤差を検出する構成である。タイミング補正回路３００は、このタイミング誤差を用いてベースバンド信号（同相・直交）のタイミング補正を行う構成である。

本発明の特徴は、タイミング誤差検出回路１００で検出されるタイミング誤差推定値にクロック周波数誤差に起因した誤差を含んでいることから、そのタイミング誤差を補正するために以下に示す各回路を備えるところにある。

サンプル数計数回路１２０は、クロック信号を入力してタイミング誤差検出開始時点からのサンプル数ｋを計数する。レジスタ１３０，１４０は、サンプル数計数回路１２０の出力およびタイミング誤差検出回路１００の出力をそれぞれ入力し、サンプル数ｋがk₁，k₂（０＜k₁＜k₂）になった時点でのタイミング誤差検出回路１００で検出されるタイミング誤差推定値θ₁(k₁) 、θ₁(k₂) をそれぞれ保持する。減算回路１５０は、サンプル数ｋがｋ₂になった時点で、レジスタ１４０の値からレジスタ１３０の値を減算し、その値［θ₁(k₂)−θ₁(k₁)］を除算回路１６０に出力する。除算回路１６０では、加算回路１５０の出力を設定値［k₂−k₁］で除算し、その値[(θ₁(k₂)−θ₁(k₁))／(k₂−k₁)]を乗算回路１７０に出力する。乗算回路１７０では、除算回路１６０の出力とサンプル数計数回路１２０の出力ｋを乗算し、その値を加算回路１８０に出力する。加算回路１８０では、タイミング誤差検出回路１００で検出されるタイミング誤差推定値θ₁(ｋ）に乗算回路１７０の出力［((θ₁(k₂)−θ₁(k₁))／(k₂−k₁))ｋ］を加算し、クロック周波数誤差を補正したタイミング誤差推定値θ₂(ｋ) としてタイミング補正回路３００に与える。

以上の各回路における処理手順について詳細に説明する。タイミング誤差検出回路１００で検出されるｋシンボル目のタイミング誤差推定値θ₁(k)は、
θ₁(k)＝−tan^-1(Ｃ(k).im／Ｃ(k).re）
Ｃ(k) ＝（１／ｋ）Σ^k _s=1ｃ(s) …(1)
ｃ(k) ＝Σ³ _i=0exp(-jωTi/N)｜r(k,i)｜²
＝Σ³ _i=0[cos(ωTi/N)｜r(k,i)｜²−jsin(ωTi/N)｜r(k,i)｜²]
と表される。ここで、ωは搬送波周波数、Ｔはシンボル周期、Ｎはバースト長、r(k,i)は、４倍オーバサンプルされた入力信号のｋシンボル目のｉ番目のサンプル値（複素数）、ｃ(k)はｋシンボル目の入力に対するクロック周波数に対応した複素フーリエ係数、Ｃ(k)は複素フーリエ係数の平均値である。

ところで、クロック周波数誤差がある場合、周波数誤差をΔｆとするとｋシンボル目の真のタイミング誤差θ(k) は、
θ(k+1) ＝θ(k) ＋ΔｆＴ …(2)
となり、時間の経過とともに真のタイミング誤差が変化する。この式(2) より
θ(k) ＝θ(0) ＋ΔｆｋＴ …(3)
が得られる。

式(1) において、複素フーリエ係数に対する平均化と逆正接演算の演算順序を入れ替えると、
θ₁(k)＝（１／ｋ）Σ^k _i=0θ₁'(i) …(4-1)
θ₁'(k)＝−tan^-1(ｃ(k).im／ｃ(k).re） …(4-2)
と変形される。ここで、θ₁'(k) はクロック周波数に対応する複素フーリエ係数から逆正接演算によりシンボルごとに得られた個々の推定値である。θ₁'(k) は、式(2) を反映して変化するため、式(4-1) より得られるθ₁(k)は等差数列の和となる。すなわち、
θ₁(k)＝［θ₁'(0)＋(θ₁'(0)＋ΔｆｋＴ)]／２
＝θ₁'(0)＋ΔｆｋＴ／２ …(5)
となる。このθ'(0)はθ(0) に等しいことから、式(2) と比べると式(5) の結果はΔｆｋＴ／２だけ小さい値となることが分かる。

そこで、Δｆの推定値を用いて、タイミング誤差推定値θ₁(ｋ) にΔｆｋＴ／２だけ加算することにより、クロック周波数誤差を考慮したタイミング誤差推定値θ₂(ｋ) を得ることができる。すなわち、
θ₂(ｋ) ＝θ₁(ｋ)＋ΔｆｋＴ／２ …(6)
となる。

一方、Δｆは以下の手順で求められる。時刻ｋ₁およびｋ₂におけるタイミング誤差推定値θ₁(ｋ₁)、θ₁(ｋ₂)は、それぞれ
θ₁(ｋ₁)＝θ₁'(0)＋Δｆk₁Ｔ／２ …(7-1)
θ₁(ｋ₂)＝θ₁'(0)＋Δｆk₂Ｔ／２ …(7-2)
と書き換えられ、この連立方程式を解くことにより、Δｆは、
Δｆ＝２[((θ₁(k₂)−θ₁(k₁))／(k₂−k₁)Ｔ] …(8)
と求まる。式(8) を式(6) に代入すると、
θ₂(ｋ) ＝θ₁(ｋ)＋[((θ₁(k₂)−θ₁(k₁))／(k₂−k₁)]ｋ …(9)
となり、クロック周波数誤差を考慮したタイミング誤差推定値θ₂(ｋ) を得ることができる。

レジスタ１３０，１４０は、式(7-1),(7-2) に示す時刻ｋ₁，ｋ₂におけるタイミング誤差推定値θ₁(ｋ₁)、θ₁(ｋ₂)を保持し、減算回路１５０および除算回路１６０で式(9) の第２項の (θ₁(k₂)−θ₁(k₁))／(k₂−k₁) を算出し、乗算回路１７０で式(9) の第２項を算出し、さらに加算回路１８０で式(9) に示すクロック周波数誤差を考慮したタイミング誤差推定値θ₂(ｋ) を得る。

ところで、タイミング誤差は、定常誤差とバラツキを表す２乗平均誤差で特徴付けられる。図１および図６に示すタイミング誤差検出回路１００では、複素フーリエ係数の平均化処理により２乗平均誤差が平均化シンボル数の増加に伴って低減される特徴をもつ。図１に示す本実施形態の構成では、この特徴に加えて、上記の補正処理によりクロック周波数誤差に起因する定常誤差を抑圧できるので、タイミング誤差を精度よく検出することができる。

ただし、真のタイミング誤差θ(k) は、クロック周波数誤差により１フレーム内で360 度以上変化する場合には、式(1) において、複素フーリエ係数ｃ(k) の平均化の過程で実部および虚部の値がともに零に近づく現象が発生するため、逆正接演算の精度が急速に低下する。例えば、クロック位相が−180 度から 180度に渡って変化する場合には、対応する複素フーリエ係数（振幅を１に正規化して表す）は、
（−１＋ｊ０）→（０＋ｊ１）→（１＋ｊ０）→（０−ｊ１）→（−１＋ｊ０）
のように連続的に変化する。これを平均すれば、実部および虚部の値がともに零となることは容易に理解できる。

したがって、本発明の適用範囲は、フレーム内でのシンボルタイミングの変動が１シンボル周期より小さい場合に限定される。それでも本発明により、従来と比較してクロック発振器の周波数安定度に対する要求条件を大きく緩和することができる。

（第２の実施形態）
図２は、本発明のタイミング同期回路の第２の実施形態を示す。本実施形態の特徴は、第１の実施形態の構成において、タイミング補正回路３００の前段に遅延回路１１０を備え、除算回路１６０と乗算回路１７０との間に平均化回路３５０を備えるところにある。

第１の実施形態の構成では、タイミング補正が可能になるのはｋ＝k₂以降であるため、k₁＜ｋ＜k₂の区間では有効なデータを伝送することができない。そこで、遅延回路１１０を用い、タイミング補正回路３００の入力信号を例えば（k₂−k₁）分だけ遅延させることにより、k₁＜ｋ＜k₂の区間でも有効なデータ伝送が可能になる。すなわち、ｋ＝k₁以降に入力された信号に対するタイミング補正が可能となり、k₁サンプル以降もデータ伝送に利用できることになり、フレームの利用効率が向上する。

また、タイミング誤差推定値θ₁(ｋ) は、１フレーム内のデータ長が長くなるほど、周波数誤差Δｆの測定に高い精度が要求される。そこで平均化回路３５０を用い、除算回路１６０で得られるフレームごとに推定した周波数誤差
(θ₁(k₂)−θ₁(k₁))／(k₂−k₁)
を複数フレームに渡って平均化することにより誤差を低減する。これにより、クロック周波数誤差を考慮したタイミング誤差推定値θ₂(ｋ) の推定精度を向上させることができる。なお、クロック周波数の時間変化は非常に緩やかであるため、数100 フレーム程度ではほとんど変化しない。

非特許文献１に記載の従来技術を用いた場合の特性と、本実施形態の構成による特性の比較を表１に示す。なお、評価条件はＣ／Ｎ＝23.6ｄＢ、クロック周波数誤差は100ppm、変調方式は64ＱＡＭ、正規化キャリア周波数オフセットは 2.1×10^-2である。

従来技術では、1000シンボル経過時のタイミング誤差（＝定常誤差＋２乗平均誤差）が18度以上に達するのに対して、第１の実施形態の構成では 7.9度と半分以下となる。さらに、第２の実施形態の平均化回路３５０で 100フレームの平均を用いる構成では、タイミング誤差は 1.1度となり、従来技術と比較して１桁以上優れた特性を示すことが分かる。したがって、本実施形態のタイミング同期回路を用いることにより、64ＱＡＭを適用しても十分劣化の小さい復調器を実現することができる。

（第３の実施形態）
図３は、本発明のタイミング同期回路の第３の実施形態を示す。本実施形態の特徴は、第２の実施形態の構成において、（k₂−k₁）による除算を行う除算回路１６０に代えてビットシフト回路２００を用いるところにある。

k₁およびk₂として、（k₂−k₁）が２の羃乗になるように選ぶことにより、除算処理をビットシフトにより実現することができる。これにより、回路構成を簡単にすることができる。なお、本構成を第１の実施形態に適用することも可能であるが、第２の実施形態に適用した場合を含めて、ビットシフト回路２００を用いたことによる特性的な差異はない。

（第４の実施形態）
図４は、本発明のタイミング同期回路の第４の実施形態を示す。本実施形態の特徴は、第３の実施形態の構成において、サンプル数計数回路１２０の出力ｋとの乗算を行う乗算回路１７０に代えて加算回路２５０およびレジスタ２６０を用いるところにある。

サンプル数計数回路１２０の出力ｋは、１クロックごとに１ずつ増加するため、ビットシフト回路２００および平均化回路３５０で得られるフレームごとに推定した周波数誤差との乗算は、１サンプル前の値に加算したものに等しい。したがって、この１サンプル前の値をレジスタ２６０に保持し、加算回路２５０で平均化回路３５０の出力と加算する構成である。なお、本構成を第１の実施形態および第２の実施形態に適用することも可能であるが、第３の実施形態に適用した場合を含めて、レジスタ２６０および加算回路２５０を用いたことによる特性的な差異はない。

本発明のタイミング同期回路の第１の実施形態を示す図。本発明のタイミング同期回路の第２の実施形態を示す図。本発明のタイミング同期回路の第３の実施形態を示す図。本発明のタイミング同期回路の第４の実施形態を示す図。従来のタイミング同期回路の構成例を示す図。従来のタイミング誤差検出回路の原理的な構成を示す図。従来のタイミング誤差検出回路の構成例を示す図。従来のタイミング誤差検出回路の特性例を示す図。

符号の説明

１００タイミング誤差検出回路
１１０遅延回路
１２０サンプル数計数回路
１３０，１４０レジスタ（記憶回路）
１５０減算回路
１６０除算回路
１７０乗算回路
１８０加算回路
２００ビットシフト回路
２５０加算回路
２６０レジスタ（記憶回路）
３００タイミング補正回路
３５０平均化回路
４００Ａ／Ｄ変換器
４１０タイミング誤差検出回路
４２０ＬＰＦ（ローパスフィルタ）
４３０ＶＣＯ（電圧制御発振器）
５１０，５１１二乗回路
５２０加算器
５３０，５３５乗算器
５５０，５５５累積回路
５６０逆正接演算回路

Claims

多値ＱＡＭ信号を直交検波した２系統のベースバンド信号を入力し、非線形処理によりクロック成分を発生させ、フーリエ変換によりクロック周波数成分の複素フーリエ係数を求め、その複素平面上での位相角を計算することによりタイミング誤差を検出するタイミング誤差検出回路と、
前記タイミング誤差を用いて、前記ベースバンド信号のタイミング補正を行うタイミング補正回路と
を備えたタイミング同期回路において、
クロック信号を入力し、タイミング誤差検出開始時点からのサンプル数ｋを計数するサンプル数計数回路と、
前記サンプル数計数回路の出力および前記タイミング誤差検出回路の出力をそれぞれ入力し、サンプル数がｋ₁，ｋ₂（０＜ｋ₁＜ｋ₂）になった時点での前記タイミング誤差検出回路から出力されるタイミング誤差推定値θ₁(k₁) ，θ₁(k₂) をそれぞれ保持する第１および第２の記憶回路と、
前記サンプル数がｋ₂になった時点で、前記第２の記憶回路の出力から前記第１の記憶回路の出力を減算する減算回路と、
前記減算回路の出力［θ₁(k₂)−θ₁(k₁)］を設定値［k₂−k₁］で除算する除算回路と、
前記除算回路の出力[(θ₁(k₂)−θ₁(k₁))／(k₂−k₁)]と前記サンプル数計数回路の出力ｋを乗算する乗算回路と、
前記タイミング誤差検出回路で検出されるタイミング誤差推定値θ₁(ｋ) と前記乗算回路の出力 [((θ₁(k₂)−θ₁(k₁))／(k₂−k₁))ｋ］を加算し、クロック周波数誤差を考慮したタイミング誤差推定値θ₂(ｋ) として前記タイミング補正回路に与える第１の加算回路と
を備えたことを特徴とするタイミング同期回路。
請求項１に記載のタイミング同期回路において、
前記ベースバンド信号を最大k₂分だけ遅延させて前記タイミング補正回路に入力する遅延回路を備えた
ことを特徴とするタイミング同期回路。
請求項１に記載のタイミング同期回路において、
前記除算回路の出力を複数フレームに渡って平均化して前記乗算回路に入力する平均化回路を備えた
ことを特徴とするタイミング同期回路。
請求項１〜３のいずれかに記載のタイミング同期回路において、
前記［k₂−k₁］による除算を行う除算回路に代えて、前記k₁およびk₂として［k₂−k₁］が２の羃乗になるように選択し、ビットシフト処理を行うビットシフト回路を備えた
ことを特徴とするタイミング同期回路。
請求項１〜３のいずれかに記載のタイミング同期回路において、
前記サンプル数計数回路の出力ｋとの乗算を行う乗算回路に代えて、前記除算回路の１サンプル前の出力を記憶する第３の記憶回路と、この１サンプル前の出力と前記除算回路の出力とを加算する第２の加算回路とを備えた
ことを特徴とするタイミング同期回路。