JP4939437B2

JP4939437B2 - リミッタベースのアナログ復調器

Info

Publication number: JP4939437B2
Application number: JP2007552261A
Authority: JP
Inventors: ジョンツァン，; リキシンツァオ，; スティーヴ，シュエフェンジアン，
Original assignee: マーベルワールドトレードリミテッド
Priority date: 2005-01-20
Filing date: 2006-01-20
Publication date: 2012-05-23
Anticipated expiration: 2026-01-20
Also published as: CN101366252B; US7813452B2; US20070189420A1; CN101366252A; WO2006078818A3; US20090268801A1; JP2008533762A; US7551694B2; WO2006078818A2

Description

関連出願の参照

本出願は、本願と同様の発明の名称を有し２００５年１月２０日に出願された米国特許仮出願第６０／６４５８４７号の優先権を主張するものである。

発明の分野

本発明は、広く、伝送信号の復調の分野に関するものであり、より詳細には、アナログ−デジタル変換の前に信号のアナログ位相検波を使用する復調器に関するものである。

発明の背景

パーソナルハンディフォンシステム（ＰＨＳ）のような従来の通信システムは、簡単且つ安価であるように構成されている。また、差動復調が、ベースバンド復調のためのこれらシステムの設計時に存在した技術的制約に基づいて採用されており、したがって、マルチパスフェージングによって通常はもたらされる符号間干渉に対応する能力を有していない。

したがって、これら従来のシステムと互換性があるか、又は、当該従来のシステムに後付するための近代化したベースバンド設計を提供することが、要請されている。

発明の概要

本発明を組み込んだリミッタベースのアナログ復調器は、ベースバンド信号を受信する電力増幅器と、ベースバンド周波数で作動するローカルクロックと、を備えている。第１の乗算器が、電力増幅器からの出力及びローカルクロックを受けて、同相信号を提供する。直交位相シフタがローカルクロックを受け、第２の乗算器が電力増幅器からの出力及び位相シフタからの出力を受けて、直交信号を提供する。第１のアナログフィルタが、同相信号を受けて、第２のアナログフィルタが直交信号を受ける。第１のアナログフィルタに接続された第１のアナログ−デジタル変換器が、デジタル化された同相信号を提供し、第２のアナログフィルタに接続された第２のアナログ−デジタル変換器が、デジタル化された直交信号を提供する。位相検波器が、次いで、デジタル化された同相信号及び直交信号を受け取る。

これら及び他の本発明の特徴と利点は、考察の際に、以下の詳細な説明を添付の図面と共に参照することによって、より良く理解されよう。

発明の詳細な説明

本発明を、ＰＨＳ通信システム及び標準規格で採用した例示の実施の形態について、規定する。本発明と共通の譲受人を有し高記憶効率スライディングウィンドウ加算（Storage Efficient Sliding Window Sum）と題して２００６年１月１８に出願された米国特許出願第１１／３０６９８６号の開示内容を、完全に記載したかの如くに参照することによって本明細書に援用する。図１に、通常採用されているリミッタベースのＰＨＳ復調アーキテクチャを示す。復調用に受信された１０．８ＭＨｚのＩＦ信号は、電力増幅器１０経由で渡され、アナログローパスフィルタ（ＬＰＦ）１４におけるフィルタリングの前に、排他的ＯＲ１２経由で９．６ＭＨｚのクロックと混合される。フィルタリングされた信号は、次いで、デジタル領域へと、アナログ−デジタル変換器（ＡＤＣ）１６において変換される。ローカルの１．２ＭＨｚの発信が、１８で、同相（Ｉ）信号と混合され、９０°の位相シフト２０の後に、２２で直交（Ｑ）信号と混合される。そして、移動平均が、Ｉ信号及びＱ信号について、それぞれ２４及び２６で生成され、位相角がＩ及びＱのアークタンジェント２８を用いて計算される。ローカルキャリアに対する相対的な位相差の移動平均が、デジタル領域で、例えば、１００倍のシンボルレートで計算される。このデジタルサンプリングの影響のために、位相検波器の出力と理想的な位相検波器との間には差が、常に存在する。

図２は、本発明に係るアナログダウンミクサ３０を示している。１０．８ＭＨｚのＩＦ信号が、電力増幅器３２において受信される。この信号は、１０．８ＭＨｚの同相で作動するローカルクロックと乗算器３４において混合され、３６で９０°の位相シフトがなされた１０．８ＭＨｚのローカルクロックと乗算器３８において混合される。二つの信号は、次いで、アナログＬＰＦ４０及び４２それぞれで、フィルタリングされる。次いで、二つの信号は、ＡＤＣ４４及び４６経由で変換され、デジタル領域Ｉ及びＱが提供される。Ｉ及びＱに対して動作するアークタンジェント機能４８が、シンボルデコードのために、位相差を提供する。

受信機システムが実装された本発明のダウンミクサを、図３に示す。ダウンミクサ３０のＡＤＣ４４及び４６からの変換されたデジタル信号は、ハードウェアアクセラレータ５０に渡され、更に、フィルタリングされ、５２で３倍のシンボルレート、例えば５７６ＫＨｚに間引かれる。この信号は、まず、キャリア再生ブロック５４を通り、次いで、ローテータブロック５６を通り、そして、ストレージレジスタ５８に渡される。ストレージレジスタ５８は、本明細書に開示する実施の形態の場合には、デュアル又はＡ／Ｂレジスタである。キャリア再生ブロックの機能は、バーストを検出し、受信信号と送信信号との間のキャリア周波数のオフセットを推定することである。これによって、次のローテータブロック５６が、キャリアのオフセットを補償することが可能となる。この回転された信号は、次いで、等化器６２を有するＤＳＰ６０に渡される。適応判定指向型等化器が適用されており、ここでは、トレーニングシーケンスが、バーストにおけるユニークワード（ＵＷ）である。したがって、ＵＷの正確な位置が必要である。この情報は、相関ブロック６４経由で獲得される。入力データのＵＷに対する相関を計算して、相関計算の結果のピークを検出した後に、バーストデータにおけるＵＷの位置を求めることができる。このプロセスは、従来のコヒーレント検波として通常知られたものであり、ベースバンド変調がＤＱＰＳＫであっても、本発明において採用される。理論的には、この種のコヒーレント検波は、差動検波より３ｄＢ優れた性能を有し得る。

図３に示す実施の形態は、更に、検波モードの選択を提供するように構成されている。増幅器における受信信号の振幅の飽和は、ＰＩ／４ＤＱＰＳＫ復調にとって重大な信号位相情報を損なう。したがって、差動検波を可能にするために、マルチプレクサ６６が、増幅器３２の出力を受信するか、又は、入力信号を直接に受け取るように信号パスに挿入されている。マルチプレクサの信号選択は、飽和／無飽和信号６８によって制御される。飽和対無飽和は、非等化モード対等化モードと等価である。非等化モードは、基本差動検波を提供する。或いは、ＰＩ／４ＤＱＰＳＫ信号は、等化技術を用いて、上述したように検出することができる。飽和／無飽和信号は、所望のシステム設定に従いレジスタ値によって設定される。

代替の受信機システムにおいて実装される本発明のダウンミクサを図４に示す。ダウンミクサのＡＤＣ４４及び４６からの変換された信号は、ハードウェアアクセラレータ７０に渡され、アークタンジェント機能７６によって処理される前に、更にフィルタリングされ、７２及び７４で３倍のシンボルレート、例えば、５７６ＫＨｚに間引かれる。この信号は、まず、バースト同期ブロック７８を通り、次いで、ストレージレジスタ８２を制御するためのスロットタイミング信号を生成するＴＤＭＡブロック８０を通る。ストレージレジスタ８２は、本明細書に開示する実施の形態では、デュアル又はＡ／Ｂレジスタ（バーストバッファ）である。ＴＤＭＡスロットの同期化信号は、次いで、バーストバッファを経由してＤＳＰプロセッサ８４に渡される。クロック再生ブロック８６を実装したファームウェアが、タイミングオフセットを推定し、パラメータを、補間器ブロック８８を実装したファームウェアに渡して、タイミング調整、及び、３対２のレート変換を行なう。変換された信号は、アークタンジェントブロック９０に渡されて、同相信号及び直交信号が位相信号へと変換される。変換された位相信号は、キャリア再生ブロック９２及びデコーダブロック９２に渡され、オフセット調整、及び最終のデコードが行なわれる。

特許法によって要求されているように本発明を詳細に説明したが、当業者は、本明細書に開示した特定の実施の形態に対する変更及び置換を理解するであろう。かかる変更は、特許請求の範囲に規定するように、本発明の範囲及び目的に含まれる。

従来技術のリミッタベースのＰＨＳ復調アーキテクチャの要素を示すブロック図である。本発明の要素を示すブロック図である。本発明の位相検波器を使用する適応等化付きのコヒーレント復調を採用する受信機の実施の形態を示す図である。本発明の位相検波器を使用する差動デコード付きのコヒーレント復調を採用する受信機の実施形態を示す図である。

Claims

ベースバンド信号を受信する電力増幅器（３２）と、
ベースバンド周波数で作動するローカルクロックと、
前記電力増幅器からの出力及び前記ローカルクロックを受け取り、同相信号を提供する第１の乗算器（３４）と、
前記ローカルクロックを受け取る直交位相シフタ（３６）と、
前記電力増幅器からの前記出力、及び、前記位相シフタからの出力を受け取り、直交信号を提供する第２の乗算器（３８）と、
前記同相信号を受け取る第１のアナログフィルタ（４０）と、
前記直交信号を受け取る第２のアナログフィルタ（４２）と、
前記第１のアナログフィルタに接続されており、デジタル化された同相信号を提供する第１のアナログ−デジタル変換器（４４）と、
前記第２のアナログフィルタに接続されており、デジタル化された直交信号を提供する第２のアナログ−デジタル変換器（４６）と、
前記デジタル化された同相信号及び前記デジタル化された直交信号の位相を検波する位相検波器と、
を備えるリミッタベースのアナログ復調器であって、
前記位相検波器は、
（ｉ）前記デジタル化された同相信号を前記第１のアナログ−デジタル変換器から受け取るとともに、前記デジタル化された直交信号を前記第２のアナログ−デジタル変換器から受け取り、（ｉｉ）前記デジタル化された同相信号及び前記デジタル化された直交信号に応答して、３倍のシンボルレートで入力データを提供する間引きフィルタ（５２）と、
前記間引きフィルタから前記入力データを受け取り、バーストを検出するバースト検出器（５４）と、
前記バースト検出器からの前記検出されたバーストに応答し、オフセット角を提供するキャリアオフセットブロック（５４）と、
前記間引きフィルタから前記入力データを受け取り、前記キャリアオフセットブロックからの前記オフセット角に応答して前記入力データを回転させて、回転された信号を生成するローテータ（５６）と、
前記ローテータから前記回転された信号を受け取り、該回転された信号を用いてコヒーレント復調を実行する等化器（６２）と、
を有する、リミッタベースのアナログ復調器。
ベースバンド信号を受信する電力増幅器（３２）と、
ベースバンド周波数で作動するローカルクロックと、
前記電力増幅器からの出力及び前記ローカルクロックを受け取り、同相信号を提供する第１の乗算器（３４）と、
前記ローカルクロックを受け取る直交位相シフタ（３６）と、
前記電力増幅器からの前記出力、及び、前記位相シフタからの出力を受け取り、直交信号を提供する第２の乗算器（３８）と、
前記同相信号を受け取る第１のアナログフィルタ（４０）と、
前記直交信号を受け取る第２のアナログフィルタ（４２）と、
前記第１のアナログフィルタに接続されており、デジタル化された同相信号を提供する第１のアナログ−デジタル変換器（４４）と、
前記第２のアナログフィルタに接続されており、デジタル化された直交信号を提供する第２のアナログ−デジタル変換器（４６）と、
前記デジタル化された同相信号及び前記デジタル化された直交信号の位相を検波する位相検波器と、
を備えるリミッタベースのアナログ復調器であって、
前記位相検波器は、
前記デジタル化された同相信号及び前記デジタル化された直交信号を受け取るハードウェアアクセラレータ（７０）であって、
前記デジタル化された同相信号及び前記デジタル化された直交信号を３倍のシンボルレートに間引いて、間引きされた同相信号及び間引きされた直交信号を生成するデシメータブロック（７２，７４）と、
前記間引きされた同相信号及び前記間引きされた直交信号に応答して出力信号を生成するバースト同期ブロック（７８）と、
前記バースト同期ブロックから前記出力信号を受け取り、該出力信号に応答してスロットタイミング信号を生成する時分割多元接続（ＴＤＭＡ）ブロック（８０）と、
前記ＴＤＭＡブロックから前記スロットタイミング信号を受け取り、前記デシメータブロックから前記間引きされた同相信号及び前記間引きされた直交信号を受け取り、該間引きされた同相信号及び該間引きされた直交信号を前記スロットタイミング信号に同期させることにより第１の信号及び第２の信号を生成するストレージレジスタ（８２）と、
を有する該ハードウェアアクセラレータ（７０）と、
前記ストレージレジスタから前記第１の信号及び前記第２の信号を受けるＤＳＰプロセッサ（８４）であって、
タイミングオフセットを推定するクロック再生ブロック（８６）と、
前記第１の信号及び前記第２の信号を受け取り、前記タイミングオフセットに基づいて、タイミング調整、及び３対２のレート変換を実行して、補間された同相信号及び補間された直交信号を生成する補間器ブロック（８８）と、
前記補間器ブロックから前記補間された同相信号及び前記補間された直交信号を受け取り、該補間された同相信号及び該補間された直交信号を位相信号に変換するアークタンジェントブロック（９０）と、
前記位相信号を受け取り、該位相信号のキャリアオフセット調整を実行して、調整された位相信号を生成するキャリア再生ブロック（９２）と、
前記調整された位相信号を受け取り、該調整された位相信号の最終のデコードを実行するデコーダブロック（９４）と、
を有する該ＤＳＰプロセッサ（８４）と、
を備える、リミッタベースのアナログ復調器。
デジタル化された同相信号及びデジタル化された直交信号を受け取るハードウェアアクセラレータ（７０）を備える位相検波器であって、
前記ハードウェアアクセラレータは、
前記デジタル化された同相信号及び前記デジタル化された直交信号を３倍のシンボルレートに間引いて、間引きされた同相信号及び間引きされた直交信号を生成するデシメータブロック（７２，７４）と、
前記間引きされた同相信号及び前記間引きされた直交信号に応答して出力信号を生成するバースト同期ブロック（７８）と、
前記バースト同期ブロックから前記出力信号を受け取り、該出力信号に応答してスロットタイミング信号を生成する時分割多元接続（ＴＤＭＡ）ブロック（８０）と、
前記ＴＤＭＡブロックから前記スロットタイミング信号を受け取り、前記デシメータブロックから前記間引きされた同相信号及び前記間引きされた直交信号を受け取り、該間引きされた同相信号及び該間引きされた直交信号を前記スロットタイミング信号に同期させることにより第１の信号及び第２の信号を生成するストレージレジスタ（８２）と、
を有しており、
前記ストレージレジスタから前記第１の信号及び前記第２の信号を受け取るＤＳＰプロセッサ（８４）を更に備え、
前記ＤＳＰプロセッサは、
タイミングオフセットを推定するクロック再生ブロック（８６）と、
前記第１の信号及び前記第２の信号を受け取り、前記タイミングオフセットに基づいて、タイミング調整、及び３対２のレート変換を実行して、補間された同相信号及び補間された直交信号を生成する補間器ブロック（８８）と、
前記補間器ブロックから前記補間された同相信号及び前記補間された直交信号を受け取り、該補間された同相信号及び該補間された直交信号を位相信号に変換するアークタンジェントブロック（９０）と、
前記位相信号を受け取り、該位相信号のキャリアオフセット調整を実行して、調整された位相信号を生成するキャリア再生ブロック（９２）と、
前記調整された位相信号を受け取り、該調整された位相信号の最終のデコードを実行するデコーダブロック（９４）と、
を有している、位相検波器。