KR100397407B1 - 반도체 장치, 반도체 게이트 어레이 및 전기 광학 장치 및전자기기 - Google Patents

반도체 장치, 반도체 게이트 어레이 및 전기 광학 장치 및전자기기 Download PDF

Info

Publication number
KR100397407B1
KR100397407B1 KR10-2000-0040496A KR20000040496A KR100397407B1 KR 100397407 B1 KR100397407 B1 KR 100397407B1 KR 20000040496 A KR20000040496 A KR 20000040496A KR 100397407 B1 KR100397407 B1 KR 100397407B1
Authority
KR
South Korea
Prior art keywords
region
semiconductor
support substrate
source
conductivity type
Prior art date
Application number
KR10-2000-0040496A
Other languages
English (en)
Other versions
KR20010039721A (ko
Inventor
야마자끼야스시
Original Assignee
세이코 엡슨 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이코 엡슨 가부시키가이샤 filed Critical 세이코 엡슨 가부시키가이샤
Publication of KR20010039721A publication Critical patent/KR20010039721A/ko
Application granted granted Critical
Publication of KR100397407B1 publication Critical patent/KR100397407B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Video Image Reproduction Devices For Color Tv Systems (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Jet Pumps And Other Pumps (AREA)
  • Nitrogen Condensed Heterocyclic Rings (AREA)

Abstract

절연체층상의 반도체층에 형성된 반도체 장치에 있어서, 15V 정도의 구동 전압에서도 MOS 트랜지스터의 잉여 캐리어 인발 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 저하시키지 않고 기생 바이폴러 효과를 억제하는 구조를 제공한다.
소스·타이 구조의 MOS 트랜지스터에 있어서 잉여 캐리어를 인발한 영역(11)과 소스 영역 및 드레인 영역(4, 5)의 사이에 불순물 농도가 낮은 반도체 영역(30)을 형성함으로써, 인발 영역(11)과 소스 영역 및 드레인 영역(4, 5)과의 사이의 접합 내압을 높이고, 인발 영역(11)과 소스 영역 및 드레인 영역(4, 5)과의 사이에서 파괴하지 않고 기생 바이폴러를 억제한다.

Description

반도체 장치, 반도체 게이트 어레이 및 전기 광학 장치 및 전자기기{Semiconductor device, semiconductor gate array, electro-optical device, and electronic equipment}
본 발명은 반도체 장치에 관한 것으로, 특히, 기판 부유 효과를 방지한, 절연체층상의 반도체층에 형성된 MOS 트랜지스터를 구비한 반도체 장치에 관한 것이다.
절연체상에 단결정 실리콘층으로 이루어지는 반도체층을 형성하고, 그 반도체층에 트랜지스터 소자 등의 반도체 디바이스를 형성하는 SOI 기술은 소자의 고속화나 저소비 전력화, 고집적화 등의 이점을 갖고, 액정 장치 등의 전기 광학 장치에 적용하는 것이 가능하다.
그런데, 일반적인 벌크 반도체 부품에서는 MOS 트랜지스터의 채널 영역은 하지 기판을 통하여, 상기 채널 영역을 소정의 전위로 유지할 수 있기 때문에, 채널부의 전위 변화에 의해 일어나는 기생 바이폴러 효과 등에 의해 소자의 내압 등의 전기적 특성을 열화시키지 않는다.
그렇지만, SOI 구조의 MOS 트랜지스터에서는 채널 하부가 하지 절연막에 의해 완전히 분리되어 있기 때문에, 채널 영역을 상기한 바와 같이 소정의 전위로 고정시킬 수 없고, 상기 채널 영역이 전기적으로 부유한 상태가 된다. 이 때, 드레인 영역 근방의 전계에서 가속된 캐리어와 결정 격자와의 충돌에 의한 임팩트 이온화 현상에 의해 발생한 잉여 캐리어가 채널의 하부에 축적한다. 이렇게 하여 채널 하부에 잉여 캐리어가 축적하여 채널 전위가 상승하면, 소스·채널·드레인의 NPN(N 채널형의 경우)구조가 미관상 바이폴러 소자로서 동작하기 때문에, 이상 전류에 의해 소자의 소스·드레인간 내압이 열화하는 등 전기적인 특성이 악화하는 과제가 있다. 이들의 채널부가 전기적으로 부유한 상태인 것에 기인하는 일련의 현상을 기판 부유 효과라고 한다.
그래서, 종래, 채널 영역과 소정의 경로에서 전기적으로 접속된 보디 컨택트 영역을 형성하고, 채널 영역에 축적된 잉여 캐리어를 상기 보디 컨택트 영역에서 인발함으로써, 기판 부유 효과를 억제하고 있었다.
이러한 종류의 보디 컨택트 영역을 갖은 SOI 구조의 MOS 트랜지스터를 포함하는 반도체 장치로서는 특개평9-246562호 공보(이하, 인용예 1)에 개시되어 있는 것이 있다.
액정 장치 등의 전기 광학 장치에서 사용되는 것과 같은 15V 정도의 중내압 MOS 트랜지스터 및 이 중내압 MOS 트랜지스터를 복수개 배열한 반도체 게이트 어레이 및 이 중내압 MOS 트랜지스터를 복수개 직렬 접속한 반도체 장치에서는 높은 드레인 전계에 의해 대량의 잉여 캐리어가 발생한다. 이 잉여 캐리어를 효율적으로 인발하기 위해서는 인발 영역의 불순물 농도를 높게 하여 저항을 낮추면 된다. 그러나, 상술한 인용예 1의 구조에서 인발 영역의 불순물 농도를 높게 하면 구동 전압이 높기 때문에 소스·드레인 영역과의 사이의 PN 접합 내압을 갖지 않는 문제가 있다.
본 발명의 목적은 상술한 바와 같은 문제를 해소하기 위해서, 상기 인발 영역과 소스·드레인 영역과의 접합 내압을 향상시킨, 절연체층상의 반도체층에 형성된 MOS 트랜지스터를 구비한 반도체 장치를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 상기의 절연체층상의 반도체층에 형성된 MOS 트랜지스터를 복수개 배열한 반도체 게이트 어레이를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은 상기의 절연체층상의 반도체층에 형성된 MOS 트랜지스터를 복수개 직렬 접속한 반도체 장치를 제공하는 것에 있다.
도 1은 본 발명의 제 1 실시예의 절연체층상의 반도체층에 형성된 반도체 장치에 있어서, 소스/드레인 영역의 컨택트 배선층과 층간 절연막을 생략한 것을 상면에서 본 도면.
도 2는 동, 반도체 장치에 있어서, 소스/드레인 영역과 동일면상의 구성을 도시하는 도면.
도 3은 도 1에 있어서의 A-A' 단면을 도시하는 도면.
도 4는 도 1에 있어서의 B-B' 단면을 도시하는 도면.
도 5는 도 1에 있어서의 C-C' 단면을 도시하는 도면.
도 6은 동, 반도체 장치에 있어서, 소스/드레인 영역과 동일면상의 구성의 다른 예를 도시하는 도면.
도 7은 동, 반도체 장치에 있어서, 소스/드레인 영역과 동일면상의 구성의 또다른 예를 도시하는 도면.
도 8은 동, 반도체 장치에 있어서, 도 1에 있어서의 C-C' 단면에서 본 구성의 다른 예를 도시하는 도면.
도 9는 동, 반도체 장치에 있어서, 소스/드레인 영역의 컨택트 배선층과 층간 절연막을 생략한 것을 상면에서 본 구성의 다른 예를 도시하는 도면.
도 10은 본 발명의 제 2 실시예의 절연체층상의 반도체층에 형성된 반도체 게이트 어레이의 층간 절연막을 생략한 것을 상면에서 본 도면.
도 11은 동, 반도체 게이트 어레이에 있어서, 소스/드레인 영역과 동일면상의 구성을 도시하는 도면.
도 12는 도 10에 있어서의 D-D' 단면을 도시하는 도면.
도 13은 동, 반도체 게이트 어레이에 있어서, 소스/드레인 영역과 동일면상의 구성의 다른 예를 도시하는 도면.
도 14는 동, 반도체 게이트 어레이에 있어서, 소스/드레인 영역과 동일면상의 구성의 또다른 예를 도시하는 도면.
도 15는 본 발명의 제 3 실시예의 절연체층상의 반도체층에 형성된 반도체 장치의 층간 절연막을 생략한 것을 상면에서 본 도면.
도 16은 동, 반도체 게이트 어레이에 있어서, 소스/드레인 영역과 동일면상의 구성을 도시하는 도면.
도 17은 도 15에 있어서의 E-E' 단면을 도시하는 도면.
도 18은 NAND 회로도.
도 19는 동, 반도체 장치에 있어서, 소스/드레인 영역과 동일면상의 구성의 다른 예를 도시하는 도면.
도 20은 동, 반도체 장치에 있어서, 소스/드레인 영역과 동일면상의 구성의또 다른 예를 도시하는 도면.
도 21은 본 발명의 제 4 실시예의 절연체층상의 반도체층에 형성된 반도체 장치의 층간 절연막을 생략한 것을 상면에서 본 도면.
도 22는 본 발명의 제 5 실시예의 액정 장치의 등가 회로도.
도 23은 동, 액정 장치의 TFT 어레이 기판을 그 위에 형성된 각 구성 요소와 같이 대향 기판 측에서 본 평면도.
도 24는 도 23의 H-H' 단면도.
도 25는 액정 장치를 사용한 전자기기의 일례인 투사형 표시 장치의 구성도.
* 도면의 주요 부분에 대한 부호의 설명 *
1, 1A: 지지기판 2: 제 1 절연체층
3: 채널 영역 4 소스/드레인 영역
5: 소스/드레인 영역 6: 제 2 절연체층(게이트 절연막)
7: 게이트 전극 8: 사이드웰 절연체층
9: LDD 영역 10: TFT 어레이 기판
11: 인발 영역 12 컨택트 배선
13: 배선층 14: 층간 절연막
15: 컨택트 배선 16: 컨택트 배선
17: 컨택트 배선 18: 배선층
20: 대향 기판 30, 30A, 30B, 30C: 제 1 반도체 영역
52: 실재(sealant) 53: 주변 파팅 비드
100: 액정 장치 101: 데이터선 구동 회로
102: 실장단자 103a: 주사선
103b: 용량선 104: 주사선 구동 회로
106: 상하 도통재 130: 박막 트랜지스터(TFT)
160: 데이터선 170: 축적 용량부
1004: 소스 영역 1005, 1005A: 소스/드레인 영역
1006: 드레인 영역
본 발명은 상기의 과제를 해결하기 위해서, 다음과 같은 반도체 장치를 제공한다.
즉, 본 발명에 의하면, 적어도 표면이 절연성을 갖는 지지기판과, 상기 지지기판 표면에 형성된 반도체층과, 상기 반도체층에 형성된 MOS 트랜지스터를 포함하는 반도체 장치로서, 상기 MOS 트랜지스터가 상기 지지기판 표면에 형성된 제 1 도전형 채널 영역과, 상기 채널 영역을 그 사이에 끼우도록 상기 지지기판 표면에 형성된 제 2 도전형 소스 영역 및 드레인 영역과, 상기 채널 영역상에 형성된 제 2 절연체층과, 상기 제 2 절연체층상에 형성된 전극을 구비하고 있는 반도체 장치에 있어서, 상기 채널 폭방향에서의 적어도 한쪽 단부에 상기 채널 길이 방향을 따라 상기 지지기판 표면에 형성된 제 1 반도체 영역과, 상기 제 1 반도체 영역을 따라 상기 제 1 반도체 영역을 상기 소스 영역 및 드레인 영역으로 끼우도록 하여 상기 지지기판 표면에 형성된 제 1 도전형의 제 2 반도체 영역을 갖고 있고, 상기 제 2 반도체 영역은 상기 채널 영역보다 불순물 농도가 높게 되어 있고, 상기 제 1 반도체 영역은 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮고, 또한, 상기 제 1 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있고, 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에서의 불순물 농도 구배가 완화되기 때문에, 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 2 도전형 반도체에서 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에 제 2 도전형 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에 제 1 도전형 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 채널 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 채널 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 제 1 반도체 영역에 실질적으로 불순물이 주입되어 있지 않는 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에 실질적으로 불순물을 주입되어 있지 않은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형 LDD 영역이 형성되어, 상기 제 1 반도체 영역이 제 2 도전형 반도체에서 상기 LDD 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, LDD 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 채널 영역의 도전형으로 형성되는 MOS 트랜지스터를 상보하는 MOS 트랜지스터에 형성되는 LDD 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, LDD 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 본 발명 중 어느 하나의 반도체 장치를 포함하며, 상기 적어도 표면이 절연성을 갖는 지지기판이, 지지기판과 상기 지지기판상에 형성된 제 1 절연체층으로 이루어지는 것을 특징으로 하는 반도체 장치가 얻어진다.
그리고, 지지기판이 단결정 실리콘인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 반사형 액정 장치 등의 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 벌크 실리콘 장치를 그대로 사용할 수 있는 매리트가 있다.
본 발명에 의하면, 상기 지지기판이 석영이고, 또한, 제 1 절연체층상에 형성된 반도체층이 단결정 실리콘인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 투명하기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 지지기판이 유리로서는 행할 수 없는 고온 프로세스를 채용할 수 있기 때문에, 양질의 절연막등을 얻을 수 있고, 신뢰성이 높은 디바이스를 제공할 수 있다. 또한, 상기 반도체층이 단결정 실리콘이기 때문에, 구동 주파수를 높인 고품질로 고세밀 전기 광학 장치를 얻을 수 있다.
본 발명에 의하면, 상기 지지기판이 석영이고, 또한, 제 1 절연체층상에 형성된 반도체층이 다결정 실리콘인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 투명하기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 지지기판이 유리로서는 행할 수 없는 고온 프로세스를 채용할 수 있기 때문에, 양질의 절연막등을 얻을 수 있고, 신뢰성이 높은 디바이스를 제공할 수 있다. 또한, 상기 반도체층이 단결정 실리콘이기 때문에, 기판상에 용이하게 성막할 수 있고, 고세밀 전기 광학 장치를 용이하게 얻을 수 있다.
본 발명에 의하면, 상기 지지기판이 유리인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 염가의 투명 기판이기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판을 저비용으로 제공할 수 있다.
본 발명에 의하면, 적어도 표면이 절연성을 갖는 지지기판과, 상기 지지기판 표면에 형성된 반도체층과, 상기 반도체층에 형성된 MOS 트랜지스터를 복수개 배열하고 있는 반도체 게이트 어레이로서, 상기 각 MOS 트랜지스터가 상기 지지기판 표면상에 형성된 제 1 도전형 채널 영역과, 상기 채널 영역을 그 사이에 끼우도록 상기 지지기판 표면에 형성된 제 2 도전형 소스 영역 및 드레인 영역과, 상기 채널 영역상에 형성된 제 2 절연체층과, 상기 제 2 절연체층상에 형성된 전극을 구비하고 있는 반도체 게이트 어레이에 있어서, 상기 각 MOS 트랜지스터의 상기 채널 폭방향에서의 적어도 한쪽 단부에 상기 채널 길이 방향을 따라 상기 지지기판 표면에 형성된 제 1 반도체 영역과, 상기 제 1 반도체 영역을 따라 상기 제 1 반도체 영역을 상기 소스 영역 및 드레인 영역으로 끼우도록 하여 상기 지지기판 표면에 형성된 제 1 도전형의 제 2 반도체 영역을 갖고 있고, 상기 제 2 반도체 영역은 상기 채널 영역보다 불순물 농도가 높게 되어 있고, 상기 제 1 반도체 영역은 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮고, 또한, 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, MOS 트랜지스터를 복수개 배열한 반도체 게이트 어레이에 있어서도, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있고, 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에서의 불순물농도 구배가 완화되기 때문에, 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 2 도전형 반도체에서 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, MOS 트랜지스터를 복수개 배열한 반도체 게이트 어레이에 있어서도, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에 제 2 도전형 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, MOS 트랜지스터를 복수개 배열한 반도체 게이트 어레이에 있어서도, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에 제 1 도전형 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 채널 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, 채널 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 제 1 반도체 영역에 실질적으로 불순물이 주입되어 있지 않은 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, MOS 트랜지스터를 복수개 배열한 반도체 게이트 어레이에 있어서도, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이에 실질적으로 불순물이 주입되어 있지 않은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역 및 드레인 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 2 도전형 반도체에서 상기 LDD 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, LDD 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 채널 영역의 도전형으로 형성되는 MOS 트랜지스터를 상보하는 MOS 트랜지스터에 형성되는 LDD 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, LDD 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 본 발명 중 어느 하나의 반도체 게이트 어레이를 포함하며, 상기 적어도 표면이 절연성을 갖는 지지기판이, 지지기판과 상기 지지기판상에 형성된 제 1 절연체층으로 이루어지는 것을 특징으로 하는 반도체 장치가 얻어진다.
그리고, 지지기판이 단결정 실리콘인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 반사형 액정 장치 등의 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 벌크 실리콘 장치를 그대로 사용할 수 있는 매리트가 있다.
본 발명에 의하면, 상기 지지기판이 석영이고, 또한, 제 1 절연체층상에 형성된 반도체층이 단결정 실리콘인 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 투명하기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 지지기판이 유리로서는 행할 수 없는 고온 프로세스를 채용할 수 있기 때문에, 양질의 절연막등을 얻을 수 있고, 신뢰성이 높은 디바이스를 제공할 수 있다. 또한, 상기 반도체층이 단결정 실리콘이기 때문에, 구동주파수를 높인 고품질로 고세밀 전기 광학장치를 얻을 수 있다.
본 발명에 의하면, 상기 지지기판이 석영이고, 또한, 제 1 절연체층상에 형성된 반도체층이 다결정 실리콘인 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 투명하기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 지지기판이 유리로서는 행할 수 없는 고온 프로세스를 채용할 수 있기 때문에, 양질의 절연막등을 얻을 수 있고, 신뢰성이 높은 디바이스를 제공할 수 있다. 또한, 상기 반도체층이 단결정 실리콘이기 때문에, 기판상에 용이하게 성막할 수 있어, 고세밀 전기 광학 장치를 용이하게 얻을 수 있다.
본 발명에 의하면, 상기 지지기판이 유리인 것을 특징으로 하는 반도체 게이트 어레이가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 염가인 투명 기판이기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판을 저비용으로 제공할 수 있다.
본 발명에 의하면, 적어도 표면이 절연성을 갖는 지지기판과, 상기 지지기판 표면에 형성된 반도체층과, 상기 반도체층에 형성된 MOS 트랜지스터를 복수개 직렬 접속하고 있는 구성을 포함하는 반도체 장치로서, 상기 각 MOS 트랜지스터가 상기 지지기판 표면에 형성된 제 1 도전형 채널 영역과, 상기 채널 영역을 그 사이에 끼우도록 상기 지지기판 표면에 형성된 제 2 도전형 소스 영역 및 드레인 영역과, 상기 채널 영역상에 형성된 제 2 절연체층과, 상기 제 2 절연체층상에 형성된 전극을 구비하고 있는 반도체 장치에 있어서, 전원과 직접 접속하고 있지 않는 상기 각 MOS 트랜지스터의 상기 채널 폭방향에서의 적어도 한쪽 단부에 상기 채널 길이 방향에 있어서 소스 영역을 따라 상기 지지기판 표면에 형성된 제 1 반도체 영역과, 상기 제 1 반도체 영역을 따라 상기 제 1 반도체 영역을 상기 소스 영역으로 끼우도록 하여 상기 지지기판 표면에 형성된 제 1 도전형의 제 2 반도체 영역을 갖고 있고, 전원과 직접 접속하고 있는 MOS 트랜지스터의 상기 채널 폭방향에서의 적어도 한쪽 단부에 상기 채널 길이 방향에 있어서 소스 영역을 따라 상기 지지기판 표면에 형성된 제 1 도전형의 제 3 반도체 영역을 갖고 있고, 상기 제 2 반도체 영역 및 상기 제 3 반도체 영역은 상기 채널 영역보다 불순물 농도가 높게 되어 있고, 상기 제 1 반도체 영역은 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮고, 또한, 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 논리 회로에서 사용되도록 상기 MOS 트랜지스터를 복수개 직렬 접속한 반도체 장치에 있어서도 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역과의 사이에 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있고, 제 2 반도체 영역과 소스 영역과의 사이에서의 불순물 농도 구배가 완화되기 때문에, 상기 제 2 반도체 영역과 소스 영역과의 사이의 접합 내압을 높게 유지할 수 있다. 또한, 전원과 직접 접속하지 않는 각 MOS 트랜지스터의 소스 영역에만 상기 제 1 반도체 영역을 갖고 있기 때문에, 저저항의 반도체 장치를 얻을 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 2 도전형 반도체에서 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, MOS 트랜지스터를 복수개 직렬 접속한 반도체 장치에 있어서도, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역과의 사이에 제 2 도전형 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, MOS 트랜지스터를 복수개 직렬 접속한 반도체 장치에 있어서도, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역과의 사이에 제 1 도전형 불순물 농도가 낮은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 채널 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 채널 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 제 1 반도체 영역에 실질적으로 불순물이 주입되어 있지 않은 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, MOS 트랜지스터를 복수개 직렬 접속한 반도체 장치에 있어서도, 잉여 캐리어의 인발 영역인 상기 제 2 반도체 영역과 소스 영역과의 사이에 실질적으로 불순물을 주입되어 있지 않은 상기 제 1 반도체 영역을 갖고 있기 때문에, 상기 제 2 반도체 영역과 소스 영역과의 사이의 접합 내압을 높게 유지할 수 있다.
본 발명에 의하면, 상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형의 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 2 도전형 반도체에서 상기 LDD 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, LDD 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형의 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 1 도전형 반도체에서 상기 채널 영역의 도전형으로 형성되는 MOS 트랜지스터를 상보하는 MOS 트랜지스터에 형성되는 LDD 영역과 불순물 농도가 실질적으로 동일한 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, LDD 영역에의 불순물 주입과 동일한 공정에서 상기 제 1 반도체 영역을 형성할 수 있고, 공정수를 늘리지 않는 이점이 있다.
본 발명에 의하면, 상기 본 발명 중 어느 하나의 반도체 장치를 포함하여, 상기 적어도 표면이 절연성을 갖는 지지기판이, 지지기판과 상기 지지기판상에 형성된 제 1 절연체층으로 이루어지는 것을 특징으로 하는 반도체 장치가 얻어진다.
그리고, 지지기판이 단결정 실리콘인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 반사형 액정 장치 등의 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 벌크 실리콘 장치를 그대로 사용할 수 있는 매리트가 있다.
본 발명에 의하면, 상기 지지기판이 석영이고, 또한, 제 1 절연체층상에 형성된 반도체층이 단결정 실리콘인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 투명하기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 지지기판이 유리로서는 행할 수 없는 고온 프로세스를 채용할 수 있기 때문에, 양질의 절연막등을 얻을 수 있고, 신뢰성이 높은 디바이스를 제공할 수 있다. 또한, 상기 반도체층이 단결정 실리콘이기 때문에, 구동 주파수를 높인 고품질로 고세밀 전기 광학 장치를 얻을 수 있다.
본 발명에 의하면, 상기 지지기판이 석영이고, 또한, 제 1 절연체층상에 형성된 반도체층이 다결정 실리콘인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 투명하기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판으로서 사용할 수 있다. 또한, 지지기판이 유리로서는 행할 수 없는 고온 프로세스를 채용할 수 있기 때문에, 양질의 절연막등을 얻을 수 있고, 신뢰성이 높은 디바이스를 제공할 수 있다. 또한, 상기 반도체층이 단결정 실리콘이기 때문에, 기판상에 용이하게 성막할 수 있고, 고세밀 전기 광학 장치를 얻을 수 있다.
본 발명에 의하면, 상기 지지기판이 유리인 것을 특징으로 하는 반도체 장치가 얻어진다.
본 발명에 따른 구성에 의하면, 지지기판이 염가인 투명 기판이기 때문에, 액정 장치 등의 투과형 전기 광학 장치의 소자 기판을 저비용으로 제공할 수 있다.
본 발명의 전기 광학 장치는 상기 본 발명의 반도체 장치 또는 반도체 게이트 어레이를 구성하는 지지기판과, 상기 지지기판상의 절연체층상에 형성된 반도체층과 대향하도록 배치된 다른 기판과, 이들 2장의 기판 사이에 협지되고, 상기 반도체층에 형성된 트랜지스터 소자에 의해 구동되는 액정을 구비하는 것을 특징으로 한다.
본 발명의 전자기기는 광원과, 상기 광원으로부터 출사되는 광이 입사되어 화상 정보에 대응한 변조를 실시하는, 상기의 전기 광학 장치와, 상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사 수단을 구비하는 것을 특징으로 한다.
이하에, 본 발명의 절연체층상의 반도체층에 형성된 반도체 장치 및 절연체층상의 반도체층에 형성된 반도체 장치를 복수개 배열한 반도체 게이트 어레이 및 절연체층상의 반도체층에 형성된 반도체 장치를 복수개 직렬 접속한 반도체 장치를여러가지 실시예를 들어 설명한다.
또한, 본 발명을 보다 구체적으로 설명하기 위해서 NMOS를 일례로서 들고, 채널 영역은 P형(제 1 도전형)으로 한다.
(제 1 실시예)
본 발명의 제 1 실시예는 절연체층상의 반도체층에 형성된 MOS 트랜지스터를 포함하는 반도체 장치에 관한 것으로, 이하에 기술하는 다른 실시예의 기본이 되는 것이다.
본 발명의 제 1 실시예의 절연체층상의 반도체층에 형성된 반도체 장치는 도 1 내지 도 5에 도시하는 구조를 갖고 있다. 도 1은 제 1 실시예를 예시하는 평면도이다. 또, 도 1의 좌우방향을 「채널 폭방향」이라고 하고, 채널 폭방향과 직교하는 방향을「채널 길이 방향」이라고 하기로 한다. 도 2는 본 발명의 제 1 실시예의 절연체층상의 반도체층에 형성된 반도체 장치에 있어서, 소스/드레인 영역과 동일면상의 구성을 도시하는 도이다. 도 3, 도 4, 도 5는 도 1에 있어서의 A-A' 단면, B-B'단면, C-C' 단면을 각각 도시하는 도이다. 또, 이하의 모든 도면에 있어서는 각 층이나 각부재를 도면상에서 인식 가능한 정도의 크기로 하기 위해, 각 층이나 각 부재마다 평면 치수나 막두께 등의 축척을 적절히 다르게 한다.
도 1 내지 도 5를 참조하면, 제 1 실시예에 있어서, 예를 들면 석영으로 이루어지는 지지기판(1) 위에는 예를 들면 NSG으로 이루어지는 막두께가 600 내지 1000nm, 바람직하게는 800nm 정도의 제 1 절연체층(2)이 형성되어 있다. 제 1 절연체층(2) 위에는 예를 들면 단결정 실리콘으로 이루어지는 막두께 150 내지200nm, 바람직하게는 170nm 정도의 반도체층의 소정 영역에, 불순물로서 예를 들면 보론이 도입된 P-형의 채널 영역(3), 불순물로서 예를 들면 인이 도입된 N+ 형(제 2 도전형)의 소스/드레인 영역(4, 5)이 형성되어 있고, 채널 영역(3) 위에 형성된 제 2 절연체층(게이트 절연막)(6), 게이트 전극(7)과 함께 MOS 트랜지스터를 구성하고 있다. 또한, 도 3에 도시하는 바와 같이, 게이트 전극(7)의 측벽에 사이드웰 절연체층(8)이 형성되어 있고, MOS 트랜지스터 전체는 층간 절연막(14)으로 덮여져 있다.
또한 통상의 MOS 트랜지스터와 같이, 도 2에 도시하는 바와 같이, 채널 영역(3)과 소스/드레인 영역(4, 5)의 사이에는 LDD(Lightly Doped drain)영역(9)으로서 소스/드레인 영역(4, 5)보다도 낮은 불순물 농도를 갖는, 불순물로서 예를 들면 인이 도입된 N-형의 반도체층이 형성되어 있다.
또한, 제 1 절연체층(2)상으로서 소스/드레인 영역(4, 5)의 채널 폭방향의 끝부분에 채널 길이 방향에 따르도록 형성된 불순물로서 예를 들면, 인이 도입된 제 1 반도체 영역(30)과, 제 1 반도체 영역(30)을 소스/드레인 영역(4, 5)에서 삽입하도록하여 제 1 절연체층(2)상에 형성된 불순물로서 예를 들면 보론이 도입된 P+형의 인발 영역(11)(제 2 반도체 영역)을 갖고 있다.
인발 영역(11)은 채널 영역(3)보다도 높은 불순물 농도를 갖고 있고, 제 1 반도체 영역(30)은 N-형으로 LDD 영역(9)과 실질적으로 동일의 불순물 농도를 갖고 있다. 본 실시예의 경우, 각 반도체 영역을 형성했을 때의 불순물 주입 조건은 일례로서, 채널 영역(3)이 이온종류(ion species): B+, 주입 에너지: 25 내지 45keV, 바람직하게는 35keV, 도즈량: 5×1011내지 7×1011/㎠, 바람직하게는 6×1011/㎠, 소스/드레인 영역(4, 5)이 이온종류: P+, 주입 에너지: 60 내지 80keV, 바람직하게는 70keV, 도즈량: 3×1015내지 5×1015/㎠, 바람직하게는 4×1015/㎠, 인발 영역(11)이 이온종류: BF2+, 주입 에너지: 80 내지 100keV, 바람직하게는 90keV, 도즈량: 1×1015내지 3×1015/㎠, 바람직하게는 2×1015/㎠, LDD 영역(9) 및 제 1 반도체 영역(30)이 이온종류: P+, 주입 에너지: 60 내지 80keV, 바람직하게는 70keV, 도즈량: 5×1012내지 7×1012/㎠, 바람직하게는 6×1012/㎠,이다. 또한, 평면적인 치수에 대해서는 채널 길이가 4 내지 6μm, 바람직하게는 5μm, 채널폭이 15 내지 25μm, 바람직하게는 20μm, LDD 영역(9)의 폭(채널 길이 방향의 치수)이 0.2 내지 0.3μm, 바람직하게는 0.25μm, 인발 영역(11)의 폭(채널 폭방향의 치수)이 0.9 내지 1.1μm, 바람직하게는 1μm, 제 1 반도체 영역(30)의 폭(채널 폭방향의 치수)이 1.4 내지 1.6μm, 바람직하게는 1.5μm 이다.
또한 도 5에 도시하는 바와 같이, 인발 영역(11)은 컨택트 배선(12)을 통해, 층간 절연막(14)상에 형성된 배선층(13)에 접속되어 있다. 또한, 도 1 중의 부호 (15 및 16)는 소스/드레인 영역(4, 5)에 전기적으로 접속된 컨택트 배선이다.
제 1 실시예의 반도체 장치에서는 임팩트 이온화로 채널 영역(3)내에서 발생한 잉여 캐리어가 인발 영역(11), 컨택트 배선(12), 배선층(13)을 통해 외부에 인발된다.
따라서, 채널 영역이 전기적으로 부유하고 있는 것에 기인하는 기판 부유 효과를 막고, 또한, 인발 영역(11)과 소스/드레인 영역(4, 5)과의 사이에는 불순물 농도가 낮은 제 1 반도체 영역(30)이 형성되어 있기 때문에, 액정 장치 등의 전기 광학 장치에서 사용하는 것과 같은 15V 정도의 구동 전압에 있어서도 인발 영역(11)과 소스/드레인 영역(4, 5)과의 접합이 파괴하는 것을 막을 수 있다. 예를 들면 본 실시예의 각 영역의 불순물 농도를 적용한 경우, 접합 내압을 15V 이상까지 유지할 수 있다.
또한, 본 발명의 제 1 실시예에 있어서, 제 1 반도체 영역(30)은 N-형으로 불순물 농도는 LDD 영역(9)과 실질적으로 동일하게 하고 있기 때문에, LDD 영역에의 불순물 주입과 동일한 공정에서 제 1 반도체 영역(30)을 형성할 수 있고, 제 1 반도체 영역(30)에 대하여 별개로 불순물을 도입하는 공정을 형성할 필요가 없기 때문에, 공정수가 증가하지 않는 이점이 얻어진다.
이것에 대하여, 예를 들면, 도 6에 도시하는 바와 같이, 불순물 농도가 채널 영역(3)과 실질적으로 동일의 P-형의 제 1 반도체 영역(30A)를 형성하여도 된다.
이 구성으로 한 경우에는 채널 영역(3)에 대한 불순물 주입과 동일한 공정에서 제 1 반도체 영역(30A)를 형성할 수 있기 때문에, 공정수가 증가하지 않는 이점이 얻어진다.
또한, 도 7에 도시하는 바와 같이, 실질적으로 불순물을 주입하지 않은 제 1 반도체 영역(30B)를 형성하여도 된다.
또한, 본 실시예에 있어서는 지지기판(1)상의 제 1 절연체층(2) 위에 MOS 트랜지스터를 이루는 반도체층이 형성된 예를 예시하였지만, 본 발명은 적어도 표면이 절연성을 갖는 지지기판을 갖는 반도체 장치 모두에 유효하며, 도 1의 C-C' 선에 있어서의 단면도에 대응하는 도 8에 예시하는 바와 같이, 예를 들면 석영, 유리등으로 이루어지는 지지기판(1A) 상에 소스/드레인 영역(5)을 갖는 반도체층을 직접 형성한 구성의 반도체 장치에 적용하는 것도 가능하다.
또한, 채널폭이 보다 커진 경우에는 채널 폭방향의 양단부에 인발 영역(11)을 형성한 것에서는 채널 영역(3)으로부터의 잉여 캐리어의 인발의 효율이 나쁜 것도 생각할 수 있다. 특히 그와 같은 경우, 도 9에 도시하는 바와 같이, 채널 폭방향의 양단부 뿐만 아니라, 중앙부에 인발 영역(11)을 형성하여도 된다. 이 경우도 중앙의 인발 영역(11)의 양측에 채널 길이 방향을 따라 제 1 반도체 영역(30)을 형성하면 되고, 이로써 인발 영역(11)과 소스/드레인 영역(4, 5)간의 접합 파괴를 방지할 수 있다.
또한, 본 발명의 제 1 실시예에 있어서, 소자 분리는 메사(mesa) 분리로 행하고 있지만, 공지의 모든 소자 분리 방법, 예를 들면 LOCOS(Local Oxidation of silicon)분리나 트렌치 등을 사용하여도 관계없다.
또한, 본 발명의 제 1 실시예는 NMOS에 한정한 것이 아니라, PMOS에 적용하여도 관계없다. 또한, LDD 영역을 가지지 않은 구성에 본 발명을 적용하여도 된다.
또한, 본 발명의 제 1 실시예에 있어서 예로 든 반도체 영역을 형성했을 때의 불순물 주입 조건은 일례이고, 이것에 한정하는 것이 아니다.
(제 2 실시예)
본 발명의 제 2 실시예는 제 1 실시예의 반도체 장치의 형상에 있어서의 특징을 응용하여 어레이화한 것이다.
도 10은 본 발명의 제 2 실시예의 반도체 게이트 어레이를 도시하는 평면도이고, 제 1 실시예의 반도체 장치를 어레이 형상으로 배열한 것이다. 또, 도 10의 좌우방향을「채널 폭방향」이라고 하고, 채널 폭방향과 직교하는 방향을「채널 길이 방향」이라고 하기로 한다. 또한, 도 10에 있어서 소스/드레인 영역(4, 5)과의 컨택트 배선은 도시하지 않고 있다. 도 11는 본 실시예의 반도체 장치에 있어서, 소스/드레인 영역과 동일면상의 구성을 도시하는 도이다. 도 12는 도 10에 있어서의 D-D' 단면을 도시하는 도면이다.
도 10 내지 도 12를 참조하면, 제 2 실시예에 있어서는 지지기판(1)상에 제 1 절연체층(2)이 형성되어 있다. 제 1 절연체층(2)상에는 반도체층의 소정 영역에 2개의 P-형 채널 영역(3), 2개의 채널 영역(3)으로 구획된 3개의 영역으로 이루어지는 소스/드레인 영역(4, 5)이 형성되고, 또한 채널 영역(3) 위에 형성된 제 2 절연체층(게이트 절연막)(6), 게이트 전극(7)을 구비하여 이루어지는 2개의 MOS 트랜지스터가 어레이 형상으로 배열된 구성으로 되어 있다. 또한, 도 12에 도시하는 바와 같이, 게이트 전극(7)의 측벽에 사이드웰 절연체층(8)이 형성되어 있고, MOS 트랜지스터 전체는 층간 절연막(14)으로 덮여져 있다.
또한, 도 11에 도시하는 바와 같이, 채널 영역(3)과 소스/드레인 영역(4, 5)의 사이에는 LDD 영역(9)으로서 소스/드레인 영역(4, 5)보다도 낮은 불순물 농도를 갖는 N-형의 반도체층이 형성되어 있다.
또한, 제 1 절연체층(2)상으로서 소스/드레인 영역(4, 5)의 채널 폭방향의 끝부분에 채널 길이 방향을 따르도록 형성된 제 1 반도체 영역(30)과, 제 1 반도체 영역(30)을 소스/드레인 영역(4, 5)에서 삽입하도록 하여 제 1 절연체층(2)상에 형성된 P+형 인발 영역(11)(제 2 반도체 영역)을 갖고 있다. 인발 영역(11)은 채널 영역(3)보다도 높은 불순물 농도를 갖고 있고, 제 1 반도체 영역(30)은 N-형으로 LDD 영역(9)과 실질적으로 동일의 불순물 농도를 갖고 있다.
또한 도 12에 도시하는 바와 같이, 인발 영역(11)은 컨택트 배선(12)을 통해 층간 절연막(14)상에 형성된 배선층(13)에 접속되어 있다.
이와 같이 MOS 트랜지스터를 어레이 형상으로 배열한 본 실시의 반도체 게이트 어레이의 경우에 있어서도, 채널 영역(3)에서 발생한 잉여 캐리어가 인발 영역(11), 컨택트 배선(12), 배선층(13)을 통해 외부에 인발된다.
따라서, 채널 영역이 전기적으로 부유하고 있는 것에 기인하는 기판 부유 효과를 막고, 또한, 인발 영역(11)과 소스/드레인 영역(4, 5)과의 사이에는 불순물 농도가 낮은 제 1 반도체 영역(30)이 형성되어 있기 때문에, 액정 장치 등의 전기 광학 장치에서 사용하는 것과 같은 15V 정도의 구동 전압에 있어서도 인발 영역(11)과 소스/드레인 영역(4, 5)과의 접합이 파괴되는 것을 막을 수 있다.
또한, 인발 영역(11)과 소스/드레인 영역(4, 5)과의 접합 내압이 향상하고 있기 때문에, 15V 정도의 구동 전압에 있어서도 각 MOS 트랜지스터의 보디 컨택트 영역을 공통으로 하는 것이 가능하고, 효율이 좋은 레이아웃 설계를 할수 있다.
또한, 본 실시예에 있어서도, 제 1 실시예와 같이 제 1 반도체 영역(30)의 도전형을 N-형으로서 불순물 농도를 LDD 영역(9)과 실질적으로 동일하게 하는 구성으로 바꾸어, 도 13에 도시하는 바와 같이, 불순물 농도를 채널 영역(3)과 실질적으로 동일의 P-형으로 한 제 1 반도체 영역(30A)를 형성하는 구성, 도 14에 도시하는 바와 같이, 실질적으로 불순물을 주입하지 않은 제 1 반도체 영역(30B)을 형성하는 구성, 등을 채용할 수 있다. 기타, 제 1 절연체층(2)을 가지지 않은 구성, LDD 영역(9)을 가지지 않은 구성 등을 채용할 수 있는 것도 제 1 실시예와 같다.
(제 3 실시예)
본 발명의 제 3 실시예는 제 1 실시예의 반도체 장치의 형상에 있어서의 특징을 응용하여 논리 회로 등에서 사용되도록 복수개 직렬 접속한 것이다.
도 15는 본 발명의 제 3 실시예의 반도체 장치를 도시하는 평면도이고, 제 1 실시예의 반도체 장치를 직렬 접속한 것이다. 또, 도 15의 좌우방향을 「채널 폭방향」이라고 하고, 채널 폭방향과 직교하는 방향을 「채널 길이 방향」이라고 하기로 한다. 도 16은 본 실시예의 반도체 장치에 있어서, 소스/드레인 영역과 동일면상의 구성을 도시하는 도이다. 도 17은 도 15에 있어서의 E-E' 단면을 도시하는 도이다.
도 18에 도시하는 바와 같이, NAND 회로 등의 논리 회로에는 MOS 트랜지스터를 직렬로 접속하는 개소가 있다. 이러한 개소에서, 2개의 MOS 트랜지스터를 직렬로 접속한 부분을 도시한 것이 도 15이다.
도 15 내지 도 17을 참조하면, 제 3 실시예에 있어서는 지지기판(1)상에 제 1 절연체층(2)이 형성되어 있다. 제 1 절연체층(2)상에는 반도체층의 소정 영역에 2개의 P-형의 채널 영역(3), 2개의 채널 영역(3)에 의해 구획된 3개의 불순물확산 영역이 있지만, 본 실시예의 경우, 2개의 MOS 트랜지스터가 직렬로 접속되어 있기 때문에, 각 불순물 확산 영역은 도 15의 하측으로부터 각각 소스 영역(1004), 소스/드레인 영역(1005), 드레인 영역(1006)으로 된다. 그리고, 각 채널 영역(3)상에 제 2 절연체층(게이트 절연막)(6), 게이트 전극(7)이 형성되어 있다. 또한, 도 17에 도시하는 바와 같이, 게이트 전극(7)의 측벽에 사이드웰 절연체층(8)이 형성되어 있고, MOS 트랜지스터 전체는 층간 절연막(14)으로 덮여져 있다.
또한, 도 16에 도시하는 바와 같이, 채널 영역(3)과 소스 영역(1004), 소스/드레인 영역(1005), 드레인 영역(1006)과의 사이에는 LDD 영역(9)으로서 소스 영역(1004), 소스/드레인 영역(1005), 드레인 영역(1006)보다도 낮은 불순물 농도를 갖는 N-형 반도체층이 형성되어 있다.
또한, 제 1 절연체층(2)상으로서 소스/드레인 영역(1005)의 채널 폭방향의 끝부분에 채널 길이 방향을 따르도록 형성된 제 1 반도체 영역(30)과, 제 1 반도체 영역(30)을 소스/드레인 영역(1005)에서 삽입하도록 하여 제 1 절연체층(2)상에 형성된 P+형 인발 영역(11)(제 2 반도체 영역)을 갖고 있다. 인발 영역(11)은 채널 영역(3)보다도 높은 불순물 농도를 갖고 있고, 제 1 반도체 영역(30)은 N-형으로 LDD 영역(9)과 실질적으로 동일의 불순물 농도를 갖고 있다.
본 실시예의 경우, 소스 영역(1004)의 채널 폭방향의 끝부분에도 동일한 인발 영역(11)이 형성되어 있고, 도 15에 도시하는 바와 같이, 소스 영역(1004)과 인발 영역(11)의 쌍방에 걸치도록 이들 소스 영역(1004)과 인발 영역(11)에서 공통의 컨택트 배선(12)이 형성되어 있다. 일반적으로, 소스 영역(1004)과 인발 영역(11)은 함께 접지하여 사용하기 때문에, 이들 영역의 컨택트 배선을 공통으로 하여도 조금도 지장이 없다. 이로써, 소스 영역(1004)과 인발 영역(11)은 동전위가 되기 때문에, 접합 내압의 문제는 없고, 이 부분에 제 1 반도체 영역(30)을 형성할 필요는 없다.
한편, 드레인 영역(1006)의 채널 폭방향의 끝부분에는 인발 영역(11)을 형성하고 있지 않다. 이것은 NAND 등의 논리 회로에서는 소스·드레인이 교체되지 않고, 소스 영역은 고정되어 있기 때문에 인발 영역(11)은 접지측에만 형성하면 되기 때문이다.
도 17에 도시하는 바와 같이, 소스 영역(1004) 및 인발 영역(11)은 컨택트 배선(12)을 통해 층간 절연막(14)상에 형성된 배선층(13)에 전기적으로 접속되어 있다. 또한, 드레인 영역(1006)은 컨택트 배선(17)을 통해 층간 절연막(14)상에 형성된 배선층(18)에 전기적으로 접속되어 있다.
이와 같이 MOS 트랜지스터를 직렬 접속한 본 실시예의 반도체 장치의 경우에 있어서도, 채널 영역(3)에서 발생한 잉여 캐리어가 인발 영역(11), 컨택트 배선(12), 배선층(13)을 통해 외부에 인발된다.
따라서, 채널 영역이 전기적으로 부유하고 있는 것에 기인하는 기판 부유 효과를 막고, 또한, 인발 영역(11)과 소스/드레인 영역(1005)과의 사이에는 불순물농도가 낮은 제 1 반도체 영역(30)이 형성되어 있기 때문에, 액정 장치 등의 전기 광학 장치에서 사용하는 것과 같은 15V 정도의 구동 전압에 있어서도 인발 영역(11)과 소스/드레인 영역(1005)과의 접합이 파괴하는 것을 막을 수 있다.
또한, 인발 영역(11)과 소스/드레인 영역(1005)과의 접합 내압이 저하하는 것을 막고 있기 때문에, 15V 정도의 구동 전압에 있어서도 각 MOS 트랜지스터의 보디 컨택트 영역을 공통으로 하는 것이 가능하고, 효율이 좋은 레이아웃 설계를 할수 있다.
또한, 전원과 직접 접속하지 않는 각 MOS 트랜지스터의 소스/드레인 영역(1005)에만 상기 제 1 반도체 영역(30)을 형성하고 있기 때문에, 저저항의 반도체 장치를 얻을 수 있다.
또한, 소스 영역(1004)과 인발 영역(11)의 쌍방에 걸쳐지도록 공통의 컨택트 배선(12)을 형성한 것으로 소스 영역(1004)의 컨택트와 인발 영역(11)과의 컨택트 를 겸하고 있기 때문에, 레이아웃의 효율이 좋다.
또한, 본 실시예에서는 소스 영역(1004)의 컨택트와 인발 영역(11)과의 컨택트를 겸하고 있지만, 물론 따로따로 취해도 관계없다. 단지, 소스 영역(1004)과 인발 영역(11)과의 사이에는 불순물 농도가 낮은 영역을 갖고 있지 않기 때문에, 별도로 컨택트를 갖는 경우라도, 이들의 영역을 동전위로 하는 것이 바람직하다.
또한, 본 실시예에 있어서도, 제 1, 제 2 실시예와 같이, 제 1 반도체 영역(30)의 도전형을 N-형으로서 불순물 농도를 LDD 영역(9)과 실질적으로 동일하게 하는 구성을 대신하여, 도 19에 도시하는 바와 같이, 불순물 농도를 채널영역(3)과 실질적으로 동일의 P-형으로 한 제 1 반도체 영역(30A)을 형성하는 구성, 도 20에 도시하는 바와 같이, 실질적으로 불순물을 주입하지 않는 제 1 반도체 영역(30B)을 형성하는 구성, 등을 채용할 수 있다. 기타, 제 1 절연체층(2)을 가지지 않은 구성, LDD 영역(9)을 가지지 않은 구성 등을 채용할 수 있는 것도 제 1,제 2 실시예와 동일하다.
또한, 본 발명의 제 3 실시예는 NAND 회로에 한정한 것이 아니라, MOS 트랜지스터를 복수개 직렬 접속한 논리 회로 전부에 적용할 수 있다.
(제 4 실시예)
또한, 제 3 실시예의 반도체 장치의 변형예로서, 도 21에 도시한 바와 같은 구성을 들 수 있다. 도 21의 본 실시예의 경우, 직렬로 접속된 2개의 MOS 트랜지스터의 게이트간의 치수가 3μm, LDD 영역의 폭(채널 길이 방향의 치수)가 1.5μm로 설정되어 있기 때문에, 2개의 MOS 트랜지스터의 소스/드레인 영역(1005A)으로 되는 영역에는 도 15의 제 3 실시예의 소스/드레인 영역(1005)과 같은 농도의 불순물은 도입되어 있지 않고, 그것보다도 낮은 농도(LDD 영역으로서의 농도)의 불순물이 도입되어 있을 뿐이다. 다른 구성은 제 3 실시예와 같다. 따라서, 본 실시예의 경우, 소스/드레인 영역(1005A)에 있어서, 인발 영역(11)과의 사이의 접합 내압을 확보하기 위한 제 1 반도체 영역(30C)은 원래의 소스 영역, 드레인 영역보다도 불순물 농도가 낮은 LDD 영역이 겸하고 있다.
본 구성에 있어서, 구체적인 치수의 일례로서는 인발 영역(11)의 폭(채널 폭방향의 치수)는 1μm, LDD 영역의 폭(채널 길이 방향의 치수)가 1.5μm(이것은 마스크 옵셋에 의한 것. 이와 관련하여, 제 3 실시예의 경우는 사이드웰에 의한 것이기 때문에 0.25μm 정도이다), MOS 트랜지스터의 L(채널 길이)/W(채널 폭)은 5μm/18μm(인발 영역(11)의 폭 만큼을 포함하면 20μm)이다. 게이트 산화막 두께가 60nm, MOS 트랜지스터의 반도체층을 이루는 단결정 실리콘층의 막두께가 170nm이다. 또한, 각 반도체 영역을 형성했을 때의 이온 주입 조건은 클록드 인버터를 구성하는 N 채널 트랜지스터측의 채널 영역이 이온종류: B+, 주입 에너지: 25 내지 45keV, 바람직하게는 35keV, 도즈량: 5×1011내지 7×1011/㎠, 바람직하게는 6×1011/㎠, 소스/드레인 영역이 이온종류: P+, 주입 에너지: 60 내지 80keV, 바람직하게는 70keV, 도즈량: 3×1015내지 5×1015/㎠, 바람직하게는 4×1015/㎠, LDD 영역(제 1 반도체 영역)이 이온종류: P+, 주입 에너지: 60 내지 80keV, 바람직하게는 70keV, 도즈량: 5×1012내지 7×1012/㎠, 바람직하게는 6×1012/㎠, 인발 영역이 이온종류: BF2+, 주입 에너지: 80 내지 100keV, 바람직하게는 90keV, 도즈량: 1×1015내지 3×1015/㎠, 바람직하게는 2×1015/㎠,이다.
한편, P 채널 트랜지스터측의 채널 영역이 이온종류: P+, 주입 에너지: 60 내지 80keV, 바람직하게는 70keV, 도즈량: 1×1011내지 3×1011/㎠, 바람직하게는 2×1011/㎠, 소스/드레인 영역이 이온종류: BF2+, 주입 에너지: 80 내지 100keV, 바람직하게는 90keV, 도즈량: 1×1015내지 3×1015/㎠, 바람직하게는 2×1015/㎠, LDD 영역(제 1 반도체 영역)이 이온종류: BF2+, 주입 에너지: 80 내지 100keV, 바람직하게는 90keV, 도즈량: 2×1013내지 4×1013/㎠, 바람직하게는 3×1013/㎠, 인발 영역이 이온종류: P+, 주입 에너지: 60 내지 80keV, 바람직하게는 70keV, 도즈량: 3×1015내지 5×1015/㎠, 바람직하게는 4×1015/㎠,이다.
상기 본 실시예에 근거하여 클록드 인버터를 시작(試作)한 바, 구동 전압 15V로 문제없이 회로가 동작하고 있는 것을 확인하였다.
(제 5 실시예)
제 1 내지 제 4 실시예 중 어느 하나를 포함하는 박막 트랜지스터(Thin Film Transistor, 이하, TFT로 약기한다) 어레이 기판(10)을 사용한 액정 장치(100)의 전체 구성을 도 22 내지 도 24를 참조하여 설명한다. 또한, 도 22는 본 실시예의 액정 장치의 화상 표시 영역을 구성하는 복수의 화소에 있어서의 각종소자, 배선 등을 포함하는 등가 회로도, 도 23은 TFT 어레이 기판(10)을 그 위에 형성된 각 구성 요소와 함께 대향 기판(20) 측에서 본 평면도이고, 도 24는 대향 기판(20)을 포함하여 도시하는 도 23의 H-H' 단면도이다.
본 실시예의 액정 장치에 있어서, 도 22에 도시하는 바와 같이, 화상 표시 영역을 구성하는 매트릭스형상으로 배치된 복수의 화소는 화소 전극(109)과 해당 화소 전극(109)을 제어하기 위한 TFT(130)가 매트릭스형상으로 복수 형성되어 있고, 화상 신호를 공급하는 데이터선(160)(신호선)이 해당 TFT(130)의 소스 영역에 전기적으로 접속되어 있다. 데이터선(160)에 기록된 화상 신호 S1, S2,…, Sn은 이 순서로 선순차로 공급하여도 관계없고, 서로 인접하는 복수의 데이터선(160)끼리에 대하여, 그룹마다 공급하도록 하여도 된다. 또한, TFT(130)의 게이트 전극에 주사선(103a)(신호선)이 전기적으로 접속되어 있고, 소정의 타이밍으로 주사선(103a)에 대하여 펄스적으로 주사 신호 G1, G2,…, Gm을, 이 순서로 선순차로 인가하도록 구성되어 있다. 화소 전극(109)은 TFT(130)의 드레인 영역에 전기적으로 접속되어 있고, 스위칭 소자인 TFT(130)를 일정 기간만 그 스위치를 닫음으로써, 데이터선(160)으로부터 공급되는 화상 신호 S1, S2,…, Sn을 소정의 타이밍으로 기록한다.
화소 전극(109)을 통해 액정에 기록된 소정 레벨의 화상 신호 S1, S2,…, Sn은 대향 기판(후술한다)에 형성된 대향 전극(후술한다)과의 사이에서 일정 기간 유지된다. 여기서, 유지된 화상 신호가 리크하는 것을 막기 위해서, 화소 전극(109)과 대향 전극과의 사이에 형성되는 액정 용량과 병렬로 축적 용량부(170)를 부가한다. 부호(103b)는 축적 용량부(170)의 상부 전극을 이루는 용량선이다. 이 축적 용량부(170)에 의해, 화소 전극(109)의 전압은 소스 전압이 인가된 시간보다도 3자리수나 긴 시간만큼 유지된다. 이로써, 유지 특성은 더욱 개선되고, 콘트라스트비가 높은 액정 장치가 실현된다. 또, 축적 용량부를 형성하는 방법으로서는 용량선을 형성하는 대신에, 전단의 주사선과의 사이에서 용량을 형성하여도 된다.
도 23에 있어서, TFT 어레이 기판(10) 위에는 실재(sealant; 52)가 그 가장자리를 따라 형성되어 있고, 그 안쪽에 병행하여, 차광성 재료로 이루어지는 주변 파팅 비드(peripheral parting bead; 53)가 형성되어 있다. 실재(52)의 외측의 영역에는 데이터선 구동 회로(101) 및 실장단자(102)가 TFT 어레이 기판(10)의 1변을 따라 형성되어 있고, 주사선 구동 회로(104)가 이 1변에 인접하는 2변을 따라 형성되어 있다. 주사선에 공급되는 주사 신호 지연이 문제가 되지 않는 것이라면, 주사선 구동 회로(104)는 한 쪽만으로도 가능함은 말할 필요도 없다. 또한, 데이터선 구동 회로(101)를 화면 표시 영역의 변을 따라 양측에 배열하여도 된다. 예를 들면 홀수열의 데이터선은 화면 표시영역의 한쪽 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하고, 짝수열의 데이터선은 상기 화면 표시 영역의 반대측의 변을 따라 배치된 데이터선 구동 회로로부터 화상 신호를 공급하도록 하여도 된다. 이렇게 데이터선을 빗살모양으로 구동하도록 하면, 데이터선 구동 회로의 점유 면적을 확장할 수 있기 때문에, 복잡한 회로를 구성하는 것이 가능해진다. 또한 TFT 어레이 기판(10)의 남은 1변에는 화면 표시 영역의 양측에 형성된 주사선 구동 회로(104) 사이를 연결하기 위한 복수의 배선(105)이 형성되어 있다. 또한, 대향 기판(20)의 코너부의 적어도 1개소에서는 TFT 어레이 기판(10)과 대향 기판(20)과의 사이에서 전기적 도통을 갖기 위한 상하 도통재(106)가 형성되어 있다. 그리고, 도 24에 도시하는 바와 같이, 도 23에 도시한 실재(52)와 거의 같은 윤곽을 가지는 대향 기판(20)이 해당 실재(52)에 의해 TFT 어레이 기판(10)에 고착되어 있다.
이상의 액정 장치의 TFT 어레이 기판(10)상에는 또한, 제조 도중이나 출하시의 해당 액정 장치의 품질, 결함 등을 검사하기 위한 검사 회로 등을 형성하여도 된다. 또한, 데이터선 구동 회로(101) 및 주사선 구동 회로(104)를 TFT 어레이 기판(10) 위에 형성하는 대신에, 예를 들면 TAB(테이프 오토메틱 본딩 기판) 상에 실장된 구동용 LSI에, TFT 어레이 기판(10)의 주변부에 형성된 이방성 도전 필름을 통해 전기적 및 기계적으로 접속하도록 하여도 좋다. 또한, 대향 기판(20)의 투사광이 입사하는 측 및 TFT 어레이 기판(10)의 출사광이 출사하는 측에는 각각, 예를 들면, TN(트위스트 네마틱) 모드, STN(슈퍼 TN) 모드, D-STN(듀얼 스캔 STN) 모드 등의 동작 모드나, 노멀리 화이트 모드/노멀이 블랙 모드 별에 따라서, 편광 필름, 위상차 필름, 편광 수단 등이 소정의 방향으로 배치된다.
이상 설명한 액정 장치는 예를 들면 컬러 액정 프로젝터(투사형 표시 장치)에 적용되는 경우에는 3장의 액정 장치가 RGB용 라이트 밸브로서 각각 사용되고, 각 패널에는 각각 RGB 색 분해용 다이크로익 미러를 통해 분해된 각 색의 광이 투사광으로서 각각 입사되는 것으로 된다. 따라서, 그 경우에는 상기 실시예에서 예시된 바와 같이, 대향 기판(20)에, 컬러 필터는 형성되어 있지 않다. 그렇지만, 대향 기판(20)에 있어서 화소 전극에 대향하는 소정 영역에 RGB의 컬러 필터를 그 보호막과 같이 형성하여도 된다. 이와 같이 하면, 액정 프로젝터 이외의 직시형이나 반사형 컬러 액정 텔레비젼 등의 컬러 액정 장치에 각 실시예에 있어서의 액정 장치를 적용할 수 있다. 또한, 대향 기판(20)상에 1화소에 1개 대응하도록 매크로 렌즈를 형성하여도 된다. 이와 같이 하면, 입사광의 집광 효율을 향상함으로써, 밝은 액정 장치가 실현된다. 또한, 대향 기판(20)상에, 어느 층이나 굴절율이 상위하는 간섭층을 퇴적함으로써, 광의 간섭을 이용하여, RGB 색을 만들어내는 다이크로익 필터를 형성하여도 된다. 이 다이크로익 필터 부착 대향 기판에 의하면, 보다 밝은 컬러 액정 장치가 실현된다.
(제 6 실시예)
상기의 액정 장치를 사용한 전자기기의 일례로서, 투사형 표시 장치의 구성에 대해서, 도 25를 참조하여 설명한다. 도 25에 있어서, 투사형 표시 장치(1100)는 상술한 액정 장치를 3개 준비하고, 각기 RGB용 액정 장치(962R, 962G 및 962B)로서 사용한 투사형 액정 장치의 광학계의 개략 구성도를 도시한다. 본 예의 투사형 표시 장치의 광학계에는 상술한 광원 장치(920)와, 균일 조명 광학계(923)가 채용되어 있다. 그리고, 투사형 표시 장치는 이 균일 조명 광학계(923)로부터 출사되는 광속(W)을 적(R), 녹(G), 청(B)으로 분리하는 색 분리 수단으로서의 색분리 광학계(924)와, 각 색 광속(R, G, B)을 변조하는 변조 수단으로서의 3개의 라이트 밸브(925R, 925G, 925B)와, 변조된 후의 색 광속을 재합성하는 색합성 수단으로서의 색 합성 프리즘(910)과, 합성된 광속을 투사면(100)의 표면에 확대 투사하는 투사 수단으로서의 투사 렌즈 유닛(906)을 구비하고 있다. 또한, 청색 광속(B)을 대응하는 라이트 밸브(925B)에 유도하는 도광계(927)도 구비하고 있다.
균일 조명 광학계(923)는 2개의 렌즈판(921, 922)과 반사 미러(931)를 구비하고 있고, 반사 미러(931)를 삽입하여 2개의 렌즈판(921, 922)이 직교하는 상태로배치되어 있다. 균일 조명 광학계(923)의 2개의 렌즈판(921, 922)은 각각 매트릭스 형상으로 배치된 복수의 구형 렌즈를 구비하고 있다. 광원 장치(920)로부터 출사된 광속은 제 1 렌즈판(921)의 구형 렌즈에 의해 복수의 부분 광속으로 분할된다. 그리고, 이들의 부분 광속은 제 2 렌즈판(922)의 구형 렌즈에 의해서 3개의 라이트 밸브(925R, 925G, 925B) 부근에서 중첩된다. 따라서, 균일 조명 광학계(923)를 사용함으로써, 광원 장치(920)가 출사 광속의 단면내에서 불균일한 조도 분포를 갖고 있는 경우라도, 3개의 라이트 밸브(925R, 925G, 925B)를 균일한 조명광으로 조명하는 것이 가능해진다.
각 색 분리 광학계(924)는 청녹 반사 다이크로익 미러(941)와, 녹 반사 다이크로익 미러(942)와, 반사 미러(943)로 구성된다. 우선, 청녹 반사 다이크로익 미러(941)에 있어서, 광속(W)에 포함되어 있는 청색 광속(B) 및 녹색 광속(G)이 직각으로 반사되고, 녹 반사 다이크로익 미러(942) 측을 향한다. 적색 광속(R)은 이 미러(941)를 통과하여, 후방의 반사 미러(943)에서 직각으로 반사되어, 적색 광속(R)의 출사부(944)로부터 프리즘 유닛(910) 측으로 출사된다.
다음에, 녹 반사 다이크로익 미러(942)에 있어서, 청녹 반사 다이크로익 미러(941)에 있어서 반사된 청색, 녹색 광속(B, G) 중, 녹색 광속(G) 만이 직각으로 반사되어, 녹색 광속(G)의 출사부(945)로부터 색합성 광학계 측으로 출사된다. 녹반사 다이크로익 미러(942)를 통과한 청색 광속(B)은 청색 광속(B)의 출사부(946)로부터 도광계(927) 측으로 출사된다. 본 예에서는 균일 조명 광학 소자의 광속(W)의 출사부로부터, 색 분리 광학계(924)에 있어서의 각 색 광속의 출사부(944, 945, 946)까지의 거리가 거의 같게 되도록 설정되어 있다.
색 분리 광학계(924)의 적색, 녹색 광속(R, G)의 출사부(944, 945)의 출사측에는 각각 집광 렌즈(951, 952)가 배치되어 있다. 따라서, 각 출사부로부터 출사된 적색, 녹색 광속(R, G)은 이들의 집광 렌즈(951, 952)에 입사하여 평행화된다.
이와 같이 평행화된 적색, 녹색 광속(R, G)은 라이트 밸브(925R, 925G)에 입사하여 변조되고, 각 색광에 대응한 화상 정보가 부가된다. 즉, 이들의 액정 장치는 비도시의 구동 수단에 의해 화상 정보에 따라 스위칭 제어되고, 이로써, 여기를 통과하는 각 색광의 변조가 행하여진다. 한편, 청색 광속(B)은 도광계(927)를 거쳐 대응하는 라이트 밸브(925B)에 인도되고, 여기에 있어서, 마찬가지로 화상 정보에 따라 변조가 실시된다. 또한, 본 예의 라이트 밸브(925R, 925G, 925B)는 각각또한 입사측 편광 수단(960R, 960G, 960B)과, 출사측 편광 수단(961R, 961G, 961B)과, 이들 사이에 배치된 액정 장치(962R, 962G, 962B)로 이루어지는 액정 라이트 밸브이다.
도광계(927)는 청색 광속(B)의 출사부(946)의 출사측에 배치한 집광 렌즈(954)와, 입사측 반사 미러(971)와, 출사측 반사 미러(972)와, 이들의 반사 미러 사이에 배치한 중간 렌즈(973)와, 라이트 밸브(925B)의 앞측에 배치한 집광 렌즈(953)로 구성되어 있다. 집광 렌즈(946)로부터 출사된 청색 광속(B)은 도광계(927)를 거쳐 액정 장치(962B)에 유도되어 변조된다. 각 색 광속의 광로 길이, 즉, 광속(W)의 출사부로부터 각 액정 장치(962R, 962G, 962B)까지의 거리는 청색 광속(B)이 가장 길게 되고, 따라서, 청색 광속의 광량 손실이 가장 많아진다. 그러나, 도광계(927)를 개재시킴으로써, 광량 손실을 억제할 수 있다.
각 라이트 밸브(925R, 925G, 925B)를 통해 변조된 각 색광속(R, G, B)은 색합성 프리즘(910)에 입사되고, 여기서 합성된다. 그리고, 이 색합성 프리즘(910)에 의해 합성된 광이 투사 렌즈 유닛(906)을 거쳐 소정의 위치에 있는 투사면(100)의 표면에 확대 투사되게 되어 있다.
본 예에서는 액정 장치(962R, 962G, 962B)에는 TFT의 아래쪽에 차광층이 형성되어 있기 때문에, 해당 액정 장치(962R, 962G, 962B)로부터의 투사광에 근거한 액정 프로젝터내 투사 광학계에 의한 반사광, 투사광이 통과했을 때의 TFT 어레이 기판의 표면으로부터의 반사광, 다른 액정 장치로부터 출사된 후에 투사 광학계를 관통하는 투사광의 일부 등이, 복귀광으로서 TFT 어레이 기판 측으로부터 입사하여도, 화소 전극의 스위칭용 TFT의 채널에 대한 차광을 충분히 행할 수 있다.
이 때문에, 소형화에 알맞은 프리즘 유닛을 투사광학계에 사용하여도, 각 액정 장치(962R, 962G, 962B)와 프리즘 유닛과의 사이에서, 복귀광 방지용 필름을 별도로 배치하거나, 편광 수단에 복귀광 방지 처리를 실시하거나 할 필요가 없어지기 때문에, 구성을 소형화 또한 간이화하는 데에 있어서 대단히 유리하다.
또한, 본 실시예에서는 복귀광에 의한 TFT의 채널 영역으로의 영향을 억제할 수 있기 때문에, 액정 장치에 직접 복귀광 방지 처리를 실시한 편광 수단(961R, 961G, 961B)을 접착하지 않아도 된다. 그래서, 도 25에 도시하는 바와 같이, 편광수단을 액정 장치로부터 떼어내어 형성하고, 보다 구체적으로는 한쪽의 편광 수단(961R, 961G, 961B)은 프리즘 유닛(910)에 접착하고, 다른쪽 편광 수단(960R, 960G, 960B)은 집광 렌즈(953, 945, 944)에 접착하는 것이 가능하다. 이와 같이, 편광 수단을 프리즘 유닛 또는 집광 렌즈에 접착함으로써, 편광 수단의 열은 프리즘 유닛 또는 집광 렌즈에서 흡수되기 때문에, 액정 장치의 온도 상승을 방지할 수 있다.
또한, 도시를 생략하지만, 액정 장치와 편광 수단을 이간 형성함으로써, 액정 장치와 편광 수단과의 사이에는 공기층이 되기 때문에, 냉각 수단을 형성하고, 액정 장치와 편광 수단과의 사이에 냉풍 등의 송풍을 보내주는 것에 의해, 액정 장치의 온도 상승을 또한 막을 수 있고, 액정 장치의 온도 상승에 의한 오동작을 막을 수 있다.
상술의 본 실시예에서는 액정 장치를 사용하여 설명하였지만, 이것에 한정하는 것이 아니라, 일렉트로루미네선스 또는 플라즈마 디스플레이 등의 전기 광학 장치에도 본 실시예는 적용가능하다.
이상, 설명된 바와 같이, 본 발명에 의하면, 채널 영역에 축적된 잉여 캐리어를 끄집어내기 위한 인발 영역과 소스/드레인 영역과의 사이에는 불순물 농도가 낮은 반도체 영역을 갖고 있기 때문에, 인발 영역과 소스/드레인 영역과의 접합 내압을 높게 유지한 반도체 장치가 얻어진다.
또한, 본 발명에 의하면, 상기의 반도체 장치를 복수개 배열한 반도체 게이트 어레이를 얻을 수 있다.
또한, 본 발명에 의하면, 상기의 반도체 장치를 복수개 직렬 접속한 반도체 장치를 얻을 수 있다.

Claims (39)

  1. 적어도 표면이 절연성을 갖는 지지기판과, 상기 지지기판 표면에 형성된 반도체층과, 상기 반도체층에 형성된 MOS 트랜지스터를 포함하는 반도체 장치로서,
    상기 MOS 트랜지스터가 상기 지지기판 표면에 형성된 제 1 도전형의 채널 영역과, 상기 채널 영역을 그 사이에 끼우도록 상기 지지기판 표면에 형성된 제 2 도전형의 소스 영역 및 드레인 영역과, 상기 채널 영역상에 형성된 제 2 절연체층과, 상기 제 2 절연체층상에 형성된 전극을 구비하고 있는 반도체 장치에 있어서,
    상기 소스 영역 및 드레인 영역 중 적어도 어느 한쪽의 상기 채널 폭방향에서의 적어도 한쪽 단부에 상기 채널 길이 방향을 따라 상기 지지기판 표면에 형성된 제 1 반도체 영역과, 상기 제 1 반도체 영역을 따라 상기 제 1 반도체 영역을 상기 소스 영역 또는 드레인 영역으로 끼우도록 하여 상기 지지기판 표면에 형성된 제 1 도전형의 제 2 반도체 영역을 갖고 있고,
    상기 제 2 반도체 영역은 상기 채널 영역보다 불순물 농도가 높게 되어 있고, 상기 제 1 반도체 영역은 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮고, 또한, 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체 영역이 제 2 도전형의 반도체이고, 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 채널 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 반도체 영역에 불순물이 주입되어 있지 않은 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형의 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 2 도전형의 반도체이고, 상기 LDD 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형의 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 채널 영역의 도전형으로 형성되는 MOS 트랜지스터를 상보하는 MOS 트랜지스터에 형성되는 LDD 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 적어도 표면이 절연성을 갖는 지지기판이 지지기판과 상기 지지기판 상에 형성된 제 1 절연체층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 지지기판이 단결정 실리콘인 것을 특징으로 하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 지지기판이 석영이고, 또한, 상기 제 1 절연체층상에 형성된 반도체층이 단결정 실리콘인 것을 특징으로 하는 반도체 장치.
  11. 제 8 항에 있어서,
    상기 지지기판이 석영이고, 또한, 상기 제 1 절연체층상에 형성된 반도체층이 다결정 실리콘인 것을 특징으로 하는 반도체 장치.
  12. 제 8 항에 있어서,
    상기 지지기판이 유리인 것을 특징으로 하는 반도체 장치.
  13. 적어도 표면이 절연성을 갖는 지지기판과, 상기 지지기판 표면에 형성된 반도체층과, 상기 반도체층에 형성된 MOS 트랜지스터를 복수개 배열하고 있는 반도체 게이트 어레이로서,
    상기 각 MOS 트랜지스터가 상기 지지기판 표면에 형성된 제 1 도전형의 채널 영역과, 상기 채널 영역을 그 사이에 끼우도록 상기 지지기판 표면에 형성된 제 2 도전형의 소스 영역 및 드레인 영역과, 상기 채널 영역상에 형성된 제 2 절연체층과, 상기 제 2 절연체층상에 형성된 전극을 구비하고 있는 반도체 게이트 어레이에 있어서,
    상기 각 MOS 트랜지스터의 상기 소스 영역 및 드레인 영역 중 적어도 어느 한쪽의 상기 채널 폭방향에서의 적어도 한쪽 단부에 상기 채널 길이 방향을 따라 상기 지지기판 표면에 형성된 제 1 반도체 영역과, 상기 제 1 반도체 영역을 따라 상기 제 1 반도체 영역을 상기 소스 영역 또는 드레인 영역으로 끼우도록 하여 상기 지지기판 표면에 형성된 제 1 도전형의 제 2 반도체 영역을 갖고 있고,
    상기 제 2 반도체 영역은 상기 채널 영역보다 불순물 농도가 높게 되어 있고, 상기 제 1 반도체 영역은 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮고, 또한, 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 게이트 어레이.
  14. 제 13 항에 있어서,
    상기 각 MOS 트랜지스터의 상기 제 1 반도체 영역이 제 2 도전형의 반도체이고, 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 게이트 어레이.
  15. 제 13 항에 있어서,
    상기 각 MOS 트랜지스터의 상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 게이트 어레이.
  16. 제 13에 있어서,
    상기 각 MOS 트랜지스터의 상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 채널 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 게이트 어레이.
  17. 제 13 항에 있어서,
    상기 각 MOS 트랜지스터의 상기 제 1 반도체 영역에 불순물이 주입되어 있지 않은 것을 특징으로 하는 반도체 게이트 어레이.
  18. 제 13 항에 있어서,
    상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형의 LDD 영역이 형성되고, 상기 각 MOS 트랜지스터의 상기 제 1 반도체 영역이 제 2 도전형의 반도체이고, 상기 LDD 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 게이트 어레이.
  19. 제 13 항에 있어서,
    상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형의 LDD 영역이 형성되고, 상기 각 MOS 트랜지스터의 상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 채널 영역의 도전형으로 형성되는 MOS 트랜지스터를 상보하는 MOS 트랜지스터에 형성되는 LDD 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 게이트 어레이.
  20. 제 13 항내지 제 19 항 중 어느 한 항에 있어서,
    상기 적어도 표면이 절연성을 갖는 지지기판이, 지지기판과 상기 지지기판상에 형성된 제 1 절연체층으로 이루어지는 것을 특징으로 하는 반도체 게이트 어레이.
  21. 제 20 항에 있어서,
    상기 지지기판이 단결정 실리콘인 것을 특징으로 하는 반도체 게이트 어레이.
  22. 제 20 항에 있어서,
    상기 지지기판이 석영이고, 또한, 상기 제 1 절연체층상에 형성된 반도체층이 단결정 실리콘인 것을 특징으로 하는 반도체 게이트 어레이.
  23. 제 20 항에 있어서,
    상기 지지기판이 석영이고, 또한, 상기 제 1 절연체층상에 형성된 반도체층이 다결정 실리콘인 것을 특징으로 하는 반도체 게이트 어레이.
  24. 제 20 항에 있어서,
    상기 지지기판이 유리인 것을 특징으로 하는 반도체 게이트 어레이.
  25. 적어도 표면이 절연성을 갖는 지지기판과, 상기 지지기판 표면에 형성된 반도체층과, 상기 반도체층에 형성된 MOS 트랜지스터를 복수개 직렬 접속하고 있는 구성을 포함하는 반도체 장치로서,
    상기 각 MOS 트랜지스터가 상기 지지기판 표면에 형성된 제 1 도전형의 채널 영역과, 상기 채널 영역을 그 사이에 끼우도록 상기 지지기판 표면에 형성된 제 2 도전형의 소스 영역 및 드레인 영역과, 상기 채널 영역상에 형성된 제 2 절연체층과, 상기 제 2 절연체층상에 형성된 전극을 구비하고 있는 반도체 장치에 있어서,
    상기 각 MOS 트랜지스터의 소스 영역 및 드레인 영역 중, 전원과 직접 접속하고 있지 않는 소스 영역 또는 드레인 영역의 상기 채널 폭방향에서의 적어도 한쪽 단부에 상기 채널 길이 방향에서 소스 영역 또는 드레인 영역을 따라 상기 지지기판 표면에 형성된 제 1 반도체 영역과, 상기 제 1 반도체 영역을 따라 상기 제 1 반도체 영역을 상기 소스 영역 또는 드레인 영역으로 끼우도록 하여 상기 지지기판 표면에 형성된 제 1 도전형의 제 2 반도체 영역을 갖고 있고,
    전원과 직접 접속하고 있는 소스 영역 또는 드레인 영역의 상기 채널 폭방향에서의 적어도 한쪽 단부에 상기 채널 길이 방향에 있어서, 소스 영역 또는 드레인 영역에 따르도록 상기 지지기판 표면에 형성된 제 1 도전형의 제 3 반도체 영역을 갖고 있고,
    상기 제 2 반도체 영역 및 상기 제 3 반도체 영역은 상기 채널 영역보다 불순물 농도가 높게 되어 있고,
    상기 제 1 반도체 영역은 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮고, 또한, 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치.
  26. 제 25 항에 있어서,
    상기 제 1 반도체 영역이 제 2 도전형의 반도체이고, 상기 소스 영역 및 드레인 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치.
  27. 제 25 항에 있어서,
    상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 제 2 반도체 영역보다도 불순물 농도가 낮은 것을 특징으로 하는 반도체 장치.
  28. 제 25 항에 있어서,
    상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 채널 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 장치.
  29. 제 25 항에 있어서,
    상기 제 1 반도체 영역에 불순물이 주입되어 있지 않은 것을 특징으로 하는 반도체 장치.
  30. 제 25 항에 있어서,
    상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형의 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 2 도전형의 반도체이고, 상기 LDD 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 장치.
  31. 제 25 항에 있어서,
    상기 채널 영역과 상기 소스 영역 및 드레인 영역과의 사이에 제 2 도전형의 LDD 영역이 형성되고, 상기 제 1 반도체 영역이 제 1 도전형의 반도체이고, 상기 채널 영역의 도전형으로 형성되는 MOS 트랜지스터를 상보하는 MOS 트랜지스터에 형성되는 LDD 영역과 불순물 농도가 동일한 것을 특징으로 하는 반도체 장치.
  32. 제 25 항 내지 제 31 항 중 어느 한 항에 있어서,
    상기 적어도 표면이 절연성을 갖는 지지기판이, 지지기판과 상기 지지기판상에 형성된 제 1 절연체층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  33. 제 32 항에 있어서,
    상기 지지기판이 단결정 실리콘인 것을 특징으로 하는 반도체 장치.
  34. 제 32 항에 있어서,
    상기 지지기판이 석영이고, 또한, 상기 제 1 절연체층상에 형성된 반도체층이 단결정 실리콘인 것을 특징으로 하는 반도체 장치.
  35. 제 32 항에 있어서,
    상기 지지기판이 석영이고, 또한, 상기 제 1 절연체층상에 형성된 반도체층이 다결정 실리콘인 것을 특징으로 하는 반도체 장치.
  36. 제 32 항에 있어서,
    상기 지지기판이 유리인 것을 특징으로 하는 반도체 장치.
  37. 제 25 항 내지 제 31 항 중 어느 한 항에 있어서,
    직렬 접속된 복수개의 MOS 트랜지스터의 소스 영역 및 드레인 영역 중, 접지되는 소스 영역과 그것에 인접하는 상기 제 1 반도체 영역에 걸쳐 이들 소스 영역 및 제 1 반도체 영역의 쌍방에 전기적으로 접속된 컨택트 배선이 형성된 것을 특징으로 하는 반도체 장치.
  38. 제 1 항 내지 제 7 항 중 어느 한 항에 따른 반도체 장치, 또는 제 13 항에 따른 반도체 게이트 어레이, 또는 제 25 항에 따른 반도체 장치를 구성하는 지지기판과,
    상기 지지기판상의 절연체층상에 형성된 반도체층과 대향하도록 배치된 다른 기판과,
    이들 2장의 기판 사이에 삽입되고, 상기 반도체층에 형성된 트랜지스터 소자에 의해 구동되는 액정을 구비하는 것을 특징으로 하는 전기 광학 장치.
  39. 광원과,
    상기 광원으로부터 출사되는 광이 입사되어 화상 정보에 대응한 변조를 실시하는 제 38 항에 따른 전기 광학 장치와,
    상기 전기 광학 장치에 의해 변조된 광을 투사하는 투사 수단을 구비하는 것을 특징으로 하는 전자기기.
KR10-2000-0040496A 1999-07-16 2000-07-14 반도체 장치, 반도체 게이트 어레이 및 전기 광학 장치 및전자기기 KR100397407B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP99-203631 1999-07-16
JP20363199 1999-07-16
JP2000089579A JP3573056B2 (ja) 1999-07-16 2000-03-28 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器
JP2000-89579 2000-03-28

Publications (2)

Publication Number Publication Date
KR20010039721A KR20010039721A (ko) 2001-05-15
KR100397407B1 true KR100397407B1 (ko) 2003-09-13

Family

ID=26514028

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0040496A KR100397407B1 (ko) 1999-07-16 2000-07-14 반도체 장치, 반도체 게이트 어레이 및 전기 광학 장치 및전자기기

Country Status (4)

Country Link
US (2) US6573533B1 (ko)
JP (1) JP3573056B2 (ko)
KR (1) KR100397407B1 (ko)
TW (1) TW461117B (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515648B1 (en) 1999-08-31 2003-02-04 Semiconductor Energy Laboratory Co., Ltd. Shift register circuit, driving circuit of display device, and display device using the driving circuit
JP4776801B2 (ja) 2001-04-24 2011-09-21 株式会社半導体エネルギー研究所 メモリ回路
JP5001494B2 (ja) * 2001-08-28 2012-08-15 セイコーインスツル株式会社 絶縁性基板上に形成された電界効果トランジスタ
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP4700268B2 (ja) * 2003-09-19 2011-06-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP5100034B2 (ja) * 2005-05-26 2012-12-19 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7829394B2 (en) 2005-05-26 2010-11-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US7486854B2 (en) 2006-01-24 2009-02-03 Uni-Pixel Displays, Inc. Optical microstructures for light extraction and control
GB2459667A (en) * 2008-04-29 2009-11-04 Sharp Kk Thin film transistor and active matrix display
US8723260B1 (en) * 2009-03-12 2014-05-13 Rf Micro Devices, Inc. Semiconductor radio frequency switch with body contact
JP6006219B2 (ja) * 2010-10-20 2016-10-12 ペレグリン セミコンダクター コーポレイション 蓄積電荷シンクを用いてｍｏｓｆｅｔの線形性を改善することに使用される方法及び装置−高調波リンクルの抑制
US20120205744A1 (en) * 2011-02-10 2012-08-16 O Kenneth K Body contact structure for a semiconductor device
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
JP2016206462A (ja) * 2015-04-24 2016-12-08 京セラディスプレイ株式会社 ドットマトリクス型表示装置
US11705514B2 (en) * 2015-07-29 2023-07-18 Mediatek Inc. MOS transistor structure with hump-free effect
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
CN108962757B (zh) * 2018-07-12 2019-12-10 京东方科技集团股份有限公司 薄膜晶体管及其制造方法、显示基板、显示装置
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970024287A (ko) * 1995-10-05 1997-05-30 양승택 실리콘-온- 절연체 모스 전계효과 트랜지스터 및 그의 제조방법(Silicon-On-Insulator MOS transistor and fabricating method thereof)
JPH09260671A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 薄膜トランジスタおよびそれを用いた液晶表示装置
JPH10308516A (ja) * 1997-05-02 1998-11-17 Nec Corp Ｓｏｉ構造の半導体装置およびその製造方法
JPH11135795A (ja) * 1997-10-29 1999-05-21 Nec Corp 電界効果型トランジスタ
JPH11274502A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62104173A (ja) * 1985-10-31 1987-05-14 Fujitsu Ltd 半導体装置
JPH0728043B2 (ja) * 1987-04-23 1995-03-29 工業技術院長 半導体装置
US4791464A (en) * 1987-05-12 1988-12-13 General Electric Company Semiconductor device that minimizes the leakage current associated with the parasitic edge transistors and a method of making the same
US4864380A (en) * 1987-05-12 1989-09-05 General Electric Company Edgeless CMOS device
US5026656A (en) * 1988-02-01 1991-06-25 Texas Instruments Incorporated MOS transistor with improved radiation hardness
US5079605A (en) * 1988-07-29 1992-01-07 Texas Instruments Incorporated Silicon-on-insulator transistor with selectable body node to source node connection
US5001528A (en) * 1989-01-31 1991-03-19 The United States Of America As Represented By The Secretary Of The Air Force Radiation hardened CMOS on SOI or SOS devices
JP2700955B2 (ja) 1991-01-11 1998-01-21 三菱電機株式会社 電界効果型トランジスタを備えた半導体装置
USH1435H (en) * 1991-10-21 1995-05-02 Cherne Richard D SOI CMOS device having body extension for providing sidewall channel stop and bodytie
US5293052A (en) * 1992-03-23 1994-03-08 Harris Corporation SOT CMOS device having differentially doped body extension for providing improved backside leakage channel stop
JP3108296B2 (ja) * 1994-01-26 2000-11-13 三洋電機株式会社 表示装置の製造方法
JP3302187B2 (ja) * 1994-08-18 2002-07-15 キヤノン株式会社 薄膜トランジスタ、これを用いた半導体装置、液晶表示装置
JP3028061B2 (ja) 1996-03-14 2000-04-04 日本電気株式会社 Ｓｏｉ構造の半導体装置及び半導体ゲートアレイ
JP3337953B2 (ja) * 1997-09-05 2002-10-28 シャープ株式会社 Ｓｏｉ・ｍｏｓｆｅｔ及びその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970024287A (ko) * 1995-10-05 1997-05-30 양승택 실리콘-온- 절연체 모스 전계효과 트랜지스터 및 그의 제조방법(Silicon-On-Insulator MOS transistor and fabricating method thereof)
JPH09260671A (ja) * 1996-03-25 1997-10-03 Toshiba Corp 薄膜トランジスタおよびそれを用いた液晶表示装置
JPH10308516A (ja) * 1997-05-02 1998-11-17 Nec Corp Ｓｏｉ構造の半導体装置およびその製造方法
JPH11135795A (ja) * 1997-10-29 1999-05-21 Nec Corp 電界効果型トランジスタ
JPH11274502A (ja) * 1998-03-20 1999-10-08 Toshiba Corp 薄膜トランジスタおよび薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
JP3573056B2 (ja) 2004-10-06
TW461117B (en) 2001-10-21
US6573533B1 (en) 2003-06-03
KR20010039721A (ko) 2001-05-15
JP2001094114A (ja) 2001-04-06
US20030116801A1 (en) 2003-06-26
US6940138B2 (en) 2005-09-06

Similar Documents

Publication Publication Date Title
KR100397407B1 (ko) 반도체 장치, 반도체 게이트 어레이 및 전기 광학 장치 및전자기기
JP4211063B2 (ja) 電気光学装置用基板、電気光学装置及び電子機器並びに投射型表示装置
US6593626B2 (en) Electro-optical device, method for making the same, and electronic apparatus
KR100449772B1 (ko) 전기광학장치, 전기광학장치의 제조 방법 및 전자기기
JP3575402B2 (ja) 電気光学装置の製造方法、電気光学装置及び電子機器
JP4826685B2 (ja) 電気光学装置及び電子機器
KR20020003246A (ko) 전기 광학 장치 및 전자 기기
JP2003174172A (ja) 電界効果トランジスタおよびこれを用いた電気光学装置、半導体装置ならびに電子機器
KR100384609B1 (ko) 전기 광학 장치, 전자기기 및 트랜지스터
EP1349216A2 (en) Manufacturing method for electro-optical device, electro-optical device, manufacturing method for semiconductor device, semiconductor device, projection type display apparatus, and electronic apparatus
JP4206595B2 (ja) 電気光学装置、電気光学装置の製造方法及び電子機器
US7391052B2 (en) TFT structure for suppressing parasitic MOSFET in active display
JP3520842B2 (ja) 電気光学装置、及びこれを用いた電子機器
JP3826633B2 (ja) 電気光学装置、電気光学装置の製造方法及び電子機器
JP3775177B2 (ja) 電気光学装置、及びこれを用いた電子機器
JP2003084307A (ja) 電気光学装置、その製造方法、および投射型表示装置
JP2002217417A (ja) 電気光学装置用基板、電気光学装置及び電子機器
JP2003086811A (ja) 半導体装置の製造方法、半導体装置、電気光学装置の製造方法、電気光学装置、電子機器並びに投射型表示装置
JP4843840B2 (ja) 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置及び電子機器
JP2004126558A (ja) 薄膜トランジスタを用いた基板、液晶装置、及び電子機器
JP2003084308A (ja) 電気光学装置および投射型表示装置並びに電子機器
JP2001267584A (ja) 電気光学装置用基板の製造方法、及びこの基板を用いた電気光学装置並びに電子機器
JP2005157403A (ja) 液晶装置及び電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130801

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140811

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee