KR100395188B1 - 반도체장치 및 그 제조방법과 전자기기 - Google Patents

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Abstract

본 발명은 리드(20)가 형성됨과 동시에 리드(20)에 반도체 칩(16)이 실장되고, 양품으로 선별된 조각 절연 필름(12)을 준비하는 공정과, 다수의 부착부(46)를 갖는 플레이트(40)의 각 부착부(46)에 조각 절연 필름(12)을 붙이는 공정과, 조각 절연 필름(12)이 붙여진 부착부(46)에 대응하여 플레이트(40)를 절단하는 공정을 포함한다.

Description

반도체장치 및 그 제조방법과 전자기기{SEMICONDUCTOR DEVICE, MANUFACTURE THEREOF, AND ELECTRONIC DEVICE}
반도체장치의 소형화를 추구하면 베어칩 실장이 이상적이지만, 품질보증 및 취급이 어려워서 패키지형태로 가공하는 것으로 대응해 왔다. 특히 다단자화의 요구에 따른 패키지형태로 최근 BGA(Ball Grid Array)형 패키지가 개발되어 왔다. BGA형 패키지는 기판에 외부단자인 범프를 에리어 어레이 모양으로 배치하여 면(面)설치할 수 있도록 한 것이다.
BGA형 패키지의 하나로 TAB(Tape Automated Bonding)기술에 사용되는 플렉시블 기판(필름 캐리어 테이프)이 적용되어 이 필름 캐리어 테이프가 기초로 되는 T- BGA(Tape Ball Grid Array)형 패키지가 있다. 이것에 의하면, 필름 캐리어 테이프 특징을 살려 협소 피치화 및 다단자화의 반도체장치가 제공가능하다.
단, 필름 캐리어 테이프는 강성(剛性)이 없어 휘기 쉬워 보강판(스티프너) 부착이 필요했다. 스티프너를 붙이는 공정은 필름 캐리어 테이프에 반도체 칩을 실장하여 이것을 각 조각 필름에 뚫고 나서 행해졌었다. 상세히는, 필름 캐리어 테이프를 각 조각 필름에 뚫어 양품을 선별하여 양품에만 스티프너를 붙였었다. 이렇게 함으로서, 완성품을 얻기 전에 미리 불량품을 배제할 수 있어 제품수율을 올릴 수 있다.
이상의 공정에 의하면, 스티프너를 붙인 후에 행해지는 범프형성 등의 공정에서는 개별로 된 필름을 다루어야만 하기 때문에 공정이 번잡하게 되어 있었다.
본 발명은, 이 문제점을 해결하는 것이며 그 목적은 양산성이 뛰어나고 취급이 용이한 T-BGA형 패키지의 제조방법 및 그 방법으로 제조되는 반도체장치 및 전자기기를 제공하는 것이다.
본 발명은 반도체장치 및 그 제조방법과 전자기기에 관한 것이다.
도1a 내지 도1c는 본 발명의 실시형태에 관계된 반도체장치 제조공정을 설명하는 도면.
도2는 실시형태에 있어서의 필름 캐리어 테이프를 도시하는 도면.
도3은 필름 캐리어 테이프로부터 뚫린 절연 필름을 도시하는 도면.
도4는 실시형태에 있어서 보강부재를 도시하는 도면.
도5는 절연 필름이 붙여진 보강부재를 도시하는 도면.
도6은 방열부재가 붙여진 보강부재를 도시하는 도면.
도7은 보강부재를 절단하는 공정을 도시하는 도면.
도8은 실시형태에 있어서의 반도체장치를 도시하는 도면.
도9는 실시형태의 변형예를 도시하는 도면.
도10은 본 실시형태에 관련된 회로기판을 도시하는 도면.
도11은 본 발명에 관계된 방법을 적용하여 제조된 반도체장치를 실장한 회로기판을 구비하는 전자기기를 도시하는 도면.
(1) 본 발명에 관련되는 반도체장치 제조방법은 가요성기재(可撓性基材)와, 상기 가요성 기재상에 형성된 배선과, 상기 배선에 전기적으로 접속하는 전극을 갖는 반도체소자를 포함하는 조각 필름 실장체를 준비하는 공정과, 다수의 부착 영역을 갖는 보강부재의 각 부착영역에 상기 각각의 필름 실장체를 붙이는 공정과, 상기 조각 필름 실장체가 붙은 부착영역에 대응하여 상기 보강부재를 절단하여 조각으로 분리하는 공정을 포함한다.
여기서 말하는 보강부재란 필름 캐리어 테이프가 휘는 것을 방지하는(평탄성을 확보하는) 기능을 갖는 것 모두를 포함하며, 예컨대 스티프너라 불리는 것을 사용하는 일이 많다.
본 발명에 의하면, 보강부재에 복수의 부착영역이 설치되어 있고 각 부착영역에 조각 필름 실장체가 붙여진다. 이렇게 함으로서, 복수의 반도체장치를 구성하게 되는 복수의 조각 필름 실장체가 보강부재와 일체화되므로, 그 후의 공정을 생산 라인에 놓을 수 있다.
또한, 보강부재의 각 부착 영역에 정확히 각 조각 필름 실장체를 붙여두면 보강부재와 조각 필름 실장체와의 상대적 위치가 고정되므로 위치정밀도가 향상한다.
더욱이, 반도체 소자가 실장된 조각 필름 실장체는 양품으로 선별된 것 뿐이다. 따라서, 그 선별후의 공정에 있어서(구체적으로는 보강부재에 필름 실장체가 붙여진 공정 이후) 제품 비율이 현저히 향상한다.
(2) 상기 조각 필름실장체를 준비하는 공정 전에, 복수 개소에 상기 배선 패턴이 형성된 필름 캐리어 테이프에 상기 반도체 소자를 실장하는 공정과, 또한, 이 반도체장치 제조방법은 상기 반도체소자와 상기 필름 캐리어 테이프와의 접합부를 포함하는 영역을 수지로 몰드하는 공정을 포함해도 좋다.
상기 필름 캐리어 테이프를 상기 조각 필름 실장체로 뚫는 공정과, 각 조각 필름 실장체를 검사하여 양품만을 선별하는 공정을 가져도 좋다.
이것은 즉, TAB공정을 적용한 공정이다. 이렇게 함으로서, TAB 공정의 특징을 살릴 수 있고 TAB 공정의 제조 라인 그대로를 사용할 수가 있다.
(3) 상기 보강부재의 각 설치영역에 조각 필름 실장체를 붙인 후의 공정을 P-BGA(Plastic Ball Grid Array)형 패키지의 제조 라인에서 행해도 된다.
P-BGA형 패키지의 제조 라인을 이용하여 구체적으로는 마킹, 볼(범프)형성,세정, 조각 절단이나 외관검사 등 각 공정을 행할 수 있다.
여기서, P-BGA형 패키지는 프린트 기판이 베이스로 되며, 이 프린트 기판에 복수의 반도체 칩을 설치하고, 그 후 각 반도체 칩에 대응하여 프린트 기판을 조각에 뚫어 제조된다.
본 발명에서는 복수의 조각 필름 실장체가 붙여진 보강부재를 프린트 기판 대신 P-BGA형 패키지의 제조 라인을 이용할 수가 있다. 그리고, 기존의 제조 라인을 사용하면 설비투자도 불필요하게 되어 비용삭감을 도모할 수 있다.
(4) 상기 보강부재의 각 부착영역에 조각 필름 실장체를 붙이는 공정후, 상기 보강부재를 절단하는 공정 전에 상기 배선 패턴에 외부전극을 형성하는 공정을 포함해도 된다.
보강부재를 절단하기 전에는 여러 조각 필름 실장체가 보강부재에 붙여지고 있다. 따라서, 이 시점에서 외부전극을 형성하므로 여러 조각 필름 실장체에 대하여 동시에 또는 필름 실장체에 대하여 연속적으로 외부전극을 형성할 수 있어 공정을 단축할 수가 있다.
(5) 상기 보강부재는 절단위치에 따라 상기 부착영역을 둘러싼 긴 구멍이 형성되고 상기 부착영역이 적어도 하나의 지지부만으로 지지되며, 상기 보강부재를 절단하는 공정은 상기 지지부를 절단하여 행해도 된다.
이에 따르면, 지지부를 절단하면 되므로 견고한 보강부재라도 간단히 절단할 수 있다. 또한, 지지부를 절단하므로 보강부재의 설치영역 변형이 방지되어 부착부재에 붙여진 조각 필름 실장체의 평탄성도 확보된다.
(6) 상기 보강부재의 각 부착영역에 조각 필름 실장체를 붙이는 공정 후, 상기 보강부재를 절단하는 공정 전에 각 반도체 소자를 포함하는 영역에 방열부재를 붙이는 공정을 포함해도 된다.
방열부재는 반도체소자에서 생기는 열 발산을 촉진하는 것으로, 반도체소자의 발열량에 따라 붙여진다. 보강부재를 절단하기 전에는 복수의 반도체소자가 보강부재에 부착되어 있으므로, 동시에 각 반도체소자에 대응하여 방열부재를 붙일 수 있다.
(7) 본 발명에서는 상기 방열부재의 단부가 상기 보강부재의 절단 위치보다도 안쪽에 위치하도록 배치되고,
상기 보강부재를 절단하는 공정에 있어서, 상기 방열부재보다도 외측에서 상기 보강부재의 절단위치까지 상기 보강부재의 양면을 한 쌍의 누름부재 사이에 끼워 이 누름부재 외측의 위치에서 상기 보강부재에 대하여 전단력을 가해 절단해도 된다.
이에 따르면, 보강부재 절단위치 부근이 누름부재로 유지되기 때문에 절단시에 보강부재가 구부러지는 것을 방지할 수가 있다. 보강부재가 구부러지지 않기 때문에, 조각 필름 실장체의 평탄성이 확보되며 외부전극이 양호한 실장을 할 수 있게 된다.
(8) 상기 보강부재에 절단위치에 따라 상기 부착영역을 둘러싼 긴구멍이 형성되며, 상기 부착영역이 적어도 하나의 지지부만으로 지지될 때에는 상기 방열부재 외형은 상기 긴구멍에서의 상기 부착영역측의 측단에 거의 합치하며, 상기 부착영역의 경우 상기 지지부재와의 접속부에 비해 안쪽에 위치되며, 상기 보강부재를 절단하는 공정에 있어서, 상기 방열부재보다도 외측에서 상기 지지부의 절단위치까지 상기 보강부재 양면을 한 쌍의 누름부재 사이에 끼워 이 누름부재의 외측 위치로 상기 지지부에 전단력이 가해져도 된다.
이에 따르면, 보강부재 지지부의 절단위치 부근이 누름부재로 유지되므로 절단시 보강부재가 구부러지는 것을 방지할 수가 있다.
(9) 상기 보강부재에 절단위치에 따라 상기 설치영역을 둘러싸는 긴구멍이 형성되며, 상기 부착영역이 적어도 하나의 지지부만으로 지지될 때는 상기 방열부재는 상기 보강부재의 긴구멍, 부착영역 및 지지부에 대응하는 평면형상을 하여 상기 보강부재와 포개져 상기 보강부재와 함께 절단되도 된다.
보강부재에는 복수의 반도체 소자가 설치되어 있다. 따라서, 보강부재에 대응하는 평면형상을 이루는 방열부재를 보강부재에 포개면, 복수의 반도체 소자에 대해 동시에 방열부재를 설치할 수 있다. 이로써, 방열부재의 위치맞춤이나 부착 공정을 단축할 수가 있다.
(10) 상기 방열부재 및 상기 보강부재는 서로 결합하는 볼록부 및 오목부를 가져도 된다. 이것에 의해, 방열부재와 보강부재와의 위치맞춤을 간단히 할 수 있다.
(11) 본 발명에 관계되는 반도체장치는 상기 방법으로 제조된다.
(12) 본 발명에 관계되는 회로기판은 상기 반도체장치가 설치되어 형성된다.
(13) 본 발명에 관계되는 전자기기는 상기 회로기판을 갖는다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
도1a 내지 도7은 본 발명의 실시형태에 관련되는 반도체장치 제조공정을 설명하는 도면이고, 도8은 본 실시형태에 있어서의 완성된 반도체장치를 도시하는 도면이다.
도8에 도시하듯이, 반도체장치(10)는 BGA 패키지를 적용한 것이다. 즉, 같은 도면에 있어서 반도체장치(10)는 절연 필름(12)과 절연 필름(12)에 형성된 복수의 리드(20)와, 각 리드(20)에 설치된 범프(14)와, 반도체 칩(16)을 구비하며, 다수의 범프(14)에 의해 면 실장이 가능하게 되어 있다. 범프(14)는 외부전극으로 사용된다.
절연 필름(12)은, 도 la 내지 도2에 도시하는 긴 필름 캐리어 테이프(30)를 펀칭하여 얻어지는 것으로 반도체 칩(16)보다도 크게 형성되어 있다. 절연 필름(12)에는 디바이스 홀(24)이 형성되어 있다.
디바이스 홀(24)로부터는 리드(20)의 단부(20a)가 돌출하여 이 단부(20a)에 반도체 칩(16)의 전극(18)이 접속된다. 즉, 절연 필름(12)에 있어서의 리드(20)가 형성되는 면과는 반대측면이고, 디바이스 홀(24) 안쪽에 전극(18)이 위치하도록 반도체 칩(16)을 배치하여 리드(20)의 단부(20a)와 전극(18)이 본딩된다.
리드(20)는 반도체 칩(16)의 전극(18)과 랜드(21)(도2 참조)를 접속하도록 되어 있다. 랜드(21)에는 범프(14)가 설치되어 있다. 범프(14)는 예컨대 땜납으로 형성되고 상부는 볼 모양으로 형성되어 있다. 또, 땜납 이외에는 예를 들면 동(銅) 등이 사용되도 된다.
더욱이, 절연 필름(12)의 리드(20)를 갖는 면에는 범프(14)를 피해 솔더 레지스트(22)가 도포되어 있다. 솔더 레지스트(22)는 특히 리드(20) 표면을 덮어 보호하도록 되어 있다.
범프(14)와는 반대측에서 절연 필름(12)에는 플레이트 모양의 스티프너(28)가 설치된다. 스티프너(28)는 동(銅)이나 스텐레스강(鋼)이나 동(銅)계열 합금 등으로 형성되어 평면형상을 유지할 수 있는 강도를 가지며, 절연 필름(12)상에 절연접착제(29)를 끼워서 붙여진다. 또, 절연접착제(29)는 열경화성 또는 열가소성 필름으로 형성되어 있다. 또한, 스티프너(28)는 반도체 칩(16)을 피해서 절연 필름(12) 전체에 붙여진다. 이렇게 함으로서, 절연 필름(12)의 왜곡, 굴곡이 없어져 범프(14) 높이가 일정하게 되어 평면안정성이 향상하고 회로기판에의 실장 제품비율이 향상한다.
더욱이, 반도체 칩(16) 실장면과는 반대측의 면에는 은(銀) 페이스트등의 열전도 접착제(25)를 매개로 방열판(27)이 접착되어 있다. 이것으로, 반도체 칩(16)의 방열성을 올릴 수가 있다. 방열판(27)은 반도체 칩(16)보다도 크게 형성되어 있으며, 스티프너(28) 위에도 접착되도록 되어 있다. 또, 스티프너(28)와 방열판(27)사이도 열전도 접착제(25)로 접착되어 기밀되어 있다. 열전도 접착제(25)는 반도체 칩(16)의 발열량에 따라서는 통상의 절연접착제 또는 상술한 절연 필름으로 대용해도 된다.
반도체 칩(16)과 절연 필름(12)사이는 에폭시수지(26) 포팅으로 봉지되어 있다. 또, 에폭시수지(26)는 디바이스 홀(24) 및 반도체 칩(16)의 외주도 둘러싼다.
본 실시형태에 관련되는 반도체장치는 상술한대로 구성되어 있으며 이하 그 제조방법에 대해서 설명한다.
(TAB 공정)
우선, 도la 내지 도1c에 도시하듯이 TAB 공정에 의해 반도체 칩(16)을 필름 캐리어 테이프(30)에 설치하고, 에폭시수지(26)의 포팅을 하여 조각 절연 필름(12)에 뚫는다.
상세히는, 도1a에 도시하듯이 필름 캐리어 테이프(30)에 반도체 칩(16)을 실장한다. 필름 캐리어 테이프(30)의 확대도를 도2에 도시한다.
필름 캐리어 테이프(30)는 폴리이미드 수지 등으로 형성되며, 디바이스 홀(24)이 형성되고, 그 외측에 다수의 리드(20)및 랜드(21)가 형성되어 있다.
상세히는, 필름 캐리어 테이프(30)에는 다수의 디바이스 홀(24)이 형성됨과 동시에 각 디바이스 홀(24) 외측에 다수의 리드(20) 및 다수의 랜드(21)가 형성되어 있다. 또, 도면에 있어서 일부 리드(20) 및 랜드(21)만을 도시하며 그 이외의 것을 생략하고 있다.
랜드(21)는 리드(20)에 걸쳐 디바이스 홀(24)에서 떨어진 방향으로 연장되는 부위를 끼고 도금 리드(32)에 접속되어 있다. 도금 리드(32)에는 도면에 도시되지 않는 것을 포함하며 모든 리드(20)가 접속되어 있다. 그리고, 도금 리드(32)를 사용하며 리드(20) 및 랜드(21)에는 모두 전기도금이 실시되고 있다. 또는, 무전해 도금법을 사용하므로서 리드(20) 및 랜드(21)에 도금을 실시해도 된다. 이 경우에는 도금 리드(32)는 불필요해 진다.
이러한 필름 캐리어 테이프(30)는 도1a에 도시하듯이 릴(33)에 감겨 있고, 단부가 인출되어 다른 릴(35)에 감도록 되어 있다. 그리고, 릴(33, 35) 사이에서 본딩지그(31)에 의해 반도체 칩(16)이 필름 캐리어 테이프(30)에 본딩된다. 이 본딩으로, 싱글 포인트 본딩방식 및 갱 본딩방식의 어느 것을 사용해도 된다. 후자에 의하면, 각 반도체 칩(16)에 대해 모든 리드(20)의 단부(20a)와 전극(18)을 일괄적으로 본딩할 수가 있다.
이렇게 해서, 필름 캐리어 테이프(30)에 다수의 반도체 칩(16)이 연속적으로 설치되면 반도체 칩(16)을 감은 상태로 필름 캐리어 테이프(30)가 릴(35)에 감긴다.
다음에, 도lb에 도시하듯이 릴(35)에 감긴 필름 캐리어 테이프(30)를 다른 제조장치에 세트한다. 그리고, 릴(35, 37) 사이에 필름 캐리어 테이프(30)를 걸쳐서 에폭시수지(26)를 포팅한다. 포팅 장소에 대해서는 도8에 도시하는 대로이다.
그리고, 릴(37)로 필름 캐리어 테이프(30)가 감기면 도1c에 도시하듯이 이것을 더욱 다른 제조장치에 세트한다. 그리고, 릴(37, 39) 사이에 필름 캐리어 테이프(30)를 걸쳐서 조각 절연 필름(12)에 구멍을 뚫는다.
도3은 조각 절연 필름(12)을 도시하는 도면이다. 같은 도면에 도시하듯이 뚫린 절연 필름(12)에는 반도체 칩(16)이 실장되어 있음과 동시에 에폭시수지(26)로 반도체 칩(16)이 봉지되어 있다.
그리고, 각 절연 필름(12)에 대한 검사를 행하여 양품만을 선별한다. 검사로서, 예컨대 실장상태의 외관검사나 전기적 특성검사 등을 들 수 있다.
이상의 공정은 모두 종래에 행해 온 TAB 공정에서 행해지므로 지금까지의 제조장치를 사용할 수가 있다. 또, 상기 실시형태에서는 실장공정, 포팅공정 및 뚫는 공정이 별도의 제조장치로 행해지지만 각 제조장치를 합한 하나의 제조 라인으로 되어있다. 또는, 실장공정, 포팅공정 및 뚫는 공정을 연속하여 할 수 있는 제조장치를 사용해도 된다. 또는, 뚫는 공정과 이하에서 서술하는 중간공정을 연속행할 수 있는 제조장치를 사용해도 된다.
(중간공정)
다음으로, 도4에 도시하는 플레이트(40)를 준비한다. 이 플레이트(40)는 그 후 스티프너(28)(도8 참조)로 뚫는 것이다.
플레이트(40)에는 다수의 디바이스 홀(42) 및 다수의 긴 구멍(44)이 형성되어 있다. 디바이스 홀(42)은 도8에 도시하듯이 반도체 칩(16)을 피하도록 반도체 칩(16) 외형보다도 큰 사각형(정방형)으로 형성된다.
각 긴 구멍(44)은 각 디바이스 홀(42)의 사방 외측에 있어서 각 변에 평형하게 형성되어 있다. 긴 구멍(44)을 형성하는 평행한 측단 중, 디바이스 홀(42)측의 측단은 스티프너(28)의 외형을 형성한다. 즉, 긴 구멍(44)은 플레이트(40)를 스티프너(28)로 뚫을 때의 절단위치에 따라 형성되어 있다.
또한, 인접한 긴구멍(44)들 끼리는 통하지 않도록 되어 있다. 따라서, 도8에 도시하듯이 조각 절연 필름(12)이 붙여지는 부착부(46)는 긴구멍(44)에 의해 둘러싸여 있지만, 지지부(48)로 지지되고 있다. 지지부(48)는 각 디바이스 홀(42)의 대각선 연장선상에 위치한다.
이상의 형상을 하는 플레이트(40)는 다수의 반도체 칩(16)에 대응하여 다수의 부착부(46)를 갖는다.
그리고, 플레이트(40)의 각 부착부(46)에 상술한 절연 필름(12)을 붙인다. 절연 필름(12)에는 이미 반도체 칩(16)이 실장되어 있고 양품만이 선별되어 있다. 따라서, 이후 공정에서의 제품 수율을 높일 수 있다.
도5은 절연 필름(12)이 붙여진 플레이트(40)를 도시하는 도면이다. 또, 같은 도면에 있어서 플레이트(40) 위에 반도체 칩(16)이 실장된 면을 밑으로 하여 절연 필름(12)이 붙여지고 있다. 반도체 칩(16)은 플레이트(40)의 디바이스 홀(42)내에 위치한다. 따라서, 플레이트(40)와는 반대측의 면(도면에서는 표면)에는 랜드(21)및 도시를 생략한 리드가 노출된다.
절연 필름(12)과 플레이트(40)의 접착은 도8에 도시하는 절연접착제(29)로 행해진다. 절연접착제(29)는 열경화성 또는 열가소성 필름으로 형성되며, 미리 플레이트(40)에 붙여 놓아도 된다. 그리고, 플레이트(40)를 절연 필름(12)에서 반도체 칩(16)이 돌출하는 면에 열 압착할 수가 있다.
또, 도5에 도시하듯이 절연 필름(12)은 부착부(46)로부터 긴 구멍(44)으로 약간 밀려나오고 있다. 이렇게 함으로서, 절연 필름(12)의 외형을 기준으로 범프(14)형성 등 위치 결정을 할 수 있다.
다음으로, 도6에 도시하듯이 각 반도체 칩(16)(도시생략)에 대응하여 조각 방열판(27)을 붙인다. 상세히는, 도8에 도시하듯이 반도체 칩(16)에서의 전극(18)과는 반대측 면에서 플레이트(40)(스티프너(28))에 걸친 부착부(46)에 이르기까지 방열판(27)이 접착된다. 이 접착에는 열전도 접착제(25)가 사용된다. 또, 열전도성 접착제(25)는 페이스트 모양에 한하지 않고 테이프 모양이어도 된다. 테이프 모양의 열전도성 접착제(25)를 사용할 경우, 이것을 미리 방열판(27)에 붙여 놓아도 된다. 또한, 비교적 발열량이 적은 반도체 칩에서는 열전도성 접착제 대신 절연 접착제를 사용해도 좋다.
방열판(27)은 도6에 도시하듯이 긴 구멍(44)의 측단에서 밀려 나오지 않는 형상을 하고 있다. 더욱이, 방열판(27)은 플레이트(40) 부착부(46)에 있어서 지지부(48)와의 접속부(46a)를 피하는 형상으로 되어 있다. 즉, 접속부(46a)는 방열판(27)에 의해 덮어지지 않고 노출된다.
또, 여기서 지지부(48)는 플레이트(40)를 스티프너(28)로 절단할 때 절단위치를 경계로 스티프너(28)로부터 돌출되는 부분을 말한다. 또, 접속부(46a)는 스티프너(28)로 절단했을 때, 절단위치를 경계로 스티프너(28)에 남는 부분을 말한다. 따라서, 플레이트(40)를 스티프너(28)로 절단할 때는 지지부(48)를 절단할 수도 있고 접속부(46a)를 절단할 수도 있다.
(후 공정)
이상의 공정이 끝나면 절연 필름(12) 및 방열판(27)이 붙은 플레이트(40)를 후(後)공정으로서 P-BGA형 패키지의 제조 라인에 올린다. 절연 필름(12)이 붙은 플레이트(40)를 기존의 P-BGA형 패키지의 프린트 기판과 같은 형상으로 함으로서 이 제조 라인을 이용할 수가 있다.
여기서는, 방열판(27)에 제품명 등을 마킹하여 절연 필름(12)에 형성된 랜드(21)에 범프(14)를 형성하여 세정을 행한다. 이들 공정은 종래와 같다.
이어서, 플레이트(40)를 조각 스티프너(28)로 절단한다. 도7은 플레이트(40)의 절단공정을 도시하는 도면이고, 플레이트(40)는 도6의 VII-VII선 단면에 대응한다.
도7에 있어서 누름지그(50, 52)에 의해 플레이트(40)가 끼어 있다. 상세히는, 플레이트(40), 절연접착제(29), 절연필름(12), 리드(20) 및 솔더 레지스트(22)가 누름지그(50, 52)에 의해 끼워져 있다.
또, 플레이트(40)의 평면적 위치로서, 부착부(46)에서 지지부(48)와의 접속부(46a)가 누름지그(50, 52)에 의해 끼워지며, 지지부(48)가 누름지그(50, 52) 외측으로 돌출하도록 되어 있다. 바꿔 말하면, 방열판(27)보다도 외측에서 절단하고자 하는 위치 앞까지 플레이트(40)가 끼워져 있다. 이 상태에서 커트 펀치(54)가 지지부(48)에 대하여 전단력을 가해 이를 절단한다.
본 실시형태에 의하면, 커트 펀치(54)에 의한 절단위치 안쪽에서 플레이트(40) 양면이 끼워져 있기 때문에 커트 펀치(54)로 절단할 때 스티프너(28) 전체는 물론 그 끝 부분이 되는 접속부(46a)가 변형하지 않는다. 이것에 의해서, 절연 필름(12)의 왜곡, 굴곡이 없어져 범프(14) 높이가 일정하게 되어 평면 안정성이 향상되고, 회로기판에의 실장 제품수율이 향상한다.
이상의 공정에서는 TAB 공정의 제조 라인 및 P-BGA 패키지 제조 라인을 이용할 수 있어 기존 설비를 그대로 활용할 수가 있다.
본 발명은 상기 실시형태에 한정하지 않고 각종 변형이 가능하다. 예컨대, 상술한 방열판(27)을 플레이트(40)와 같은 형상으로 하여 양자를 포개어 동시에 절단해도 된다. 도9는 방열판 및 플레이트에 대한 본 실시형태의 변형예를 도시하는 도면이다.
도9에서 플레이트(60)는 한쪽 면에서 돌출하는 볼록부(62)가 형성되어 있는것을 제외하고 상술한 플레이트(40)와 같은 형상을 하고 있고, 다수의 부착부(64)를 갖는다. 그리고, 방열판(70)도 오목부(72)가 형성되어 있는 것을 제외하고 상술한 플레이트(40)와 같은 형상을 하고 있고 다수의 부착부(74)를 갖는다. 또한, 오목부(72)란 적어도 패인 형상을 하는 것이며 관통한 구멍이어도 된다.
볼록부(62)와 오목부(72)란 꼭 맞듯이 형성되어 있으며 양자가 꼭 맞으면 플레이트(60)와 방열판(70)이 일치하여 겹치도록 되어 있다.
여기서, 볼록부(62) 및 오목부(72)가 형성되어 있어 플레이트(60)에 대한 방열판(70)의 위치맞춤을 간단히 할 수 있고 위치정밀도도 우수하다. 더구나, 방열판(70)은 다수의 부착부(74)를 갖기 때문에 플레이트(60)의 복수의 부착부(64)에 대해 동시에 붙일 수 있다. 또, 이 볼록부(62)는 플레이트(60)와 방열판(70)을 위치맞춤하기 위한 지그에 설치되어 있어도 되며, 이 경우에는 플레이트(60) 및 방열판(70) 각각에 블록부가 없는 대신 플레이트(60) 및 방열판(70)의 볼록부에 대응하는 부위 각각에 오목부(구멍 등)가 설치되어 있으면 상술한 대로 조립할 수 있다.
또한, 플레이트(60)와 방열판(70)이 이미 일체형성된 것을 사용해도 된다. 상세히는, 플레이트의 디바이스 홀(42)에 상당하는 부위를 다른 부위와 비교하여 볼록형이 되도록 교축 가공된 것을 사용하는 것으로 대응이 가능해진다. 또, 마무리 높이(깊이)는 상술한 구조에 있어서의 방열판 위치까지로 한다. 이렇게 함으로서, 부품 갯수가 감소해 제조비용을 저감할 수 있다.
또, 도8에 도시하듯이 반도체 칩(16)이 범프(14) 형성면과는 반대측에 설치된 속(裏) TAB형 뿐만 아니라 범프(14)형성면 측에 반도체 칩(16)을 설치한 겉(表)TAB형에도 본 발명을 적용할 수가 있다. 또한, 상기 절연 필름(12) 대신 배선측에 돌기가 일체형성된 소위 B-TAB형 절연 필름을 사용해도 된다. 또는, 범프없는 필름 캐리어 테이프를 사용해 싱글 포인트 본딩을 해도 된다.
도10에는, 본 발명을 적용한 반도체장치(1100)를 실장한 회로기판(1000)이 도시되어 있다. 회로기판에는 예컨대 글래스 에폭시기판 등의 유기제 기판을 쓰는 게 일반적이다. 회로기판에는 예컨대 동(銅)으로 된 배선 패턴이 원하는 회로가 되도록 형성되어 있어 그들 배선 패턴과 반도체장치의 범프를 기계적으로 접속함으로서 그들의 전기적 도통을 도모한다.
그리고, 이 회로기판(1000)을 구비하는 전자기기로서, 도11에는 노트형 퍼스널 컴퓨터(1200)가 도시되어 있다.
또, 상기 본 발명을 응용하여 반도체장치와 같이 다수 범프를 필요로 하는 면(面)설치용 전자부품(능동부품이나 수동부품에 무관)을 제조하는 것도 가능하다. 전자부품으로서, 예컨대, 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서머스터, 배리스터, 가변저항기 또는 휴즈 등이 있다.

Claims (24)

  1. 가요성기재와, 상기 가요성 기재상에 형성된 배선과, 상기 배선에 전기적으로 접속하는 전극을 갖는 반도체소자를 포함하는 조각 필름실장체를 준비하는 공정과,
    다수의 부착영역을 갖는 보강부재의 각 부착영역에 상기 조각 필름실장체를 붙이는 공정과,
    상기 조각 필름실장체가 붙은 부착영역에 대응하여 상기 보강부재를 절단하여 조각으로 분리하는 공정을 포함하는 반도체장치 제조방법.
  2. 제 1 항에 있어서, 상기 조각 필름실장체를 준비하는 공정 전에, 상기 리드가 형성된 필름 캐리어 테이프에 상기반도체소자를 실장하는 공정과,
    상기 필름 캐리어 테이프를 상기 조각 필름실장체로 뚫는 공정과,
    각 조각 필름실장체의 검사를 행하여 양품만을 선별하는 공정을 갖는 반도체장치 제조방법.
  3. 제 1 항에 있어서, 상기 보강부재의 각 부착영역에 조각 필름실장체를 붙인 후의 공정을 P-BGA형 패키지 제조 라인에서 행하는 반도체장치 제조방법.
  4. 제 2 항에 있어서, 상기 보강부재의 각 부착영역에 조각 필름실장체를 붙인 후의 공정을 P-BGA형 패키지 제조 라인에서 행하는 반도체장치 제조방법.
  5. 제 1 항에 있어서, 상기 보강부재의 각 부착영역에 조각 필름실장체를 붙이는 공정 후, 상기 보강부재를 절단하는 공정 전에 싱기 리드에 외부전극을 형성하는 공정을 포함하는 반도체장치 제조방법.
  6. 제 2 항에 있어서, 상기 보강부재의 각 부착영역에 조각 필름실장체를 붙이는 공정 후, 상기 보강부재를 절단하는 공정 전에 상기 리드에 외부전극을 형성하는 공정을 포함하는 반도체장치 제조방법.
  7. 제 3 항에 있어서, 상기 보강부재의 각 부착영역에 조각 필름실장체를 붙이는 공정 후, 상기 보강부재를 절단하는 공정 전에 상기 리드에 외부전극을 형성하는 공정을 포함하는 반도체장치 제조방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 보강부재는 절단위치에 따라 상기 부착영역을 둘러싼 긴 구멍이 형성되고 상기 부착영역이 적어도 하나의 지지부만으로 지지되며,
    상기 보강부재를 절단하는 공정은 상기 지지부를 절단하여 행해지는 반도체장치 제조방법.
  9. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 보강부재의 각 부착영역에 조각 필름실장체를 붙이는 공정 후, 상기 보강부재를 절단하는 공정 전에 각 반도체소자를 포함하는 영역에 방열부재를 붙이는 공정을 포함하는 반도체장치 제조방법.
  10. 제 8 항에 있어서, 상기 보강부재의 각 부착영역에 조각 필름실장체를 붙이는 공정 후, 상기 보강부재를 절단하는 공정 전에 각 반도체소자를 포함하는 영역에 방열부재를 붙이는 공정을 포함하는 반도체장치 제조방법.
  11. 제 9 항에 있어서, 상기 방열부재의 단부가 상기 보강부재의 절단위치보다도 안쪽에 위치하도록 배치되고,
    상기 보강부재를 절단하는 공정에서, 상기 방열부재보다도 외측에서 상기 보강부재의 절단위치까지 상기 보강부재의 양면을 한 쌍의 누름부재 사이에 끼워서 이 누름부재의 외측 위치에서 상기 보강부재에 대해 전단력을 이용하여 절단되는 반도체장치 제조방법.
  12. 제 10 항에 있어서, 상기 방열부재의 단부가 상기 보강부재의 절단위치보다도 안쪽에 위치하도록 배치되고,
    상기 보강부재를 절단하는 공정에서, 상기 방열부재보다도 외측에서 상기 보강부재의 절단위치까지 상기 보강부재의 양면을 한 쌍의 누름부재 사이에 끼워서, 이 누름부재의 외측 위치에서 상기 보강부재에 대해 전단력을 이용하여 절단되는반도체장치 제조방법.
  13. 제 10 항에 있어서, 상기 방열부재의 외형은 상기 긴 구멍에서의 상기 부착영역측의 측단과 거의 합치하며, 상기 부착영역에서의 상기 지지부와의 접속부에 대해 안쪽에 위치하며,
    상기 보강부재를 절단하는 공정에서 상기 방열부재보다도 외측에서 상기 지지부의 절단위치까지 상기 보강부재의 양면을 한 쌍의 누름부재 사이에 끼워서, 이 누름부재의 외측 위치에서 상기 지지부에 대해 전단력이 가해지는 반도체장치 제조방법.
  14. 제 10 항에 있어서, 상기 방열부재는 상기 보강부재의 긴구멍, 부착영역 및 지지부에 대응하는 평면형상을 하여 상기 보강부재에 포개어져 상기 보강부재와 함께 절단되는 반도체장치 제조방법.
  15. 제 14 항에 있어서, 상기 방열부재 및 상기 보강부재는 서로 결합하는 볼록부 및 오목부를 갖는 반도체장치 제조방법.
  16. 제 1 항 내지 제 7 항 중 어느 한 항의 기재 방법에 의해 제조된 반도체장치.
  17. 제 8 항의 기재 방법에 의해 제조된 반도체장치.
  18. 제 9 항의 기재 방법에 의해 제조된 반도체장치.
  19. 제 16 항에 기재된 반도체장치가 실장된 회로기판.
  20. 제 17 항에 기재된 반도체장치가 실장된 회로기판.
  21. 제 18 항에 기재된 반도체장치가 실장된 회로기판.
  22. 제 19 항에 기재된 회로기판을 갖는 전자기기.
  23. 제 20 항에 기재된 회로기판을 갖는 전자기기.
  24. 제 21 항에 기재된 회로기판을 갖는 전자기기.
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Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU4321997A (en) * 1996-10-17 1998-05-15 Seiko Epson Corporation Semiconductor device, method of its manufacture, circuit substrate, and film carrier tape
US6323065B1 (en) * 1997-05-07 2001-11-27 Signetics Methods for manufacturing ball grid array assembly semiconductor packages
US6395582B1 (en) * 1997-07-14 2002-05-28 Signetics Methods for forming ground vias in semiconductor packages
US6066512A (en) * 1998-01-12 2000-05-23 Seiko Epson Corporation Semiconductor device, method of fabricating the same, and electronic apparatus
JP3301985B2 (ja) * 1998-10-07 2002-07-15 新光電気工業株式会社 半導体装置の製造方法
US7169643B1 (en) * 1998-12-28 2007-01-30 Seiko Epson Corporation Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus
DE19920593B4 (de) * 1999-05-05 2006-07-13 Assa Abloy Identification Technology Group Ab Chipträger für ein Chipmodul und Verfahren zur Herstellung des Chipmoduls
US6975021B1 (en) * 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
US6304151B1 (en) * 1999-12-07 2001-10-16 Nihon Dempa Kogyo Co., Ltd. Crystal oscillator and method of fabricating the same
US6396138B1 (en) * 2000-02-15 2002-05-28 International Rectifier Corporation Chip array with two-sided cooling
US6429385B1 (en) * 2000-08-08 2002-08-06 Micron Technology, Inc. Non-continuous conductive layer for laminated substrates
US6403401B1 (en) * 2000-08-14 2002-06-11 St Assembly Test Services Pte Ltd Heat spreader hole pin 1 identifier
JP2002134650A (ja) * 2000-10-23 2002-05-10 Rohm Co Ltd 半導体装置およびその製造方法
JP2002270717A (ja) * 2001-03-12 2002-09-20 Rohm Co Ltd 半導体装置
AU2007246215B2 (en) * 2001-03-21 2010-05-27 United Test Center Inc Semi Conductor Device and Method for Fabricating The Same
TW579581B (en) * 2001-03-21 2004-03-11 Ultratera Corp Semiconductor device with chip separated from substrate and its manufacturing method
US6537848B2 (en) * 2001-05-30 2003-03-25 St. Assembly Test Services Ltd. Super thin/super thermal ball grid array package
US6781239B1 (en) 2001-12-05 2004-08-24 National Semiconductor Corporation Integrated circuit and method of forming the integrated circuit having a die with high Q inductors and capacitors attached to a die with a circuit as a flip chip
JP2003236632A (ja) * 2002-02-19 2003-08-26 Shinko Electric Ind Co Ltd 金属板及びその成形方法
US6808866B2 (en) * 2002-05-01 2004-10-26 Mektec Corporation Process for massively producing tape type flexible printed circuits
US6849935B2 (en) * 2002-05-10 2005-02-01 Sarnoff Corporation Low-cost circuit board materials and processes for area array electrical interconnections over a large area between a device and the circuit board
USRE41914E1 (en) 2002-05-10 2010-11-09 Ponnusamy Palanisamy Thermal management in electronic displays
EP1520454B1 (en) * 2002-06-27 2012-01-25 PPG Industries Ohio, Inc. Single or multi-layer printed circuit board with extended breakaway tabs and method of manufacture thereof
US20040125563A1 (en) * 2002-12-31 2004-07-01 Vrtis Joan K. Coating for a heat dissipation device and a method of fabrication
US7475964B2 (en) * 2004-08-06 2009-01-13 Hewlett-Packard Development Company, L.P. Electrical contact encapsulation
CN101080860A (zh) * 2004-10-18 2007-11-28 艾吉尔莱特股份有限公司 微电子封装及方法
US7649254B2 (en) * 2006-05-01 2010-01-19 Flextronics Ap, Llc Conductive stiffener for a flexible substrate
KR20100016328A (ko) * 2007-05-08 2010-02-12 오컴 포트폴리오 엘엘씨 무솔더 발광 다이오드 어셈블리
US7926173B2 (en) * 2007-07-05 2011-04-19 Occam Portfolio Llc Method of making a circuit assembly
JP5437567B2 (ja) * 2007-07-10 2014-03-12 ゴールドチャームリミテッド 液晶モジュール
CN201138891Y (zh) * 2007-12-29 2008-10-22 鸿富锦精密工业（深圳）有限公司 印刷电路板装配组合
JP5095460B2 (ja) * 2008-01-17 2012-12-12 シャープ株式会社 半導体装置および表示装置
EP3090778B1 (en) 2008-05-30 2018-12-05 Stryker Corporation Method of assembling an implantable electrode array with a curved shape
DE102008052244A1 (de) * 2008-10-18 2010-04-22 Carl Freudenberg Kg Flexible Leiterplatte
US7989266B2 (en) * 2009-06-18 2011-08-02 Aptina Imaging Corporation Methods for separating individual semiconductor devices from a carrier
JP5642473B2 (ja) * 2010-09-22 2014-12-17 セイコーインスツル株式会社 Ｂｇａ半導体パッケージおよびその製造方法
KR101941995B1 (ko) * 2012-07-11 2019-01-24 에스케이하이닉스 주식회사 반도체 장치 및 이를 갖는 적층 반도체 패키지
TWI604579B (zh) * 2016-06-02 2017-11-01 南茂科技股份有限公司 薄膜覆晶封裝結構

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2555876B2 (ja) * 1988-06-29 1996-11-20 日本電気株式会社 インナー・リード・ボンディング装置
US5023202A (en) * 1989-07-14 1991-06-11 Lsi Logic Corporation Rigid strip carrier for integrated circuits
JPH0373559A (ja) * 1989-08-15 1991-03-28 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2809781B2 (ja) * 1990-01-20 1998-10-15 株式会社東芝 インナリードボンディング装置およびインナリードボンディング方法
JP2816244B2 (ja) * 1990-07-11 1998-10-27 株式会社日立製作所 積層型マルチチップ半導体装置およびこれに用いる半導体装置
JP2715810B2 (ja) 1991-07-25 1998-02-18 日本電気株式会社 フィルムキャリア半導体装置とその製造方法
JPH06204285A (ja) * 1992-12-28 1994-07-22 Toshiba Corp 半導体装置及びその製造方法
US5518964A (en) * 1994-07-07 1996-05-21 Tessera, Inc. Microelectronic mounting with multiple lead deformation and bonding
US5661086A (en) * 1995-03-28 1997-08-26 Mitsui High-Tec, Inc. Process for manufacturing a plurality of strip lead frame semiconductor devices
US5785535A (en) * 1996-01-17 1998-07-28 International Business Machines Corporation Computer system with surface mount socket
US5901041A (en) * 1997-12-02 1999-05-04 Northern Telecom Limited Flexible integrated circuit package
US6066512A (en) * 1998-01-12 2000-05-23 Seiko Epson Corporation Semiconductor device, method of fabricating the same, and electronic apparatus

Also Published As

Publication number Publication date
JP3588801B2 (ja) 2004-11-17
WO1999035683A1 (en) 1999-07-15
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