JP2519243B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、フレキシブル・フラット・パッケージ型の
半導体装置に関する。

（従来の技術） 近時、電子機器の小型・薄型可にともない使用される
ICは、多数のリードを有する表面実装型であるフラット
・パッケージ型ICがさらに薄くかつフィルム状態に近く
なったフレキシブル・フラット・パッケージ（以下、FF
P（Ｆlexible Ｆlat Ｐackage）とよぶ。）型のICへと
変化している。このPPF型のICのリードは、厚さが35μ
ｍ程度かつリードピッチは0.2〜0.6mmとなっている。

ところで、上記リードの厚さ及びリードピッチは、基
板実装面積をより小さく、かつ、厚さを薄くするため
に、ますます薄くかつ狭いものに変化しつつある。しか
しながら、リードの厚さが薄く、かつ、リードピッチが
狭まくなればなるほど、基板への実装中に、リードが変
形してしまう。そのため、リード間の平行度あるいは樹
脂部との直角度などの形状精度を一定レベルに維持する
ことがすこぶる困難になりつつある。のみならず、リー
ドの形状精度の検出あるいはリード変形の矯正が極めて
煩雑となり、歩留や生産性向上の障害となっていた。

（発明が解決しようとする問題点） 本発明は、上述したFFP型の半導体装置がもっている
問題点に着目してなされたもので、リード部のピッチ矯
正をすることなく、基板への実装を高精度かつ高能率で
行うことができる半導体装置を提供することを目的とす
る。

〔発明の構成〕

（問題点を解決するための手段と作用） 半導体チップをフィルムに支持されるとともに、この
半導体チップをフィルムの一方の面側にて第１リードに
接続させたのち、この第１リードをフィルムに設けられ
た透孔を介して他方の面に被着されている第２リードに
電気的に接続された半導体装置を得、高精度かつ高能率
な半導体装置の実装を行うものである。

（実施例） 以下、本発明の一実施例を図面を参照して詳述する。

第１図及び第２図は、この実施例の半導体装置（１）
を示している。この半導体装置（１）は、矩形状の本体
部（２）と、この本体部（２）の両側部から突出したリ
ード部（３）と、上記本体部（２）及びリード部が被着
された可撓性のフィルム部（４）とを具備している。し
かして、上記フィルム部（４）は、矩形状をなし、透明
なポリイミド樹脂からなり、その厚さは、125μｍ程度
である。このフィルム部（４）には、ほぼ正方形をなす
輪郭に沿ってほぼ等間隔で内径60μｍの透孔（５）…が
穿設されている。一方、リード部（３）は、本体部
（２）を中心に放射状にフィルム部（４）の上面（第１
の面）に被着された厚さ35μｍの銅箔からなる幅が例え
ば100μｍの上リード（６）…と、これら上リード
（６）（第１のリード）…位置に対応したフィルム部
（４）の下面（第２の面）に縦横４方向に被着された厚
さ35μｍの銅箔からなる幅が例えば100μｍの下リード
（７）（第２のリード）…と、これら上，下リード
（６）…，（７）…を電気的に導通させるために透孔
（５）…に充填された銅からなる導通体（８）…とを具
備している。つまり、上，下リード（６）…，（７）…
は、ピッチが0.2〜0.6mmであり、かつ上下対をなしてそ
れぞれ各別に透孔（５）…を通り、導通体（８）…を介
して電気的に接続されている。他方、本体部（２）は、
フィルム部（４）の中心部にダイボンディングにより被
着されたICチップ（９）と、このICチップ（９）と上リ
ード（６）…とを電気的に接続する金などのワイヤ（1
0）…と、これらワイヤ（10）…及びICチップ（９）を
封止する例えばエポキシ樹脂などの樹脂層（11）とを具
備している。

つぎに、上記構成の半導体装置（１）の製造方法につ
いて述べる（第３図乃至第７図参照。）。

この半導体装置の製造方法は、ポリイミドからなる例
えば幅35mmの絶縁フィルム（12）に位置決めと自動送行
用のスプロケットホール（13）…をパンチングにより穿
孔する穿孔工程と、10zの銅箔（14），（15）をフィル
ム（12）に貼着するラミネーション工程と、銅箔（1
4），（15）及びフィルム（12）に透孔（５）…をドリ
リングにより穿孔する穿孔工程と、リード（６）…，
（７）…上へのめっきにより透孔（５）…内に導通体
（８）…を充填するめっき工程と、フィルム（12）に被
着している銅箔（14），（15）をフォトエッチングし
上，下リード（６）…，（７）…及びICチップ（９）の
ベース（16）を形成するエッチング工程と、ベース（1
6）上にICチップ（９）をダイボンディングするダイボ
ンディング工程と、ICチップ（９）のパッドと上リード
（６）…をワイヤボンディングするワイヤボンディング
工程と、ワイヤボンディングされたICチップ（９）及び
ワイヤ（10）…及び上リード（６）…を樹脂封止するポ
ッティング工程と、このポッティング後に打抜き半導体
装置（１）を得る打抜工程とを具備している。しかし
て、上記エッチング工程は、銅箔（14），（15）上にレ
ジストをコートするレジストコート工程と、レジスト上
に所定のパターンを焼付ける焼付工程と、この焼付工程
後に現像し不要部分のレジストを除去する現像工程と、
露出している銅箔（14），（15）をエッチングにより除
去する工程とを具備している。上記レジストコート工
程、焼付工程並びに現像工程は、フィルム（12）の片面
ごとに行い、しかるのちフィルム（12）の両面について
のエッチングを同時に行う。なお、上記穿孔工程におい
ては、透孔（５）…の他に、例えば内径1mm程度の位置
決め用孔（Ｐ）…を穿孔しておき、この位置決め用孔
（Ｐ）は、めっき工程において導通体（８）…を充填せ
ず、開通した状態にしておき、この位置決め用孔（Ｐ）
…を利用して、正確にエッチング工程において、上，下
リード（６）…，（７）…を所定の位置に配設するよう
にする。さらに、打抜工程は、いわゆるアウタリードボ
ンディング工程において、回路基板に位置決め・装着す
る直前に行う。なお、このアウタリードボンディング
は、下リード（７）…の回路基板へのはんだリフローあ
るいは熱圧着により行う。このときの位置決めも前記位
置決め用孔（Ｐ）…を利用して行う。

しかして、このような半導体装置（１）は、リード
（６）…，（７）…がフィルム部（４）に被着・支持さ
れているので、各リード（６）…，（７）…間の位置ず
れがなくなり、ピッチを例えば数10μｍ以下にまで小さ
くすることができる。よって、高集積回路素子用に極め
て適合したものとなる。また、実装の際、リードの変形
がないので、リードの変形の検出や変形矯正作業を省略
することができる。その結果、実装の信頼性が向上し歩
留が高くなるととともに、実装能率が飛躍的に増大す
る。

なお、上記実施例においては、上リード（６）…とIC
チップ（９）は、ワイヤボディングにより接続している
が、いわゆるチップに設けられたバンプとリードを熱圧
着により接合するインナリードボンディングにより接続
するようにしてもよい。さらに、この発明の半導体装置
は、上記実施例のようなTAB（Ｔape Ａuomated Ｂond）
方式に限ることなく、薄型のものであれば、どのような
タイプのものにも適用できる。

〔発明の効果〕

本発明は、リードをフィルムにより支持させているの
で、リード間の位置ずれがなく、リードピッチを例えば
10μｍ以下にまで小さくすることができる。したがっ
て、集積度が高い半導体装置に極めて適合したものとな
る。また、リードの変形が生じないので、基板への実装
作業を高能率で行うことができることはもとより、歩留
向上が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体装置の平面図、第２
図は第１図のII−II線矢視断面図、第３図乃至第７図は
本発明の一実施例の半導体装置の製造方法の説明図であ
る。 （１）：半導体装置，（４）：フィルム部， （５）：透孔、 （６）：上リード（第１リード）、 （７）：下リード（第２リード）、 （８）：導通体、 （９）:ICチップ（半導体チップ）。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数の端子を有する半導体チップと、この
   半導体チップが装着され、かつ複数の透孔が設けられた
   絶縁性の可撓性フィルムと、この可撓性フィルムの第１
   の面側に形成され、かつ一端部側が上記半導体チップに
   電気的に接続され他端部側が上記第１の面側の透孔の端
   部と対向する位置に形成された複数の第１のリードと、
   上記可撓性フィルムの上記第１のリードが形成される面
   と反対側の第２の面側に形成され、かつ一端部側がこの
   第２の面側の透孔の端部と対向する位置に形成された他
   端部側が第２の面側の透孔の端部から所定距離離れた位
   置に形成された複数の第２のリードと、上記透孔を介し
   て上記第１のリード及び第２のリードを電気的に接続す
   る導通部材とを有することを特徴とする半導体装置。