KR100389642B1 - 표면처리방법및표면처리장치 - Google Patents

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Abstract

전자 세이딩 현상에 기인하는 노치나 차이업 손상, 서브트렌치, 보잉 등의 발생을 억제한다.
바이어스로써 듀티비 5% 이하, 반복주파수 400KHz 이상의 펄스전압을 인가한다. 기판 바이어스에 전자를 가속하는 사이클이 생겨, 전자세이딩 현상이 일어나지 않는다. 이것에 의해 전자세이딩 현상에 기인하는 모든 문제가 해소된다.

Description

표면처리방법 및 표면처리장치
본 발명은 플라즈마를 이용한 시료의 표면처리에 관한 것이며, 특히 시료에 바이어스 전압의 인가방법에 관한 것이다.
RF바이어스로 불리는 가장 대표적인 종래의 바이어스 인가방법을 제2도에 나타낸다. 피에칭시료(1)는 캐패시터(2)를 통하여 고주파전원(3)에 접속되어 있다. 고주파전원(3)에서는 제3도와 같은 정현파 형태의 전압이 인가된다. 이때 플라즈마(4)로 부터 공급되는 전자가 이온에 비해 수십배 많으므로 캐패시터(2)의 시료 측에는 부(負)의 전하가 축적된다. 이 캐패시터 전하로 인해, 제4도와 같이 부로 시프트(shift)한 전압이 기판상에 나타난다. 이 부전압에 의해 에칭재료인정(正)이온이 가속되어 기판에 수직입사하는 것에 의해 수직형상의 에칭이 가능하게 된다.
또한, 이외의 아이디어로서는 일본특허 1095402호나, 일본특허공개 평 6-61182 등에서 펄스파형의 전압을 바이어스 전압으로서 이용하는 방법도 이미 고안되어 있다. 그러나 본 발명과 같이, 펄스파형의 듀티비나 반복 주파수의 중요성에 착안한 예는 지금까지 없었다.
제4도의 기판 바이어스 파형에서는, 전자가 시료에 입사하는 정(正)의 사이클에서 전자를 가속하기 위한 정전압이 거의 "0"이 되어 있으므로, 전자는 거의 가속되지 않고 기판에 입사한다. 이와 같은 바이어스 인가법을 이용하여 미세패턴의 가공을 행한 경우, 시료에 국소적 차지업(charge-up)이 발생한다. 이 차지업의 발생기구를 제5도에 나타낸다. 이온(5)은 가속되어 시료에 수직입사하므로 미세패턴의 저면까지 도달하는데 비해, 전자(6)는 가속되지 않고 시료에 등방적으로 입사하므로 미세패턴에서는 마스크(7)로 차단되어 저면까지 도달할 수 없다(전자 세이딩 현상). 이 때문에 미세패턴의 측면이 부(負)로 차지업하고 저면이 정(正)으로 차지업한다.
이 전자 세이딩(shading)에 의한 차지업은 플라즈마 에칭에 있어서, 여러가지 폐해를 가져온다. 가장 중요한 문제의 하나가 게이트용 폴리실리콘 가공에서의 국소이상 사이드 에칭(노치)의 발생이다. 이 노치의 발생기구를 제6도에 나타낸다. 전자세이딩 현상에 의한 미세패턴 저면의 정(正) 차지업에 의해 에칭재료인 이온(5)이 반발되어, 패턴의 측면으로 입사하게 된다. 이 측면에 입사하는 이온이폴리실리콘층(8)과 베이스(base) 실리콘 산화막(9)의 계면(界面)에 노치라고 불리는 국소 이상 사이드 에칭(10)을 발생시킨다.
또한, 전자 세이딩에 의한 차지업은 금속배선의 가공시에도 발생하여, 게이트 산학막에 손상(damage)를 생기게 한다. 이 손상발생기구를 제7도에 나타낸다. 전자세이딩에 의해 미세패턴의 저면에 발생한 정전하는 금속배선(11)에 연결되어 있는 플로팅 게이트(12)에 모여, 플로팅 게이트(12)와 기판실리콘(13) 사이의 게이트 절연막(14)에 절연파괴 등의 손상을 발생시킨다.
이 외에도, 전자 세이딩 현상에 의한 차지업은 트렌지(trench)나 콘택트홀 등의 미세 구멍 에칭에 있어서도 문제로 되어 있고, 서브트렌치나 보잉 등의 이상 형상을 발생시키는 원인이 되고 있다. 이 기구를 제8도에 나타낸다. 폴리실리콘의 에칭경우와 마찬가지로, 구멍의 측면이 부로, 구멍의 저면이 정으로, 각각 차지업한다. 이 차지업에 의해 에칭 종류인 이온(5)의 궤도가 휘어져, 이온은 구멍의 측면이나 밑끝부분에 입사하게 된다. 이 때문에, 구멍 측면이나 저면 끝부분이 에칭되어 보잉(15)이나 서브트렌치(16) 등의 이상 형상이 발생한다.
본 발명은 전자세이딩 현상을 해소하고, 전자 세이딩 현상에 기인하는 노치, 차지업 손상, 보잉, 서브트렌치 등의 제문제를 해결한다.
제1도에 나타내는 바와 같이, 바이어스 전원을 종래의 정현파형의 고주파전원으로 바꾸어, 펄스전원(17)을 설치한다. 이 펼스전원에서 바이어스 전압으로서, 펼스파형의 정전압을 인가하고, 동시에, 표면저리중 피처리물의 전위의 최대치가 상기 플라즈마의 전위 보다 커지게 되도록 상기 펄스파형의 듀티비 및 반복주파수를 설정한다. 이 듀티비 및 반복주파수의 구체적인 값은 각각 5% 이하 400KHz 이상, 바람직하게는 1% 이상 1MHz 이상이다.
제1도의 장치에 있어서, 펄스전원(17)으로부터, 제9도와 같은 정의 펼스전원을 인가한 경우에 대해 생각한다. 방전개시 순간은 캐패시터에 전하가 축적되어 있지 않고, 제10도에 나타내는 바와 같이 입력전압과 같은 바이어스 파형이 시료에 나타난다. 제10도의 바이어스 파형의 경우, 다량의 전자가 입사하는 정사이클이 소량의 이온이 입사하는 부 사이클에 대해 충분히 짧으므로, 정의 사이클에 입사하는 부전하와 부의 사이클에 입사하는 정전하가 같게 된다. 이 때문에, 1사이클 중에서 전하의 수지가 0으로 되어 제1도 중의 캐패시터(2)에는 전하가 생기지 않는다. 그러므로, 제10도의 기판 바이어스 전압이 에칭중 유지된다. 제10도의 기판 바이어스 파형에서는 부의 사이클의 부전압에 의해 이온이 기판에 가속됨과 더불어, 정의 사이클에서는 정전압이 기판에 인가되므로 전자가 가속되어 시료에 수직입사한다. 그러므로, 제11도에 나타내는 바와 같이 전자(6)도 이온(5)도 미세패턴의 저면까지 입사할 수 있게 되며, 게다가 1사이클중 정,부의 전하입사량이 같게되므로 전자 세이딩 현상에 의한 차지업의 발생이 없어진다.
그럼, 부의 사이클 시간에 대해 충분히 짧은 정의 사이클 시간이란 어느 정도의 값일까?. 또한, 1사이클의 시간을 얼마로 하면 좋을까?. 필요한 조건을 시뮬레이션으로 예측하였다. 시뮬레이션의 패러미터로서는, 고밀도 플라즈마를 이용한 에칭장치의 표준적인 값인 플라즈마 밀도 1011cm3, 전자온도 3eV, 캐패시터 용량30pF/cm2을 이용하였다. 또한, 에칭가스로서 염소가스를 이용한 경우를 생각하여, 시뮬레이션에 이용하는 이온의 질량을 35.5au로 하였다.
우선, 입력펄스와 전압을 200V, 반복주파수를 10MHz로 일정하게 하고, 펄스의 듀티비를 1%와 10%의 경우에 대해 기판 바이어스 전압파형을 계산하였다. 그 결과를 각각 제12도 및 제13도에 나타낸다. 듀티비가 1%로 작은 경우에는 펄스가 정으로 크게 상승되어 있어 전자가 가속된다. 또한 펄스오프 사이에는 자기 바이어스도 발생한다. 이것에 비해 펄스의 듀티비가 10%로 큰 경우에는 펄스의 정의 부분이 거의 소멸되어 있어 전자를 가속할 수 없게 되었음을 알 수 있다.
이 기판 바이어스 전압파형의 정의 부분의 크기와 듀티비의 관계를 제14도에 나타낸다. 이 결과는 다음 세개의 영역으로 나누어진다.
듀티비 0.5% 이하의 영역(A)에서는, 펼스인가시에 기판표면에 발생하는 전자가속전압의 크기가 반복주파수의 영향을 받지 않고, 일정치를 나타낸다. 에칭은 주로 부유(浮遊) 전위의 상태에서 행하여진다. 부유전위간의 전자세이딩에 의해 생기는 정의 차지업이, 간헐적으로 인가되어 정의 펄스전압에 의해 완화된다. 그러므로 펄스의 반복을 늘릴수록 차지업 해소 효과가 커진다.
듀티비 0.5%∼5%의 영역(B)에서는 듀티비가 커질수록 전자 가속전압은 작게되지만, 플라즈마 전위보다는 높은 전위에 있다. 특히, 듀티비 1% 이하에서는 전자가속 전압의 크기가, 입력펄스파고치의 50% 이상이며, 전자를 가속하기에는 충분한 크기이다. 또한 제12도에서 설명한 바와같이, 펄스오프 사이에는 입력전압에 대해기판전위가 부로 시프트하는 것에 의해 자기 바이어스도 발생한다. 이 때문에, 자기바이어스에 의한 고속에칭과 전자가속 전압에 의한 차지업 해소 양쪽이 실현가능하게 된다.
듀티비 5% 이상의 영역(C)에서는, 기판 표면에 전자가속전압은 나타나지 않는다. 입력전압에 대해 기판 전위가 부로 지나치게 시프트하게 되어, 펄스전압을 인가하였을 때의 기판전위가 플라즈마 전위보다 작게되어 버린다. 그러므로, 전자 세이딩 감소에 의해 생기는 차지업을 해소하는 작용은 없다.
이상으로부터, 펄스 바이어스인가에 의해 전자세이딩을 제어시키기 위해서는 (A) 또는 (B) 영역의 듀티비를 사용할 필요가 있다. 이 안(A)의 영역의 듀티비에서는, 기판에 큰 부바이어스가 발생하지 않으므로 고선택성이며 또한 전자 세이딩 현상의 영향이 작은 에칭이 가능하다. 한쪽(B)영역의 듀티비에서는, 전자가속전압에 의한 전자세이딩 억제효과와 함께, 자기바이어스에 의한 이온의 가속도 실현할 수 있으므로, 수직이며 고속의 에칭을 행할 수 있다.
다음에, 펄스의 반복주파수에 대해서도 같은 검토를 행하였다. 펄스의 듀티비를 1%로 일정하게 하고, 반복주파수가 10MHz, 1MHz, 100KHz의 경우의 기판 바이어스 파형을 각각 제15도, 제16도, 제17도에 나타낸다. 펄스의 반복주파수가 10MHz나 1MHz의 경우에 볼 수 있는 펄스의 정의 부분은, 반복주파수 10KHz에서 거의 소멸하고 있다. 펼스의 반복주파수와 펄스의 정의 부분의 높이 관계를 제18도에 나타낸다. 펄스의 정의 부분의 높이는 반복주파수 400KHz 이상에서 급속히 상승하고 있다. 특히, 반복주파수 1MHz 이상에서는 펄스의 정의 부분의 높이가 거의 포화되어있다. 그러므로, 펄스의 반복 주파수를 400KHz 이상, 바람직하게는 1MHz 이상으로 설정하는 것에 의해, 전자가 가속되도록 바이어스가 시료에 인가된다.
본 바이어스를 이용하여 미세패턴의 가공을 행한 경우의 차지업을 측정하였다. 차지업의 크기로써는 0.3㎛ 레벨의 미세패턴의 저면과 10㎛ 이상의 넓은 패턴의 저면의 전위차를 이용하였다. 이 차지업의 크기와 듀티비의 관계를 제40도에 나타낸다. 제14도의 펄스의 정의 부분의 증대에 호응하여 감소하고 있으며, 듀티비 5% 이하에서 급격히 감소하는 것을 알 수있다. 특히 듀티비 5% 이하 0.5% 이상의 범위에서는 차지업이 0이 된다.
이와 같은 검토를 반복주파수에 대해서도 행하였다. 차지업의 크기와 반복주파수의 관계를 제41도에 나타낸다. 차지업의 크기는 제18도의 펄스의 정의 부분의 증대에 호응하여 감소하고 있으며, 반복 주파수 400KHz 이상에서 급격히 감소하는 것을 알 수 있다. 특히, 반복주파수 1MHz 이상에서는 차지업이 0이 된다.
또한, 이외의 펄스의 중요 패러미터로써 펄스의 상승속도가 있다. 우선, 펄스의 상승속도가 늦는 경우, 기판 전위가 플라즈마 전위에 도달할 때까지의 사이에, 플라즈마에서 유입하는 전자전류에 의해 제1도 중의 시료와 전원의 사이의 캐패시터의 전압강하가 생겨 기판에 정전위가 발생하지 않게 된다. 그러므로, 기판상에 전자 가속전압을 발생시키기 위해서는, 전자전류에 의한 전압강하의 속도보다, 펄스의 상승속도가 크지 않으면 안된다. 만약 전자온도를 3eV, 플라즈마 밀도를 1011cm3으로 하고, 캐패시턴스의 값 30pF/cm2으로 한 경우, 전자전류에 의한전압강하속도를 구하면 약 103V/㎲가 된다. 그러므로, 기판상에 전자가속전압을 발생시키기 위해서는 최저라도 103V/㎲ 이상의 상승속도가 필요하다고 생각할 수 있다. 실제로 펼스폭 1㎲, 크기 100V, 반복주파수 1KHz의 펄스를 인가하고, 펄스의 상승속도와 전자가속전압의 관계를 측정하였다. 그 결과를 제42도에 나타낸다. 전자가속전압은 상승속도 103V/㎲ 이상에서 발생하고, 5103V/㎲이상에서 최대값을 취한다.
이상으로부터, 전자세이딩 현상에 의한 차지업이나 그것에 기인하는 모든 문제를 해소하기 위해서는, 바이어스로써 듀티비 5% 이하, 반복주파수 400KHz 이상, 바람직하게는 듀티비 1% 이상, 반복주파수 1MHz 이상의 펄스를 인가하면 좋다.
엄밀하게 말하면, 이 한계치의 듀티비 및 반복주파수는, 이 시뮬레이션 조건 특유의 것으로, 에칭조건이나 장치에 의해 다소 변동한다. 한계치가 되는 듀티비는 이온의 질량에 반비례한다. 한편 한계치가 되는 반복주파수는 전자온도의 평방근 및 플라즈마 밀도에 비례하고, 캐패시터의 정전용량에 반비례한다. 그러나, 일반적인 고밀도 플라즈마의 에칭인 경우, 플라즈마 밀도, 전자온도, 캐패시터 정전용량 등은 시뮬레이션의 설정치와 같은 정도이며, 한계치가 되는 듀티비나 반복주파수도 시뮬레이션의 값과 거의 동등하게 된다.
그럼, 구체적인 전자 세이딩 현상에 의해 발생하는 제문제에 대한 본 발명의 작용을 이하에 설명한다.
우선, 게이트용 폴리실리콘 가공에서의 노치발생의 문제가 본 발명에 의해해소되는 기구를 제19도에 나타낸다. 본 발명에 의하면 전자(6)가 패턴에 수직입사하도록 되므로, 미세패턴의 저면이나 측면의 차지업이 해소된다. 이 때문에 에칭재료인 이온(5)이 패턴 저면에서 반발하는 것이 없어져, 노치가 적은 수직형상을 얻을 수 있다.
다음에 금속배선가공에서의 차지업 손상의 문제가 본 발명에 의해 해소되는 기구를 제20도에 나타낸다. 본 발명에 의하면 미세패턴 저면의 정의 차지업이 해소되므로, 정전하가 플로팅케이트(12)에 집중하는 현상도 없어지고, 플로팅 게이트(12)와 기판(13)간의 게이트 절연막(13)의 손상도 생기지 않게 된다.
마지막으로 본 발명에 의해 트렌치나 콘택트홀 등의 미세구멍 가공에서의 보잉이나 서브트렌치의 발생이 제어되는 기구를 제21도에 나타낸다. 본 발명에 의하면 전자세이딩에 의한 차지업이 발생하지 않으므로, 이온(5)은 기판에 수직으로 입사한다. 그러므로 서브트렌치나 보잉이 없는 수직형상을 얻을 수 있다.
(실시예 1)
제22도는 게이트용 폴리실리콘 가공용 마이크로파 에칭장치에 본 발명의 펄스 바이어스를 적용한 장치의 예이다. 이 장치에서는 마그네트론(18)에서 발생한 마이크로파를 도파관(19)을 통하여 방전관(20)으로 도입하고, 도입된 마이크로파와 코일(21)로 만들어진 자장의 전자사이클로트론 공명에 의해 고밀도의 플라즈마를 생성할 수 있는 구조로 되어 있다. 이 플라즈마 전위가 펄스의 인가에 의해 크게 변동하지 않게 하기 위해 본 장치에서는 시료(1)의 표면적의 4배 이상의 표면적을 가지는 접지전극(22)에 의해 플라즈마를 접지시키고 있다. 에칭되는 시료(1)로써는6인치 사이즈의 Si 웨이퍼를 열산화한 후 폴리실리콘막을 퇴적시키고, 이 폴리실리콘막상에 레지스트마스크를 형성시킨 것을 이용하였다. 이 시료(1)가 정전용량 30pF/cm2의 정전흡착용 절연세라믹(23)을 통하여, 정전흡착용 정전압원(24) 및 펄스전원(17)에 접속되어 있다. 본 발명과 같이 고주파, 저듀티비로 수 100V 레벨의 펄스를 발생하기 위해서는 전압의 상승속도가 큰 펼스전원이 필요하다. 이 상승속도는 통상 쓰루 레이트라고 불리우는 수치로 나타낸다. 쓰루 레이트는 스텝전압을 발생시킨 경우의 상승전압을 그때의 상승시간으로 나눈 값이며, 전원특유의 것이다. 전원의 쓰루레이트와 반복주파수 및 듀티비의 관계를 제23도에 나타낸다. 반복주파수 400KHz 이상, 듀티비 5% 이하에서 수 100V 레벨의 펄스를 발생하기 위해서는 8102V/㎲ec 이상의 쓰루레이트를 가지는 전원이 필요하게 된다. 반복주파수 1MHz 이상, 듀티비 1% 이하의 펄스를 발생시키기 위해서는 쓰루레이트 104V/㎲ec 이상의 전원이 필요하다. 또한, 현재 시판되는 광대역임의 발생기로 실현할 수 있는 펄스의 주파수 및 듀티비는 각각 100MHz 이하이며 0.1% 이상이다. 그래서 본 실시예의 펄스전원은 이 임의파형 발생기(25)와 쓰루레이트 105V/㎲ec의 고속 광대역 전력증폭기(26)로 구성되어 있으며, 임의 파행발생기(25)에서의 신호를 고속광대역 전력증폭기(26)로 증폭하는 것에 의해 10MHz, 듀티비 1%에서 수 100V크기의 펄스를 발생할 수 있는 구조로 되어 있다. 상기 전원계에 의해 발생되는 펄스파형의 일예를 제24도에 나타내었다. 제24도에 나타내는 바와 같이 고주파로 펄스를 발생시킨 경우 펼스의 파형은 반드시 구형이 되지 않는다. 또한 펄스의 상승도 직선적이지 않다. 그 때문에 폭이나, 펼스의 상승속도, 펄스폭의 함수인 듀티비 등의 정의가 애매해진다. 본 명세서 중에서는 펄스의 반치폭(半値幅)을 펄스폭으로 하고, 이것을 반복주기로 나눈 것을 듀티비로 정의하고 있다. 또한 펄스의 상승속도를 펄스상승부분의 기울기의 최대치로 정의하고 있다.
본 장치에서는, 발생시킨 플라즈마의 상태를 조사하기 위하여, 트리폽프로브법에 의해 플라즈마 밀도 및 전자온도를 측정하였다. 그 결과, 플라즈마 밀도는 1011/cm3, 전자 온도 3eV이고, 상기 시뮬레이션의 조건과 같았다.
본 장치에 의해 염소플라즈마를 이용하여 실리콘 산화막상에 형성한 폴리실리콘 미세 패턴을 에칭하였다. 이때 펄스의 높이가, 너무작으면 전자를 가속하기 위한 전압이 저하하여 전자를 미세패턴에 수직입사시킬 수 없게 된다. 그 때문에 펄스의 높이로써 최저라도 20V는 필요하다. 또한 반대로 펄스의 전압이 너무 크면, 이온의 가속에너지가 커지게 되어 폴리실리콘의 실리콘 산화막에 대한 선택성이 열화한다. 그러므로, 펄스의 높이는 2KV 이하로 하는 것이 바람직하다. 본 실시예에서는 펄스의 크기를 100V로 고정하고, 우선, 펄스의 반복주파수를 10MHz로 설정하며, 듀티비를 바꾸어 노치의 크기를 조사하였다. 그 결과를 제25도에 나타낸다. 듀티비 5% 이하에서 0.5%으로 노치의 크기가 최소가 된다. 특히, 실리콘 기판과 도통이 없는 패턴(이하에서는 FG패턴이라고 부른다)에서는 이 범위에서 노칭의 크기가 0이 된다. 한편, 기판과 도통이 있는 패턴(이하에서는 SG패턴이라고 부른다)에서는노칭이 완전히 없어지지 않는다. SG패턴에서 노칭이 완전히 없서지지 않는 원인이 정전흡착용 전원(24)에서 공급되는 부의 직류전압에 기인하는 것을 우리들은 알게 되었다. 이 차의 발생하는 기구를 제46도에 나타낸다. 정전흡착용 전압으로서, 예를들면 -500V의 부전압을 인가한 경우, 베이스 산화막(9)의 표면에 비해, 이면의 기판(13)에는 약 20V 낮은 전위가 나타난다. 그 때문에 기판과 도통한 SG패턴에서는, 그 주위의 산학막에 비해 약 20V 낮은 전위가 되므로, 정이온(5)이 SG 패턴측으로 휘어져 경사 입사하기 쉬워진다. 이 경사입사이온에 의해 노칭의 발생이 조장되는 것을 알았다. 그래서, 제43도에 나타내는 바와 같이 정전흡착용 전원의 극성을 바꾸고, 전원에서 +500V 이상의 전압을 인가한 경우, SG패턴은 주위의 산화막(9)에 비해 20V 이상 높은 전위가 된다. 그러므로, 정이온이 SG패턴에 경사입사하기 어려워진다. 이 장치를 이용하여 제25도와 같은 측정을 행하였다. 이 경우, FG패턴 뿐만 아니라, SG패턴에 있어서도 듀티비 0.5%에서 5%로 노칭이 완전히 소멸하였다.
다음에 펄스의 듀티비를 1%로 설정하고, 펄스의 반복주파수를 바꾸어, FG패턴의 노치 크기의 변화를 조사하였다. 그 결과를 제26도에 나타낸다. 펄스의 반복주파수가 커짐에 따라, 노치는 작게 된다. 특히 400KHz 이상에서 노치의 감소가 현저하며, 노치제어효과가 크다는 것을 알 수 있다.
또, 펄스의 상승속도에 대해서도 검토했다. 펄스전압을 100V, 펄스의 폭을 100nS, 펄스반복주파수를 10KHz로 고정하고, 펄스의 상승속도를 바꾸어, FG패턴의 노칭의 크기를 조사하였다. 그 결과를 제44도에 나타낸다. 노치의 크기는 상승속도103V/㎲에서 감소하기 시작하여 5103V/㎲ 이상에서 최소로 됨을 알 수 있다.
본 실시예의 장치를 이용하여, 반복주파수 10MHz, 듀티비 1%, 높이 100V의 펄스전압을 인가하여, 폴리실리콘 미세패턴을 에칭하였다. 이때의 폴리실리콘 가공형상을 제27도, 또는 참고를 위해 RF바이어스를 이용하여 에칭한 경우의 가공형상을 제28도에 나타낸다. RF바이어스를 이용한 경우에는 노치가 보이는데 비해, 본 발명의 펄스바이어스를 이용한 경우에는 노치가 소실되어 수직가공형상을 얻을 수 있었다.
본 실시예의 효과는 마이크로파 에칭장치에 한정되는 것이 아니라, 유도결합식 고주파 플라즈마 에칭장치나 헤리콘 플라즈마 에칭장치 등 다른 방전방식을 이용한 플라즈마 에칭장치에서도 이와 같은 효과가 있다.
(실시예 2)
실시예 1의 장치를 이용하여 금속배선의 가공을 행하였다.
우선, 펄스의 반복주파수를 10MHz로 설정하고, 듀티비를 바꾸고, 게이트절연막의 절연파괴율을 조사한 결과를 제29도에 나타낸다. 펄스의 듀티비가 작을수록 파괴율은 작아진다. 특히, 듀티비 5% 이하에서는 절연파괴의 확률이 급격히 감소하고 있어, 금속배선 에칭에서의 차지업 손상을 제어하는 효과가 크다는 것을 알 수 있다. 다음에 펄스의 반복주파수를 바꾸고, 게이트절연막의 절연파괴율을 조사하였다. 그 결과를 제30도에 나타낸다. 펄스의 반복주파수가 커짐에 따라 절연파괴율은 작아진다. 특히, 400KHz 이상에서 절연파괴의 감소가 현저하며, 차지업 손상 억제효과가 크다는 것을 알 수 있다.
전자세이딩에 의한 차지업이나 노치는, 피에칭막의 나머지 막두께가 0이 되는 타이밍 즉 져스트 에칭이후의 오버에칭중에 발생하는 현상이다. 그러므로, 에칭 개시부터 종료까지 본 방식의 펄스바이어스를 인가할 필요는 없으며, 져스트에칭 이후 오버에칭으로만 본 방식의 펄스바이어스 인가를 행하여도 차지업 저감이나 노치저감의 효과가 있다. 그러면, 져스트에칭 전후에서 바이어스를 절환하는 방법을 실시예 3,4,5에 나타낸다.
(실시예 3)
실시예 1의 장치를 이용하여 게이트용 폴리실리콘의 가공을 행하였다. 본 실시예에서는 펄스의 반복주파수를 10MHz로 설정하고, 제31도의 타이밍도와 같이 에칭개시부터 폴리실리콘 나머지 막두께가 0이 되는 져스트에칭 타이밍까지의 사이에, 펄스의 듀티비를 50%에서 1%로 변화시켰다: 또한, 져스트 에칭 이후의 오버에칭에서는 펄스의 듀티비를 1%로 고정하여 에칭을 행하였다. 이 경우도 제27도와 같이 노치가 없는 수직가공형상을 얻을 수 있었다.
본 실시예에서는 져스트에칭 이후에서 펄스의 듀티비를 1%로 고정하였지만 그 이전에 펄스의 듀티비가 1%가 되도록 하여도 이와 같은 효과를 얻을 수 있었다.
또한, 본 실시예의 방법은, 게이트용 폴리실리콘 가공에서 노치의 저감 뿐만 아니라, 금속배선 애칭에서의 차지업손상 저감에서도 유효하다.
(실시예 4)
실시예 1의 장치를 이용하여 게이트용 폴리실리콘의 가공을 행하였다. 본 실시예에서는 펄스의 듀티비를 1%로 고정하고, 제32도의 타이밍도와 같이 에칭 개시부터 져스트에칭 타이밍까지의 사이에 펄스의 반복주파수를 10KHz에서 10MHz로 변화시킨다. 또한, 져스트에칭이후의 오버에칭에서는 펄스의 반복주파수를 10MHz로 고정하여 에칭을 행하였다. 이 경우에도, 제27도와 같은 노치가 없는 수직가공 형상을 얻을 수 있었다.
본 실시예에서는 져스트에칭 이후에서 펄스의 반복주파수를 10MHz로 고정하였지만 그 이전에 펼스의 반복주파수가 10MHz가 되도록 하여도 이와 같은 효과를 얻을 수 있었다.
또한, 본 실시예의 방법은, 게이트용 폴리실리콘 가공에서의 노치저감 뿐만 아니라, 금속배선 에칭에서 차지업 손상 저감에 있어서도 유효하다.
(실시예 5)
제33도에 나타내는 바와 같이 펄스전압과 정현파전압의 어느 것이라도 바이어스로써 인가할 수 있는 플라즈마 에칭장치를 이용하여, 게이트용 폴리실리콘을 가공하였다. 본 실시예에서는 제34도의 타이밍도와 같이 져스트에칭에 도달할 때까지 10MHz의 정현파 전압을 인가하여 에칭을 행하고, 오버에칭에서는 듀티비 1%, 10MHz의 펼스전압으로 절환하여 에칭을 행하였다. 이 경우도 실시예 1과 같이, 노치가 없는 수직가공형상을 얻을 수 있었다.
본 실시예에서는, 져스트 에칭의 시점에서 바이어스를 정현파에서 펼스로 절환하였지만, 이 바이어스의 절환을 져스트에칭 이전에 행하여도 이와 같은 효과를 얻을 수 있었다.
또한, 본 실시예의 방법은, 게이트용 폴리실리콘 가공에서의 노치 저감 뿐만 아니라, 금속배선 에칭에서의 차지업 손상의 저감에 있어서도 유효하다.
(실시예 6)
실시예 1의 장치에 있어서, 반복주파수 10MHz, 듀티비 1%의 펄스전압을 인가하여 트렌치의 에칭을 행하였다. 그 가공형상의 단면을 제35도에 나타낸다. 비교를 위해 통상의 RF바이어스를 이용하여 에칭한 경우의 가공형상의 단면을 제36도에 나타낸다. RF바이어스를 이용한 경우에 볼 수 있는 보잉(15)이나 서브트렌치(16)가 본 발명의 펼스바이어스 인가에서는 소실되어 있고, 수직이며 동시에 저면단부의 라운드한 형상을 얻을 수 있었다. 동시에 마이크로로딩으로 불리는 에칭속도의 패턴사이즈 의존성도 볼 수 없게 되었다.
본 실시예에서는, 트렌치의 가공에 대하여 설명하였지만, 콘텍트홀 등의 미세구가공이나 아이솔레이션용 U홈 등의 미세구멍 가공에서도 이와 같은 효과가 있다.
(실시예 7)
본 방식의 펄스파형전압에 노이즈 파형전압 등이 중첩되어 있어도 그 전압이 펼스에 대해 무시할 수 있는 크기라면, 노치 저감이나 차지업 저감에 효과가 있다고 생각할 수 있다.
그래서, 본 실시예에서는 제22도 펄스 발생장치에서 제37도에 나타내는 바와 같이 펄스에 정현파를 중첩한 파형의 전압을 발생시켜 바이어스로써 인가하여 게이트용 폴리실리콘의 에칭을 행하였다. 이 경우도 실시예 1과 같이 노치억제에 효과를 볼 수 있었다.
본 실시예에서는 펄스의 2배주기의 정현파 전압을 펼스전압에 중첩하였지만, 중첩하는 정현파 전압의 주기나 진폭에 관계없이, 본 실시예와 같은 효과를 얻을 수 있다.
또한, 본 실시예의 방법은, 게이트용 폴리실리콘 가공에서의 노치저감 뿐만 아니라, 금속배선에칭에서의 차지업 손상 저감이나 트렌치 등의 미세구멍 가공에서의 보잉이나 서브트렌치의 저감에 있어서도 유효하다.
(실시예 8)
실시예 1의 장치에 있어서, 펄스발생장치에서 제38도에 나타내는 바와 같이 펼스에 정의 직류전압을 중첩한 파형의 전압을 발생시켜 바이어스로서 인가하여, 게이트용 폴리실리콘의 에칭을 행하였다. 이 경우에도 실시예 1과 같이 노치억제에 효과를 볼 수 있었다. 본 실시예에서는, 정의 직류전압을 펄스에 중첩하였지만, 중첩하는 직류전압의 크기나 극성에 관계없이, 본 실시예와 같은 효과를 얻을 수 있다.
또한, 본 실시예의 방법은, 게이트용 폴리실리콘 가공에서의 노치저감 뿐만이 아니라, 금속배선에칭에서의 차지업 손상저감이나 트렌치 등의 미세구멍 가공에서의 보잉이나 서브 트렌치의 저감에 있어서도 유효하다.
(실시예 9)
실시예 1의 장치의 정전흡착용 절연세라믹(23)의 재료로써 강유전체인Pb(Zr, Ti) O3를 이용하는 것에 의해 정전흡착용 절연세라믹(23)의 정전용량을 3nF/cm2이상으로 증대시켰다. 이 장치개조에 의해, 전자세이딩 현상에 의한 차지업을 해소하는데 필요한 펄스의 반복주파수는 2자리 작아진다. 그러므로, 펄스전원에 요구되는 쓰루레이트도 2자리 작게 되므로, 펄스전원 구입에 드는 비용도 작게된다.
개조후의 장치를 이용하여, 게이트용 폴리실리콘의 가공을 행하였다. 펄스전압의 크기를 100V, 펄스의 듀티비를 1%로 일정하게 하고, 반복주파수를 바꾸어 노치크기의 변화를 조사하였다. 이 결과를 제39도에 나타낸다. 노치의 크기는 반복주파수 4KHz 이상에서 급격히 감소하기 시작하여, 10KHz 이상에서는 노치가 거의 발생하지 않게 되었다. 또한, 반복주파수 100KHz를 인가하여 에칭한 경우, 제27도와 동등한 수직가공형상을 얻을 수 있었다.
본 실시예에서는 정전흡착용 절연 세라믹으로써 Pb(Zr, Ti) O3를 이용하였지만 다른 강유전체를 이용한 경우도 유사한 효과가 있다. 예를들면 (Pb, Ba) Nb2O6를 이용한 경우 한계치가 되는 주파수를 실시예 1의 경우의 1/200로 저감할 수 있다. 또한, (Sr,Ba)Nb2O6를 이용한 경우에서는 1/50로, BaTiO3의 경우에서는 1/300로, PbTiO3의 경우에는 1/10로, Bi4Ti3O12의 경우에서는 1/30로, Pb(Mg,Nb)O3-PbTiO3의 고용체의 경우에는 1/2000로 각각 상기 한계치가 되는 주파수를 저감할 수 있다.
(실시예 10)
제45도는 WSi/Poly-Si 게이트의 가공공정의 흐름을 나타내는 도면이다. 우선, CVD법에 의해 실리콘 산화막상에 n+Poly-Si, WSi, SiO2를 순번대로 퇴적시킨다. 다음에 포토레지스트를 도포하고 리소그래피 기술에 의해 패터닝을 행하여 레저스트의 패턴을 형성한다. 이 레지스트 패턴을 마스크로 하여 SiO2층을CF4/O2혼합가스 플라즈마에 의해 이방성 드라이에칭한다. 다음에, Cl2가스 플라즈마에 의해 WSi층과 Poly-Si 층 양쪽을 이방성 드라이에칭한다. 다음에 레지스트 패턴을 다운플로에싱에 의해 제거한다. 다음에 남은 SiO2/WSi/Poly-Si를 마스크로 하여 인의 라이트도핑을 행하는 것에 의해, Si 기판중에 n-라이트ㆍ도프트ㆍ드레인층을 형성한다. 다음에 CVD법에 의해 SiO2를 퇴적시키고, 에칭하는 것에 의해, 게이트의 바깥 둘레에 스페이서부를 형성한다. 이 스페이서부를 마스크로 인의 혜비도핑을 행하는 것에 의해 n+확산층을 형성한다. 제45도의 제조공정 중, WSi/Poly-Si막의 에칭공정에 실시예 1의 펄스바이어스를 적용하였다. 이 WSi/Poly-Si 에칭공정의 바이어스 인가방법을 설명한다. 방전개시후의 WSi층의 에칭에서는 높은 바이어스 전압이 필요하므로, 고 바이어스를 용이하게 만들어 낼 수 있는 RF바이어스를 인가하였다. 그것에 이어지는 Poly-Si층의 에칭에서는 고선택이며 노칭이 적은 에칭이 필요하므로, Poly-Si층의 에칭이 시작된 후에 인가하는 바이어스를 RF바이어스에서 펄스 바이어스로 절환하였다. 이와 같이 하여 제조된 게이트는 종래법에 비하여, 가공치수 정도가 높으므로, 실효채널길이의 편차가 적다. 또한, 차지업에 의한 게이트 절연막의 열화나 Vt시프트도 작고, 안정한 특성의 게이트를 제조할 수 있다.
본 발명에 의하면, 전자세이딩 현상에 기인하는 차지업이 저감되며 그 결과, 전자세이딩에 기인하는 노치나, 차지업손상, 보잉, 서브트렌치 등의 발생이 억제된다. 또한 마이크로딩의 저감에도 유효하다.
제 1 도는 본 발명의 펄스바이어스 인가에 이용하는 표면처리장치의 구성을 나타내는 도면,
제 2 도는 종래의 RF바이어스 인가에 이용하는 에칭장치의 구성을 나타내는 도면,
제 3 도는 종래의 RF바이어스 인가시 바이어스 입력전압파형을 나타내는 도면,
제 4 도는 종래의 RF바이어스 인가시 기판바이어스 파형을 나타내는 도면,
제 5 도는 국소적 차지업(charge-up)의 발생기구(전자 셰이딩 현상)을 나타내는 도면,
제 6 도는 게이트용 폴리실리콘 가공시 국소이상 사이드 에칭형상(notch)의 발생기구를 나타내는 도면,
제 7 도는 금속배선가공시 게이트 절연막으로의 손상(damage)발생기구를 나타내는 도면,
제 8 도는 미세홈가공에서의 보잉이나 서브트렌치(sub-trench)의 발생기구를 나타내는 도면,
제 9 도는 본 발명의 펄스바이어스 인가시 바이어스 입력 전압파형을 나타내는 도면,
제 10 도는 본 발명의 펄스바이어스 인가시 기판바이어스 파형을 나타내는 도면,
제 11 도는 본 발명에 의한 국소적 차지업 저감기구를 나타내는 도면,
제 12 도는 입력펄스의 듀티비가 1%인 경우 기판 바이어스 파형을 나타내는 도면,
제 13 도는 입력펄스의 듀티비가 10%인 경우 기판바이어스 파형을 나타내는 도면,
제 14 도는 입력펄스의 듀티비와 기판바이어스의 정전압의 크기의 관계를 나타내는 도면,
제 15 도는 입력펄스의 반복주파수가 10MHz인 경우 기판 바이어스의 파형을 나타내는 도면,
제 16 도는 입력펄스의 반복주파수가 1MHz인 경우 기판 바이어스 파형을 나타내는 도면,
제 17 도는 입력펄스의 반복주파수가 100KHz인 경우 기판바이어스 파형을 나타내는 도면,
제 18 도는 입력펼스의 반복주파수와 기판 바이어스의 정전압 크기의 관계를 나타내는 도면,
제 19 도는 본 발명에 의한 노치저감기구를 나타내는 도면,
제 20 도는 본 발명에 의한 게이트 절연막 손상(damage)저감의 기구를 나타내는 도면,
제 21 도는 본 발명에 의한 서브트렌치 및 보잉의 저감기구를 나타내는 도면,
제 22 도는 본 발명을 마이크로파 에칭장치에 적용한 경우의 장치구성도,
제 23 도는 펄스의 듀티비 및 반복주파수와 전원의 쓰루레이트의 관계를 나타내는 도면,
제 24 도는 펄스전원에 의해 발생되는 펄스전압파형의 일예를 나타내는 도면,
제 25 도는 펄스의 듀티비와 노치크기의 관계를 나타내는 도면,
제 26 도는 펄스의 반복주파수와 노치크기의 관계를 나타내는 도면,
제 27 도는 본 발명에 의한 게이트용 폴리실리콘 가공형상을 나타내는 도면,
제 28 도는 종래법에 의한 게이트용 폴리실리콘 가공형상을 나타내는 도면,
제 29 도는 펄스의 듀티비와 게이트절연막 파괴율의 관계를 나타내는 도면,
제 30 도는 펄스의 반복주파수와 게이트절연막 파괴율의 관계를 나타내는 도면,
제 31 도는 에칭중의 펄스의 듀티비 변화를 나타내는 타이밍도,
제 32 도는 에칭중의 펄스의 반복주파수 변화를 나타내는 타이밍도,
제 33 도는 펄스 바이어스와 RF바이어스를 절환할 수 있는 마이크로파 에칭장치를 나타내는 도면,
제 34 도는 펄스 바이어스와 RF바이어스의 절환 타이밍을 나타내는 도면,
제 35 도는 본 발명에 의한 트렌치(trench) 가공형상을 나타내는 도면,
제 36 도는 종래법에 의한 트렌치 가공형상을 나타내는 도면,
제 37 도는 본 발명의 입력펄스 전압파형의 예를 나타내는 도면,
제 38 도는 본 발명의 입력펄스 전압파형의 예를 나타내는 도면,
제 39 도는 실시예 9의 에칭장치에서 펄스반복주파수와 노치 크기의 관계를 나타내는 도면,
제 40 도는 펄스의 듀티비와 차지업 크기의 관계를 나타내는 도면,
제 41 도는 펄스의 반복주파수와 차지업 크기의 관계를 나타내는 도면,
제 42 도는 펄스의 상승속도와 전자가속 전압크기의 관계를 나타내는 도면,
제 43 도는 정전흡착용 전원에서 정(正)전압을 공급하는 것을 특징으로 하는 마이크로파 에칭장치를 나타내는 도면,
제 44 도는 펄스의 상승속도와 전자가속전압 크기의 관계를 나타내는 도면,
제 45 도는 WSi/Polly-Si 게이트의 가공공정을 나타내는 도면,
제 46 도는 SG패턴에서의 노칭발생기구를 나타내는 도면이다.
** 도면의 주요부분에 대한 부호의 설명**
1...피에칭시료, 2...캐패시터,
3...고주파전원, 4...플라즈마,
5...이온, 6...전자,
7... 레지스트마스크, 8...폴리실리콘층,
9...실리콘산화막, 10...노치(Notch),
11...금속배선,
12...플로팅(floating)게이트, 13...기판실리콘,
14...게이트절연막, 15...보잉,
16...서브트렌치, 17...펄스전원,
18...마그네트론, 19...도파관,
20...방전관, 21...자장발생용코일,
22...접지전극, 23...정전흡착용절연세라믹,
24...정전흡착용정전압전원, 25...임의파형발생기,
26...고속광대역전력증폭기,

Claims (27)

  1. 감압 처리실 내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리 물에 바이어스전압을 인가하는 것에 의해 피처리물을 처리하는 표면처리방법으로서,
    상기 바이어스 전압으로서 펄스파형의 정전압(Positive pulse-wave voltage)을 인가하고, 동시에 상기 표면처리 중의 상기 피처리물의 전위의 최대치가 상기 플라즈마의 전위보다 커지도록 상기 펄스파형의 듀티비 및 반복주파수를 각각 5%이하 및 400 KHz 이상의 값으로 설정하는 것을 특징으로 하는 표면처리방법.
  2. 감압 처리실 내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이에칭방법으로서,
    상기 바이어스 전압으로서 펄스파형의 정전압을 인가하고, 동시에 상기 에칭중의 상기 피처리물의 전위의 최대치가 상기 플라즈마 전위보다 커지도록 상기 펄스파형의 듀티비 및 반복주파수를 각각 5%이하 및 400 KHz 이상의 값으로 설정하는 것을 특징으로 하는 드라이에칭 방법.
  3. 감압 처리실 내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리 물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이에칭방법으로서,
    상기 바이어스 전압으로서 반복주파수가 400KHz 이상이며 동시에 듀티비가 5% 이하의 펄스파형의 정의(positive) 전압을 인가하는 것을 특징으로 하는 드라이 에칭방법.
  4. 감압처리실 내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이에칭방법으로서,
    상기 바이어스 전압으로서 반복주파수가 1MHz 이상이며, 동시에 듀티비가 1% 이하의 펄스파형의 정의 전압을 인가하는 것을 특징으로 하는 드라이 에칭방법.
  5. 제2항의 펄스파형의 상승속도가 103V/㎲ 이상임을 특징으로 하는 에칭방법.
  6. 제3항에 기재한 펄스파형의 듀티비가 0.5% 이상이며, 동시에 상기 펄스 파형의 반복주파수가 100MHz 이하임을 특징으로 하는 에칭방법.
  7. 제3항의 펄스파형의 전압의 크기가 20V 이상이며 동시에 2KV 이하임을 특징으로 하는 에칭방법.
  8. 감압처리실내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에, 상기 피처리물에 5%이하의 듀티비와 400 KHz이상의 반복 주파수를 가지는 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이 에칭방법으로서,
    에칭중에 상기 바이어스 전압의 파형을 정현파형에서 펄스파형으로 변경하는 것을 특징으로 하는 에칭방법.
  9. 감압처리실 내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이에칭방법으로서,
    상기 바이어스 전압으로서 반복주파수 400KHz 이상이며 듀티비 5% 이하의 정의 펄스파에 정현파를 중첩한 파형의 전압을 인가하는 것을 특징으로 하는 에칭방법.
  10. 감압처리실 내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이 에칭방법으로서,
    상기 바이어스 전압으로서 반복주파수 1MHz 이상이며, 동시에 듀티비 1% 이하의 정의 펄스파에 정현파를 중첩한 파형의 전압을 인가하는 것을 특징으로 하는 에칭방법.
  11. 감압처리실 내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이 에칭방법으로서,
    상기 바이어스 전압으로서 반복 주파수 400KHz 이상이며 듀티비 5% 이하의 정의 펄스파에 정(positive) 또는 부(negative)의 직류전압(DC voltage)을 중첩한 파형의 전압을 인가하는 것을 특징으로 하는 에칭방법.
  12. 감압처리실 내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이 에칭방법으로서,
    상기 바이어스 전압으로서 반복주파수 1MHz 이상이며 듀티비 1% 이하의 정의 펄스파에 정 또는 부의 직류전압을 중첩한 파형의 전압을 인가하는 것을 특징으로 하는 에칭방법.
  13. 감압처리실내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 선택적으로 에칭하는 드라이에칭방법으로서,
    상기 바이어스 전압으로서 펄스파형의 전압을 인가하고, 동시에 상기 펄스파형의 듀티비를 에칭중에서 변화시킴으로써, 상기 피처리물의 에칭측벽면을 실질적으로 수직으로 형성하는 것을 특징으로 하는 에칭방법.
  14. 감압처리실내에 올려놓은 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이 에칭방법으로서,
    상기 바이어스 전압으로서 5%이하의 듀티비와 400 KHz이상의 반복 주파수를 가지는 펄스파형의 전압을 인가하고 또한 상기 펄스파형의 반복주파수를 에칭중에서 변화시켜, 상기 피처리물을 실질적으로 이방성으로 에칭하는 것을 특징으로 하는 에칭방법.
  15. 단위면적 당 정전용량이 3nF/cm2이상의 절연체를 구비하는 정전흡착기구를 이용하여 감압처리실 내의 시료대에 피처리물을 유지하고, 상기 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이 에칭방법으로서,
    상기 바이어스전압으로서 반복주파수 400KHz 이상이며 듀티비 5% 이하의 정의 펄스 파형의 전압을 인가하는 것을 특징으로 하는 에칭방법.
  16. 제15항에 있어서, 상기 정의 펄스파형의 반복주파수가 1MHz 이상이며, 동시에 상기 펄스파형의 듀티비가 1% 이하임을 특징으로 하는 에칭방법.
  17. 감압처리실내의 시료대에 올려놓은 피처리물을 전기적 흡인력에 의해 유지하고,
    상기 피처리물에 플라즈마를 공급함과 동시에 상기 피처리물에 바이어스 전압을 인가하는 것에 의해 피처리물을 에칭하는 드라이 에칭방법으로서,
    상기 바이어스 전압으로서 5%이하의 듀티비와 400 KHz이상의 반복 주파수를 가지는 펄스파형의 전압을 인가하고, 상기 시료대에 정의 전압을 인가하는 것에 의해 상기 전기적 흡착력을 발생시키는 것을 특징으로 하는 드라이 에칭방법.
  18. 제17항에 있어서, 상기 정의 전압이 +500V 이상 임을 특징으로 하는 드라이 에칭방법.
  19. 감압처리실내에 올려놓은 피처리물에 플라즈마를 공급하는 수단과, 상기 피처리물에 바이어스 전압을 인가하는 수단을 가지는 표면처리장치로서,
    상기 바이어스 전압을 인가하는 수단의 일부로서 쓰루레이트 8102V/㎲ec 이상의 전력증폭기 또는 쓰루레이트 8102V/㎲ec 이상의 펄스전압 발생기를 구비하는 것을 특징으로 하는 표면처리장치.
  20. 감압처리실내에 올려놓은 피처리물에 플라즈마를 공급하는 수단과, 상기 피처리물에 바이어스 전압을 인가하는 수단을 가지는 표면처리장치로서,
    상기 바이어스 전압을 인가하는 수단의 일부로서 쓰루레이트 104V/㎲ec 이상의 전력증폭기 또는 쓰루레이트 104/㎲ec 이상의 펄스전압 발생기를 구비하는 것을 특징으로 하는 표면처리장치.
  21. 감압처리실내에 올려놓은 피처리물에 플라즈마를 공급하는 수단과, 상기 피처리물에 바이어스 전압을 인가하는 수단을 가지는 에칭장치로서,
    상기 바이어스 전압을 인가하는 수단의 일부로서 쓰루레이트 8102V/㎲ec 이상의 전력증폭기 또는 쓰루레이트 8102V/㎲ec 이상의 펄스전압 발생기를 구비하는 것을 특징으로 하는 에칭장치.
  22. 감압처리실내에 올려놓은 피처리물에 플라즈마를 공급하는 수단과, 상기 피처리물에 바이어스 전압을 인가하는 수단을 가지는 에칭장치로서,
    상기 바이어스 전압을 인가하는 수단의 일부로서 쓰루레이트 104/㎲ec 이상의 전력증폭기 또는 쓰루레이트 104/㎲ec 이상의 펄스전압 발생기를 구비하는 것을 특징으로 하는 에칭장치.
  23. 감압처리실내에 올려놓은 피처리물에 플라즈마를 공급하는 수단과, 상기 피처리물에 바이어스 전압을 인가하는 수단을 가지는 드라이에칭 장치로서,
    상기 바이어스 전압을 인가하는 수단의 일부로서 제5항의 전력증폭기 또는 펄스전압 발생기를 구비하는 것을 특징으로 하는 드라이 에칭장치.
  24. 제19항에 있어서,
    상기 처리실 내에 피처리물의 표면적의 4배 이상의 표면적을 가지는 접지전극을 구비하는 것을 특징으로 하는 표면처리장치.
  25. 제21항에 있어서,
    상기 처리실 내에 피처리물의 표면적의 4배 이상의 표면적을 가지는 접지전극을 구비하는 것을 특징으로 하는 에칭장치.
  26. 감압처리실 내에 올려놓은 피처리물에 플라즈마를 공급하는 수단과, 상기 피처리물을 시료대에 흡착시키기 위한 정전흡착기구 및 상기 피처리물에 펄스파형의 바이어스 전압을 인가하는 수단을 가지는 드라이에칭장치로서,
    상기 정전흡착기구의 일부로서 단위면적당 정전용량이 3nF/cm2이상의 절연세라믹을 구비하는 것을 특징으로 하는 에칭장치.
  27. 제26항에 기재한 절연세라믹이 강유전체 재료로 이루어지는 것을 특징으로하는 에칭장치.
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