KR100351551B1 - 종단 도금층을 갖는 패키지와 그 제조 방법 - Google Patents

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Abstract

반도체 장치(2)와 범프(3)를 장착하기 위한 패키지에 있어서, 삽입 기판(11, 21)은 반도체 장치를 장착하기 위한 제 1의 표면을 갖는다. 반도체 장치에 연결될 수 있는 배선층(13a, 23a)과, 상기 배선층에 연결되어 범프를 장착하기 위한 단자(13b, 23b), 도금층(13c, 23c)은 삽입 기판의 제 2의 표면 상에 형성된다. 도금층은 단자와 배선층의 하나에 연결된다. 도금층은 삽입 기판 내에서 종단된다.

Description

종단 도금층을 갖는 패키지와 그 제조 방법{Package Having Terminated Plating Layer And Its Manufacturing Method}
발명의 배경
발명의 분야
본 발명은 솔더 범프와 반도체 장치(칩)를 장착(mounting)하기 위한 패키지와 그 제조 방법에 관한 것이다.
관련 기술의 설명
일반적으로, 납땜 등에 의해 반도체 칩과 솔더 범프가 패키지의 단자(terminals)에 장착(mounting)될 때, 반도체 칩과 솔더 범프를 단자에 직접적으로 장착하는 것은 불가능한데, 그 이유는 단자가 녹슬지 않는 재료(rust proof materials)로 이루어지지 않기 때문이다. 따라서, 반도체 칩과 솔더 범프가 장착되기 이전에 단자 상에 Au 또는 Ni/Au를 전기 도금하는 것이 필수적이다.
반도체 장치와 범프를 장착하기 위한 패키지를 제조하기 위한 종래 기술에 있어서, 반도체 장치를 장착하기 위한 제 1의 표면을 갖는 삽입 기판(interposer substrate)이 준비된다. 그 다음, 도전층이 삽입 기판의 제 2의 표면 상에 형성되고, 상기 도전층은 패턴화되어 반도체 장치에 연결될 수 있는 배선층과, 상기 배선층에 연결된 단자, 및 상기 단자에 연결되고 패키지의 끝에서종단되는(terminated) 도금층을 형성한다. 그 다음, 상기 단자를 노출시키는 개구를 갖는 마스크 층이 피복되고, 상기 도금층에서 단자로 전류를 공급함으로써 상기 단자는 전기 도금된다(일본 공개 특허 평5-95025호 및 평8-288422호 참조). 이것은 나중에 상세히 설명될 것이다.
그러나, 상기 상술된 종래 기술의 방법에 있어서는, 도금층이 최종적으로 남게된다. 따라서, 이 반도체 칩의 동작 주파수가 높을 때, 도금층에 의해 반사되는 신호의 양은 증가된다. 또한, 도금층의 기생 용량은 반도체 칩으로부터 솔더 범프 또는 그 반대로의 신호에 악영향을 끼친다.
도금층에 의한 반사 신호의 양과 기생 용량을 감소시킬 수 있는 패키지와 그 제조 방법을 제공하는 것이 본 발명의 목적이다.
본 발명에 따르면, 반도체 장치와 범프를 장착하기 위한 패키지에 있어서, 삽입 기판은 반도체 장치를 장착하기 위한 제 1의 표면을 갖는다. 반도체 장치에 연결될 수 있는 배선층과, 범프를 장착하기 위한 상기 배선층에 연결된 단자, 및 도금층은 삽입 기판의 제 2의 표면 상에 형성된다. 도금층은 단자와 배선층의 하나에 연결된다. 도금층은 삽입 기판 내에서 종단된다.
또한, 반도체 장치와 범프를 장착하기 위한 패키지 제조 방법에 있어서, 반도체 장치를 장착하기 위한 제 1의 표면을 갖는 삽입 기판이 준비된다. 그 다음, 도전층이 삽입 기판의 제 2의 표면 상에 형성되고, 상기 도전층은 패턴화되어 반도체 장치에 연결될 수 있는 배선층과, 상기 배선층에 연결된 단자, 및 상기 단자 도는 배선층에 연결되며 패키지의 끝에서 종단되는 도금층을 형성하게 된다. 그 다음, 단자를 노출시키는 개구를 갖는 마스크 층이 피복되고, 단자는 도금층에서 단자로 전류를 공급함으로써 전기 도금된다. 마지막으로, 도금층은 패키지 내에서 종단된다.
본 발명은 하기의 첨부된 도면을 참조한 종래 기술과의 비교를 통해 더욱 명확하게 이해될 것이다.
도 1a 내지 도 1i는 종래 기술의 BGA형 반도체 장치 제조 방법을 도시하는 단면도.
도 2는 도 1a의 삽입 기판을 도시하는 평면도.
도 3은 도 1b의 패턴층을 도시하는 평면도.
도 4는 도 1h의 Au 도금층을 도시하는 평면도.
도 5a는 도 1a 내지 도 1i에 도시된 방법에 의해 얻어지는 BGA형 반도체 장치를 도시하는 평면도.
도 6a 내지 도 6j는 본 발명에 따른 BGA형 반도체 장치 제조 방법의 제 1의 실시예를 도시하는 단면도.
도 7은 도 6b의 패턴층을 도시하는 평면도.
도 8은 도 6h의 Au 도금층을 도시하는 평면도.
도 9는 도 6j의 Au 도금층을 도시하는 평면도.
도 10a는 도 6a 내지 도 6j에 도시된 방법에 의해 얻어지는 BGA형 반도체 장치를 도시하는 평면도.
도 10b 및 도 10c는 도 10a의 장치의 측면도.
도 11, 도 12 및 도 13은 각각 도 7, 도 8 및 도 9의 수정예를 도시하는 평면도.
도 14, 도 15 및 도 16은 각각 도 7, 도 8 및 도 9의 다른 수정예를 도시하는 평면도.
도 17a 내지 도 17j는 본 발명에 따른 BGA형 반도체 장치 제조 방법의 제 2의 실시예를 도시하는 단면도.
도 18은 도 17b의 어레이층을 도시하는 평면도.
도 19는 도 17h의 Au 도금층을 도시하는 평면도.
도 20은 도 17j의 Au 도금층을 도시하는 평면도.
도 21, 도 22 및 도 23은 각각 도 18, 도 19 및 도 20의 수정예를 도시하는 평면도.
도 24, 도 25 및 도 26은 각각 도 18, 도 19 및 도 20의 다른 수정예를 도시하는 평면도.
♠도면의 주요 부분에 대한 부호의 설명♠
2 : 반도체 칩 3 : 솔더 볼
11 : 삽입 기판 12 : 접착층
13 : 동박층 13a : 배선층
13b : 단자 13c : 도금층
14 : 솔더 레지스트 층 14a, 14b : 개구
15 : 도금 마스크 층 16 : 범프
17a, 17b : Au 도금층
본 발명의 양호한 실시예가 설명되기 이전에, 종래 기술의 볼 그리드 어레이형(ball grid array type; BGA형) 반도체 장치 제조 방법이 도 1a 내지 도 1i를 참조하여 설명될 것이다.
먼저, 도 2에 도시된 것과 같은 폴리이미드(polyimide)로 이루어진 삽입 기판(101)이 준비된다. 점선 영역(PA)은 패키지 영역을 나타내며, CA는 전류 공급 영역을 나타낸다.
그 다음, 도 1a를 참조하면, 접착층(102)이 삽입 기판(101)의 이면에 피복된다. 그 다음, 동박층(copper foil layer; 103)이 삽입 기판(101)의 전면(front surface)에 형성된다.
그 다음, 도 1b를 참조하면, 동박층(103)은 포토리소그래피와 에칭 공정에 의해 패턴화되어 도 3에 도시된 바와 같은 패턴층을 형성하게 된다. 패턴층의 에칭 패턴은 배선층(103a)과, 솔더 볼(외부 범프)을 장착하기 위한 단자(103b) 및 도금층(103c)으로 구성된다.
그 다음, 도 1c를 참조하면, 솔더 레지스트 층(104)이 전면 전체 상에 피복된다.
그 다음, 도 1d를 참조하면, 개구(104a 및 104b)가 솔더 레지스트 층(104)에 형성된다. 개구(104a)는 내부홀(innerhole; INH)을 형성하기 위해 사용되고(도 1e 참조), 개구(104b)는 단자(103b)를 노출한다.
그 다음, 도 1e를 참조하면, 레이저 트리밍 공정(laser trimming process) 등에 의해 내부홀(INH)이 접착층(102)과 삽입 기판(101)에 형성된다. 내부홀(INH)은 배선층(103a)을 관통하지 않는다. 또한, 내부홀(INH)은 삽입 기판(101)의 이면에 장착될 반도체 칩의 단자에 대응한다.
그 다음, 도 1f를 참조하면, 절연 재료로 이루어진 도금 마스크 층(105)이 전면 전체에 피복된다. 그 다음, 삽입 기판(101)을 도금 용액에 담근 상태에서 도 2의 전류 공급 영역(CA)으로부터 패턴층(103a, 103b, 103c)에 전류를 공급함으로써 전기 도금 공정이 수행된다. 결과적으로, 범프(106)가 내부홀(INH)에 매립된다.
그 다음, 도 1g를 참조하면, 도금 마스크 층(105)이 제거된다.
그 다음, 도 1h를 참조하면, 삽입 기판(101)을 Au 도금 용액에 담근 상태에서 도 2의 전류 공급 영역(CA)으로부터 패턴층(103a, 103b, 103c)에 전류를 공급함으로써 Au 전기 도금 공정이 수행된다. 결과적으로, 도 4에 도시된 바와 같이, Au 도금층(107a)이 삽입 기판(101)의 전면 상의 단자(103b)에 형성되고, Au 도금층(107b)이 삽입 기판(101)의 이면 상의 플러그층(106) 상에 형성된다. 그 다음, 도 2의 전류 공급 영역(CA)은 도 2의 패키지 영역(PA)과 전기적으로 분리된다.
마지막으로, 도 11을 참조하면, 초음파 압착 장치(ultrasonic pushing tool)를 사용함으로써 삽입 기판(101)의 이면 상에 플립칩형 반도체 칩(flip-chip type semiconductor chip; 2)이 장착된다. 그 다음, 반도체 칩(2)은 수지로 몰딩된다. 또한, 삽입 기판(101)의 전면 상에 솔더 볼(3)이 제공된다.
그 다음, 다수의 패키지 영역(PA)이 절단 장치(cutting apparatus)에 의해 분리되어 도 5a, 도 5b 및 도 5c에 도시된 바와 같은 다수의 BGA형 반도체 장치를 얻게 되는데, 여기서 도 5b 및 도 5c는 도 5a의 측면도이다.
그러나, 도 1a 내지 도 1i에 도시된 바와 같은 방법에 의해 얻어진 BGA형 반도체 장치에 있어서, 도금층(103)이 남게 된다. 따라서, BGA형 반도체 장치의 동작 주파수가 높을 때, 도금층(103c)에 의해 반사되는 신호의 양은 증가된다. 또한, 도금층(103c)의 기생 용량은 반도체 칩(2)으로부터 솔더 범프(3)로의 신호 또는 그 역의 신호에 악영향을 끼친다.
BGA형 반도체 장치 제조 방법의 본 발명에 따른 제 1의 실시예가 도 6a 내지 도 6j를 참조하여 하기에 설명될 것이다.
먼저, 종래 기술과 동일한 방식으로, 도 2에 도시된 폴리이미드로 이루어진 삽입 기판(11)이 준비된다.
그 다음, 도 6a를 참조하면, 도 1a에서와 마찬가지로, 삽입 기판(11)의 이면 상에 접착층(12)이 피복된다. 그 다음, 동박층(13)이 삽입 기판(11)의 전면 상에 형성된다.
그 다음, 도 6b를 참조하면, 도 1b의 방법과 유사하게, 동박층(13)은 포토리소그래피와 에칭 공정에 의해 패턴화되어 도 7에 도시된 바와 같은 패턴층을 형성하게 된다. 패턴층 각각의 패턴은 배선층(13a), 솔더 볼(외부 범프)을 장착하기 위한 단자(13b), 도금층(13c), 및 접지용 금속판(ground plate; 13d)으로 구성된다. 접지용 금속판(13d)은 도금층(13c)에 연결된다. 또한, "G"로 표기된 단자(13b)는 접지 단자이고, "Vcc"로 표기된 단자(13b)는 전원 단자(power supply terminals)이며, "S"로 표기된 단자(13b)는 신호 입출력 단자이다.
그 다음, 도 6c를 참조하면, 도 1c에서와 동일한 방식으로, 솔더 레지스트 층(14)이 전면 전체에 피복된다.
그 다음, 도 6d를 참조하면, 도 1d에서와 동일한 방식으로, 개구(14a 및 14b)가 솔더 레지스트 층(14)에 형성된다. 개구(14a)는 내부홀(INH)을 형성하기 위해 사용되고(도 6e 참조), 개구(14b)는 단자(13b)를 노출시킨다.
그 다음, 도 6e를 참조하면, 도 1e에서와 동일한 방식으로, 레이저 트리밍 공정 등에 의해 내부홀(INH)이 접착층(12)과 삽입 기판(11)에 형성된다. 내부홀(INH)은 배선층(13a)을 관통하지 않는다. 또한, 내부홀(INH)은 삽입 기판(11)의 이면에 장착될 반도체 칩의 단자에 대응한다.
그 다음, 도 6f를 참조하면, 도 1f에서와 동일한 방식으로, 절연 재료로 이루어진 도금 마스크 층(15)이 전면 전체에 피복된다. 그 다음, 삽입 기판(11)을 도금 용액에 담근 상태에서 도 2의 전류 공급 영역(CA)으로부터 패턴층(13a, 13b, 13c, 13d)에 전류를 공급함으로써 전기 도금 공정이 수행된다. 결과적으로,범프(16)가 내부홀(INH)에 매립된다.
그 다음, 도 6g를 참조하면, 도 1g에서와 동일한 방식으로, 도금 마스크 층(15)이 제거된다.
그 다음, 도 6h를 참조하면, 도 1h에서와 동일한 방식으로, 삽입 기판(11)을 Au 도금 용액에 담근 상태에서 도 2의 전류 공급 영역(CA)으로부터 패턴층(13a, 13b, 13c, 13d)으로 전류를 공급함으로써 Au 전기 도금 공정이 수행된다. 결과적으로, 도 8에 도시된 바와 같이, Au 도금층(17a)이 삽입 기판(11)의 전면 상의 단자(13b) 상에 형성되고, Au 도금층(17b)이 삽입 기판(11)의 이면 상의 플러그층(16) 상에 형성된다. 그 다음, 도 2의 전류 공급 영역(CA)은 도 2의 패키지 영역(PA)과 전기적으로 분리된다.
그 다음, 도 6i와 도 9를 참조하면, 금속 몰드를 사용함으로써 스루홀(TH)이 삽입 기판(11)과, 접착층(12) 및 솔더 레지스트 층(14)에 형성된다. 결과적으로, 신호 입출력 단자(S)와 전원 단자(Vcc)에 연결된 도금층(13c)은 스루홀(TH)에서 종단된다. 이 경우, 이들 도금층(13c)은 스터브(stubs)로서 동작한다. 한편, 접지 단자(G)에 연결된 도금층(13c)은 남게 되고 여전히 접지용 금속판(13d)에 연결되어 있다.
마지막으로, 도 6j를 참조하면, 도 1i에서와 동일한 방식으로, 초음파 압착 장치를 사용함으로써 플립칩형 반도체 칩(2)의 단자가 삽입 기판(11)의 이면에 장착된다. 그 다음, 반도체 칩(2)은 수지로 몰딩된다. 또한, 솔더 볼(3)은 삽입기판(11)의 전면 상에 제공된다.
그 다음, 다수의 패키지 영역(PA)이 절단 장치에 의해 분리되어 도 10a, 도 10b 및 도 10c에 도시된 바와 같은 다수의 BGA형 반도체 장치를 얻게 되는데, 여기서 도 10b 및 도 10c는 도 10a의 측면도이다.
도 6a 내지 도 6j에 도시된 방법에 의해 얻어진 BGA형 반도체 장치에 있어서, 신호 입출력 단자(S)와 전원 단자(Vcc)에 연결된 도금층(13c)은 스루홀(TH)에서 종단된다. 따라서, BGA형 반도체 장치의 동작 주파수가 높은 경우라도, 도금층(13c)에 의해 반사되는 신호의 양은 감소된다. 또한, 도금층(13c)의 기생 용량이 감소되기 때문에, 반도체 칩(2)으로부터 솔더 범프(3)로의 신호 또는 그 반대의 신호는 악영향을 받지 않는다.
또한, 제 1의 실시예에 있어서는, 접지용 금속판(13d)이 패키지의 큰 영역을 피복하기 때문에, 신호 입출력 단자(S)에서의 노이즈는 현저하게 감소될 수 있다.
또한, 제 1의 실시예에 있어서는, 단자(13b)가 신호 입출력 단자(S)인 경우, 범프(16)와 스루홀(TH) 사이의 패턴층(13) 각각의 길이(L)는 용량을 감소하기 위해 가능한 한 작게되어야만 하고, 그 결과 고속 동작을 가능하게 한다. 또한, 신호 입출력 단자(S)에 연결된 남아있는 도금층(13c) 각각의 길이(L1)는 반사되는 신호의 양을 감소하기 위해 가능한 한 작게되어야만 한다. 또한, 신호 입출력 단자(S)에 연결된 패턴층(13) 각각의 길이(L)는 그 용량을 균일하게 하도록 동일하게 되고, 이것은 고속 동작에 유익하다.
제 1의 실시예는 도 7, 도 8 및 도 9에 각각 대응하는 도 11, 도 12 및 도 13에 도시된 바와 같이 수정될 수 있다. 즉, 도 7, 도 8 및 도 9의 접지용 금속판(13d)은 배선층(13e)으로 교체된다. 이 수정예에 있어서, 접지용 금속판(13d)에 의한 노이즈 특성을 제외하면 동일한 효과가 기대될 수 있다.
또한, 제 1의 실시예는 도 7, 도 8 및 도 9에 각각 대응하는 도 14, 도 15 및 도 16에 도시된 바와 같이 수정될 수도 있다. 즉, 도 7, 도 8 및 도 9의 접지용 금속판(13d)은 도금층(13f)으로 교체된다. 도금층(13f)은 Au 전기 도금 공정에서 사용되고, 도금층(13c)뿐만 아니라 도금층(13f)은 스루홀(TH)을 형성함으로써 종단된다. 도 14, 도 15 및 도 16에 있어서, 패키지(PA)의 주변에 제공된 단자(13b) 각각은 접지 단자(G), 전원 단자(Vcc), 및 신호 입출력 단자(S) 중 임의의 것이 될 수 있으며, 동시에 패키지(PA)의 중심에 제공된 단자(13b) 각각은 신호 입출력 단자(S) 또는 전원 단자(G)일 수 있다. 본 수정예에 있어서, 접지용 금속판(13d)에 의한 노이즈 특성을 제외한 동일한 효과가 기대될 수 있다.
BGA형 반도체 장치 제조 방법의 본 발명에 따른 제 2의 실시예가 도 17a 내지 도 17j를 참조하여 하기에 설명될 것이다.
먼저, 종래 기술과 동일한 방식으로, 도 2에 도시된 폴리이미드로 이루어진 삽입 기판(21)이 준비된다.
그 다음, 도 17a를 참조하면, 도 1a에서와 마찬가지로, 삽입 기판(21)의 이면 상에 접착층(22)이 피복된다. 그 다음, 동박층(23)이 삽입 기판(11)의 전면 상에 형성된다.
그 다음, 도 17b를 참조하면, 도 1b의 방법과 유사하게, 동박층(23)은 포토리소그래피와 에칭 공정에 의해 패턴화되어 도 18에 도시된 바와 같은 패턴층을 형성하게 된다. 패턴층 각각의 패턴은 배선층(23a), 솔더 볼(외부 범프)을 장착하기 위한 단자(23b), 도금층(23c), 및 접지용 금속판(ground plate; 23d)으로 구성된다. 접지용 금속판(23d)은 도금층(23c)에 연결된다. 또한, "S"로 표기된 단자(23b)는 신호 입출력 단자이다. 또한, 패턴층이 접지용 금속판(23d)에 의해 보호되도록 접지용 금속판(23d)이 패턴층(23a, 23b, 23c)을 둘러싸고 있기 때문에, 패키지의 인덕턴스는 감소될 수 있다.
그 다음, 도 17c를 참조하면, 도 1c에서와 동일한 방식으로, 솔더 레지스트 층(24)이 전면 전체에 피복된다.
그 다음, 도 17d를 참조하면, 도 1d에서와 동일한 방식으로, 개구(24a 및 24b)가 솔더 레지스트 층(24)에 형성된다. 개구(24a)는 내부홀(INH)을 형성하기 위해 사용되고(도 17e 참조), 개구(24b)는 단자(23b)를 노출시킨다.
그 다음, 도 17e를 참조하면, 도 1e에서와 동일한 방식으로, 레이저 트리밍 공정 등에 의해 내부홀(INH)이 접착층(22)과 삽입 기판(21)에 형성된다. 내부홀(INH)은 배선층(23a)을 관통하지 않는다. 또한, 내부홀(INH)은 삽입 기판(21)의 이면에 장착될 반도체 칩의 단자에 대응한다.
그 다음, 도 17f를 참조하면, 도 1f에서와 동일한 방식으로, 절연 재료로 이루어진 도금 마스크 층(25)이 전면 전체에 피복된다. 그 다음, 삽입 기판(21)을 도금 용액에 담근 상태에서 도 2의 전류 공급 영역(CA)으로부터 패턴층(23a, 23b, 23c, 23d)에 전류를 공급함으로써 전기 도금 공정이 수행된다. 결과적으로, 범프(26)가 내부홀(INH)에 매립된다.
그 다음, 도 17g를 참조하면, 도 1g에서와 동일한 방식으로, 도금 마스크 층(25)이 제거된다.
그 다음, 도 17h를 참조하면, 도 1h에서와 동일한 방식으로, 삽입 기판(21)을 Au 도금 용액에 담근 상태에서 도 2의 전류 공급 영역(CA)으로부터 패턴층(23a, 23b, 23c, 23d)으로 전류를 공급함으로써 Au 전기 도금 공정이 수행된다. 결과적으로, 도 19에 도시된 바와 같이, Au 도금층(27a)이 삽입 기판(21)의 전면 상의 단자(23b) 상에 형성되고, Au 도금층(27b)이 삽입 기판(21)의 이면 상의 플러그층(26) 상에 형성된다. 그 다음, 도 2의 전류 공급 영역(CA)은 도 2의 패키지 영역(PA)과 전기적으로 분리된다.
그 다음, 도 17i와 도 20를 참조하면, 단자(S)의 측면 상의 도금층(27c)의 일부는 레이저 트리밍 공정 또는 포토 리소그래피 및 에칭 공정에 의해 제거된다. 솔더 레지스터 층(24)의 일부도 또한 제거된다. 결과적으로, 신호 입출력 단자(S)에 연결된 도금층(23c)은 X로 표시된 위치에서 종단된다. 이 경우, 도금층(23c)은 스터브(stubs)로서 동작한다.
마지막으로, 도 17j를 참조하면, 도 1i에서와 동일한 방식으로, 초음파 압착 장치를 사용함으로써 플립칩형 반도체 칩(2)의 단자가 삽입 기판(21)의 이면에 장착된다. 그 다음, 반도체 칩(2)은 수지로 몰딩된다. 또한, 솔더 볼(3)은 삽입기판(21)의 전면 상에 제공된다.
그 다음, 다수의 패키지 영역(PA)이 절단 장치에 의해 분리되어 다수의 BGA형 반도체 장치를 얻게 된다.
도 17a 내지 도 17j에 도시된 방법에 의해 얻어진 BGA형 반도체 장치에 있어서, 신호 입출력 단자(S)에 연결된 도금층(23c)은 X의 위치에서 종단된다. 따라서, BGA형 반도체 장치의 동작 주파수가 높은 경우라도, 도금층(23c)에 의해 반사되는 신호의 양은 감소된다. 또한, 도금층(23c)의 기생 용량이 감소되기 때문에, 반도체 칩(2)으로부터 솔더 범프(3)로의 신호 또는 그 반대의 신호는 악영향을 받지 않는다.
또한, 제 2의 실시예에 있어서는, 접지용 금속판(23d)이 패키지의 큰 영역을 피복하기 때문에, 신호 입출력 단자(S)에서의 노이즈는 현저하게 감소될 수 있다.
또한, 제 2의 실시예에 있어서는, 범프(26)와 위치(X) 사이의 패턴층(23)의 길이(L)는 용량을 감소하기 위해 가능한 한 작게되어야만 하고, 그 결과 고속 동작을 가능하게 한다. 또한, 남아있는 도금층(23c) 각각의 길이(L1)는 반사되는 신호의 양을 감소하기 위해 가능한 한 작게되어야만 한다.
제 2의 실시예는 도 18, 도 19 및 도 20에 각각 대응하는 도 21, 도 22 및 도 23에 도시된 바와 같이 수정될 수 있다. 즉, 도금층(23c)은 범프(26)가 제공될 배선층(23a)의 일부와 접지용 금속판(23d) 사이에 연결된다.
또한, 제 2의 실시예는 도 18, 도 19 및 도 20에 각각 대응하는 도 24, 도 25 및 도 26에 도시된 바와 같이 수정될 수도 있다. 즉, 도금층(23c)은배선층(23a)의 중심부와 접지용 금속판(23d) 사이에 연결된다.
상기 수정예에서도, 동일한 효과가 기대될 수 있다. 또한, 패턴층(23)의 길이(L)는 그 용량을 균일하게 하도록 동일하게 되고, 이것은 고속 동작에 유익하다.
상기 상술된 실시예에 있어서, 삽입 기판이 단일의 폴리이미드로 구성되지만, 본 발명은 다른 재료 또는 다수의 구조화된 재료(multi-structured materials)로 이루어진 삽입 기판에도 적용될 수 있다. 또한, 본 발명은 랜드 그리드 어레이(land grid array; LGA)형 패키지와 같이 BGA형 패키지 이외의 다른 패키지에도 적용될 수 있다.
상기 상술된 바와 같이, 본 발명에 따르면, 전기 도금동안 전류를 공급하기 위한 도금층이 마지막으로 종단되기 때문에, 반도체 장치의 동작 주파수가 높은 경우에도, 도금층에 의해 반사되는 신호의 양이 감소될 수 있다. 또한, 도금층의 기생 용량이 감소되기 때문에, 반도체 장치에서 그 솔더 범프로의 신호 또는 그 반대의 신호는 거의 악영향을 받지 않는다.

Claims (16)

  1. 반도체 장치(2)와 범프(3)를 장착하기 위한 패키지에 있어서,
    상기 반도체 장치를 장착하기 위한 제 1의 표면을 갖는 삽입 기판(11, 21)과;
    상기 반도체 장치에 연결될 수 있는 상기 삽입 기판의 제 2의 표면 상에 형성된 배선층(13a, 23a)과;
    상기 삽입 기판의 제 2의 표면 상에 형성되고 상기 배선층에 연결되며, 상기 범프를 장착하기 위한 단자(13b, 23b)와;
    상기 삽입 기판의 제 2의 표면 상에 형성되고 상기 단자에 연결된 도금층(13c, 23c)을 포함하고,
    상기 도금층은 상기 삽입 기판 내에서 종단되는 것을 특징으로 하는 패키지.
  2. 제 1항에 있어서,
    상기 삽입 기판 내에 스루홀(TH)이 제공되고,
    상기 도금층은 상기 스루홀에서 종단되는 것을 특징으로 하는 패키지.
  3. 제 2항에 있어서,
    상기 스루홀과 상기 패키지의 끝에서 종단되는 접지용 금속판(13d)을 더 포함하는 것을 특징으로 하는 패키지.
  4. 제 2항에 있어서,
    상기 스루홀과 상기 패키지의 끝에서 종단되는 다른 도금층(13e, 13f)을 더 포함하는 것을 특징으로 하는 패키지.
  5. 제 2항에 있어서,
    상기 스루홀은 상기 단자의 부근에 있는 것을 특징으로 하는 패키지.
  6. 제 2항에 있어서,
    상기 스루홀은 상기 패키지의 중심에 위치되는 것을 특징으로 하는 패키지.
  7. 반도체 장치(2)와 범프(3)를 장착하기 위한 패키지에 있어서,
    상기 반도체 장치를 장착하기 위한 제 1의 표면을 갖는 삽입 기판(21)과;
    상기 반도체 장치에 연결될 수 있는 상기 삽입 기판의 제 2의 표면 상에 형성된 배선층(23a)과;
    상기 삽입 기판의 제 2의 표면 상에 형성되고 상기 배선층에 연결되며, 상기 범프를 장착하기 위한 단자(23b)와;
    상기 삽입 기판의 제 2의 표면 상에 형성되며 상기 배선층에 연결된 도금층(23c)을 포함하고,
    상기 도금층은 상기 삽입 기판 내에서 종단되는 것을 특징으로 하는 패키지.
  8. 제 7항에 있어서,
    상기 도금층은 상기 단자에 대향하는 상기 배선층의 끝에 연결되는 것을 특징으로 하는 패키지.
  9. 제 7항에 있어서,
    상기 도금층은 상기 배선층의 중심부에 연결되는 것을 특징으로 하는 패키지.
  10. 제 7항에 있어서,
    상기 패키지의 끝에서 종단되는 접지용 금속판(23d)을 더 포함하고,
    상기 접지용 금속판은 상기 배선층과, 상기 단자 및 상기 도금층을 둘러싸는 것을 특징으로 하는 패키지.
  11. 반도체 장치(2)와 범프(3)를 장착하기 위한 패키지 제조 방법에 있어서,
    상기 반도체 장치를 장착하기 위한 제 1의 표면을 갖는 삽입 기판(11, 12)을 준비하는 단계와;
    상기 삽입 기판의 제 2의 표면 상에 도전층(13, 23)을 형성하는 단계와;
    상기 도전층을 패턴화하여 상기 반도체 장치에 연결될 수 있는 배선층(13a, 23a)과, 상기 배선층에 연결된 단자(13b, 23b), 및 상기 단자에 연결되고 상기 패키지의 끝에서 종단되는 도금층(13c, 23c)을 형성하는 단계와;
    상기 단자를 노출시키는 개구(4b)를 갖는 마스크 층(14, 24)을 피복하는 단계와;
    상기 마스크 층이 피복된 후 상기 도금층으로부터 상기 단자에 전류를 공급함으로써 상기 단자를 전기 도금하는 단계와;
    상기 단자가 전기 도금된 후 상기 패키지 내에서 상기 도금층을 종단시키는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  12. 제 11항에 있어서,
    상기 도금층 종단 단계는 금속 몰드를 사용함으로써 상기 도금층과 상기 삽입 기판 내에 스루홀(TH)을 형성하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  13. 제 11항에 있어서,
    상기 도금층 종단 단계는 레이저 트리밍 공정과 포토리소그래피 및 에칭 공정의 하나를 사용함으로써 상기 도금층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  14. 제 11항에 있어서, 상기 도전층 패턴화 단계는 상기 도금층에 연결되며 상기 패키지의 끝에서 종단되는 접지용 금속판(13d)을 형성하는 것을 특징으로 하는 패키지 제조 방법.
  15. 반도체 장치(2)와 범프(3)를 장착하기 위한 패키지 제조 방법에 있어서,
    상기 반도체 장치를 장착하기 위한 제 1의 표면을 갖는 삽입 기판(21)을 준비하는 단계와;
    상기 삽입 기판의 제 2의 표면 상에 도전층(23)을 형성하는 단계와;
    상기 도전층을 패턴화하여 상기 반도체 장치에 연결될 수 있는 배선층(23a)과, 상기 배선층에 연결된 단자(23b), 및 상기 패키지의 끝에서 종단되며 상기 도금층에 연결된 접지용 금속판(23d)과 상기 배선층에 연결된 도금층(23c)을 형성하는 단계와;
    상기 단자를 노출시키는 개구(4b)를 갖는 마스크 층(14, 24)을 피복하는 단계와;
    상기 마스크 층이 피복된 후 상기 접지용 금속판으로부터 상기 도금층을 통해 상기 단자에 전류를 공급함으로써 상기 단자를 전기 도금하는 단계와;
    상기 단자가 전기 도금된 후 상기 도금층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 패키지 제조 방법.
  16. 제 15항에 있어서,
    상기 도금층 제거 단계는 레이저 트리밍 공정과 포토리소그래피 및 에칭 공정의 하나를 사용함으로써 상기 도금층의 일부를 제거하는 것을 특징으로 하는 패키지 제조 방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3339473B2 (ja) * 1999-08-26 2002-10-28 日本電気株式会社 パッケージ基板、該パッケージ基板を備える半導体装置及びそれらの製造方法
KR100868419B1 (ko) 2001-06-07 2008-11-11 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
US7425759B1 (en) * 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7176716B2 (en) * 2003-12-24 2007-02-13 Viciciv Technology Look-up table structure with embedded carry logic
US7157361B2 (en) * 2004-06-28 2007-01-02 Agere Systems Inc. Methods for processing integrated circuit packages formed using electroplating and apparatus made therefrom
US20060160346A1 (en) * 2005-01-19 2006-07-20 Intel Corporation Substrate bump formation
JP2007335581A (ja) * 2006-06-14 2007-12-27 Renesas Technology Corp 半導体装置の製造方法
CN101730932B (zh) 2007-06-08 2012-06-27 桑迪士克公司 用于最小化半导体衬底面板上的切口宽度的双侧衬底引脚连接
JP2009147270A (ja) * 2007-12-18 2009-07-02 Nec Electronics Corp 配線基板の製造方法、配線基板、および半導体装置
JP5188289B2 (ja) 2008-06-26 2013-04-24 ラピスセミコンダクタ株式会社 プリント基板の製造方法
US7906377B2 (en) * 2008-12-24 2011-03-15 Via Technologies, Inc. Fabrication method of circuit board
JP4839384B2 (ja) * 2009-02-06 2011-12-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5390494B2 (ja) * 2010-09-14 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置
JP5533506B2 (ja) * 2010-09-29 2014-06-25 カシオ計算機株式会社 フレキシブルプリント基板の製造方法及びフレキシブルプリント基板
JP2013030712A (ja) * 2011-07-29 2013-02-07 Toshiba Corp 半導体モジュールおよび半導体モジュールの製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4498122A (en) * 1982-12-29 1985-02-05 At&T Bell Laboratories High-speed, high pin-out LSI chip package
JPS61239649A (ja) * 1985-04-13 1986-10-24 Fujitsu Ltd 高速集積回路パツケ−ジ
JPS6450450A (en) 1987-08-20 1989-02-27 Toshiba Corp Package for semiconductor integrated circuit
JPH04181749A (ja) * 1990-11-16 1992-06-29 Sumitomo Metal Mining Co Ltd ２層ｔａｂ製造用フォトマスク
JPH0595025A (ja) 1991-10-01 1993-04-16 Sharp Corp テープ・キヤリア・パツケージ用テープフイルム
JP2546192B2 (ja) * 1994-09-30 1996-10-23 日本電気株式会社 フィルムキャリア半導体装置
JP3017409B2 (ja) 1995-04-13 2000-03-06 株式会社住友金属エレクトロデバイス 集積回路用パッケージの導体パターン形成方法
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
JPH10173087A (ja) * 1996-12-09 1998-06-26 Hitachi Ltd 半導体集積回路装置
US6117705A (en) * 1997-04-18 2000-09-12 Amkor Technology, Inc. Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate
JP3063846B2 (ja) * 1998-04-28 2000-07-12 日本電気株式会社 半導体装置
US6181004B1 (en) * 1999-01-22 2001-01-30 Jerry D. Koontz Digital signal processing assembly and test method
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
JP3339473B2 (ja) * 1999-08-26 2002-10-28 日本電気株式会社 パッケージ基板、該パッケージ基板を備える半導体装置及びそれらの製造方法

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