JP4839384B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造技術に関し、特に、複数の半導体チップを有したチップ積層型の半導体装置に適用して有効な技術に関する。
従来のチップ積層型の半導体装置（マルチチップモジュール）では、そのパッケージ基板の主面上に実装された３個のチップのうち、ＤＲＡＭ（Dynamic Random Access Memory) が形成されたチップおよびフラッシュメモリが形成されたチップは、それぞれＡｕバンプを介してパッケージ基板の配線と電気的に接続されており、さらに２個のチップの上には高速マイクロプロセッサが形成されたチップが実装され、このチップはＡｕワイヤを介してパッケージ基板のボンディングパッドと電気的に接続されている（例えば、特許文献１参照）。
国際公開番号ＷＯ ０２／１０３７９３ Ａ１号公報（図２）
配線基板の主面上に半導体チップがフリップチップ接続され、さらにこの半導体チップ上に他の半導体チップが積層され、上段の半導体チップが配線基板に対してワイヤボンディングされる構造の半導体装置（マルチチップモジュールやマルチチップパッケージなど）では、配線基板の主面の周縁部にワイヤボンディング用パッド（金属細線接続用電極）が並んで設けられており、フリップチップ用ランド（フリップチップ電極）は、その内側に設けられている。
このような構造のチップ積層型の半導体装置の組み立てにおいて、多数個取り基板の製品領域の外側に電解メッキの給電用配線が形成されている場合、フリップチップ用ランドと給電用配線を各々独立して接続する配線を設けるのは困難である。
一方、マルチチップパッケージなどの積層型の半導体装置では、多機能で、かつ高密度実装の場合が多く、配線基板の裏面には外部端子接続用として多数のはんだボール接続用ランド（外部端子搭載電極）が狭いピッチで配置されている。
本発明者は、チップ積層型の半導体装置において更なる多ピン化（狭ピッチ化）について検討した結果、以下のような問題点を見い出した。
すなわち、多ピン化によって、はんだボール接続用ランドの直径をさらに小さくすると、はんだボールとランドの接続力のマージンが少なくなって両者の接続不良を引き起こすという問題が発生する。
また、はんだボールとランドの接続を強化するためにランドに電解メッキを形成しようとしても、多ピン化によって、ランド間ピッチもさらに狭ピッチ化されるため、ランド間に配置可能な配線本数は非常に少なく、全てのランドに対して電解メッキの給電用配線を製品領域の外側に引き出すのは困難なことが問題である。
本発明の目的は、半導体装置において多ピン化を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置において信頼性の向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、上面、前記上面に形成された複数のボンディングパッド、前記上面とは反対側の下面、前記下面に形成された複数のバンプランド、前記複数のバンプランドにそれぞれ繋がる複数の給電用配線、および前記複数のバンプランドのそれぞれに形成されたメッキ膜を有する配線基板と、主面、前記主面に形成された複数のパッド、及び前記主面とは反対側の裏面を有し、前記配線基板の前記上面上に配置された半導体チップと、前記半導体チップを封止する封止体と、を含み、前記複数のバンプランドは、前記配線基板の周縁部に沿って、複数列に亘って配置されており、前記複数のバンプランドは、前記配線基板の前記周縁部側に配置された第１バンプランドと、前記第１バンプランドよりも前記配線基板の中央側に配置された第２バンプランドとを有し、前記複数の給電用配線のうち、前記第１バンプランドと繋がる第１給電用配線は、前記第１バンプランドから前記配線基板の前記周縁部に向かって延在し、前記第２バンプランドと繋がる第２給電用配線は、前記第２バンプランドから前記配線基板の前記中央に向かって延在しているものである。
また、本発明は、以下の工程を含むものである。（ａ）上面、前記上面に形成された複数のボンディングパッド、前記上面とは反対側の下面、前記下面に形成された複数のバンプランド、前記複数のバンプランドにそれぞれ繋がる複数の給電用配線、および前記複数のバンプランドのそれぞれに形成されたメッキ膜を有する配線基板を準備する工程；（ｂ）主面、前記主面に形成された複数のパッド、及び前記主面とは反対側の裏面を有する半導体チップを、前記配線基板の前記上面上に配置する工程；（ｃ）前記半導体チップを樹脂で封止する工程；ここで、前記複数のバンプランドは、前記配線基板の周縁部に沿って、複数列に亘って配置されており、前記複数のバンプランドは、前記配線基板の前記周縁部側にそれぞれ配置された複数の第１バンプランドと、前記複数の第１バンプランドよりも前記配線基板の中央側にそれぞれ配置された複数の第２バンプランドとを有し、前記複数の給電用配線のうち、前記複数の第１バンプランドとそれぞれ繋がる複数の第１給電用配線は、前記複数の第１バンプランドから前記配線基板の前記周縁部に向かってそれぞれ延在し、前記複数の第２バンプランドとそれぞれ繋がる複数の第２給電用配線は、前記複数の第２バンプランドから前記配線基板の前記中央に向かってそれぞれ延在している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
チップ積層型の半導体装置において、配線基板の主面の金属細線接続用電極と裏面の外部端子搭載電極のそれぞれの表面にニッケル合金のメッキ膜が形成され、外部端子搭載電極のメッキ膜に接続する電解メッキの給電用配線が配線基板の内層に形成されていることにより、配線基板の裏面において外部端子搭載電極を狭ピッチ化して配置させることが可能になり、半導体装置の多ピン化を図ることができる。
本発明の実施の形態の半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の構造を封止体を透過して示す平面図である。 図１に示す半導体装置の構造を示す裏面図である。 図１に示す半導体装置のシステムの一例を示すブロック構成図である。 図１に示す半導体装置の組み立てに用いられる多数個取り基板（配線基板）の構造の一例を示す断面図と、５層目および６層目の平面図である。 図５に示す配線基板の各電極の形成方法の一例を示す製造プロセスフロー図である。 図１に示す半導体装置の構造の一例を模式化して示す部分拡大断面図である。 図５に示す配線基板のフリップチップ電極における高精度プリコートの形成方法の一例を示す製造プロセスフロー図である。 図１に示す半導体装置の配線基板におけるフリップチップ電極の構造の一例を示す部分拡大断面図である。 図１に示す半導体装置の配線基板における変形例のフリップチップ電極の構造を示す部分拡大断面図である。 図１に示す半導体装置の配線基板における変形例のフリップチップ電極の構造を示す部分拡大断面図である。 図１に示す半導体装置の配線基板における外部端子搭載電極の構造の一例を示す部分拡大断面図である。 図１に示す半導体装置の配線基板における変形例の外部端子搭載電極の構造を示す部分拡大断面図である。 図１に示す半導体装置の配線基板における変形例の外部端子搭載電極の構造を示す部分拡大断面図である。 本発明の実施の形態の変形例の配線基板の給電用配線の除去方法におけるエッチバック前の最表層と最下層の構造を示す平面図である。 本発明の実施の形態の変形例の配線基板の給電用配線の除去方法におけるエッチバック後の最表層と最下層の構造を示す平面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置の構造を封止体を透過して示す平面図、図３は図１に示す半導体装置の構造を示す裏面図、図４は図１に示す半導体装置のシステムの一例を示すブロック構成図、図５は図１に示す半導体装置の組み立てに用いられる多数個取り基板（配線基板）の構造の一例を示す断面図と、５層目および６層目の平面図、図６は図５に示す配線基板の各電極の形成方法の一例を示す製造プロセスフロー図、図７は図１に示す半導体装置の構造の一例を模式化して示す部分拡大断面図、図８は図５に示す配線基板のフリップチップ電極における高精度プリコートの形成方法の一例を示す製造プロセスフロー図、図９は図１に示す半導体装置の配線基板におけるフリップチップ電極の構造の一例を示す部分拡大断面図、図１０および図１１はそれぞれ図１に示す半導体装置の配線基板における変形例のフリップチップ電極の構造を示す部分拡大断面図、図１２は図１に示す半導体装置の配線基板における外部端子搭載電極の構造の一例を示す部分拡大断面図、図１３および図１４はそれぞれ図１に示す半導体装置の配線基板における変形例の外部端子搭載電極の構造を示す部分拡大断面図、図１５は本発明の実施の形態の変形例の配線基板の給電用配線の除去方法におけるエッチバック前の最表層と最下層の構造を示す平面図、図１６はエッチバック後の最表層と最下層の構造を示す平面図である。
図１〜図３に示す本実施の形態の半導体装置は、配線基板上に３つの半導体チップ（第１、第２および第３の半導体チップ）が搭載されたチップ積層型のものである。なお、複数の半導体チップを同一の配線基板上に搭載した半導体装置をマルチチップモジュール（ＭＣＭ）といい、半導体チップが積層された構造のＭＣＭをスタック構造のＭＣＭという。また、本実施の形態の半導体装置では、３つの半導体チップのうち、第１の半導体チップがマイコンチップ２であり、第２の半導体チップがFlash Memoryなどのメモリチップ３であり、第３の半導体チップがＤＲＡＭ（Dynamic Random Access Memory) などのメモリチップ４であり、このように、メモリチップ３，４とこれらを制御するマイコンチップ２とを同一の配線基板上に搭載した半導体装置をシステムインパッケージ（ＳＩＰ１０）と呼ぶ。
図１〜図３に示す本実施の形態のＳＩＰ１０の詳細構造について説明すると、主面１ａに複数の配線と複数の電極（ボンディングパッド１ｄやフリップチップ電極１ｅ）を有し、かつ主面１ａと反対側の裏面１ｂに複数のバンプランド（外部端子搭載電極）１ｃが形成された配線基板であるＳＩＰ基板１と、主面２ｂに半導体素子および複数のパッド（電極）２ａを有し、かつＳＩＰ基板１の主面１ａ上に金バンプ（バンプ電極）１ｉを介してフリップチップ接続された第１の半導体チップであるマイコンチップ２と、主面３ｂに半導体素子および複数のパッド（電極）３ａを有し、かつマイコンチップ２の裏面２ｃ上にダイボンド材９（図７参照）を介して配置された第２の半導体チップであるメモリチップ３と、主面４ｂに半導体素子および複数のパッド（電極）４ａを有し、かつマイコンチップ２の裏面２ｃ上にダイボンド材９を介して配置された第３の半導体チップであるメモリチップ４と、メモリチップ３の主面３ｂの複数のパッド３ａとこれに対応するＳＩＰ基板１の主面１ａのボンディングパッド１ｄとをそれぞれ接続し、また、メモリチップ４の主面４ｂの複数のパッド４ａとこれに対応するＳＩＰ基板１の主面１ａのボンディングパッド１ｄとをそれぞれ接続する複数の金属細線であるワイヤ５と、マイコンチップ２、メモリチップ３，４および複数のワイヤ５を樹脂封止する封止体６と、ＳＩＰ基板１の裏面１ｂのバンプランド１ｃに搭載された複数の外部端子であるはんだボール８とから成る。
さらに、ＳＩＰ１０では、図７に示すように、ＳＩＰ基板１の主面１ａの複数の電極におけるボンディングパッド（金属細線接続用電極）１ｄと、裏面１ｂのバンプランド（外部端子搭載電極）１ｃのそれぞれの表面にニッケル−金合金のメッキ膜１ｇが形成されており、裏面１ｂのバンプランド１ｃのメッキ膜１ｇに接続する電解メッキの給電用配線１ｈが、図５に示すように、ＳＩＰ基板１（多数個取り基板１１）の内層に形成されている。
すなわち、本実施の形態のＳＩＰ１０は、図１および図２に示すように、配線基板であるＳＩＰ基板１に対してフリップチップ接続されるマイコンチップ２と、ワイヤボンディングされるメモリチップ３，４を有しており、マイコンチップ２の上にメモリチップ３，４が積層されたチップ積層型の半導体装置である。ＳＩＰ１０の裏面１ｂには、図３に示すように、外部端子として複数のはんだボール８がそれぞれバンプランド１ｃに設けられている。
その際、ＳＩＰ基板１において、裏面１ｂのバンプランド１ｃ（下地は図６に示す銅パターン１ｋ）の表面にニッケル−金合金のメッキ膜１ｇを形成しており、このメッキ膜１ｇを形成する際に用いられる電解メッキの給電用配線１ｈをＳＩＰ基板１の内層に形成したことにより、多ピン化のための裏面１ｂの空きスペースを確保することができる。
さらに、各バンプランド１ｃの表面にニッケル−金合金のメッキ膜１ｇが形成されるため、バンプランド１ｃとはんだボール８との接続強度を高めることができ、その結果、バンプランド１ｃの直径をさらに小さくすることが可能になるとともに、バンプランド１ｃの配列の狭ピッチ化を図ることも可能になる。
これにより、ＳＩＰ１０の多ピン化を図ることができる。
次に、本実施の形態のＳＩＰ１０におけるマイコンチップ２と、メモリチップ３，４との制御関係について説明する。
メモリチップ３，４は、マイコンチップ２によって制御される。マイコンチップ２およびメモリチップ３，４の機能とそれに伴うピン構成について図４を参照しながら説明する。
ここでは、実施の形態に即し、フラッシュメモリが形成されたメモリチップ３とＤＲＡＭが形成されたメモリチップ４を有する場合について説明するが、メモリチップ３，４の数や種類については、この例に限られるものではない。
マイコンチップ２は、システムの外部に設けられた外部ＬＳＩ（Large Scale Integrated circuit) とシステムの内部に設けられたメモリチップ３，４との間を仲介してデータの入出力を行う。そのために、マイコンチップ２は、外部インターフェース用の論理アドレス（外部アドレス）をフラッシュメモリまたはＤＲＡＭ用のアドレスに変換する。
マイコンチップ２がこのような役割を担う場合、マイコンチップ２には、マイコンチップ２とメモリチップ３，４の間のインターフェースに必要なピン数以外に、外部インターフェースを構成するピンが必要になる。したがって、マイコンチップ２は、外部インターフェースに必要なピン数の分、メモリチップ３，４に比較してピン数が多くなる。
本実施の形態のマイコンチップ２は、外部インターフェースとして、例えば、ＰＣＩバスやＵＳＢバスを有している。このように、マイコンチップ２が複数種類の外部インターフェースを持つ場合は、マイコンチップ２の外部インターフェースが１種類の場合に比較してマイコンチップ２に必要なピン数が多くなる。
メモリチップ３，４がフラッシュメモリやＤＲＡＭなど複数種類設けられている場合、マイコンチップ２のメモリインターフェースに必要なピン数は、それぞれのメモリチップのインターフェースが有するピン数に比較して多くなる。
このように、メモリチップ３，４として複数種類のメモリを有する場合には、マイコンチップ２のメモリインターフェースの構成としては、それぞれのメモリチップ３，４が有するインターフェースのピン数よりも多くなる場合がある。
また、マイコンチップ２には、ＭＰＵ以外にさまざまな回路を有する場合があり、その場合は、それぞれの回路に対して安定した電源を供給するためにより多くのピン数が必要となる。例えば、本実施の形態のマイコンチップ２は、Ａ／Ｄ、Ｄ／Ａ変換回路やＰＬＬ回路を有している。このようなＡ／Ｄ、Ｄ／Ａ変換回路やＰＬＬ回路は、自らが電源ノイズ源になり得るとともに、外部からの電源ノイズに弱い性質を持つため、ＭＰＵとは分離された電源供給ピンを持っており、これにより、マイコンチップ２のピン数はさらに増える。また、マイコンチップ２は、外部インターフェース回路を有しているが、外部インターフェース回路における安定した信号増幅を実現するためには、ＭＰＵなどの内部回路とは独立した電源供給ピンを必要とするので、これによってもマイコンチップ２のピン数は増える。
したがって、例えば、メモリチップ４のパッド４ａは、７０個（端子、ピン）、メモリチップ３のパッド３ａは、５６個であり、その合計は１２６個程度であるのに対し、マイコンチップ２の金バンプ１ｉは、２７２個となっており、マイコンチップ２は、システム内部（メモリチップ３，４など）とのインターフェースに加えて、システム外部との各種インターフェースを備えた多ポート構造で構成されているため、ピン数はメモリチップ３，４に比べて遥かに多い。結果的に、本実施の形態のＳＩＰ１０の場合、総合計で、４００個前後の外部端子が必要になるが、各バンプランド１ｃの給電用配線１ｈをＳＩＰ基板１の内層で引き回しているため、多ピン化に対応することができ、さらに多ピン化が進んだ場合であっても、バンプランド１ｃの配置の狭ピッチ化にも対応することができる。
なお、マイコンチップ２はＳＩＰ基板１に対してフリップチップ接続であり、ＳＩＰ基板１の主面１ａに多数のフリップチップ電極１ｅが形成されているが、ワイヤ５と接続するボンディングパッド１ｄが主面１ａの周縁部に配置されているのに対して、フリップチップ電極１ｅはその内側の中央寄りに配置されており、裏面１ｂの各バンプランド１ｃに接続する給電用配線１ｈを主面１ａ側の各フリップチップ電極１ｅを介して主面１ａ側で外方に引き出すのは非常に困難である。したがって、本実施の形態のＳＩＰ１０のように、給電用配線１ｈをＳＩＰ基板１の内層に形成することは非常に有効である。
本実施の形態のＳＩＰ１０に用いられるＳＩＰ基板１は、図５の断面図に示すように、ベース基板であるコア部１ｑの表裏両面に配線を形成し、さらにこの両側にビルドアップ製法などによって絶縁層１ｗと導電層（配線層）とを交互に積層して形成した多層配線基板である。図５に示す例の場合、６層の配線層を有した多数個取り基板（配線基板）１１であり、この多数個取り基板１１を用いて組み立てられたパッケージが６層の配線層を有するＳＩＰ基板１が組み込まれた図１に示すＳＩＰ１０である。
ＳＩＰ基板１において、コア部１ｑの表裏両側の端子は、図１に示すようにベースビア１ｓによって接続されている。また、各配線層には内部配線１ｒが形成されている。
なお、本実施の形態のＳＩＰ１０に組み込まれるＳＩＰ基板１は、図５に示す多数個取り基板１１を用いて組み立てたものである。すなわち、製品領域２１がＳＩＰ１０の領域であり、その外側に個片化時に切断される切断部２０が形成されている。したがって、多数個取り基板１１の製品領域２１がＳＩＰ基板１に相当するものであるが、その内層に裏面１ｂのバンプランド１ｃのニッケル−金合金のメッキ膜１ｇを形成するための給電用配線１ｈが形成されている。図５では、５層目の給電用配線１ｈを介して裏面１ｂのバンプランド１ｃと切断部２０のスルーホール配線１ｕとが接続されている。あるいは、６層目の離れた位置のバンプランド１ｃ同士が、６層目の切断部２０のビア１ｔおよび５，６層目の給電用配線１ｈを介して接続されている。
また、バンプランド列のうち、比較的中央寄りに配置されたバンプランド１ｃは、単独で給電用配線１ｈのみと接続しており、バンプランド１ｃと接続した単独の給電用配線１ｈが外側に引き出されているものもある。
このようにして多数個取り基板１１の状態では、裏面１ｂの全てのバンプランド１ｃが単独、あるいは内層の給電用配線１ｈ、または切断部２０の給電用配線１ｈおよび切断部２０のスルーホール配線１ｕやビア１ｔを介して複数繋がった状態で外側の切断部２０に引き出されており、この状態で各バンプランド１ｃのメッキ膜１ｇに対して給電が行われてニッケル−金合金のメッキ膜１ｇが形成される。
さらに、ＳＩＰ１０組み立て後の個片化時にダイシングなどによって切断部２０を切断することにより、各バンプランド１ｃがそれぞれ絶縁されてランド間で電気的に接続されていない状態になる（ただし、ＧＮＤ用ランドなどの共通電極の場合は、接続されていてもよい）。
また、本実施の形態のＳＩＰ１０のＳＩＰ基板１では、図７に示すように、マイコンチップ２のフリップチップ接続は、金バンプ１ｉとはんだとの接続であるため、ＳＩＰ基板１の主面１ａの複数のフリップチップ電極１ｅそれぞれには電解メッキは施されていない。したがって、それぞれのフリップチップ電極１ｅには給電用配線１ｈは接続されていない。
また、金属細線であるワイヤ５には、金線を用いているため、ワイヤ５が接続されるＳＩＰ基板１の主面１ａ側のボンディングパッド１ｄの表面には、裏面１ｂのバンプランド１ｃと同様に、ニッケル−金合金のメッキ膜１ｇが形成されており、金線のワイヤ５とボンディングパッド１ｄの接続強度を高めている。
なお、各ボンディングパッド１ｄは、図２に示すように、主面１ａにおいてその周縁部に沿って並んで配置されているため、給電用配線１ｈを製品領域２１の外側に引き出すのは容易である。
また、マイコンチップ２とＳＩＰ基板１の主面１ａとの間、すなわちフリップチップ接続部には、アンダーフィル樹脂７が注入されており、フリップチップ接続部を保護している。
本実施の形態のＳＩＰ１０によれば、ＳＩＰ基板１の裏面１ｂの各バンプランド１ｃに接続する電解メッキの給電用配線１ｈをＳＩＰ基板１の内層に形成したことにより、多ピン化のための裏面１ｂの空きスペースを確保することができる。
さらに、下地が銅パターン１ｋ（図６参照）で形成された各バンプランド１ｃの表面にニッケル−金合金のメッキ膜１ｇが形成されるため、ニッケル（Ｎｉ）と錫（Ｓｎ）、およびニッケルと銅（Ｃｕ）それぞれの界面の接合力は、錫と銅の界面の接合力に比較して強いことから、バンプランド１ｃとはんだボール８の接続強度を高めることができる。
その結果、バンプランド１ｃの直径をさらに小さくすることが可能になるとともに、バンプランド１ｃの配列の狭ピッチ化を図ることも可能になり、ＳＩＰ１０の多ピン化を図ることができる。
また、ＳＩＰ基板１の裏面１ｂのバンプランド１ｃの表面にニッケル−金合金のメッキ膜１ｇが形成されることにより、バンプランド１ｃとはんだボール８の接続強度を高めることができる。今後、はんだボール８のはんだが鉛フリー化された場合においても、バンプランド１ｃの表面にニッケル−金合金のメッキ膜１ｇを形成してバンプランド１ｃとはんだボール８の接続強度を高めることはより効果的である。
したがって、多ピン化によってランド面積が小さくなってもはんだボール８とバンプランド１ｃの接続不良の発生を低減することができる。その結果、チップ積層型のＳＩＰ１０の信頼性の向上を図ることができる。
さらに、はんだボール８とバンプランド１ｃの接続不良の発生を低減することができるため、ＳＩＰ１０の歩留りの向上を図ることができる。
次に、図６に示す模式図を用いて、本実施の形態のＳＩＰ１０の組み立てに用いられるＳＩＰ基板１の各電極の形成方法について説明する。
まず、ＳＩＰ基板１の主面１ａに銅パターン１ｋによって複数のボンディングパッド１ｄ、およびこのボンディングパッド１ｄに接続する電解メッキの給電用配線１ｈ（図５参照）およびフリップチップ電極１ｅを形成し、さらに、ＳＩＰ基板１の裏面１ｂに銅パターン１ｋによって複数のバンプランド１ｃを形成するとともに、バンプランド１ｃに接続する電解メッキの給電用配線１ｈを内層に形成してステップＳ１のＣｕ配線完を行う。
その後、ステップＳ２のレジストにより、複数のフリップチップ電極１ｅのみを絶縁膜であるレジスト膜１ｖによって覆う。その際、主面１ａのボンディングパッド１ｄと裏面１ｂのバンプランド１ｃは露出させておく。
その後、ステップＳ３に示す電解Ｎｉ−Ａｕ（金）メッキを行って主面１ａのボンディングパッド１ｄと裏面１ｂのバンプランド１ｃにニッケル−金のメッキ膜１ｇを形成する。すなわち、フリップチップ電極１ｅをレジスト膜１ｖによって覆った状態で、それぞれの給電用配線１ｈを介して給電を行ってボンディングパッド１ｄおよびバンプランド１ｃそれぞれの表面にニッケル−金のメッキ膜１ｇを形成する。
その後、ステップＳ４のレジストにより、フリップチップ電極１ｅのみを露出させてボンディングパッド１ｄおよびバンプランド１ｃをレジスト膜１ｘによって覆う。
その後、ステップＳ５に示すはんだプリコートを行う。すなわち、ボンディングパッド１ｄおよびバンプランド１ｃをレジスト膜１ｘによって覆った状態で、フリップチップ電極１ｅの表面にはんだプリコート１ｊを形成してフリップチップ電極１ｅの表面を薄いはんだ膜で覆う。
その後、ステップＳ６に示すレジスト膜１ｘの除去を行う。
これによって、ＳＩＰ基板１の各電極が形成され、図７に示すように、ＳＩＰ１０の組み立てにおいて、フリップチップ電極１ｅは金バンプ１ｉを介してマイコンチップ２とフリップチップ接続し、また、ボンディングパッド１ｄは金線であるワイヤ５とワイヤボンディングによって接続し、さらにバンプランド１ｃは、はんだボール８とそれぞれ接続する。
なお、フリップチップ電極１ｅの表面にはんだプリコート１ｊを形成する際には、フリップチップ電極１ｅの狭ピッチ化に対応するように高精度にはんだ膜を形成する必要がある。そこで、図８のステップＳ１１に示すように、まず、フリップチップ電極１ｅそれぞれの銅パターン１ｋを形成し、その後、ステップＳ１２の薬剤処理を行う。すなわち、フリップチップ電極１ｅの銅パターン１ｋに接着剤となる粘着性被膜１ｎを形成する。
その後、ステップＳ１３の粉末付着により、粘着性被膜１ｎ上にはんだ粉末１ｍを付着させ、はんだ粉末付着後、ステップＳ１４のフラックス塗布により、はんだ粉末１ｍ上にフラックス１ｐを塗布して覆い、その後、ステップＳ１５のリフローを行う。すなわち、はんだ粉末１ｍとフラックス１ｐで覆われた銅パターン１ｋを加熱することにより、はんだが溶融してはんだプリコート１ｊが形成される。このようにしてはんだプリコート１ｊを高精度に形成する。
なお、はんだプリコート１ｊを高精度に形成する方法としては、はんだ成分を有した合金を銅（Ｃｕ）と置換反応させて形成する方法などを用いてもよい。
次に、本実施の形態のＳＩＰ１０の製造方法について説明する。
まず、図５に示す製品領域２１において、図６に示すような主面１ａに複数の配線と複数のボンディングパッド１ｄと複数のフリップチップ電極１ｅとを有しているとともに、裏面１ｂに複数のバンプランド１ｃを有しており、さらにボンディングパッド１ｄとバンプランド１ｃのそれぞれの表面にニッケル−金合金の電解メッキのメッキ膜１ｇが形成され、かつ主面１ａのフリップチップ電極１ｅの表面にはんだプリコート１ｊが形成された図５に示す多数個取り基板（配線基板）１１を準備する。
なお、多数個取り基板１１においては、製品領域２１の外側の切断部２０に、複数のバンプランド１ｃ間を電気的に接続する給電用配線１ｈ、スルーホール配線１ｕおよびビア１ｔなどが形成されている。
一方、主面２ｂに半導体素子および複数の金バンプ（バンプ電極）１ｉが形成された第１の半導体チップであるマイコンチップ２と、主面３ｂに半導体素子および複数の電極が形成された第２の半導体チップであるメモリチップ３と、主面４ｂに半導体素子および複数の電極が形成された第３の半導体チップであるメモリチップ４とを準備する。なお、一例として、メモリチップ３がFlash Memory、メモリチップ４がＤＲＡＭの場合を取り上げ、マイコンチップ２はメモリチップ３，４を制御するものである。
その後、マイコンチップ２の主面２ｂと多数個取り基板１１の製品領域２１の主面１ａとを対向させて、マイコンチップ２の複数の金バンプ１ｉを多数個取り基板１１の製品領域２１のフリップチップ電極１ｅに接続して多数個取り基板１１の製品領域２１の主面１ａにマイコンチップ２をフリップチップ接続する。
その際、熱圧着によってマイコンチップ２をフリップチップ接続する。すなわち、フリップチップ接続部を加熱することにより、図７に示すように、フリップチップ電極１ｅの表面のはんだプリコート１ｊを溶融して金−はんだ接続でマイコンチップ２をフリップチップ接続する。
その後、マイコンチップ２の主面２ｂと多数個取り基板１１の主面１ａとの間に第１の樹脂であるアンダーフィル樹脂７を注入してアンダーフィル封止を行う。
その後、マイコンチップ２の裏面２ｃとメモリチップ３の裏面３ｃとを対向させてマイコンチップ２上にメモリチップ３を積層する。その際、マイコンチップ２上にダイボンド材９を介してメモリチップ３を固定する。
続いて、マイコンチップ２の裏面２ｃとメモリチップ４の裏面４ｃとを対向させてマイコンチップ２上にメモリチップ４を積層する。その際、マイコンチップ２上にダイボンド材９を介してメモリチップ４を固定する。
その後、メモリチップ３の複数のパッド３ａとこれに対応する多数個取り基板１１の製品領域２１の複数のボンディングパッド１ｄそれぞれとをワイヤ（金線）５によって接続し、続いてメモリチップ４の複数のパッド４ａとこれに対応する多数個取り基板１１の製品領域２１の複数のボンディングパッド１ｄそれぞれとをワイヤ５によって接続する。
その後、マイコンチップ２、メモリチップ３、メモリチップ４および複数のワイヤ５を第２の樹脂である封止用樹脂によって封止して封止体６を形成する。
その後、多数個取り基板１１の製品領域２１の複数のバンプランド１ｃに外部端子であるはんだボール８を搭載する。
外部端子搭載後、多数個取り基板１１の切断部２０をダイシングによって切断してそれぞれのＳＩＰ１０に個片化する。これにより、ＳＩＰ１０の組み立て完了となる。
次に、本実施の形態のＳＩＰ１０におけるＳＩＰ基板１のフリップチップ電極１ｅとバンプランド１ｃの構造について説明する。
まず、図９、図１０および図１１は、それぞれＳＩＰ基板１のフリップチップ電極１ｅの構造について示したものであり、フリップチップ電極１ｅは、その側面が絶縁膜であるソルダレジスト膜１ｆによって囲まれていることが好ましい。
すなわち、フリップチップ電極１ｅの側面がソルダレジスト膜１ｆによって囲まれていることにより、フリップチップ電極１ｅの接続面に形成するはんだプリコート１ｊの量を少なくすることができ、その結果、隣接するフリップチップ電極１ｅ間で発生するはんだショートを回避することができる。
これにより、チップ積層型のＳＩＰ１０の信頼性の向上を図ることができるとともに、ＳＩＰ１０の歩留りの向上を図ることができる。
また、フリップチップ電極１ｅの狭ピッチ化を図ることができる。
なお、図１０に示すように、フリップチップ電極１ｅよりこれを囲むソルダレジスト膜１ｆの高さを高くすることにより、フリップチップ電極１ｅの接続面に形成するはんだプリコート１ｊの量をより確実に少なくすることができ、その結果、フリップチップ電極１ｅ間で発生するはんだショートをより確実に回避することができる。
また、図１１に示すように、ソルダレジスト膜１ｆを２層構造として、上層のソルダレジスト膜１ｆをフリップチップ電極１ｅの接続面の周縁部に配置することにより、フリップチップ電極１ｅの接続面に形成するはんだプリコート１ｊの量をさらに少なくすることができ、その結果、フリップチップ電極１ｅ間で発生するはんだショートをさらに回避することができる。
次に、図１２、図１３および図１４は、それぞれＳＩＰ基板１のバンプランド１ｃの構造について示したものであり、バンプランド１ｃもフリップチップ電極１ｅと同様に、その側面が絶縁膜であるソルダレジスト膜１ｆによって囲まれていることが好ましい。
バンプランド１ｃの側面がソルダレジスト膜１ｆによって囲まれていることにより、バンプランド１ｃの接続面に形成するはんだボール８の量を抑制することができ、その結果、隣接するはんだボール８間で発生するはんだショートを低減することができる。
なお、図１３に示すように、バンプランド１ｃよりソルダレジスト膜１ｆの高さを高くすることにより、バンプランド１ｃの接続面に接続するはんだボール８の量をより確実に低減することができ、その結果、バンプランド１ｃ間で発生するはんだショートをより確実に低減することができる。
また、図１４に示すように、ソルダレジスト膜１ｆを２層構造として、上層のソルダレジスト膜１ｆをバンプランド１ｃの接続面の周縁部に配置することにより、バンプランド１ｃの接続面に接続するはんだボール８の量をさらに少なくすることができ、その結果、バンプランド１ｃ間で発生するはんだショートをさらに低減することができる。
次に、本実施の形態のＳＩＰ１０に組み込まれるＳＩＰ基板１の変形例について説明する。
図１５は変形例の多数個取り基板１１（ＳＩＰ基板１）の最表層（主面１ａ）と最下層（裏面１ｂ）のそれぞれの配線パターンを示すものである。変形例の多数個取り基板１１（ＳＩＰ基板１）では、裏面１ｂのバンプランド１ｃのニッケル−金合金のメッキ膜１ｇを形成するための電解メッキの給電用配線１ｈが、裏面１ｂ（最下層）にも形成されている。すなわち、図１５の最下層に示すように、バンプランド１ｃの配置によるその内側の空きスペース（例えば、中央部）を利用し、この空きスペースと切断部２０とに広面積パターンによる共通の給電用配線１ｈを配置し、それぞれをリード状の給電用配線１ｈによって接続している。この場合、裏面１ｂにおいて外周部に配置されたバンプランド１ｃから中央部の広面積パターンによる共通の給電用配線１ｈに向かってリード状の給電用配線１ｈが延在している。さらに、中央部の広面積パターンの給電用配線１ｈと複数のバンプランド１ｃがそれぞれリード状の給電用配線１ｈによって接続されている。このようにして裏面１ｂの全てのバンプランド１ｃを、中央部もしくは切断部２０の広面積パターンの共通の給電用配線１ｈにリード状の給電用配線１ｈを介して接続する。
なお、最表層では、複数のボンディングパッド１ｄ（フリップチップ電極１ｅであってもよい）がそれぞれ単独の給電用配線１ｈによって切断部２０の共通の給電用配線１ｈと接続されている。
図１５に示すような配線基板において、給電用配線１ｈを用いて各バンプランド１ｃに給電を行ってニッケル−金合金の電解メッキのメッキ膜１ｇを形成し、その後、基板の製造の最終行程にて、ボンディングパッド１ｄ、バンプランド１ｃおよびフリップチップ電極１ｅをレジスト膜で覆った状態で、主面１ａの切断部２０の広面積パターンの給電用配線１ｈ（図１５に点線で示すエッチング部２２）と、裏面１ｂの中央部および切断部２０の広面積パターンの給電用配線１ｈ（点線で示すエッチング部２２）を、図１６に示すようにエッチングによって除去する。これにより、主面１ａの各ボンディングパッド１ｄおよび裏面１ｂの各バンプランド１ｃは、それぞれ共通の広面積パターンの給電用配線１ｈから独立した状態となる。
このように、本実施の形態のＳＩＰ１０は、給電後にエッチングにより共通の給電用配線１ｈを除去して製造されたＳＩＰ基板１を用いて組み立ててもよい。
また、ＳＩＰ基板１としては、その裏面１ｂの各バンプランド１ｃの表面に、電解メッキによるニッケル−金合金のメッキ膜１ｇを形成するのではなく、無電解メッキによるニッケル−金合金の無電解メッキ膜を形成したものを用いてもよい。
この無電解メッキを使用した場合、裏面１ｂの配線パターンの引き回しを簡略化することができるとともに、メッキ用の給電工程を無くすことができるため、ＳＩＰ基板１の製造の簡素化を図ることができる。さらに、ＳＩＰ基板１の低コスト化を図ることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、ＳＩＰ１０が３つの半導体チップを有する場合を説明したが、ＳＩＰ１０は、ＳＩＰ基板１に対してフリップチップ接続される半導体チップと、ワイヤボンディングされる半導体チップとの少なくとも２つの半導体チップを有し、さらに裏面１ｂに複数のバンプランド１ｃが形成されていれば他のＳＩＰ１０またはマルチチップモジュールあるいはマルチチップパッケージなどであってもよい。
本発明は、電子装置および半導体製造技術ならびに基板の製造技術に好適である。
１ ＳＩＰ基板（配線基板）
１ａ 主面
１ｂ 裏面
１ｃ バンプランド（外部端子搭載電極）
１ｄ ボンディングパッド（金属細線接続用電極）
１ｅ フリップチップ電極
１ｆ ソルダレジスト膜（絶縁膜）
１ｇ メッキ膜
１ｈ 給電用配線
１ｉ 金バンプ（バンプ電極）
１ｊ はんだプリコート
１ｋ 銅パターン
１ｍ はんだ粉末
１ｎ 粘着性被膜
１ｐ フラックス
１ｑ コア部（ベース基板）
１ｒ 内部配線
１ｓ ベースビア
１ｔ ビア
１ｕ スルーホール配線
１ｖ レジスト膜（絶縁膜）
１ｗ 絶縁層
１ｘ レジスト膜（絶縁膜）
２ マイコンチップ（第１の半導体チップ）
２ａ パッド（電極）
２ｂ 主面
２ｃ 裏面
３ メモリチップ（第２の半導体チップ）
３ａ パッド（電極）
３ｂ 主面
３ｃ 裏面
４ メモリチップ（第３の半導体チップ）
４ａ パッド（電極）
４ｂ 主面
４ｃ 裏面
５ ワイヤ（金属細線）
６ 封止体（第２の樹脂）
７ アンダーフィル樹脂（第１の樹脂）
８ はんだボール（外部端子）
９ ダイボンド材
１０ ＳＩＰ（半導体装置）
１１ 多数個取り基板（配線基板）
２０ 切断部
２１ 製品領域
２２ エッチング部

Claims (4)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）平面形状が四角形からなる上面、前記上面に形成された複数のボンディングパッド、平面形状が四角形からなり、かつ前記上面とは反対側の下面、前記下面に形成された複数のバンプランド、前記複数のバンプランドにそれぞれ繋がる複数の給電用配線、および前記複数のバンプランドのそれぞれに形成されたメッキ膜を有する配線基板を準備する工程；
    （ｂ）主面、前記主面に形成された複数のパッド、及び前記主面とは反対側の裏面を有する半導体チップを、前記配線基板の前記上面上に配置する工程；
    （ｃ）前記半導体チップを樹脂で封止する工程；
    ここで、
    前記複数のバンプランドは、前記配線基板の周縁部に沿って、かつ複数列に亘って配置されており、
    前記複数のバンプランドは、前記配線基板の前記周縁部側にそれぞれ配置された複数の第１バンプランドと、前記複数の第１バンプランドよりも前記配線基板の中央側にそれぞれ配置された複数の第２バンプランドとを有し、
    前記複数の給電用配線のうち、前記複数の第１バンプランドとそれぞれ繋がる複数の第１給電用配線は、前記複数の第１バンプランドから前記配線基板の前記下面における前記周縁部に向かってそれぞれ延在し、前記複数の第２バンプランドとそれぞれ繋がる複数の第２給電用配線は、前記複数の第２バンプランドから前記配線基板の前記下面における前記中央に向かってそれぞれ延在しており、
    前記複数の第２給電用配線は、前記メッキ膜を形成する段階では、平面視において前記複数の第２バンプランドよりも前記配線基板の前記下面における前記中央側に設けられたパターンを介して互いに電気的に繋がっており、
    前記複数の第２バンプランドのそれぞれに前記メッキ膜を形成する際、前記複数の第２給電用配線、前記パターン、および平面視において前記パターンから前記配線基板の前記下面のうちの互いに対向する辺に向かってそれぞれ延在する複数の第３給電用配線を用いており、
    前記複数の第２給電用配線は、前記メッキ膜を形成した後に、互いに電気的に分離され、
    前記複数の第３給電用配線の数は、前記複数の第２給電用配線の数よりも少ない。
  2. 請求項１記載の半導体装置の製造方法において、
    前記複数の第２給電用配線のそれぞれは、前記複数の第２バンプランドのそれぞれと繋がる一端部と、前記一端部とは反対側の他端部とを有し、
    前記複数の第２給電用配線のそれぞれの前記他端部は、前記複数の第２バンプランドのそれぞれよりも前記配線基板の前記下面における前記中央側に位置していることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｂ）工程の後、かつ前記（ｃ）工程の前に、複数のワイヤを介して、前記半導体チップの前記複数のパッドと前記配線基板の前記複数のボンディングパッドとをそれぞれ電気的に接続することを特徴とする半導体装置の製造方法。
  4. 請求項３記載の半導体装置の製造方法において、
    前記（ｃ）工程の後、前記配線基板の前記複数のバンプランド上に、複数の外部端子をそれぞれ形成することを特徴とする半導体装置の製造方法。
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