TW463339B - Package having terminated plating layer and its manufacturing method - Google Patents
Package having terminated plating layer and its manufacturing method Download PDFInfo
- Publication number
- TW463339B TW463339B TW089117196A TW89117196A TW463339B TW 463339 B TW463339 B TW 463339B TW 089117196 A TW089117196 A TW 089117196A TW 89117196 A TW89117196 A TW 89117196A TW 463339 B TW463339 B TW 463339B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- package
- terminal
- intermediate substrate
- plating layer
- Prior art date
Links
- 238000007747 plating Methods 0.000 title claims abstract description 85
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims description 37
- 229910000679 solder Inorganic materials 0.000 claims description 29
- 230000002079 cooperative effect Effects 0.000 claims description 10
- 230000005611 electricity Effects 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 238000003698 laser cutting Methods 0.000 claims description 4
- 238000009713 electroplating Methods 0.000 claims description 3
- 238000005476 soldering Methods 0.000 claims description 3
- 239000004744 fabric Substances 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 1
- 229910052732 germanium Inorganic materials 0.000 claims 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 132
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 21
- 239000010931 gold Substances 0.000 description 21
- 229910052737 gold Inorganic materials 0.000 description 21
- 239000012790 adhesive layer Substances 0.000 description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 239000011889 copper foil Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 238000003466 welding Methods 0.000 description 7
- 238000004806 packaging method and process Methods 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 6
- 238000005520 cutting process Methods 0.000 description 5
- 238000009434 installation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 229920000768 polyamine Polymers 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 241001494479 Pecora Species 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000008710 crystal-8 Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 238000010291 electrical method Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- JEIPFZHSYJVQDO-UHFFFAOYSA-N iron(III) oxide Inorganic materials O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 description 1
- 238000005065 mining Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/241—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus
- H05K3/242—Reinforcing the conductive pattern characterised by the electroplating method; means therefor, e.g. baths or apparatus characterised by using temporary conductors on the printed circuit for electrically connecting areas which are to be electroplated
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Description
4 6 3 33 9 A7 _B7五、發明說明(1 )
裝 封 之 墊 接 焊 和 片 晶 置 裝 暖 SB 導 半 裝 安 〇 於法 關方 傺造 明製 發其 本及 明 說 術 技 關 相 法 方 的 似 類 或 接 焊 墊 接 焊 和 Η 晶 體 導 半 當 言 而 般 成 。 製上 料端 材終 銹在 防放 由墊 是接 不焊 並和 端H 終晶 為體 因導 ,半 時將 端接 終直 體可 裝不 封以 在所 裝 , 安的 在 先 要 上 本 基 前 之 墊 接 焊 和 Μ 。 晶金 體 / 導鎳 半或 裝金 安鍍 在電 ,上 此端 因終 法的電 方面導 的表一 體一 成 裝第形 封之上 之置面 墊裝表 接體二 焊導第 和半的 置置板 裝放基 體以間 導用中 半有在 置具 , 放一後 造備然 製製 C 知先板 習會基 在 ,間 中中 裝且終 體端露 導終曝 半接有 到連具 接 一 一 連和著 能,鍍 成端 , 形終次 以之其 , 層 0 案線層 画佈鍍 作到電 製接之 層連點 電一端 導 ,體 此層裝 將線封 且佈在 ,之結 層置終 電 1 應 供 層 鍍 電 從 由 0 傺 端 终 該 而 , 的 層鍍 罩電 遮所 的端 口 終 開該 之到 端流 3J 5 Α-說 Ρ 細 J羊 • ·-!卩 見面 參後 /|\ 在 將 分 部 此 (請先閱讀背面之注意事項再填寫本頁) '裝-------—訂·--------巍 經濟部智慧財產局員工消費合作社印製 〇 反 層層 鍍鍍 電電 該被 留 , 保時 會 高 後更 最率 ,頻 中作 法操 方的 知 Η 習晶 之體 逑導 上半 在此,m 是 , 但此 因 半 從 。 對然 會亦 容之 電反 生 , 寄嚮 的影 層的 鍍利 電不 ,有 外號 此訊 。的 加墊 增接 會 焊 量到 號 Η 訊晶 的體 射導 本紙張尺度適用中@國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 4 63 33 9 a7 _B7 2 五、發明說明() 本發明之目的偽提供一種封裝體與製造方法其能夠減 少電鍍層反射的訊號量,和藉由電鍍層降低寄生電容。 根據本發明在放置半導體裝置和焊接墊之封裝體中, 中間基板具有用以安裝半導體裝置之第一表面。一能夠 連接到半導體裝置之佈線層,一連接到佈線層用以放置 焊接墊之終端,和一電鍍層則形成在中間基板的第二表 面上。該電鍍層被連接到終端和佈線層的其中之一。該 電鍍層僳終結在中間基板之中。 此外,在製造放置半導體裝置和焊接塾之封裝體的方 法中,先製備一具有用以放置半導體裝置之第一表面的 中間基板。然後,在中間基板的第二表面上形成一導電 層,且將此導電層製作圖案,以形成能連接半導體装置 之佈線層,一連接到佈線層之終端,和一連接終端且終 結在封裝體端點之電鍍層。其次,鍍著一具有曝露終端 之開口的遮罩層,而該终端偽藉由從電鑛層供應一電流 到該終端所電鍍的 最後,電鍍層終結在封裝體之中。 圖忒夕簡Μ說明 由下面參考相關圖示之説明,舆習知技Μ相較,本發 明將會更清Μ ,其中: 第1 Α圖到第1 I圖為説明習知技替之B G Α型半導體裝置 的製造方法橫截面画; 第2圖為第ί A圔之中間基板的平面圖; 第3圖為第1B圏之圖案層的平面圖; 第4圖為第1H圖之金電鍍層的平面圖; -4 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝------ 訂---------竣 A7 463339 B7 3 — 五、發明說明() 第5 A圖為利用示於第1 A圖到第1 I圖之方法,所得到之 B G A型半導體裝平面圖; (請先閱讀背面之注意事項再填寫本頁) 第5 B圖和第為第5A圖之裝置的刺視圖; 第6 A圖到第為說明根據本發明之BGA型半導體裝 置製造方法的實施例橫截面圖; 第7圖為第之_案層的平面圖; 第8圖為第6H圖之金電鍍層的平面圖; 第9圖為第6J圖之金電鍍層的平面圖; 第1 Ο A圖為利用示於第6 A圖到第6 J圖之方法,所得到 之BGA型半導體裝置的平面圖; 第1 Ο β圖和第1 G C圖為第1 Ο A圖之裝置的側視圖; 第11圖,第1 2圖和第U圖分別為第7圖,第8圖和第9 圖修正後的平面圖; 第14圖,第15圖和第16圖分別為第7圖,第8圖和第9 圖修正後的平面圖; 第17A圔到第17J圖為說明根據本發明之BGA型半導體 裝置製造方法的第二實施例橫截面圖; 第18圖為第17B圖之圖案層的平面圖; 第Η圖為第17Η圖之金電鍍層的平面圖; 經濟部智慧財產局員工消費合作社印製 第20圖為第17J圖之金電鍍層的平面圖; 第21圖,第22圖和第23圖分別為第18圖,第19圖和第 20圖修正後的平面圖;及 第2 4圖,第2 5圖和第2 6圖分別為第1 8圖,第1 9圖和第 2 0圖修正後的平面圖。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 463339 B7_ 4 五、發明說明() 較佯窗旃例說明 在説明優趣實施例之前,將先參考第1 A圖到第1 I圖, 說明習知技藝之球梱陣列(B G A )型半導體裝置的製造方 法。 開始時,先製備一示於第2圖,而由聚醯胺製成之中 間基板i tH。注意,虛線區Ρ Α表示封裝區,而P S則表示 電流供應區。 其次,髿考第1 A圖,在中間基板1 0 1的背面上,鍍箸 一黏著層102。然後,在中間基板1G1的正面上,形成一 銅箔層103。 其次,參考第1 B画,藉由微影製程和蝕刻製程,製作 銅箔層1 0 :?的圓案,以形成示於第3圖之圖案層。圖案 層的各圖案偽由佈線層1 0 3 a,安裝焊接球(外墊)之终端 103b和電鍍層103c所構成的。 其次,參考第1C圖,在整個正面上,鍍箸一抗焊接物 層 1 0 4。 其次,參考第1D圖,將開口 104a和104B貫穿抗焊接物 層104。開口 104a像用以形成内孔INH(参見第1E圖),而 開口 ί 0 4 b刖曝露終端1 0 3 b。 其次,參考第1 E圖,利用雷射切割處理或類似的方式 ,使内孔I 〇貫穿黏箸層1 0 2和中間基板1 0 1。注意,内 孔I N H不會穿入佈線層〗0 3 a。此外,内孔I N Η對應將安裝 在中間基板1 (3 1背面上之半導體晶Η的終端。 其次,參考第IF圖,將由絶縳材料製成之電鍍遮罩層 -6 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) *裝--------訂---------竣 經濟部智慧財產局員工消費合作社印製 A7 4 S 3 33 9 B7_ 5 五、發明說明() 105鍍著在整個正面上。然後,將中間基板1D1浸入電鍍 溶液中,從第2圖的電流供應區CA供應一電流至圓案層 (103a, lQ3b, 103c),而完成電鍍製程。結果,焊接墊 106會被埋在内孔INH之中。 其次,參考第1 G圖,移除電鍍遮章層1 0 5。 其次,參考第1 Η圖,將中間基板ί 01浸入金電鍍溶液 中,從第2圖的電流供應區CA供應一電流至圖案層(103a ,103b, 103c),而完成金電鍍製程。結果,如第4圖所示 ,在中間基板101正面的终端103b上,形成金電鍍層U)7a ,而金電鍍層1 (Π b則形成在中間基板1 0 1背面的填充層 106上。因此,第2圖的電流供應區C A與第2 _的封裝 區PA,其電性是絶線的。 最後,參考第1 I圖,使用超音波推動工具,將覆晶型 半導體晶片2的終端放在中間基板101的背面上。然後 用樹脂塑造半導體晶Η 2 。此外,在中間基板1 0 1的正 面上,提供焊接球3 。 在此之後,利用切割設備分割許多封裝區P A ,而得到 許多BGA型半導體裝置,如第5A圖,第5B圖和第5C圖所 示,其中第5B圖和第5C画係第5A圖的_視圖。 但是,在利用第i Α圖到第ί I圖圖示之方法所得的B G A 型半導體裝置中,電鍍層l〇3c被保留下來。因此,當此 BGA型半導體裝置的操作頻率更高時,由電鍍層1Q3C反 射的訊號量會增加。此外,電鍍層1 0 3 c的寄生電容會對 従半導體晶片2到焊接墊3的訊號有不利的影饗,度之亦 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) - -----------. ' --------訂-------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 46 3 3 3 9 B7_ 6 五、發明說明() 然。 下面將參考第G A圖到第6 J圖,説明B G A型半導體裝置 製造方法的第一實施例。 開始時,以和習知技藝相同的方法,先製備一示於第 2圖,而由聚醯胺製成之中間基板11。 其次,參考第6 A圖,以和第1 A圖相同的方式,在中間 基板1 1的背面上,鍍著一黏著層1 2 ^然後,在中間基板 11的平面上,形成一銅箔層13。 其次,參考第6β_,以和第1B圖相同的方式,藉由微 影製程和蝕刻製程,製作銅箔層1 3的圖案,以形成示於 第7圖之圖案層。圖案層的各圖案偽由佈線層13a,放 置焊接球(外塾)之終端1 3 b,電鍍層1 3 c和接地板1 3 d所 構成的。注意,接地板i 3 d傜連接到電鍍層1 3 c。此外, 標” G "之终端1 3 b傜接地終端,標h V c c ”之终端U b係電 源供應終端,而標"S "之終端1 3 b偽訊號輸入/輸出终端。 其次,參考第6C圖,以和第1C圖相同的方式,在整β 正面上,鍍著一抗焊接物層14。 其次,參考第6D_,以和第1D圖相同的方式,將開口 1 4 a和1 4 b貫穿抗焊接物層I 4。開口]. 4 a條用以形成内孔 1NH(參見第6E圖),而開口 14b則曝露終端13b。 其次,參考第6E圖,以和第1E圖相同的方式,利用雷 射切割處理或類似的方式,使内孔I N Η貫穿黏著層1 2和 中間基板1 1。注意,内孔I Ν Η不會穿入佈線層1 3 a。此外 ,内孔INH對應將安裝在中間基板11背面上之半導體晶 -8 - 本紙張尺度適用中圈國家標準(CNS)A4規格(210* 297公釐) (請先閱讀背面之江意事項再填寫本頁) -_ · I------訂---------線 經濟部智慧財產局員工消費合作社印製 A7. 4 63 33 9 B7_ 7 五、發明說明() Η的終端ο 其次,参考第6 F圖,以和第1 F圖相同的方式,將由絶 緣材料製成之電鍍遮罩層1 5鍍著在整痼正面上。然後, 將中間基板1 1浸入電鍍溶液中,從第2圖的電流供應區 CA供應一電流至圖案層U 3a ,13b, 13c,丨3d),而完成電 鍍製程。結果,焊接Μ 1 6會被埋在内孔I N ii之中。 其次,参考第6 G圖,以和第1 G圖相同的方式,移除電 鑛遮罩層1 5。 其次,參考第6 Η圖,以和第1 Η圖,將中間基板1 1浸 入金電鍍溶液中,從第2圔的電流供應區CA供應一電流 至圖案層(13a, 13b, 13c, 13d),而完成金電鍍製程。結 果,如第8圖所示,在中間基板1 1正面的終端1 3 b上, 形成金電鍍層1 7 a ,而在中間基板1 1背面的填充層1 6上 ,形成金電鍍層17tu因此,第2圖的電流供應區C A與 第2圔的封裝區PA,其電性是絶緣的。 其次,參考第9圖和第61蘭,藉由使用金屬塑迪,使通 孔T Η貫穿中間基板1 1 ,黏著層1 2和抗焊接物層1 4。結果 ,電鍍層1 3 c連接到電源供應終端V c c ,而訊號輸入 /輸出終端S終結在通孔T 在此情形下,這些電鍍層 i 3 c偽作連接釘。在另一方面,保留連接到接地終端G之 電鍍層1 3 c ,且仍連接到接地板層1 3 d。 最後,參考第6 J圖,以和第1 I圖相同的方式,使用超 音波推動工具,將覆晶型半導體晶片2的终端放在中間 基板1 1的背面上。然後用樹脂塑造半導體晶Μ 2 。此外 -9 - 各紙張尺度適用中國國家標準(CNS)A4規格(21〇χ 297公釐) ------------- J --------訂-----f — i— 線 1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 463339 B7_ 8 五、發明說明() ,在中間基板1 1的正面上,提供焊接球3 。 在此之後,利用切割設備分割許多封裝區P A,而得到 許多BGA型半導體裝置,如第1QA圖,第10B圖和第1QC圖 所示,其中第10B圖,第1QC圖傜第IOA圔的刨視圖。 在利用第6 A圖到第6 J圖圖示之方法所得的B G A型半導 體裝置中,連接到電源供應終端Vc c之電鍍層13C和訊 號輸入/輸出終端S ,係終結在通孔TH。因此,即使當 此BGA型半導體裝置的操作頻率更高時,由電鑛層13c反 射的訊號量也會減少。此外,因為電鍍層1 3 c的寄生電 容減少,所以從半導體晶Η 2到焊接墊3的訊號很難會 受到影響,反之亦然。 此外,在第一實施例中,因為接地板13d覆蓋大面積 的封裝體,所以在訊號輸入/輸出終端S的雜訊可以很 明顯地抑制。 再者,在第一實施例中,若終端13b偽訊號輸入/輸 出終端S ,則介於焊接墊1 6和通孔T Η之間的各圖案層 1 3 ,其長度L應儘可能地小,以減少電容,因此能高速 操作。此外,各個連接到訊號輸入/输出終端S之剩下 的電鍍層13c,其長度L1也應該儘可能地小,以減少反 射訊號的量。再者,各個連接到訊號輸入/輸出終端S 之圖案層13,其長度L要等化,以均一化電容,此有助 於高速操作。 第一實施例可以被修正,如第11圖,第12圖和第13画 所示,其分別對應第7圖,第8圖和第9圖。換言之, -1 0 - 本紙張尺度適用t國國家標準(CNS)A4規格(210 X 297公釐) ----------- Ϊ. 裝·-------訂---------線 ί (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 3 3 3 9 A1 _____ 五、發明說明() 第il圖,第12圖和第13圖的接地板13d可以用佈線層Ue 取代。在此修正例中,除了接地板1 3 d之雜訊特性外, 可以期望有相同的效應。 第一實施例也可以被修正,如第1 4圖,第1 5圖和第1 6 圖所示,其分別對應第7圖,第8圖和第9圖。換言之 ,第1 4圖,第1 5 _和第1 6圖的接地板1 3 d可以用電鍍層 13f取代。電鍍層13f可以使用金電鍍製程,而電鍍層 13f和電鍍層13c可藉由形成通孔TH而終結。在第14圖, 第1 5圖和第1 6圖中,注意,各個提供在封裝區P A周邊的 終端13b,可以為接地終端GO,電源供應終端Vc c和 訊號輸人/輸出終端S其中任何之一,而各個提供在封 裝區P A中央的終端I 3 b ,可以為訊號輸入/輸出終端S 或電源供應终端G。在此修正例中,險了接地板13d之雜 訊恃性外,可以期望有相同的效應。 接著將參考第1 7 A _到第1 7 J圖,説明B G A型半導體裝 置製造方法的第二實施例。 開始時,以和習知技藝相同的方式,先製備一示於第 2圖,而由聚酷胺製成之中間基板21。 其次,參者第17A圖,以和第1A圖相同的方式,在中 間基板2i的背面上,鍍箸一黏著層22。然後,在中間基 板21的正面上,形成一銅箔層23。 其次,參者第17B圖,以和第1B圖相同的方式,藉由 微影製程和轴刻製程,製作銅箔層23的圖案,以形成示 於第18圖之圖案層。圖案層的各圖案偽由佈線層23a, -1 1 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I ----------裝----- - - - 訂------!-線 Ί (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 463339 B7_ 1 Ο 五、發明說明() (請先閱讀背面之注意事項再填寫本頁) 放置焊接球(外Μ)之終端23b,電鍍層23c和接地板23d 所構成的。注意,接地板2 3 d傜連接到電鍍層2 3 Ci此外 ,標S ”之終端2 3 b偽訊號輸入/輸出終端。再者,因為 接地板2 3 d圍繞箸圖案層(2 3 a , 2 3 b , 2 3 c ),而使得圖棄層 被接地板2 3 d遮蔽,所以可以減少封裝體的電威。 其次,參考第1 7 C圔,以和第1 C圖相同的方式,在整 摘正面上,鍍著一抗焊接物層2 4。 其次,參考第1 7 D圖,以和第1 D圖相同的方式,將開 口 2 4 a和2 4 b貫穿抗焊接物層2 4。開口 2 4 a傜用以形成内 孔I fJ Η (參見第1 7 E圖),而開口 2 4 b則曝露終端2 3 b β 其次,参考第1 7 Ε圖,以和第1 Ε圖相同的方式,利用 雷射切割處理或類似的方式,使内孔IN Η貫穿黏著層2 2 和中間基板2 1。注意,内孔I N H不會穿入佈線層2 3 a。此 外,内孔INH對應將放置在中間基板21背面上之半導體 晶Η的終端。 經濟部智慧財產局員Η消費合作社印製 其次,參考第17F圖,以和第1F圖相同的方式,將由 絶緣材料製成之電鍍遮罩層25鍍著在整個正面上β然後 ,將中間基板2 1浸入電鍍溶液中,從第2圖的電流供應 區CA供應一電流至圖案層(23a,23b,23c, 23d),而完成 電鍍製程。結果,焊接墊2 6會被埋在内孔I N H之中。 其次,參考第1 7 G圖,以和第1 G圖相同的方式,移除 電鍍遮罩層25。
其次,參考第17H圖,以和第1H圖相同的方式,將中 間基板21浸入金電鍍溶液中,從第2圔的電流供應區CA -1 2 - 本紙張尺度適用中國國家標準(CNS>A4規格(210 X 297公釐) 4 6 3 33 9 A7 B7 五、發明說明( 11 層第 案如 圖’ 至果 流結 電 C 一 程 應製 供鍍 電 金 成 完 而 終 的 面 正 11 2 板 基 間 中 在 示 所 圖 層 鍍 電 金 成 形 上 b 3 2 端 填 的 面 背 IX 2 板 基 間 中 在 而 層區 鍍裝 電封 金的 成圖 形 2 , 第 上與 6 A 2 C 層區 充應 供 流 電 的 圖 2 第 此 因 緣 絶 是 性 電 其 第程 和¾ 圖刻 ο C'-JMj 第和 考程 參製 , 次微 其或 fm 理 處 割 切 射 雷 用 使 由 藉 圖 電 分 部 的 面 偵 S 端 终 在 除 移 層 物 接 焊 抗 的 分 部 意 注 之層 S 鑛 端電 終 , 出下 輸形 / 情 入此 輸在 强 。 訊置 到位 C 接之 2 連 X 層 ,示 鍍果標 結在釘 。 結接 除終連 移3C作 被12當 層 會 傜 也M3C 4 電 2 (請先閱讀背面之注意事項再填寫本頁) 第具 考工 参動 -推 後波 最音 超 第 和 以 圖 式 方 白 同 相 圖 用 使 片 晶 體 導 半 型 晶 覆 將 Η 晶 。 體 3 導球 半接 造焊 塑供 脂提 樹 , 上 後面 然正 。的 上21 面板 背基 的間 2 中 板在 基 , 間外 中此 在 。 放 2 端 終 之 i G B 在多 許 區 裝 封 多 許 割 分 備 設 割 切 用 利 後 到 得 而 置 裝 體 導 半 型 第 到 圓 導 C 半 3 型12 A 層 G B 鍍 的電 得之 所 S 法端 方终 之出 示輸 圖 / 圖入 17JS -Ϊ 訊 到 接 17連 第 , 用中 利置 在裝 體 ·—------訂--------- 經濟部智慧財產局員工消費合作社印製 少 減 會 也 量 的 號 BG訊比— Γ反 當 C 3 使 2 即層 ,鍍 此電 因由 °1 X 時 置高 位更 在率 結頻 终作 傜操 的 置 裝 體 導 半 型 少 減 容 電 生 寄 的 響 影 到 受 會 很 號 訊 3 勺 2 fl 層 3 鍍墊 電接 為焊 因到 , 2 外片 此晶 。體 板端 地終 接出 為輸 因 / ,入 中输 例號 施訊 實在 二以 第所 在 , , 體 外裝 此封 的 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 導 半 從 以 所 然 亦 之 反 積 面 大 蓋 覆 很 以 可 訊 雜 的 A7 4 6 3 33 9 _B7_ 五、發明說明() 明顯地抑制。 再者,在第二實施例中,介於焊接墊2 6和位置X之間 的圖案層2 3,其長度L應儘可能地小,以減少電容,因 此能高速操作。此外,各剩下的電鍍層2 3 c,其長度L 1 也應該儘可能地小,以減少反射訊號的量。 第二實施例可以被修正,如第21圖,第22圖和第23圖 所示,其分別對應第18圖,第19圖和第20圖。換言之, 電鍍層2 3 c傜連接在接地板2 3 d和部分將提供焊接墊2 β的 佈線層23a之間。 第二實施例也可以被修正,如第24圖,第25圖和第26 圖所示,其分別對應第18圖,第19圖和第2Q圖。換言之 ,電鍍層2 3 c傜連接在接地板2 3 d和佈線層2 3 a的中央部 分之間。 即使是在修正例中,也可以期望有相同的效應。此外 ,圖案層2 3的長度L要等化,以均一化電容,此有助於 高速操作。 在上述的實施例中,雖然中間基板偽由單一聚醯胺製 成的,但是本發明也可以應用由其他材料或多重結構材 料製成的中間基板。此外,本發明也可以應用除了 B G A 型封裝體以外之封裝體,如碟柵陣列(L G A )型封裝體。 如以上之説明,根據本發明,因為在電鍍操作期間, 用以供應電流之電鍍層最後會終結,所以即使當半導體 裝置的操作頻率更高時,電鍍層度射訊號的量也會減少 。此外,因為電鍍層的寄生電容減少,所以從半導體裝 -1 4 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------裝--------訂.-------.線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 經濟部智慧財產局員工消費合作社印製 463339 13 五、發明說明() 置到其焊接墊的訊號很難會受到影塑,反之亦然。 參考符號之説明 2.....半導體晶Η 3… ...焊接球 11.. ——中間基板 12.. ....黏著層 13.· •,.銅箱層 13a. .....導線層 13b. ....终端 13c· ....電鍍層 13d. ——接地板 1 3 f . ——電鍍層 14.. ...抗焊接物層 14a, 1. 4 b.....開口 15.. ...電鍍遮罩層 16.. ...焊接墊 層 鍍 gB ιρπτ 金 基層層 間著箔 中黏銅 層 層板 線端鍍地 佈終電接 (請先閱讀背面之注意事項再填寫本頁) --------訂 f ------- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 463339 _B7_ π 五、發明說明() 24 .....抗焊接物層 2 4 a , 2 4 b.....開口 25 .....電鍍遮罩層 26 .....焊接1 27a, 27 b, 27c.....金電鑛層 101.....中間基板 1 〇 2.....黏著層 103.....銅箔層 10 3a.....導線層 10 3b.....終端 10 3c.....電鍍層 10 4.....抗焊接物層 1 0 4 a , I 0 4 b.....開口 105 .....電鍍遮罩層 106 .....填充層 107a, 107b.....電鍍層 -------------裝--------訂---------線 I (請先閱讀背面之注咅3事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公釐)
Claims (1)
- 9 3 3 3 6 4 經濟部智慧財產局員工消费合作社印製 六、申請專利範圍 一 S用以安裝半導體裝置(2)和焊接墊(3)之封裝體, 其特擻為其包含: 一具有用以安裝該半導體裝置之第一表面的中間基 板(1 1,2 1 ); 一形成在能連到該半導體装置之該中間基板第二表 面上的佈線層(13a,23a); 一形成在該中間基板第二表面上且連接到該佈線層 ,而用以安裝該焊接墊之終端(13b,23b); 一形成在該中間基板第二表面上且連接到該终端之 電鍍層(13c,23c),該電鍍層會终結在該中間基板之 中。 2. 如申請專利範圍第1項之封裝體,其中通孔(TH)被提 供在該中間基板中,該電鍍層會終結在該通孔。 3. 如申請專利範圍第2項之封裝體,其中更包括一終結 在該通孔和在該封裝體末端之接地板(1 3 d )。 4. 如申請專利範圍第2項之封裝體,其中更包括一終結 在該通孔和在該封裝體末端之其他的電鍍層(13e,〗3f>e 5. 如申請專利範圍第2項之封裝體,其中該通孔像在該 終端附近。 6 .如申請專利範圍第2項之封裝體,其中該通孔像位在 該封裝體的中央。 I一種用以安裝半導體裝置(2)和焊接墊(3)之封裝體, .其待徵為其包含: 一具有用以安裝半導體裝置之第一表面的中間基板 -1 7 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) --------------------1 ^ * I I s -----*3^", (請先閱讀背面之注意事項再填寫本頁) 463339 A8 B8 C8 D8 六、申請專利範圍 (21); 一形成在能連到該半導體裝置之該中間基板第二表 面上的佈線層(23a); 一形成在該中間基板第二表面上且連接到該佈線層 ,而用以安装該焊接塾之終端(23b); 一形成在該中間基板第二表面上且連接到該佈線層 之電鍍層(23c),該電鍍層會終結在該中間基板之中。 8.如申請專利範圍第7項之封裝體,其中該電鍍層連接 到相對於該終端之該佈線層的末端<3 9 .如申請專利範圍第7項之封裝體,其中該電鍍層連接 到該佈線層的中央部分。 1 〇 .如申請專利範圍第7項之封裝體,其中更包含終結 在該封裝體末端之接地板(2 3 d ),該接地板圍繞著該 佈線層,該终端和該電鍍層。 11. 一種用以安裝半導體裝置(2)和焊接墊(3)之封裝體 的製造方法,其特歡其包括以下步驟: 製備一具有用以安裝該半導體装置之第一表面的中 間基板(U , 2 1 ); 在該中間基板的第二表面上,形成一導電層(13,23); 製作該導電層之圖案,以形成能連接到該半導體裝 置之佈線層(13a, 23a),連接到該導線層之終端(13b, 2 3 h ),和連接到該終端R终結在該封裝體末端之電鍍 層(1 3 c , 2 3 c ); 鍍著一具有曝露該终端之開口 U4b)的遮罩層(14,24); _ 1 8 _ 本紙張尺度適用中國國家標竿(CNS)A4規格(210 X 297公釐) ------------ 衣--------訂---------線丨 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員1消f合作杜印製 8 0088 AKCD 463339 六、申請專利範圍 在鍍著該遮罩層之後,锗由從該電鍍層供應一電流 到該終端,電鍍該終端; 在該终端電鍍之後,终結在該封裝體中之該電鍍層。 1 2 .如申請專利範圍第1 1項之方法t其中該電鍍層終結 步驟包含:利用金屬塑诰,使通孔(TH)貫穿該電鍍層 和該中間基板之步驟。 1 3 .如申請專利範圍第1 1項之方法,其中該電鍍層終結 步驟係利用雷射切割處理和撤影製程和蝕刻製程的其 中之一,移除部分的該電鍍層。 14.如申請專利範圍第II項之方法,其中該導電層圖案 製作步驟像形成一連接到該電鍍層旦終結在該封裝體 末端之接地板(13d)。 1 5 . —種用以放置半導體元件(2 )和焊接墊(3 )之封裝體 的製造方法,其特戧為其包括以下步驟: 製備一具有用以安裝該半導體裝置之第一表面的中 間基板(2 1 ); 在該中間基板的第二表面上,形成一導電層(23); 製作該導電層之圖案,以形成能連接到該半導醱裝 (請先閱讀背面之注意事項再填寫本頁) -"--------訂 --------— 經濟部智慧財產局員工消費合作社印製 鍍 ),電 3a之 (2層 層線 線佈 佈該 之到 置接 連 層 連且 ),層 LJ 3 鐘 215¾ /ίν 端該 终到 之接 層連 線和 佈’ 該C) 到23 接ί (口 板開 地之 接端 之終 端該 末露 體曝 裝有 封具 該 一 在著 結鍍 終 層 罩 遮 0 電 該 由 經 板 地 接 該 從 由 藉 後 之 層 罩 遮 該 著 鍍 在 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 4 63 33 9 1 D8六、申請專利範圍 ; 層 端鍍 終電 該該 銨的 電分 , 部 端除 終移 該’ 到後 流之 電鍍 一 電 應端 供終 ,該 層在 鑛 除 移 層 鍍 電 該 中 其 法 方 之 項 5 T—Η 第 圍 範 利 專 請 甲 如 其 的 程 製 刻 蝕 和 程 製 影 〇 微層 和鍍 理電 處該 宝α 的 切分 射_ 部 雷除 用移 利 , 傜一 驟之 步中 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作杜印製 -- n - - - - I I I n I I I n I— - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24060799A JP3339473B2 (ja) | 1999-08-26 | 1999-08-26 | パッケージ基板、該パッケージ基板を備える半導体装置及びそれらの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW463339B true TW463339B (en) | 2001-11-11 |
Family
ID=17062018
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW089117196A TW463339B (en) | 1999-08-26 | 2000-08-25 | Package having terminated plating layer and its manufacturing method |
Country Status (4)
Country | Link |
---|---|
US (2) | US6486052B1 (zh) |
JP (1) | JP3339473B2 (zh) |
KR (1) | KR100351551B1 (zh) |
TW (1) | TW463339B (zh) |
Families Citing this family (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3339473B2 (ja) * | 1999-08-26 | 2002-10-28 | 日本電気株式会社 | パッケージ基板、該パッケージ基板を備える半導体装置及びそれらの製造方法 |
CN100407422C (zh) | 2001-06-07 | 2008-07-30 | 株式会社瑞萨科技 | 半导体装置及其制造方法 |
US7425759B1 (en) * | 2003-11-20 | 2008-09-16 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal and filler |
US7176716B2 (en) * | 2003-12-24 | 2007-02-13 | Viciciv Technology | Look-up table structure with embedded carry logic |
US7157361B2 (en) * | 2004-06-28 | 2007-01-02 | Agere Systems Inc. | Methods for processing integrated circuit packages formed using electroplating and apparatus made therefrom |
US20060160346A1 (en) * | 2005-01-19 | 2006-07-20 | Intel Corporation | Substrate bump formation |
JP2007335581A (ja) * | 2006-06-14 | 2007-12-27 | Renesas Technology Corp | 半導体装置の製造方法 |
WO2008154371A2 (en) | 2007-06-08 | 2008-12-18 | Sandisk Corporation | Two-sided substrate lead connection for minimizing kerf width on a semiconductor substrate panel |
JP2009147270A (ja) * | 2007-12-18 | 2009-07-02 | Nec Electronics Corp | 配線基板の製造方法、配線基板、および半導体装置 |
JP5188289B2 (ja) | 2008-06-26 | 2013-04-24 | ラピスセミコンダクタ株式会社 | プリント基板の製造方法 |
US7906377B2 (en) * | 2008-12-24 | 2011-03-15 | Via Technologies, Inc. | Fabrication method of circuit board |
JP4839384B2 (ja) * | 2009-02-06 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP5390494B2 (ja) * | 2010-09-14 | 2014-01-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP5533506B2 (ja) * | 2010-09-29 | 2014-06-25 | カシオ計算機株式会社 | フレキシブルプリント基板の製造方法及びフレキシブルプリント基板 |
JP2013030712A (ja) | 2011-07-29 | 2013-02-07 | Toshiba Corp | 半導体モジュールおよび半導体モジュールの製造方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4498122A (en) * | 1982-12-29 | 1985-02-05 | At&T Bell Laboratories | High-speed, high pin-out LSI chip package |
JPS61239649A (ja) * | 1985-04-13 | 1986-10-24 | Fujitsu Ltd | 高速集積回路パツケ−ジ |
JPS6450450A (en) | 1987-08-20 | 1989-02-27 | Toshiba Corp | Package for semiconductor integrated circuit |
JPH04181749A (ja) * | 1990-11-16 | 1992-06-29 | Sumitomo Metal Mining Co Ltd | 2層tab製造用フォトマスク |
JPH0595025A (ja) | 1991-10-01 | 1993-04-16 | Sharp Corp | テープ・キヤリア・パツケージ用テープフイルム |
JP2546192B2 (ja) * | 1994-09-30 | 1996-10-23 | 日本電気株式会社 | フィルムキャリア半導体装置 |
JP3017409B2 (ja) | 1995-04-13 | 2000-03-06 | 株式会社住友金属エレクトロデバイス | 集積回路用パッケージの導体パターン形成方法 |
US5851911A (en) * | 1996-03-07 | 1998-12-22 | Micron Technology, Inc. | Mask repattern process |
JPH10173087A (ja) * | 1996-12-09 | 1998-06-26 | Hitachi Ltd | 半導体集積回路装置 |
US6117705A (en) * | 1997-04-18 | 2000-09-12 | Amkor Technology, Inc. | Method of making integrated circuit package having adhesive bead supporting planar lid above planar substrate |
JP3063846B2 (ja) * | 1998-04-28 | 2000-07-12 | 日本電気株式会社 | 半導体装置 |
US6181004B1 (en) * | 1999-01-22 | 2001-01-30 | Jerry D. Koontz | Digital signal processing assembly and test method |
US6077766A (en) * | 1999-06-25 | 2000-06-20 | International Business Machines Corporation | Variable thickness pads on a substrate surface |
JP3339473B2 (ja) * | 1999-08-26 | 2002-10-28 | 日本電気株式会社 | パッケージ基板、該パッケージ基板を備える半導体装置及びそれらの製造方法 |
-
1999
- 1999-08-26 JP JP24060799A patent/JP3339473B2/ja not_active Expired - Fee Related
-
2000
- 2000-08-22 US US09/642,806 patent/US6486052B1/en not_active Expired - Fee Related
- 2000-08-23 KR KR1020000048932A patent/KR100351551B1/ko not_active IP Right Cessation
- 2000-08-25 TW TW089117196A patent/TW463339B/zh not_active IP Right Cessation
-
2002
- 2002-08-23 US US10/226,258 patent/US20020190376A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US6486052B1 (en) | 2002-11-26 |
KR100351551B1 (ko) | 2002-09-05 |
JP3339473B2 (ja) | 2002-10-28 |
KR20010021385A (ko) | 2001-03-15 |
US20020190376A1 (en) | 2002-12-19 |
JP2001068588A (ja) | 2001-03-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW463339B (en) | Package having terminated plating layer and its manufacturing method | |
TWI260079B (en) | Micro-electronic package structure and method for fabricating the same | |
US6506633B1 (en) | Method of fabricating a multi-chip module package | |
CN103972191B (zh) | 具有环绕封装通孔端部的开口的管芯封装件及层叠封装件 | |
US6670219B2 (en) | Method of fabricating a CDBGA package | |
US10424525B2 (en) | Method of manufacturing semiconductor devices | |
TW535462B (en) | Electric circuit device and method for making the same | |
KR100721489B1 (ko) | 회로 장치 및 그 제조 방법 | |
US9443827B2 (en) | Semiconductor device sealed in a resin section and method for manufacturing the same | |
CN108807297A (zh) | 电子封装件及其制法 | |
TWI240603B (en) | Manufacturing method of circuit device | |
CN104538318B (zh) | 一种扇出型圆片级芯片封装方法 | |
TW200532823A (en) | Circuit device | |
TW200541126A (en) | Circuit device and manufacturing method of the same | |
JP2008016855A (ja) | 積層チップを備えた半導体素子、および、その製造方法 | |
TW200834846A (en) | Semiconductor device and method for manufacturing the same | |
TW200901427A (en) | Semiconductor device and semiconductor module using the same | |
CN103367321A (zh) | 芯片装置及形成芯片装置的方法 | |
TW546715B (en) | Hybrid integrated circuit device and manufacturing method therefor | |
CN106601628A (zh) | 一种芯片的封装方法及芯片封装结构 | |
CN102652358A (zh) | 基于面板的引线框封装方法和装置 | |
CN107680950A (zh) | 一种多芯片叠层的封装结构及其封装方法 | |
TW200939424A (en) | Package structure with embedded die and method of fabricating the same | |
TW200849536A (en) | Semiconductor package and fabrication method thereof | |
KR100740664B1 (ko) | 반도체장치 및 그 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |