KR100333573B1 - 전극용금속합금을구비한반도체장치 - Google Patents

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사다노부 사또
유미꼬 야마시따
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명은, 대략 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어진 제 1 금속 부재와, 대략 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Au 로 이루어진 제 2 금속 부재에 의해서 형성된 반도체 장치용 합금에 관한 것이다.

Description

전극용 금속 합금을 구비한 반도체 장치{SEMICONDUCTOR DEVICE HAVING METAL ALLOY FOR ELECTRODES}
본 발명은 반도체 장치에 관한 것이며, 더욱 상세히는 반도체 장치의 와이어(또는 범프) 및 패드(전극)용 금속 합금에 관한 것이다.
일반적으로, 반도체 장치는 리드 프레임(lead frame)과, 리드 프레임의 아일랜드(island)에 장착된 반도체 칩과, 반도체 칩의 전극과 리드 프레임의 리드 사이에 연결된 와이어로 구성된다. 반도체 장치는 수지 성형 패키지에 의해서 봉착된다.
종래 기술의 반도체 장치에서, 전극은 알루미늄(Al) 또는 실리콘 알루미늄 (AlSi)으로 제조되고, 와이어는 금(Au)으로 제조된다. Au 가 상당한 전성과 연성을 갖기 때문에 Au 와이어는 사출과 냉각(또는 경화)중에 수지의 응력에 의해 거의 깨지지 않는다. 또한, Au 는 금속 중에서 가장 불활성이기 때문에, Au 와이어는 수지 속에 포함된 수분과 불순물에 의해서 거의 부식되지 않으며, 또한,Au 와이어는 대기의 공기에 의해서 거의 산화하지 않는다.
한편으로, 멀티미디어 분야 등에서, 반도체 장치가 고집적화되고 고속으로 작동하기 때문에, 반도체 칩당 열 방산(dissipation)이 현저히 증가되었다. 결과로써, 이러한 반도체 장치의 접합온도 (Tj)가 125℃ 이상이 되는 것이 필요하다. 종래의 반도체 장치의 접합 온도가 100 ℃ 이고, 자동차용 반도체 장치의 접합온도 조차도 125℃ 이하인 것을 주목해야 한다. 또한, 접합온도를 낮추기 위해서, 반도체 장치는, 열 방산 효과가 좋은 세라믹 패키지 또는 금속 패키지에 의해서 봉착될 수 있고, 또는 히트 싱크(heat sink)와 결합된 수지 성형 패키지에 봉착될 수 있다. 세라믹 패키지, 금속 패키지 및 내부에 히트 싱크가 결합된 수지 성형 패키지 어느 것이라도 분명히 제조비를 증가시킨다.
따라서, 반도체 칩당 큰 전력 소비를 요구하는 멀티 미디어 분야 등에서조차도 히트 싱크가 설치되지 않은 수지 성형 패키지가, 제조비의 관점에서 필수적이다. 이 경우에, 125℃ 이상의 접합온도를 보장하는 것이 요구된다.
그러나, 히트 싱크가 없는 상기 종래 기술의 수지 성형 반도체 장치는, 125 ℃ 이상의 접합온도를 보장하기 위해서, 고온 스토리지 테스트(storage test)와 같은 가속 신뢰성 테스트(acceleration reliablity test)가 175 ℃ 내지 200℃ 와 같은 150 ℃ 이상의 온도에서 적용될 때, "퍼플 플레이그(purple plague)"로 불리는 화합물층 등이 전극(Al 또는 AlSi)과 와이어(Au) 사이에서 성장할 수 있어, 이것은 이들 사이의 결합강도를 열화시킨다. 최악으로, 커켄들보이드(kirkendall void)가 전극과 와이어 사이에 생성될 수 있어서, 와이어는 전극으로부터 단절된다. 이것은 후에 상세히 설명될 것이다.
또한, 전극과 와이어 사이의 결합 강도의 열화에 기인한 수지 성형 반도체 장치의 고장율은 수지의 유리 전이 온도 (Tg) 에 의존한다. 즉, 수지의 유리 전이 온도(Tg)가 증가할수록, 반도체 장치의 고장율은 감소한다. 이것 또한 후에 상세히 설명될 것이다.
일본공개 특허공보 평2-119148 은, 1 내지 5 중량 퍼센트의 구리(Cu) 로 이루어지며 잔부는 실질적으로 Au 로 이루어진 와이어를 개시한다. 또한, 일본공개 특허공보 평4-229631 은 5 내지 30 중량 퍼센트의 구리(Cu) 로 이루어지며 잔부는 실질적으로 Au 로 이루어진 와이어를 개시한다. 또한 일본공개 특허공보 소56-49535 는 1 내지 40 중량 퍼센트의 팔라듐(Pd) 으로 이루어지며 잔부는 실질적으로 Au 로 이루어진 와이어를 개시한다. 따라서, 전극과 와이어 사이의 결합강도는 개선된다. 그러나, 일본공개 특허공보 평2-119148, 일본공개 특허공보 평4-229631 및 일본공개 특허공보 소56-49535 의 어느 것에 따라서도, 전극과 와이어 사이의 결합강도의 개선은 불충분하고, Cu 및 Pd 화합물의 영향에 대해서는 고찰이 없었다.
따라서, 본 발명의 목적은, 반도체 장치(칩)의 전극과 와이어 사이의 결합 (본딩)강도의 고온 신뢰성을 더욱 개선시키기 위한 것이다.
다른 목적은 개선된 범프를 갖는 반도체 장치를 제공하기 위한 것이다.
본 발명의 또 다른 목적은 반도체 장치에 사용되는 새로운 금속 합금을 제공하기 위한 것이다.
본 발명에 따라서, 제 1 금속 부재 및 제 2 금속 부재에 의해서 형성된 반도체 장치용 금속 합금에서, 제 1 금속 부재는 대략 0.1 내지 10 중량 퍼센트 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어지고, 제 2 금속 부재는 대략 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Au 로 이루어진다.
또한, 반도체 장치용 금속 합금에서, 이것은 대략 0.1 내지 10 중량 퍼센트 Cu 및 대략 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Al 로 이루어진다.
또한, 제 1 금속 부재 및 제 2 금속 부재에 의해서 형성된 반도체 장치용 금속 합금에서, 제 1 금속 부재는 대략 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어지고, 제 2 금속 부재는 실질적으로 순수한 Pd 로 이루어진다. 또한, 실질적으로 Au 로 이루어진 제 3 금속 부재가 제 2 금속 부재상에 제공될 수 있다.
또한, 반도체 칩, 반도체 칩에 형성된 전극, 및 전극의 하나에 각각 연결된 와이어(또는 범프)를 포함하는 반도체 장치에서, 각각의 전극은 대략 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어진 제 1 금속 부재를 포함하고, 각각의 와이어(또는 범프)는 대략 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지고 잔부는 실질적으로 Au 로 이루어진 제 2 금속 부재를 포함한다.
또한, 반도체 칩, 반도체 칩에 형성된 전극, 및 전극의 하나에 각각 접촉된 와이어(또는 범프)를 포함하는 반도체 장치에서, 각각의 전극은, 대략 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어진 제 1 금속 부재 및 실질적으로 Pd 로 이루어져 제 1 금속 부재상에 형성된 제 2 금속 부재를 포함한다. 또한 와이어(또는 범프)는 실질적으로 Au 로 이루어진다.
도 1 은 종래 기술의 수지 성형 반도체 장치를 도시한 단면도이다.
도 2 는 도 1 의 금속 접합 구조의 부분 확대 단면도이다.
도 3 은 도 1 의 장치의 고장율을 도시한 그래프이다.
도 4a 는 도 1 의 장치의 라이프 타임을 나타낸 표이다.
도 4b 는 도 1 의 장치의 고장율을 도시한 그래프이다.
도 5a 및 도 5b 는 도 2 의 금속 접합 구조의 커켄들 보이드(kirkendall void) 및 화합물을 설명하기 위한 단면도이다.
도 6a 는 본 발명에 따른 반도체 장치의 제 1 실시예를 도시한 단면도이다.
도 6b 는 도 6a 의 변형예를 도시한 단면도이다.
도 7a 는 도 6 의 장치의 라이프 타임을 나타낸 표이다.
도 7b 는 도 6 의 장치의 고장율을 도시한 그래프이다.
도 8a 는 도 6 의 장치의 라이프 타임을 나타낸 다른 표이다.
도 8b 는 도 6 의 장치의 고장율을 도시한 다른 그래프이다.
도 9a 는 본 발명에 따른 반도체 장치의 제 2 실시예를 도시한 단면도이다.
도 9b 는 도 9a 의 변형예를 도시한 단면도이다.
※ 도면의 주요부분에 대한 부호의 설명 ※
1 : 반도체 칩 2 : 아일랜드
3, 3',3" : 와이어 4 : 리드
5 : 수지 성형 층 11, 12 : 금속 부재
51 : 화합물 52 : 커켄들 보이드(kirkendall void)
1a, 1a' ,1a" : 전극 3'a, 3"a : 범프
바람직한 실시예의 설명 이전에, 종래 기술의 반도체 장치가 도 1, 2, 3, 4a, 4b, 5a, 및 5b를 참고하여 설명될 것이다.
종래 기술의 수지 성형 반도체 장치를 도시한 도 1 에서, 반도체 칩(1)은 부착층(도시 안됨)에 의해 리드 프레임의 아일랜드(2)에 장착된다. 또한, 반도체 칩(1)은, 본딩 와이어(3)에 의해서 리드 프레임의 리드(4)에 결합된 전극(1a)을 구비한다. 전극(1a), 아일랜드(2), 와이어(3) 및 리드(4)와 결합된 반도체 칩(1)은 수지 성형 층(molding resin envelope, 5)에 의해서 밀봉된다.
하나의 전극(1a)과 하나의 와이어(3) 사이의 금속 접합구조를 확대한 도 2 에서, 전극(1a)은 Al 또는 AlSi 로 제조되며, 와이어(3)는 Au 로 제조된다.
도 1 및 도 2 의 반도체 장치는 리플로 솔더(reflow solder)에 의해서 인쇄된 회로상에 장착된다.
도 1 의 반도체 장치, 특히 도 2 의 금속 접합 구조가 고온에서 작동하도록 보장하는 것이 필요하다. 금속 접합 구조를 보장하기 위한 방법은 본 발명가에의해서 실현되었다. 즉, 금속 접합 구조의 온도 Tj는,
Tj= Ta+ Rth·PW 에 의해 표현되는데, 여기서
Ta는 주위 온도(℃)이고,
Rth는 전체 반도체 장치의 열 저항(deg/W)이고,
PW 는 반도체 장치에 공급된 전력(W)이다. 또한, 열 저항 (Rth)은
Rth= Rth(j-c) + Rth(c-a) 로 표현되고,
여기서 Rth(j-c)는 반도체 칩(1)과 수지 성형층(5) 사이의 열저항이고;
Rth(c-a)는 수지 성형층(5)와 주위 분위기 사이의 열저항이다.
125 내지 150℃ 의 금속 접합 온도(Tj)에서 높은 신뢰성을 얻기 위해서, 만일 Ta가 100 ℃ 이고 PW 가 1 W 이면
Rth=(Tj- Ta)/PW
= 25∼50(deg/W)
〉20 (deg/W) 이다.
또한, Rth〉20 (deg/W) 인 조건에서, 10 ppm(parts per million)의 라이프 타임이 1000 시간 이상이 되는 것이 필요하다. 이 경우에, 본 발명가는 라이프 타임이 도 3 에 도시한 바와 같이 수지 성형층(5)의 유리 전이 온도 (Tg)에 의존하는 것을 발견했다. 즉, 도 3 의 종래 기술 1 에 의해 지시된 바와 같이 와이어(3)는 순수한 금으로 제조된 경우, 수지 성형층(5)의 실리카의 조성이 변하면, 수지 성형층(5)의 유리 전이 온도 (Tg)는 150℃, 160℃, 및 200℃ 이고, 고장율이 낮을수록, 유리 전이 온도(Tg)는 더 높다. 그러나 유리 전이 온도(Tg)가 너무 높으면, 수지 성형층(5)의 다이렉트 탄성 계수(the modulus of direct elasticity)가 작아서 수지 성형층(5)은 강성이 되고, 수지 성형층(5)의 가요성이 낮아지며, 이것은 반도체 장치를 장착하는데 문제를 만든다는 점을 주목한다. 즉, 솔더링을 위한 가열 작동이 반도체 장치에 수행될 때, 수지 성형 층(5)내의 물은 빠르게 증발하여 그 안에 균열(crack)을 만든다. 한편으로, 도 3 의 종래 기술 2 에 의해 지시된 바와 같이 와이어(3)가 일본공개 특허공보 평2-119148 에 따라, Au + 1 중량 퍼센트의 Cu 로 제조되고, 수지 성형층(5)이 약 140℃ 내지 160℃ 의 유리 전이 온도를 가질 때에도, 실패율은 감소될 수 있다. 또한, 도 3 의 종래 기술 3 에 의해 지시된 바와 같이 와이어(3)가 일본공개 특허공보 소56-49535 에 따라, Au + 1 중량 퍼센트의 Pd 로 제조되고, 수지 성형층(5)이 약 140℃ 내지 160℃ 의 유리 전이 온도를 가질 때 에도, 실패율은 감소될 수 있다. 종래 기술 2 및 3 에서의 실패율이 충분히 낮지 않다는 것을 주목해야한다.
전극(1a)이 Al·Si 로 제조되고 와이어(3)가 Au 또는 Au·Cu 로 제조된 종래 기술의 반도체 장치의 라이프 타임과 실패율은 도 4a 및 4b 에 도시되고 샘플은 100-핀의 박형 쿼드 플랫 패키지(thin quad flat package:TQFP)로 구성된다.도 4a에서, 활성화 에너지 △Ea는 아레니우스 방정식에 의해서 정의된다:
ln L = A + △Ea/kT
L 은 라이프 타임이고,
k 는 볼츠만 상수이며,
T 는 절대온도이고,
A 는 상수이다.
종래 기술의 반도체 장치에서의 상기한 고장율은, 도 5a 및 5b 에 도시한 바와 같이 화합물(51)과 커켄들 보이드(kirkendall void, 52)에 기인하여 악화된다. 즉, 고온에서, 전극(1a)의 Al 성분은 와이어(3)의 Au 성분과 반응하여 이것들 사이에 퍼플 플레이그(purple plague)라 불리는 화합물(51) 등이 생기고, 이것은 이것들 사이의 결합 강도를 악화시킨다. 최악으로, 커켄들 보이드(kirkendall void, 52)가 생겨서, 와이어(3)는 전극(1a)에서 분리된다.
본 발명의 제 1 실시예를 도시한 단면도인 도 6a 에서, 전극(1a')은 대략 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 어루어지고, 와이어(3')는 대략 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Au 로 이루어진다. 즉, 전극(1a')의 Cu 성분은 전극(1a')과 와이어(3')사이의 화합물의 성장을 억제한다. 만일 전극(1a') 의 Cu 성분이 10 중량 퍼센트 이상이면, 전극(1a') 팁부(tip portion)의 Cu 성분이 쉽게 산화하고 이것은 결합 작동을 수행하는 것을 어렵게 한다는 것을 주목해야 한다.
도 6a에서, 전극(1a')은 추가로 소량의 Si을 포함하고, 와이어(3')는 추가로 란타늄(La), 세륨(Ce), 칼슘(Ca) 및 비스무쓰(Bi)중의 하나 이상의 소량을 포함하며, 이것은 금속 합금의 특성에 영향을 주지 않는다.
도 6b 에서, 이것은 도 6a 의 변형예이고, 범프(3'a)가 도 6a 의 와이어(3')대신에 제공된다. 이 경우에, 전극(1a')은 대략 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al로 이루어지며, 범프(3'a)는 대략 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Au로 이루어진다. 또한, 전극(1a')이 대략 0.1 내지 10 중량 퍼센트의 Cu 와, 대략 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Al로 이루어질 때, 범프(3'a)는 실질적으로 Au로 구성된다.
도 6b 에서, 전극(1a')은 소량의 Si 을 추가로 포함하고, 범프(3'a)는 추가로 La, Ce, Ca 및 Bi 중의 하나 이상의 소량을 포함하며, 이것은 금속 접합 구조의 특성에 영향을 주지 않는다.
본 발명에 따른 반도체 장치의 라이프 타임과 고장율의 예가 도 7a 및 7b 에 도시되고, 여기서 샘플은 100-핀 TQFP 로 구성된다. 즉, 전극이 Al·Si·Cu 로 구성되고 와이어가 Au 로 이루어진 경우 150 ℃에서의 샘플 (Y1)의 10 ppm 의 라이프 타임은 도 4a 에 도시된 샘플(X1)의 라이프 타임의 약 2 배이다. 한편으로, 전극(1a')이 Al·Si·Cu 로 구성되고 와이어(3')가 Au·Pd 로 이루어진 경우 150 ℃에서의 샘플 (Y2)의 10 ppm 의 라이프 타임은 도 4a 에 도시된 샘플(X1)의 라이프 타임의 약 26 배이다. 따라서, 금속 접합 구조에서 Cu 와 Pd 의 조합은 라이프 타임을 현저하게 증가시킨다.
본 발명에 따른 반도체 장치의 라이프 타임과 고장율의 다른 예는 도 8a 및 8b 에 도시되고, 여기서 샘플은 208-핀 QFP 로 구성된다. 즉, 전극이 Al·Si·Cu 로 구성되고 와이어가 Au 로 이루어진 경우 150 ℃에서의 샘플 (Z1)의 10 ppm 의 라이프 타임은 도 4a 에 도시된 샘플(X1)의 라이프 타임과 거의 같다. 한편으로, 전극(1a')이 Al·Si·Cu 로 구성되고 와이어(3')가 Au·Pd 로 이루어진 경우 150 ℃에서의 샘플 (Y2)의 10 ppm 의 라이프 타임은 도 4a 에 도시된 샘플(X1)의 라이프 타임의 약 10 배이다. 따라서 금속 접합 구조에서 Cu 와 Pd 의 조합은 또한 라이프 타임을 현저하게 증가시킨다.
본 발명의 제 2 실시예를 도시하는 도 9a 에서, 전극 (1a")은 두 개의 금속 부재(11 및 12)로 형성된다. 즉, 전극 (1a')에 대응하는 금속 부재(11)는 대략 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지고 잔부는 실질적으로 Al 로 이루어진다. 금속 부재(12)는, 스퍼터링 방법을 사용하여 형성된 순수한 Pd 로 제조된다. 한편으로, 와이어(3")는 실질적으로 Au 로 이루어진다. 제 2 실시예에서도, 금속 접합 구조에서 Cu 와 Pd 의 조합은 그 안에서 커켄들 보이드(kirkendall void) 또는 화합물의 성장을 억제하여, 라이프 타임을 증가시킨다.
도 9a 의 변형예인 도 9b 에서, 범프(3"a)가 도 9a 의 와이어(3")대신에 제공된다. 이 경우에, 범프(3"a)는 Au 로 제조된다.
온도 싸이클 테스트 및 압력 쿠커 테스트(PCT) 와 같은, 라이프 타임 테스트 이외의 다른 가속 물리적 환경 신뢰성 테스트가 종래 기술 및 본 발명에 따른 반도체 장치에서 수행될 때, 본 발명가는 이들 사이에 실질적인 차이가 없음을 확인했다.
상술한 실시예에서, 수지 성형층(5)은 페놀릭 노블락 에폭시 수지(phenolic novolac epoxy resin), 비페닐 에폭시 수지(biphenyl epoxy resin) 등으로 제조될 수 있다. 또한, 본 발명은 세라믹 패키지 형 반도체 장치 또는 금속 패키지형 반도체 장치에 적용될 수 있다.
본 발명에 따라서, 상술된 바와 같이, Cu 및 Pd 모두가 전극과 와이어(또는 범프)사이의 금속 합금에 도입되기 때문에, 그 안에의 커켄들 보이드(kirkendall void) 또는 화합물의 성장이 억제될 수 있어서, 반도체 장치의 라이프 타임을 현저하게 증가시킨다.

Claims (42)

  1. 제 1 및 제 2 금속 부재에 의해서 형성되며, 각각의 전극은 약 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어지는 상기 제 1 금속 부재를 포함하고,
    각각의 와이어는 약 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Au 로 이루어지는 상기 제 2 금속 부재를 포함하는 것을 특징으로 하는 반도체 장치용 금속 합금.
  2. 제 1 항에 있어서, 상기 제 1 금속 부재는 Si 로 추가로 이루어지는 것을 특징으로 하는 반도체 장치용 금속 합금.
  3. 제 1 항에 있어서, 상기 제 2 금속 부재는 La, Ce, Ca 및 Bi 중의 하나 이상으로 추가로 이루어지는 것을 특징으로 하는 반도체 장치용 금속 합금.
  4. 반도체 장치의 각각의 전극으로서 사용되고, 약 0.1 내지 10 중량 퍼센트의 Cu 및 약 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지고 잔부는 실질적으로 Al 로 이루어지는 것을 특징으로 하는 반도체 장치용 금속 합금.
  5. 제 4 항에 있어서, Si 를 추가로 포함하는 것을 특징으로 하는 반도체 장치용 금속 합금.
  6. 반도체 장치를 위한 금속합금으로서,
    약 0.1 내지 10 중량 퍼센트의 Cu 및 약 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지고 잔부는 실질적으로 Al 로 이루어지는 상기 반도체 장치의 각각의 전극, 및
    실질적으로 Au 로 이루어지며 La, Ce, Ca, 및 Bi 중의 하나 이상을 추가로 포함하는 상기 반도체 장치의 각각의 범프를 포함하는 것을 특징으로 하는 반도체 장치용 금속 합금.
  7. 제 1, 제 2, 및 제 3 금속 부재(11, 12, 3")에 의해서 형성되며, 각각의 전극은 약 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어지는 상기 제 1 금속 부재 및 실질적으로 순수한 Pd 로 이루어지는 상기 제 2 금속 부재를 포함하고,
    각각의 와이어는 실질적으로 Au 로 이루어지는 상기 제 3 금속 부재를 포함하는 것을 특징으로 하는 반도체 장치용 금속 합금.
  8. 제 7 항에 있어서, 상기 제 1 금속 부재는 Si 로 추가로 이루어지는 것을 특징으로 하는 반도체 장치용 금속 합금.
  9. 제 7 항에 있어서, 상기 제 3 금속 부재는 La, Ce, Ca, 및 Bi 중의 하나 이상으로 추가로 이루어지는 것을 특징으로 하는 반도체 장치용 금속 합금.
  10. 제 1 및 제 2 금속 부재(11, 12)에 의해서 형성되고 반도체 장치의 각각의 전극으로서 사용되며, 상기 제 1 금속 부재는 약 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어지고,
    상기 제 2 금속 부재는 실질적으로 순수한 Pd 로 이루어지는 것을 특징으로 하는 반도체 장치용 금속 합금.
  11. 제 10 항에 있어서, 상기 제 1 금속 부재는 Si 로 추가로 이루어지는 것을 특징으로 하는 반도체 장치용 금속 합금.
  12. 제 10 항에 있어서, 제 2 금속 부재는 La, Ce, Ca, 및 Bi 중의 하나 이상으로 추가로 이루어지는 것을 특징으로 하는 반도체 장치용 금속 합금.
  13. 반도체 칩(1);
    상기 반도체 칩상에 형성되고, 각각이, 약 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어진, 제 1 금속부재를 포함하는 전극(1a'); 및
    상기 전극중 하나에 각각 접촉되고, 약 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지고 잔부는 실질적으로 Au 로 이루어진 제 2 금속부재를 포함하는 와이어(3') 로 구성되는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제 1 금속 부재는 Si 로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  15. 제 13 항에 있어서, 상기 제 2 금속 부재는 La, Ce, Ca, 및 Bi 중의 하나 이상으로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  16. 제 13 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 와이어를 캡슐화하기 위한 수지 성형층(5)으로 추가로 이루어지고, 상기 수지 성형층은 160 ℃ 이하의 유리 전이온도를 갖는 것을 특징으로 하는 반도체 장치.
  17. 제 13 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 와이어를 봉착하기 위한 세라믹 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  18. 제 13 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 와이어를 봉착하기 위한 금속 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  19. 반도체 칩(1);
    상기 반도체 칩상에 형성되며, 각각이, 약 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어진 제 1 금속부재를 포함하는 전극(1a'); 및
    각각 상기 전극중 하나에 접촉되고, 약 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Au 로 이루어진 제 2 금속부재를 포함하는 범프(3'a) 로 구성되는 것을 특징으로 하는 반도체 장치.
  20. 제 19 항에 있어서, 상기 제 1 금속 부재는 Si 로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  21. 제 19 항에 있어서, 상기 제 2 금속 부재는 La, Ce, Ca, 및 Bi 중의 하나 이상으로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  22. 제 19 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 캡슐화하기 위한 수지 성형층(5)으로 추가로 이루어지고, 상기 수지 성형층은 160 ℃ 이하의 유리 전이온도를 갖는 것을 특징으로 하는 반도체 장치.
  23. 제 19 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 봉착하기 위한 세라믹 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  24. 제 19 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 봉착하기 위한 금속 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  25. 반도체 칩(1);
    상기 반도체 칩상에 형성되며, 각각이, 약 0.1 내지 10 중량 퍼센트의 Cu 와 약 0.5 내지 5 중량 퍼센트의 Pd 로 이루어지며 잔부는 실질적으로 Al 로 이루어진 제 1 금속부재를 포함하는 전극(1a'); 및
    각각 상기 전극중 하나에 접촉되며, 실질적으로 Au 로 이루어진 제 2 금속 부재를 포함하는 범프(3'a) 로 구성되는 것을 특징으로 하는 반도체 장치.
  26. 제 25 항에 있어서, 상기 제 1 금속 부재는 Si 로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  27. 제 25 항에 있어서, 상기 제 2 금속 부재는 La, Ce, Ca, 및 Bi 중의 하나 이상으로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  28. 제 25 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 캡슐화하기 위한 수지 성형층(5)으로 추가로 이루어지고, 상기 수지 성형층은 160 ℃ 이하의 유리 전이온도를 갖는 것을 특징으로 하는 반도체 장치.
  29. 제 25 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 봉착하기 위한 세라믹 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  30. 제 25 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 봉착하기 위한 금속 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  31. 반도체 칩(1);
    상기 반도체 칩상에 형성되고, 각각이, 약 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어진 제 1 금속 부재(11) 및 상기 제 1 금속 부재상에 형성되며 실질적으로 Pd 로 이루어진 제 2 금속 부재(12)를 포함하는 전극(1a"); 및
    각각 상기 전극중 하나에 접촉되고, 실질적으로 Al 로 이루어진 와이어(3") 로 구성되는 것을 특징으로 하는 반도체 장치.
  32. 제 31 항에 있어서, 상기 와이어는 Si 로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  33. 제 31 항에 있어서, 상기 제 2 금속 부재는 La, Ce, Ca, 및 Bi 중의 하나 이상으로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  34. 제 31 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 와이어를 캡슐화하기 위한 수지 성형층(5)으로 추가로 이루어지고, 상기 수지 성형층은 160 ℃ 이하의 유리 전이온도를 갖는 것을 특징으로 하는 반도체 장치.
  35. 제 31 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 와이어를 봉착하기 위한 세라믹 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  36. 제 31 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 와이어를 봉착하기 위한 금속 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  37. 반도체 칩(1);
    상기 반도체 칩상에 형성되고, 각각이, 약 0.1 내지 10 중량 퍼센트의 Cu 로 이루어지며 잔부는 실질적으로 Al 로 이루어진 제 1 금속 부재(11) 및 상기 제 1 금속 부재상에 형성되며 실질적으로 Pd 로 이루어진 제 2 금속 부재(12)를 포함하는 전극(1a"); 및
    각각 상기 전극중 하나에 접촉되고, 실질적으로 Al 로 이루어진 범프(3"a) 로 구성되는 것을 특징으로 하는 반도체 장치.
  38. 제 37 항에 있어서, 상기 범프는 Si 로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  39. 제 37 항에 있어서, 상기 제 2 금속 부재는 La, Ce, Ca, 및 Bi 중의 하나 이상으로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  40. 제 37 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 캡슐화하기 위한 수지 성형층(5)으로 추가로 이루어지고, 상기 수지 성형층은 대략 160 ℃ 이하의 유리 전이온도를 갖는 것을 특징으로 하는 반도체 장치.
  41. 제 37 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 봉착하기 위한 세라믹 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
  42. 제 37 항에 있어서, 상기 반도체 칩, 상기 전극 및 상기 범프를 봉착하기 위한 금속 패키지로 추가로 이루어지는 것을 특징으로 하는 반도체 장치.
KR1019980005347A 1997-02-21 1998-02-20 전극용금속합금을구비한반도체장치 KR100333573B1 (ko)

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JP9037338A JPH10233408A (ja) 1997-02-21 1997-02-21 金属接合構造及び半導体装置
JP97-037338 1997-02-21

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