KR100322969B1 - 인-플레인 스위칭 모드 액정표시장치 및 그의 제조방법 - Google Patents

인-플레인 스위칭 모드 액정표시장치 및 그의 제조방법 Download PDF

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    • G02F1/1343Electrodes
    • G02F1/134309Electrodes characterised by their geometrical arrangement
    • G02F1/134363Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]

Abstract

본 발명은 인-플레인 스위칭(In Plain Switching) 모드 액정표시장치 및 그의 제조방법을 개시한다. 개시된 본 발명의 인-플레인 스위칭 모드 액정표시장치는, 투명성 절연기판; 화소 공간을 한정하도록, 상기 투명성 절연기판 상에 서로 교차하게 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인과 데이타 라인의 교차점 부근에 배치된 박막 트랜지스터; 상기 게이트 라인 및 데이터 라인에 의해 한정된 화소 공간 내에 배치되며, 상기 데이타 라인과 평행하게 연장되면서 상기 화소 공간의 양측 가장자리 부분에 각각 배치되는 한 쌍의 제1브렌치들과, 상기 제1브렌치와 평행하게 연장되면서 상기 제1브렌치들 사이에 배치되는 수 개의 제2브렌치들, 상기 제1브렌치들의 일측 단을 연결하면서 공통전극 라인으로서 기능하는 제1바, 및 상기 제2브렌치들의 일측단을 연결하면서 상기 제1바와 콘택되는 제2바를 포함하는 카운터 전극; 및 상기 화소 공간 내에 배치되며, 상기 데이타 라인과 평행하면서 상기 카운터 전극의 제1 및 제2브레치들 사이에 각각 배치되는 수 개의 제3브렌치들과, 상기 제3브렌치들의 일측단을 연결하면서 상기 박막 트랜지스터의 소오스 전극과 콘택되는 제3바를 포함하는 화소 전극을 포함하여 이루어진다.

Description

인-플레인 스위칭 모드 액정표시장치 및 그의 제조방법{IN-PLANE SWITCHING MODE LCD AND METHOD FOR FABRICATING THE SAME}

본 발명은 액정표시장치에 관한 것으로, 보다 상세하게는, 개구율 및 투광율을 향상시킨 인-플레인 스위칭(In-Plane Switching : 이하 IPS) 모드 액정표시장치 및 그의 제조방법에 관한 것이다.

액정표시장치는 경량, 박형, 저소비 전력 등의 특성을 갖기 때문에, 각종 정보기기의 단말기 또는 비디오기기 등에 사용된다. 이러한 액정표시장치의 대표적인 구동 방식으로는 TN(twist nematic), STN(super twist nematic) 모드가 있다. 그러나, 상기 TN 모드 및 STN 모드 액정표시장치는 실용화되고는 있지만, 시야각이 매우 좁다는 문제점을 갖는다.

이러한 문제점을 해결하고자, 종래에는 기판과 평행한 전계를 형성하여 액정을 구동시키는 IPS 모드 액정표시장치가 제안되었다.

도 1 및 도 2는 종래 기술에 따른 IPS 모드 액정표시장치를 도시한 평면도 및 단면도로서, 이들을 참조하여, 그 구조 및 제조방법을 설명하면 다음과 같다.

먼저, 도 1을 참조하여, 그 구조를 살펴보면 다음과 같다. 도시된 바와 같이, 게이트 라인(2)과 데이터 라인(6)이 서로 교차하도록 배열되는 것에 의해 단위 화소 공간이 한정되고, 상기 게이트 라인(2)과 데이타 라인(7)의 교차점 부근에는 스위칭 소자인 박막 트랜지스터(10 : 이하, TFT)가 배치된다. 상기 TFT(10)는 게이트 라인(2)으로부터 연장된 게이트 전극(2a)과, 상기 게이트 전극(2a)의 상부에 놓여진 채널층(도시안됨), 상기 데이타 라인(6)으로부터 상기 채널층의 일측과 오버랩되도록 연장된 소오스 전극(6a) 및 상기 채널층의 타측과 오버랩되도록 배치된 드레인 전극(6b)을 포함한다.

화소 공간 내에 카운터 전극(4)이 배치된다. 상기 카운터 전극(4)은 상기 게이트 라인(2)을 구성하는 물질과 동일한 물질로 형성되며, 그리고, 상기 데이타 라인(6)과 평행하게 연장되는 제1브렌치들(4a)과, 상기 제1브렌치들(4a)들의 일측 단을 연결하는 제1바(4b)를 포함한다.

또한, 상기 화소 공간 내에 화소 전극(8)이 배치된다. 상기 화소 전극(8)은 투명 전도체, 예를들어, ITO 금속막으로 형성되며, 그리고, 상기 데이타 라인(6)과 평행하게 연장되면서 상기 카운터 전극(4)의 제1브렌치들(4a) 사이에 배치되는 제2브렌치들(8a)과, 상기 제2브렌치들(8a)의 일측 단을 연결하면서 상기 TFT(10)의 소오스 전극(6a)과 콘택되는 제2바(8b)를 포함한다.

한편, 도시되지는 않았으나, 상기와 같은 구조의 하부기판의 상부에는 상부기판이 대향·배치된다. 상기 상부기판에는 화소 공간을 한정할 수 있도록, 블랙 매트릭스가 구비되고, 상기 블랙 매트릭스로 둘러싸여진 화소 공간에는 컬러 필터가 배치된다.

다음으로, 도 2를 참조하여, 그 제조방법을 설명하면 다음과 같다. 도시된 바와 같이, 투명성 절연기판, 예를들어, 유리기판(1) 상에 소정의 불투명 금속막이 증착되고, 상기 불투명 금속막이 패터닝되는 것에 의해, 게이트 전극(2a)를 포함한 게이트 라인과, 수 개의 제1브렌치들(4a) 및 제1바를 포함한 카운터 전극이 형성된다. 그런다음, 상기 게이트 라인 및 카운터 전극을 덮도록, 유리기판(1)의 전면 상에 게이트 절연막(3)이 증착된다.

이어서, 게이트 절연막(3) 상에 상기 게이트 전극(2a) 부분을 덮도록 채널층(5)이 형성되고, 그 상부에 상기 채널층(5)의 일측 및 타측 상부와 오버랩되게 배치되는 소오스 및 드레인 전극(6a, 6b)를 포함한 데이터 라인이 형성되어, 상기 유리기판(1)의 소정부에 TFT(10)가 배치된다. 여기서, 도시되지는 않았으나, 상기 채널층(5)과 소오스/드레인 전극(6a, 6b) 사이에는 오믹 콘택층이 개재된다.

다음으로, 상기 결과물 상에 보호막(7)이 형성되고, 상기 보호막(7) 상에 수 개의 제2브렌치들(8a)과 제2바(8b)를 포함한 화소 전극(8)이 형성된다. 이때, 상기 화소 전극의 제2브렌치들(8a)은 상기 카운터 전극의 제1브렌치들(4a) 사이에 배치되도록 형성되며, 또한, 상기 화소 전극의 제2바(8b)는 상기 보호막(7)을 선택적으로 식각하는 것에 의해 형성시킨 콘택홀을 통하여 상기 TFT(10)의 소오스 전극(6a)과 콘택되도록 형성된다.

상기한 IPS 모드 액정표시장치는 액정 분자를 구동시키는 전극인 카운터 전극(4)과 화소 전극(8)이 동일한 기판면에 형성된다. 이에 따라, 카운터 전극(8)과 화소 전극(8) 사이에 형성되는 전계는 기판면과 평행하게 된다. 따라서, 액정 분자들은 전계와 자신이 광축이 평행하게 배열되어, 사용자는 어느 방향에서나 액정 분자의 장축을 볼 수 있게 되고, 그래서, TN 또는 STN 모드 액정표시장치 보다 향상된 시야각을 갖게 된다.

그러나, 상기한 IPS 모드 액정표시장치는 카운터 전극이 불투명 금속막으로 형성되는 것에 기인하여, 개구 면적이 감소되고, 그래서, 개구율 및 투과율이 저하되는 문제점이 있다. 한편, 소망하는 휘도를 얻기 위해서는 강한 백라이트를 사용하여야 하므로, 소비 전력이 커지는 문제점도 있다.

따라서, 본 발명의 목적은, 화소 공간 내에 배치되는 카운터 전극의 재질을 투명 전도체로 변경시키는 것에 의해, 개구율 및 투과율을 향상시킨 IPS 모드 액정표시장치 및 그의 제조방법을 제공하는 것이다.

도 1은 종래의 인-플레인 스위칭 모드 액정표시장치의 평면도.

도 2는 종래의 인-플레인 스위칭 모드 액정표시장치의 단면도.

도 3은 본 발명의 실시예에 따른 인-플레인 스위칭 모드 액정표시장치의 평면도.

도 4는 본 발명의 실시예에 따른 인-플레인 스위칭 모드 액정표시장치의 단면도.

도 5는 본 발명의 다른 실시예에 따른 인-플레인 스위칭 모드 액정표시장치의 평면도.

(도면의 주요 부분에 대한 부호의 설명)

21 : 유리기판 22 : 게이트 라인

22a : 게이트 전극 23 : 게이트 절연막

24 : 카운터 전극 24a : 카운터 전극의 제1브렌치

24b : 카운터 전극의 제2브렌치 24c : 카운터 전극의 제1바

24d : 카운터 전극의 제2바 24e,24f : 카운터 전극의 돌출부

25 : 채널층 26 : 데이터 라인

26a : 소오스 전극 26b : 드레인 전극

27 : 보호막 28 : 화소 전극

28a : 화소 전극의 제3브렌치 28b : 화소 전극의 제3바

30 : 박막 트랜지스터

상기와 같은 목적을 달성하기 위한 본 발명의 IPS 모드 액정표시장치는, 투명성 절연기판; 화소 공간을 한정하도록, 상기 투명성 절연기판 상에 서로 교차하게 배열된 게이트 라인 및 데이터 라인; 상기 게이트 라인과 데이타 라인의 교차점 부근에 배치된 박막 트랜지스터; 상기 게이트 라인 및 데이터 라인에 의해 한정된 화소 공간 내에 배치되며, 상기 데이타 라인과 평행하게 연장되면서 상기 화소 공간의 양측 가장자리 부분에 각각 배치되는 한 쌍의 제1브렌치들과, 상기 제1브렌치와 평행하게 연장되면서 상기 제1브렌치들 사이에 배치되는 수 개의 제2브렌치들, 상기 제1브렌치들의 일측 단을 연결하면서 공통전극 라인으로서 기능하는 제1바,및 상기 제2브렌치들의 일측단을 연결하면서 상기 제1바와 콘택되는 제2바를 포함하는 카운터 전극; 및 상기 화소 공간 내에 배치되며, 상기 데이타 라인과 평행하면서 상기 카운터 전극의 제1 및 제2브레치들 사이에 각각 배치되는 수 개의 제3브렌치들과, 상기 제3브렌치들의 일측단을 연결하면서 상기 박막 트랜지스터의 소오스 전극과 콘택되는 제3바를 포함하는 화소 전극을 포함하여 이루어진다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 IPS 모드 액정표시장치의 제조방법은, 투명성 절연기판 상에 전도성이 우수한 불투명 금속막을 증착하는 단계; 상기 금속막을 패터닝하여, 게이트 전극을 포함한 게이트 라인과, 단위 화소 공간 내에서 상기 게이트 라인과 수직하면서 상기 단위 화소 공간의 양측 가장자리 부분에 각각 배치되는 한 쌍의 제1브렌치 및 상기 제1브렌치들의 일측단을 연결하면서 공통전극 라인으로서 기능하는 제1바를 형성하는 단계; 상기 게이트 라인과 제1브렌치 및 제1바가 형성된 투명성 절연기판의 전면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 전극 상부의 게이트 절연막 부분 상에 채널층을 형성하는 단계; 박막 트랜지스터가 형성되도록, 상기 채널층의 일측 및 타측 상부와 각각 오버랩되게 배치되는 소오스 전극 및 드레인 전극을 포함한 데이터 라인을 상기 게이트 라인과 교차하게 형성하는 단계; 상기 결과물의 상부에 상기 소오스 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계; 상기 보호막 상에 투명 전도체를 증착하는 단계; 및 상기 투명 전도체를 패터닝하여, 상기 제1브렌치들 사이의 화소 공간에 배치되는 수 개의 제2브렌치들과 상기 제2브렌치들의 일측단을 연결하면서 상기 콘택홀을 통하여 상기 제1바와 콘택되는 제2바, 및, 상기 제1와 제2바 및 제2바들 사이에 각각 배치되는 수 개의 제3브렌치들과 상기 제3브렌치들의 일측단을 연결하면서 상기 소오스 전극과 콘택되는 제3바를 포함한 화소 전극을 형성하는 단계를 포함하여 이루어지며, 상기 화소 전극과 인-프레인 전계를 일으켜, 액정을 구동시는 카운터 전극은 상기 제1브렌치와, 제2브렌치, 제1바 및 제2바를 포함하여 이루어지는 것을 특징으로 한다.

본 발명에 따르면, 화소 공간 내에 배치되는 카운터 전극의 재질을 투명 전도체로 변경시킴으로써, 개구 면적이 증대되는 것에 의해 IPS 모드 액정표시장치의 개구율 및 투과율을 향상시킬 수 있다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3 및 도 4는 본 발명의 실시예에 따른 IPS 모드 액정표시장치를 도시한 평면도 및 단면도이다.

먼저, 도 3을 참조하여, 그 구조를 살펴보면 다음과 같다. 도시된 바와 같이, 게이트 라인(22)과 데이터 라인(26)이 서로 교차하도록 배열되어, 단위 화소 공간이 한정되고, 상기 게이트 라인(22)과 데이타 라인(26)의 교차점 부근에 스위칭 소자인 TFT(30)가 배치된다. 상기 TFT(10)는, 전술한 바와 같이, 게이트 라인(22)으로부터 연장된 게이트 전극(22a)과, 상기 게이트 전극(22a)의 상부에 놓여진 채널층(도시안됨), 상기 데이타 라인(26)으로부터 상기 채널층 일측과 오버랩되도록 연장된 소오스 전극(26a) 및 상기 채널층의 타측과 오버랩되는 드레인전극(26b)을 포함한다.

카운터 전극(24)이 게이트 라인(22) 및 데이터 라인(26)에 의해 한정된 화소 공간 내에 배치된다. 상기 카운터 전극(24)은 상기 데이타 라인(26)과 평행하게 연장되면서 상기 화소 공간의 양측 가장자리 부분에 각각 배치되는 한 쌍의 제1브렌치들(24a)과, 상기 제1브렌치(24a)와 평행하게 연장되면서 상기 제1브렌치들(24a) 사이에 배치되는 수 개의 제2브렌치들(24b), 상기 제1브렌치들(24a)의 일측 단을 연결하면서 공통전극 라인으로서 기능하는 제1바(24c), 상기 제2브렌치들(24b)의 일측단을 연결하면서 상기 제1바(24c)와 콘택되는 제2바(24d), 및 상기 제1바(24c)와 제2바(24d)간의 용이한 콘택을 위하여, 상기 제1바(24c)로부터 화소 공간쪽으로 인출된 돌출부(24e)를 포함한다. 이때, 상기 제1브레치들(24a)과, 돌출부(24e)를 포함한 제1바(24c)는 상기 게이트 라인(22)과 동시에 형성되며, 아울러, 상기 게이트 라인(22)을 구성하는 물질과 동일한 물질로 형성된다. 또한, 제2브렌치들(24b) 및 제2바(24d)는 투명 전도체, 예를들어, ITO 금속막으로 형성된다.

상기 게이트 라인(22) 및 데이터 라인(26)에 의해 한정된 화소 공간 내에 화소 전극(28)이 또한 배치된다. 상기 화소 전극(28)은 상기 데이타 라인(26)과 평행하면서 상기 카운터 전극(28)의 제1 및 제2브레치들(24a, 24b) 사이에 각각 배치되는 수 개의 제3브렌치들(28a)과, 상기 제3브렌치들(28a)의 일측단을 연결하면서 상기 TFT(30)의 소오스 전극(26a)과 콘택되는 제3바(26b)를 포함한다.

다음으로, 도 4를 참조하여, 그 제조방법을 살펴보면 다음과 같다. 도시된 바와 같이, 투명성 절연기판, 예를들어, 유리기판(21) 상에 전도성이 우수한 불투명 금속막이 증착되고, 상기 금속막이 패터닝되는 것에 의해, 게이트 전극(22a)을 포함한 게이트 라인과, 카운터 전극의 제1브렌치들(24a) 및 돌출부를 갖는 제1바(도시안됨)가 형성된다. 그런다음, 상기 결과물 상에 게이트 절연막(23)이 형성된다.

이어서, 상기 게이트 절연막(23) 상에 상기 게이트 전극(22a) 부분을 덮도록 채널층(25)이 형성되고, 그 상부에 상기 채널층(25)의 일측 및 타측 상부와 각각 오버랩되게 배치되는 소오스 및 드레인 전극(26a, 26b)를 포함한 데이터 라인(도시안됨)이 형성되고, 이 결과로, 스위칭 소자인 TFT(30)가 구성된다. 이때, 상기 채널층(25)과 상기 소오스/드레인 전극(26a, 26b) 사이에는 오믹 콘택층이 개재된다.

다음으로, 상기 결과물 상에, 예를들어, SiN막 또는 폴리이미드로 이루어진 보호막(27)이 형성되고, 상기 보호막(27)의 소정 부분을 선택적으로 식각하는 것에 의해, 상기 TFT(30)의 소오스 전극(26a)을 노출시키는 콘택홀이 형성된다.

계속해서, 상기 보호막의 전면 상에 투명 전도체, 예를들어, ITO 금속막, InO3과 ZnO3가 혼합된 IXO막, 또는, NiSi2실리사이드막 중에서 선택되는 하나의 막이 증착되고, 그런다음, 상기 투명 전도체가 패터닝되는 것에 의해, 상기 카운터 전극(24)의 제2브렌치들(24b) 및 상기 제2브렌치들(24b)의 일측단을 연결하면서 카운터 전극(24)의 돌출부와 콘택되는 제2바(도시안됨)와, 수 개의 제3브렌치들(28a) 및 상기 제3브렌치들(28a)의 일측단을 연결하는 제3바(28b)를 포함한 화소 전극이 형성된다.

이때, 상기 화소 전극의 제3브렌치들(28a)은 상기 카운터 전극의 제1 및 제2브렌치들(24a, 24b) 사이에 배치되도록 형성된다. 또한, 상기 카운터 전극의 제2브렌치(24b)와 상기 화소 전극의 제3브렌치(28a)는 10㎛ 이내, 바람직하게는, 5 내지 10㎛의 폭으로 형성되며, 그리고, 상기 카운터 전극의 제1 및 제2브렌치들(24a, 24b)과 상기 화소전극의 제3브렌치(28a)는 10㎛ 이내, 바람직하게는, 5 내지 10㎛의 간격을 유지하도록 형성된다. 게다가, 상기 카운터 전극의 제2바(24d)는 상기 보호막(27)의 소정 부분에 형성시킨 콘택홀을 통하여 상기 TFT(30)의 소오스 전극(26a)과 콘택되도록 형성된다. 한편, 상기에서 투명 전도체로서 NiSi2실리사이드막을 이용할 경우, 상기 NiSi2실리사이드막의 두께는 100Å 이하, 바람직하게는, 50 내지 100Å으로 증착한다.

상기와 같은 구조 및 제조방법을 통해 제작된 본 발명의 실시예에 따른 IPS 모드 액정표시장치는, 화소 공간 내에 배치되는 카운터 전극 및 화소 전극, 특히, 종래와 비교해서 상기 카운터 전극이 투명 전도체로 형성되기 때문에, 향상된 개구율 및 투과율을 얻을 수 있다.

도 5는 본 발명의 다른 실시예에 따른 고개구율 및 고투과율을 갖는 IPS 모드 액정표시장치를 도시한 평면도로서, 도시된 바와 같이, 본 발명의 다른 실시예에서는 카운터 전극(24)의 제1바(24c)와 제2바(24d)간의 용이한 콘택을 위하여 구비되는 돌출부(24e)가 제2바(24d)로부터 상기 제1바(24c)쪽으로 인출된다. 이때, 상기 돌출부(25f)는 투명 전도체로 형성되기 때문에, 이전 실시예 보다 향상된 개구율 및 투과율을 얻을 수 있다.

이상에서와 같이, 본 발명은 화소 공간에 배치되는 카운터 전극 부분을 화소 전극과 마찬가지로 투명 전도체로 형성시킴으로써, 종래 보다 개구율 및 투과율을 향상시킬 수 있으며, 이에 따라, 고개구율 및 고투과율을 갖는 IPS 모드 액정표시장치를 얻을 수 있다.

또한, 종래와 비교해서, 카운터 전극에 기인된 표면 단차를 줄일 수 있기 때문에, 보호막의 증착 공정 및 후속의 러빙(rubbing) 공정시에 공정의 안정성을 도모할 수 있으며, 이에 따라, 제조수율을 향상시킬 수 있다.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (13)

  1. 투명성 절연기판;
    화소 공간을 한정하도록, 상기 투명성 절연기판 상에 서로 교차하게 배열된 게이트 라인 및 데이터 라인;
    상기 게이트 라인과 데이타 라인의 교차점 부근에 배치된 박막 트랜지스터;
    상기 게이트 라인 및 데이터 라인에 의해 한정된 화소 공간 내에 배치되며, 상기 데이타 라인과 평행하게 연장되면서 상기 화소 공간의 양측 가장자리 부분에 각각 배치되는 한 쌍의 제1브렌치들과, 상기 제1브렌치와 평행하게 연장되면서 상기 제1브렌치들 사이에 배치되는 수 개의 제2브렌치들, 상기 제1브렌치들의 일측 단을 연결하면서 공통전극 라인으로서 기능하는 제1바, 및 상기 제2브렌치들의 일측단을 연결하면서 상기 제1바와 콘택되는 제2바를 포함하는 카운터 전극; 및
    상기 화소 공간 내에 배치되며, 상기 데이타 라인과 평행하면서 상기 카운터 전극의 제1 및 제2브레치들 사이에 각각 배치되는 수 개의 제3브렌치들과, 상기 제3브렌치들의 일측단을 연결하면서 상기 박막 트랜지스터의 소오스 전극과 콘택되는 제3바를 포함하는 화소 전극을 포함하여 이루어지는 것을 특징으로 하는 인-프레인 스위칭 모드 액정표시장치.
  2. 제 1 항에 있어서, 상기 카운터 전극은,
    상기 제1바와 제2바 사이의 용이한 콘택을 위하여, 상기 제1바로부터 화소공간쪽으로 인출된 돌출부를 더 포함하는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치.
  3. 제 1 항에 있어서, 상기 카운터 전극은,
    상기 제1바와 제2바 사이의 용이한 콘택을 위하여, 상기 제2바로부터 상기 제1바족으로 인출된 돌출부를 더 포함하는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치.
  4. 제 1 항에 있어서, 상기 카운터 전극의 제1브렌치들 및 제1바는 전도성이 우수한 불투명 금속막의 재질로 이루어지고, 상기 카운터 전극의 제2브렌치 및 제2바는 투명 전도체의 재질로 이루어진 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치.
  5. 제 1 항에 있어서, 상기 카운터 전극의 제2브렌치들과, 상기 화소전극의 제3브렌치들은 5 내지 10㎛의 폭을 갖는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치.
  6. 제 1 항에 있어서, 상기 카운터 전극의 제1 및 제2브렌치들과 상기 화소전극의 제3브렌치들은 5 내지 10㎛의 간격을 갖는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치.
  7. 투명성 절연기판 상에 전도성이 우수한 불투명 금속막을 증착하는 단계;
    상기 금속막을 패터닝하여, 게이트 전극을 포함한 게이트 라인과, 단위 화소 공간 내에서 상기 게이트 라인과 수직하면서 상기 단위 화소 공간의 양측 가장자리 부분에 각각 배치되는 한 쌍의 제1브렌치 및 상기 제1브렌치들의 일측단을 연결하면서 공통전극 라인으로서 기능하는 제1바를 형성하는 단계;
    상기 게이트 라인과 제1브렌치 및 제1바가 형성된 투명성 절연기판의 전면 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 전극 상부의 게이트 절연막 부분 상에 채널층을 형성하는 단계;
    박막 트랜지스터가 형성되도록, 상기 채널층의 일측 및 타측 상부와 각각 오버랩되게 배치되는 소오스 전극 및 드레인 전극을 포함한 데이터 라인을 상기 게이트 라인과 교차하게 형성하는 단계;
    상기 결과물의 상부에 상기 소오스 전극을 노출시키는 콘택홀을 갖는 보호막을 형성하는 단계;
    상기 보호막 상에 투명 전도체를 증착하는 단계; 및
    상기 투명 전도체를 패터닝하여, 상기 제1브렌치들 사이의 화소 공간에 배치되는 수 개의 제2브렌치들과 상기 제2브렌치들의 일측단을 연결하면서 상기 콘택홀을 통하여 상기 제1바와 콘택되는 제2바, 및, 상기 제1와 제2바 및 제2바들 사이에 각각 배치되는 수 개의 제3브렌치들과 상기 제3브렌치들의 일측단을 연결하면서 상기 소오스 전극과 콘택되는 제3바를 포함한 화소 전극을 형성하는 단계를 포함하여이루어지며,
    상기 화소 전극과 인-프레인 전계를 일으켜, 액정을 구동시는 카운터 전극은 상기 제1브렌치와, 제2브렌치, 제1바 및 제2바를 포함하여 이루어지는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치의 제조방법.
  8. 제 7 항에 있어서, 상기 카운터 전극은,
    상기 제1바와 제2바 사이의 용이한 콘택을 위하여, 상기 제1바로부터 화소 공간쪽으로 인출된 돌출부를 더 포함하는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치의 제조방법.
  9. 제 7 항에 있어서, 상기 카운터 전극은,
    상기 제1바와 제2바 사이의 용이한 콘택을 위하여, 상기 제2바로부터 상기 제1바쪽으로 인출된 돌출부를 더 포함하는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치의 제조방법.
  10. 제 7 항에 있어서, 상기 투명 전도체는,
    ITO막, InO3과 ZnO3가 혼합된 IXO막, 또는, NiSi2실리사이드막 중에서 선택되는 하나의 막인 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치의 제조방법.
  11. 제 10 항에 있어서, 상기 NiSi2실리사이드막은 50 내지 100Å 두께로 증착하는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치의 제조방법.
  12. 제 7 항에 있어서, 상기 카운터 전극의 제2브렌치들과, 상기 화소전극의 제3브렌치들은 5 내지 10㎛의 폭을 갖도록 형성하는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치의 제조방법.
  13. 제 7 항에 있어서, 상기 카운터 전극의 제1 및 제2브렌치들과 상기 화소전극의 제3브렌치들은, 5 내지 10㎛의 간격을 갖도록 형성하는 것을 특징으로 하는 인-플레인 스위칭 모드 액정표시장치의 제조방법.
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