KR100316313B1

KR100316313B1 - 배터리보호회로

Info

Publication number: KR100316313B1
Application number: KR1019930018497A
Authority: KR
Inventors: 에구찌야스히도; 오까다히도시; 무라노간지; 산페이아끼라
Original assignee: 이데이 노부유끼; 소니 가부시끼 가이샤
Priority date: 1992-09-17
Filing date: 1993-09-15
Publication date: 2002-02-19
Also published as: EP0588615A2; EP0588615B1; EP0721247B1; DE69319049D1; US5530336A; DE69330530D1; EP0588615A3; EP0721247A2; EP0721247A3; DE69330530T2; DE69319049T2; KR940008189A

Abstract

본 발명은 2차전지의 과충전 및 과방전을 방지하기 위한 배터리보호회로에 관한 것이며, 본 발명의 배터리보호회로는 상호 직렬로 연결된 복수의 서브 셀(sub-cell)이 형성된 2차전지와, 상기 복수의 서브 셀이 형성된 상기 2차전지에 연결되고, 상기 복수의 서브 셀이 형성된 상기 2차전지의 전압을 검출하는 동시에, 검출된 전압과 기준전압을 비교하여 상기 2차전지의 과방전상태 및 과충전상태를 검지하는 상태검지수단과, 방전전류를 차단하기 위한 제1의 스위치수단과, 충전전류를 차단하기 위한 제2의 스위치수단과, 상기 상태검지수단과 상기 제1 및 제2의 스위치수단에 연결되고, 상기 상태검지수단의 검지결과에 의거하여 상기 제1 및 제2의 스위치수단의 스위칭을 제어하는 제어수단을 구비한 배터리보호회로에 있어서, 최소한 상기 상태검지수단에 공급하는 전원을 차단하기 위한 제3의 스위치수단과, 상기 상태검지수단 및 상기 제3의 스위치수단에 연결되고, 상기 상태검지수단에 의해 과방전상태가 검지된 경우에 상기 제3의 스위치수단을 비도통(非導通)상태로 하는 파워다운수단을 구비함으로써, 과방전시에 파워다운모드로 하여, 회로에서 소비하는 전류를 극단적으로 적게할 수 있으므로, 잔존용량에 의한 유지기간을 매우 길게 할 수 있고, 배터리의 과방전상태를 억제하여 성능열화를 방지할 수 있다.

Description

배터리보호회로

본 발명은 2차전지의 과충전 및 과방전을 방지하기 위한 소위 배터리보호회로에 관한 것이다.

복수개의 전지를 직렬로 접속한 배터리팩에 있어서는, 직렬로 접속된 토탈전압을 기준으로 과충전이나 과방전을 검출한 충전기나, 부하측을 온/오프함으로써 배터리와 소비를 방지하고 있었다.

또, 배터리의 보호기능은 배터리측이 아니고, 충전기나 부하측에 설정되어 있다. 이 충전기나 부하측이 이상한 과충전이나 과대전류가 발생했을 때는, 배터리 또는 배터리팩내에 구비되어 있는 서모스타트등의 온도에 의한 검출에 의해 전원공급을 온/오프하고 있다.

또, 그 외의 배터리보호회로로서, 아사히가세이고교(旭化成工業)(주)의 공개특허(일본국 특개평 4(1992)-75430, 1992. 3. 10 공개)가 알려져 있다.

이것은 급속충전가능한 2차전지를 가진 충전식 전원장치에 있어서, 내부에 기생(奇生)다이오드를 가진 소자를 사용하여 방전회로 및 충전회로를 구성함으로써, 과방전방지기구와 과충전방지기구를 구비한 것이다.

즉, 방전시 전지의 양단 전압이 어떤 일정한 전압이하로 되면, 제어수단의출력전압에 의해 MOS FET 가 도통(導通)상태로부터 차단상태로 되어 전지의 방전회로를 차단한다. 그리고, MOS FET 의 기생다이오드를 통한 충전에 의해 전지의 양단 전압이 복구되면, 통상의(저손실의) 충전을 행한다. 충전시도 마찬가지로, 전지의 양단전압이 어느 일정한 전압이상으로 되면, 제어수단의 출력전압에 의해 MOS FET가 도통상태로부터 차단상태로 되어 전지의 충전회로를 차단한다.

그리고, MOS FET 의 기생다이오드를 통한 방전에 의해 전지의 양단전압이 복구되면, 통상의(저손실의) 방전을 행한다.

그러나, 상기 방법에서는 특히 복수의 전지로 구성된 배터리에 있어서는, 각각의 전지의 특성이 맞추어져 있지 않은 경우에는, 특정의 전지만 과충전이나 과방전상태로 될 염려가 있으며, 특히 과방전 및 과충전에서의 성능의 열화가 큰 전지에는 실질적으로 사용할 수 없다.

그래서, 본 발명과 동일 출원인에 의한 선원발명(일본국 특원평 3(1991)-213019, 1991. 7. 31 출원, 특개평 5(1993)-49181, 1993. 2. 26 공개)이 제안되었다. 이 선원발명에 있어서는, 직렬 접속된 2차전지가 충전 및 방전을 반복하는 과정에 있어서, 개개의 구성하는 전지의 개체차에 의해 전지의 용량밸런스가 붕괴되어도, 그 밸런스를 부활하는 기능을 가진 전지용량밸런스회로를 충방전회로에 배설하여 과충전 및 과방전을 방지하는 방법이다.

이 전지용량밸런스회로는 기본적으로 전지를 보호하는 회로로 구성되어 있으며, 그것은 과충전의 검출, 충전전류의 오프, 오버플로의 검출, 과방전의 검출, 방전전류의 오프, 히스테리시스, 과전류의 검출 등의 회로군으로 구성하여 배터리를보호하는 방법이다.

그러나, 상기 공지발명 및 선원발명에 있어서는, 예를 들면 전지의 과방전, 과충전을 검출하여도, 과방전 검출후에 있어서의 회로군에는 전류가 흐르고 있으며, 항상 소비전류가 발생한다는 문제점이 있었다.

또, 복수의 전지로 이루어지는 배터리에 있어서, 각 전지의 특성이 맞추어져 있지 않은 경우, 특정의 전류만 과충전이나 과방전상태로 될 염려가 있으며, 특히 과방전 및 과충전은 전지의 성능열화에 미치는 영향이 크다는 문제점이 있었다.

본 발명은 배터리의 과방전, 과충전을 검출하는 회로군과 함께, 과방전을 검출한 후에 회로에 흐르는 전류를 될 수 있는 한 적게 하고, 방전을 가능한 한 억제하여 전지를 보호하는 것을 목적으로 한다. 구체적으로는, 다음에 나타낸 바와 같다.

① 과방전시에 회로에서 소비하는 전류를 극단으로 적게 하고, 잔존용량에 의한 유지기간을 매우 길게 하고, 배터리의 과방전상태를 억제하여 성능열화를 방지한다.

② 자동적으로 통상상태에의 복귀가 가능하게 한다.

③ 직렬로 접속된 2차전지의 경우에 각 전지의 성능열화를 방지하여 배터리와 수명을 연장시킨다.

④ 각 전지가 미치는 상호작용을 최소한으로 억제하여, 각 전지의 성능열화를 최소한으로 억제할 수 있도록 한다.

⑤ 부하의 변동이나, 이른바 쇼트에 의한 외부로부터의 순간적인 변동에 의한 오동작을 회피하여 계속적인 배터리와 사용을 가능하게 한다.

⑥ 각 전지상호간의 과충방전의 밸런스를 취하여, 배터리 전체의 수명을 길게할 수 있도록 한다.

⑦ 충전 및 방전시의 장해를 방지할 수 있도륵 한다.

⑧ 과방전 과충전 검출의 오동작을 방지한다.

⑨ 과방전상태로부터 다시 충전이 개시된 경우에도 신속한 충전을 얻을 수 있도록 한다.

⑩ 2차전지가 복수 직렬로 접속된 배터리보호회로에 있어서는, 접속되어 있는 복수의 2차전지의 모든 정합성(整合性)을 유지할 수 있도록 한다.

⑪ 순간적으로 대전류(大電流)가 흐른 경우에는 배터리의 진압강하의 검출을 지연시켜서, 회로의 오동작을 방지할 수 있도록 한다.

⑫ 어느 하나의 2차전지가 과충전상태인 경우에는 과충전상태에 있는 전지와 과방전상태에 있는 전지와의 균형을 신속하게 정합할 수 있도록 한다.

본 발명에 의한 배터리보호회로는 상호 직렬로 연결된 복수의 서브 셀(sub-cell)이 형성된 2차전지와, 상기 복수의 서브 셀이 형성된 상기 2차전지에 연결되고, 상기 복수의 서브 셀이 형성된 상기 2차전지의 전압을 검출하는 동시에, 검출된 전압과 기준전압을 비교하여 상기 2차전지의 과방전상태 및 과충전상태를 검지하는 상태검지수단과, 방전전류를 차단하기 위한 제1의 스위치수단과, 충전전류를 차단하기 위한 제2의 스위치수단과, 상기 상태검지수단과 상기 제1 및 제2의 스위치수단에 연결되고, 상기 상태검지수단의 검지결과에 의거하여 상기 제1 및 제2의스위치수단의 스위칭을 제어하는 제어수단을 구비한 배터리보호회로에 있어서, 최소한 상기 상태검지수단에 공급하는 전원을 차단하기 위한 제3의 스위치수단과, 상기 상태검지수단 및 상기 제3의 스위치수단에 연결되고, 상기 상태검지수단에 의해 과방전상태가 검지된 경우에 상기 제3의 스위치수단을 비도통(非導通)상태로 하는 파워다운수단을 구비한 것을 특징으로 한다.

그리고, 또한 과방전상태로부터 다시 충전이 개시된 경우에 상기 제3의 스위치수단을 비도통상태로부터 도통상태로 복귀시키는 파워다운해제수단을 구비한 것, 상기 2차전지가 복수 직렬로 접속된 배터리보호회로에 있어서는, 상기 파워다운수단은 상기 상태검지수단에 의해 하나 또는 모든 상기 2차전지의 과방전상태가 검지된 경우에 상기 제3의 스위치수단을 비도통상태로 하는 것, 또한 어느 하나의 상기 2차전지가 과충전상태의 경우는, 상기 제3의 스위치수단을 도통상태로 유지하는 파워다운금지수단을 구비한 것, 순간적으로 대전류가 흐른 경우에, 상기 제3의 스위치수단을 도통상태로 유지하고, 배터리전압의 검출단자전압이 과방전검출전압 이하로 되는 것을 방지하는 진압강하방지수단을 구비한 것, 복수의 각 2차전지의 용량밸런스가 붕괴된 경우에, 그 용량밸런스를 부활시키는 수단을 구비한 것을 특징으로 한다.

또한, 본 발명에 의한 배터리보호회로는 상호 직렬로 연결된 복수의 서브 셀이 형성된 2차전지와, 상기 복수의 서브 셀이 형성된 상기 2차전지에 연결되고, 상기 복수의 서브 셀이 형성된 상기 2차전지의 전압을 검출하는 동시에, 이 검출전압과 기준전압과를 비교하여 상기 2차전지의 과방전상태 및 과충전상태를 검지하는상태검지수단과, 방전전류를 차단하기 위한 제1의 스위치수단과, 충전전류를 차단하기 위한 제2의 스위치수단과, 상기 상태검지수단과 상기 제1 및 제2의 스위치수단에 연결되고, 상기 상태검지수단의 검지결과에 의거하여 상기 제1 및 제2의 스위치수단의 스위칭을 제어하는 제어수단과, 최소한 상기 상태검지수단에 공급하는 전원을 차단하기 위한 파워다운스위치수단과, 상기 상태검지수단 및 상기 파워다운스위치수단에 연결되고, 상기 상태검지수단에 의해 과방전상태가 검지된 경우에 상기 파워다운스위치수단을 비도통상태로 하는 파워다운수단과, 상기 상태 검지수단 및 상기 파워다운스위치수단에 연결되고, 과방전상태에서 다시 충전이 개시된 경우에 상기 파워다운스위치수단을 비도통상태에서 도통상태로 복귀시키는 파워다운해제수단을 구비한 배터리보호회로로서, 상기 파워다운해제수단은 상기 2차전지의 전압이 소정의 전압치를 초과한 후 상기 파워다운스위치수단을 도통상태로 복귀시키는 것을 특징으로 하는 배터리보호회로를 제공하는 것이다.

그리고, 상기 2차전지가 복수 직렬로 접속된 배터리보호회로에 있어서는, 상기 파워다운수단은 상기 상태검지수단에 의해 하나 또는 모든 상기 2차전지의 과방전상태가 검지된 경우에 상기 제3의 스위치수단을 비도통상태로 하는 것, 상기 제어수단은 순간적으로 대전류가 소정시간대(時間帶)(T1) 흐른 경우는, 상기 제3의 스위치수단을 소정시간대(T2) 도통상태로 유지하고, 상기 소정시간대가 T1<T2 인 것, 어느 하나의 상기 2차전지가 과충전상태의 경우는, 상기 제3의 스위치수단을 도통상태로 유지하는 파워다운금지수단을 구비한 것, 또한 상기 제3의 스위치수단이 비도통시이고 상기 2차전지의 전압이 대략 0V 의 경우는, 강제적으로 상기 2차전지를 충전가능상태로 하는 강제 충전수단을 구비한 것, 충전용 단자와 방전용의 단자로 분리한 것을 특징으로 하는 배터리보호회로를 제공하는 것이다.

본 발명에 관한 배터리보호회로는 과방전시에 파워다운모드로 함으로써, 회로에서 소비하는 전류를 극단으로 적게 하는 동시에, 파워다운모드로부터 복귀할 수 있고, 또한 복수의 2차전지가 직렬로 접속된 경우에 하나 또는 모든 2차전지의 과방전을 검출하는 것으로 파워다운모드로 함으로써, 각 전지의 밸런스를 과충전측이나 과방전측에서 적절히 취하는 것, 그리고 파워다운모드시에 2차전지가 OV 라도 충전이 가능하게 된다.

또한, 본 발명에 관한 배터리보호회로는 배터리팩을 구성하는 각 전지로부터의 단자전압을 감시하여 과충전, 과방전을 검출하고, 배터리팩측의 스위치, 부하, 충전기를 온/오프하므로 충전기나 부하의 이상에 의한 영향을 최소한으로 억제하는 동시에, 과충전, 과방전의 상태에 따라서 배터리팩을 구성하는 전지간의 밸런스를 취하는 것, 및 전압검출이나 제어에 사용되고 있는 회로군의 소비전류를 과방전영역에서는 이른바 파워다운모드로 하여 소비전류를 적게 하고, 그 파워다운으로부터의 복귀는 단지 충전동작에 의해 행하도록 한 것이다.

본 발명에 관한 배터리보호회로에 대하여 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 관한 실시예의 배터리보호회로의 개략을 도시한 블록도이다. 이 블록도에 있어서, (1)은 배터리보호회로이다.

이 배터리보호회로(1)는 검출부(2)와, 제어부(3)와, 복귀부(4)와, 파워다운 SW 부(5)와, 충방전스위치부(6)로 구성되고, 복수의 배터리인 전지(Abat),(Bbat)의충방전제어를 행하는 것이다.

검출부(2)는 전지 전압검출부(7)와 과전류검출부(8)로 구성된다. 전지 전압검출부(7)는 전지(Abat),(Bbat)의 각 전압으로부터 과충전(A,B) 및 과방전(A,B)상태를 검출한다. 과전류검출부(8)는 과전류상태를 검출한다.

제어부(3)는 방전계 제어로직부(9) 및 방전 SW 제어부(10)와, GND 레벨시프트부(11)와, 충전계 제어로직부(12) 및 충전 SW 제어부(13)로 구성되어 있다.

제어부(3)의 방전계 제어로직부(9) 및 방전 SW 제어부(10)에는, 검출부(2)의 전지전압검출부(7)에서 검출한 전지(Abat),(Bbat)의 충방전상태를 표시하는 신호나 과전류검출부(8)로부터의 과전류신호가 입력된다. 또, 제어부(3)는 전지전압검출부(7)에 오버플로전류신호를, 후술하는 충방전스위치부(6)에는 방전스위치신호를, 복귀부(4)에는 파워다운신호를 출력한다.

또한, 방전계 제어로직부(9) 및 방전 SW 제어부(10)로부터의 그라운드신호는 GND 레벨시프트부(11)를 통해 충전계 제어로직부(12) 및 충전 SW 제어부(13)에 입력된다.

여기서, 방전계 제어로직부(9) 및 방전 SW 제어부(10)의 방전스위치와, 충전계 제어로직부(12) 및 충전 SW 제어부(13)의 충전스위치의 그라운드부(GND)가 다르다. 제어부(3)의 GND 레벨시프트부(11)는 각각의 그라운드전위클 일정한 기준으로 정하는 것이다.

제어부(3)의 충전계 제어로직부(12) 및 충전 SW 제어부(13)는 전지상태, 충전검출(기동회로)등으로부터 충방전스위치부(6)의 제어, 복귀부에 대하여 파워다운해제신호의 출력 등을 행한다. 파워다운해제신호는 전지전압이 소정전압치 이상으로 되면 출력된다.

복귀부(4)는 파워다운제어부(14)와 기동회로충전검출부(15)로 구성된다. 파워다운제어부(14)는 방전계 제어로직부(9) 및 충전계 제어로직부(12)로부터의 파워다운신호를 후술하는 파워다운 SW 부(5)에 보낸다. 기동회로충전검출부(15)는 자동 또는 수동에 의해 충전을 개시하게 하는 것이다.

파워다운 SW 부(5)는 파워다운제어부(14)로부터의 파워다운신호를 검출부(2) 및 제어부(3)에 보내고, 전원을 오프하여 파워다운모드로 한다.

충방전스위치부(6)는 제어부(3)의 방전 SW 제어부(10) 및 충전 SW 제어부(13)로부터의 제어에 의거하여 전지(Abat),(Bbat)의 충전 및 방전을 제어하는 것이다.

다음에, 제1도의 블록도에 따라서 방전시와 충전시에 있어서의 개략의 동작에 대하여 설명한다.

(A) 방전시

복구의 전지(Abat),(Bbat)로 구성된 배터리에 있어서, 검출부(2)의 전지전압검출부(7)는 항상 전지(Abat) 및 전지(Bbat)의 방전상태를 감시하고 있다. 이 전지(Abat) 또는 전지(Bbat)의 어느 하나가 과방전상태로 되면, 과방전 (A)신호 또는 과방전 (B)신호가 제어부(3)의 방전계 제어로직부(9)에 송출된다. 그리고, 방전계 제어로직부(9)의 제어에 의해 방전 SW 제어부(10)에 의해 충방전스위치부(6)의 방전스위치가 오프된다.

충방전스위치부(6)와 방전스위치가 오프됨으로써, 과방전 이외의 전지는 오버플로방전하도록 제어된다. 이 상태일 때, 예를 들면 전지(Abat),(Bbat)로 구성되어 있는 배터리의 경우는 전지(Abat),(Bbat)가 모두 과방전 상태로 되면 파워다운모드로 들어간다.

그리고, 파워다운모드로 되는 것은 전지(Abat),(Bbat)의 어느 하나가 과방전상태로 된 경우라도 좋다. 즉, 전지(Abat),(Bbat)로 구성된 배터리이면, 전지(Abat) 또는 전지(Bbat)의 어느 하나가 과방전으로 된 경우에 파워다운모드로 들어간다.

또, 방전시에 있어서, 소정치로 이루어지는 과대전류가 소정시간 흐른 것을 검출부(2)의 과전류검출부(8)에 의해 검출한 경우에는, 제어부(3)의 방전 SW 제어부(10)에 의해 충방전스위치부(6)의 방전스위치가 오프된다. 그리고, 순간적인 대전류에 의한 과전류와 상태가 소정시간 이내이면 방전스위치는 오프로 되지 않고, 또 그 대전류에 의해 과방전상태로 되어도 소정시간 이내이면 파워다운모드로 되지 않도록 구성되어 있다.

(B) 충전시

전지(Abat) 또는 전지(Bbat)로 구성된 배터리에 있어서, 전지(Abat) 또는 전지(Bbat)가 과충전상태로 된 것을 검출부(2)의 전지전압검출부(7)가 검출하면, 과충전 (A)신호 또는 과충전 (B)신호를 제어부(3)의 충전계 제어로직부(12)에 송출하고, 충방전스위치부(6)의 충전스위치를 오프한다. 또, 오버플로회로에 의해 과충전상태로 된 전지를 방전시킨다.

파워다운모드시로부터 전지를 충전하는 경우에는, 복귀부(4)의 기동회로충전검출부(15)로부터의 충전검출신호에 의거하여 제어부(3)의 충전 SW 제어부(13)의 제어에 의해 강제적으로 충전동작이 행해지고, 또 강제적으로 파워다운모드가 해제된다. 그리고, 토탈전지전압이 상승하고, 소정전압치 이상으로 된 것을 전지전압검출부(2)가 검출하면, 방전제어로직부(9)는 파워다운해제신호를 복귀부(4)의 파워다운제어부(14)에 송출하여, 파워다운모드로부터 벗어난다.

즉, 전지는 과방전상태를 탈출하여 정상충전상태로 된다. 그리고, 전지(Abat) 또는 전지(Bbat)의 한쪽이 과방전상태이더라도, 다른 한쪽이 과충전상태이면 파워다운모드에는 들어가지 않고, 과충전상태가 최우선된다.

(C) 파워다운모드의 설명

다음에, 전지(Abat),(Bbat)로 구성되어 있는 배터리의 방전특성과 파워다운모드에 대하여 설명한다. 즉, 배터리의 방전특성은 제2도에 도시한 바와 같이 방전시간의 경과와 함께 전지전압이 방전커브(16)를 그리면서 계속 내려가서, 미리 소정전압치에 설정되어 있는 과방전전압치(17)이하로 된 상태가 과방전상태이다.

이 과방전상태를 제1도에 도시한 검출부(2)가 검출하면, 충방전스위치부(6)의 방전스위치를 오프함으로써 부하에 대한 방전은 없어진다. 또, 배터리의 전압은 과방전영역(18)에서 유지되고, 그 잔존용량(19)은 미리 산출할 수 있다.

부하에 대한 방전은 없어졌다고 해도, 상기 제1도에 도시한 배터리보호회로(1)에는 그 후에도 약간의 전류가 계속 흐른다. 따라서, 방전은 계속 진행하므로, 잔존용량(19)의 방전커브는 방전방향(20)으로 된다.

그러므로, 안출된 것이 파워다운모드이다. 과방전상태로 된 배터리보호회로중, 필요로 하는 최소한의 회로를 제외한 회로에의 전류를 차단하는 방법이다.

이 파워다운모드를 설정함으로써, 방전커브는 방전방향(21)으로 된다. 과방전상태로 되었을 때의 잔존용량(19)에 의한 전압유지기간에 파워다운모드를 설정하지 않은 경우와 비교하면 매우 큰 차가 나온다. 예를 들면 과방전상태로 되었을 때의 잔존용량(19)이 30mAh, 과방전영역(18)에 있어서 동작하기 위한 회로소비전류가 20, 파워다운모드를 설정한 경우의 과방전영역(18)에 있어서 동작하기 위한 회로소비전류를 1로 하면, 다음의 표 1에 나타낸 바와 같이 전지전압이 과방전영역(18)으로부터 OV 로 되기까지의 시간을 대폭 개선할 수 있다.

이 표로부터 이해할 수 있는 바와 같이, 전지전압이 OV로 되기까지의 시간이 1500시간→3만시간으로 대폭 개선할 수 있다. 실제로는 전지전압이 내려가면 소비전류도 어느 정도 적어지므로, 더욱 장기간 유지할 수 있고, 배터리가 과방전상태로 됨으로써 발생하는 성능열화를 미연에 방지할 수 있다.

(1) 실시예 1

① 실시예 1의 접속관계

다음에, 본 발명에 관한 실시예 1의 배터리보호회로의 접속관계에 대하여 도면을 참조하여 설명한다. 제3도는 배터리보호회로(1)의 구성을 도시한 것이며, 주로 5개와 콤퍼레이터와 복수의 스위칭소자와, 복수의 게이트로 구성되고, 이들의 접속상태는 다음과 같이 되어 있다.

즉, 배터리보호회로(1)가 장착된 배터리구성체는 충전기 또는 부하의 플러스측과 접속하는 플러스접속단자(Eb+)에 접속된 퓨즈(23)를 통해 전지(Abat)의 플러스측에 접속되고, 이 전지(Abat)의 마이너스측은 전지(Bbat)의 플러스측에 접속된 소위 직렬접속으로 되어 있다.

그리고, 전지(Bbat)의 마이너스측은 방전용 파워 NMOS 트랜지스터(QD)와, 충전용 파워 NMOS 트랜지스터(QC)를 통해, 충전기 또는 부하의 마이너스측의 접속단자인 마이너스측 단자(Eb-)에 접속되어 있다.

상기 배터리보호회로(1)는 플러스측 단자(Eb+)와 보호저항(R10)을 통해 단자(VDD)에 접속되고, 단자(CPU)는 저항(R11)을 통해 NMOS 트랜지스터(Q14)의 드레인단자에 접속되어 있다.

전지(Abat)의 마이너스측과 전지(Bbat)의 플러스측과의 접속점은 단자(VC)에 접속되고, 전지 Bbat 의 마이너스측 단자(CPD)는 저항(R12)을 통해 PMOS 트랜지스터(Q15)의 드레인단자에 접속되고, 보호저항(R13)을 통해 단자(VSS)에 접속되어 있다.

단자(VDD)와 단자(VC)사이에는 평활용 캐패시터(CA)가 개재하고, 또한 단자(VC)와 단자(VSS)사이에는 평활용 캐패시터(CB)가 개재되어 있다.

파워 N 채널 MOS 트랜지스터 (QD)(이하, 파워 NMOS 트랜지스터 (QD)라고 함)는 소스, 게이트 및 드레인단자와 기생다이오드(D1)를 구비한 트랜지스터로서, 소스단자는 전지(Bbat)의 마이너스측에 접속되고, 게이트단자는 단자(D0)에 접속되고, 드레인단자는 파워 NMOS 트랜지스터 (QC)의 드레인단자에 접속되어 있다.

파워 N 채널 MOS 트랜지스터 (QC)(이하, 파워 NMOS 트랜지스터 (QC)라고 함)는 소스, 게이트 및 드레인단자와 기생다이오드(D2)를 구비한 트랜지스터로서, 소스단자는 마이너스측 단자(Eb-)에 접속되고, 게이트단자는 단자(OV)에 접속되고, 드레인단자는 파워 NMOS 트랜지스터(QD)의 드레인단자에 접속되어 있다. 그리고, 마이너스측 단자(Eb-)에는 보호저항(R22)을 통해 단자(VM)에 접속되어 있다. 그리고, 파워 NMOS 트랜지스터(QD)의 드레인단자와 파워 NMOS 트랜지스터(QC)의 소스단자와의 중간위치로부터는 충전용과 방전용과를 구별하는 단자(Ec-)가 접속되어 있어도 된다.

파워다운스위치(PDSW1)는 파워다운신호에 의해 개폐하는 스위치로서, 그 한쪽의 단자를 단자(VDD)에 접속하고, 다른 단자인 접속점(a)은 콤퍼레이터(COMP1, 2, 3, 4, 5)의 전원입력단자에 접속되어 있다.

파워다운스위치(PDSW2)는 파워다운신호에 의해 개폐하는 스위치로서, 그 한쪽의 단자를 단자(VC)에 접속하고, 다른 쪽의 단자는 저항(R11)의 타단에 접속되어 있다.

파워다운스위치(PDSW3)는 파워다운신호에 의해 개폐하는 스위치로서, 그 한쪽의 단자를 단자(VSS)에 접속하고, 다른 쪽의 단자는 저항(R19)의 타단에 접속되어 있다.

콤퍼레이터(COMP1)는 2개의 입력단자와 1개의 출력단자로 구성되고, 한쪽의 반전입력단자(이하, 마이너스측 입력단자라고 함)는 저항(R14)의 타단과 저항(R15)의 일단의 접속점에 접속되고, 다른 쪽의 비반전입력단자(이하, 플러스측 입력단자라고 함)는 기준전압 E1(+1.5V)의 플러스측에 접속되고, 출력단자는 노어게이트(G2)의 하나의 입력단자에 접속되어 있다. 그리고, 저항(R14)의 일단은 단자(VDD)에, 저항(R15)의 타단은 저항(R11)의 일단과 콤퍼레이터(COMP2)의 플러스측 입력단자와의 접속점에 접속되고, 기준전압(E1)의 마이너스측은 단자(VC)에 접속되어 있다.

콤퍼레이터(COMP2)는 2개의 입력단자와 1개의 출력단자로 구성되고, 한쪽의 마이너스측 입력단자는 기준전압(E1)(+1.5V)의 플러스측에 접속되고, 다른 쪽의 플러스측 입력단자는 저항(R15)의 타단과 저항(R11)의 일단과의 접속점에 접속되고, 출력단자는 노어게이트(G8)의 입력단자 및 NMOS 트랜지스터(Q14)의 게이트단자에 접속되어 있다.

그리고, 콤퍼레이터(COMP2)의 히스테리시스스위치 입력단자는 앤드게이트(G1)의 출력단자에 접속되어 있다.

콤퍼레이터(COMP3)는 2개의 입력단자와 1개의 출력단자로 구성되고, 한쪽의 마이너스측 입력단자는 저항(R17)의 타단과 저항(R18)의 일단과의 접속점에 접속되고, 다른 쪽의 플러스측 입력단자는 기준전압(E2)(+1.5V)의 플러스측에 접속되고, 출력단자는 노어게이트(G2)의 입력단자에 접속되어 있다. 그리고, 저항(R17)의 일단은 단자(VC)에 접속되고, 저장(R18)의 타단은 저항(R19)의 일단과 콤퍼레이터(COMP4)의 플러스측 입력단자에 접속되어 있다.

콤퍼레이터(COMP4)는 2개의 입력단자와 1개의 출력단자로 구성되고, 한쪽의 마이너스측 입력단자는 기준전압(E2)(+1.5V)의 플러스측에 접속되고, 다른 쪽의 플러스측 입력단자는 저항(R18)의 타단과 저항(R19)의 일단과의 접속점에 접속되고, 출력단자는 노어게이트(G8)의 입력단자 및 PMOS 트랜지스터(Q15)의 게이트단자에 접속되어 있다. 그리고, 콤퍼레이터(COMP4)의 히스테리시스스위치 입력단자는 앤드게이트(G1)의 출력단자에 접속되어 있다.

콤퍼레이터(COMP5)는 2개의 입력단자와 1개의 출력단자로 구성되고, 한쪽의 마이너스측 입력단자는 기준전압(E3)(+0.4V)의 플러스측에 접속되고, 다른 쪽의 플러스측 입력단자는 단자(VM)에 접속되고, 출력단자는 시정수(CR)를 구성하는 저항(R4)의 타단 및 앤드게이트(G1)의 입력단자에 접속되어 있다. 그리고, 저항(R4)의 일단은 노어게이트(G9)의 입력단자 및 캐패시터(C2)의 일단에 접속되고, 캐패시터(C2)의 타단은 단자(VDD)에 접속되어 있다.

앤드게이트(G1)는 2개의 입력단자와 1개의 출력단자로 이루어지는 게이트로서, 한쪽의 입력단자는 콤퍼레이터(COMP5)의 출력단자에 접속되고, 다른 쪽의 입력단자는 노어게이트(G2)의 출력단자에 접속되고, 출력단자는 콤퍼레이터(COMP2, 4)의 히스테리시스스위치 입력단자에 접속되어 있다.

노어게이트(G2)는 2개의 입력단자와 1개의 출력단자로 이루어지는 게이트로서, 한쪽의 입력단자는 콤퍼레이터(COMP1)의 출력단자에, 다른 쪽의 입력단자는 콤퍼레이터(COMP3)의 출력단자에 접속되고, 출력단자는 앤드게이트(G1)의 입력단자, 인버터(G3)의 입력단자 및 NMOS 트랜지스터(Q13)의 게이트단자에 접속되어 있다.

인버터(G3)는 그 입력단자는 노어게이트(G2)의 출력단자에 접속되고, 출력단자는 낸드게이트(G4)의 입력단자 및 노어게이트(G9)의 압력단자에 접속되어 있다.

낸드게이트(G4)는 2개의 입력단자와 1개의 출력단자를 구비하고 있는 게이트로서, 한쪽의 입력단자는 인버터(G3)의 출력단자에 접속되고, 다른 쪽의 입력단자는 노어게이트(G8)의 출력단자에 접속되고, 출력단자는 파워다운래치회로의 낸드게이트(G6)의 입력단자에 접속되어 있다.

낸드게이트(G5)는 2개의 입력단자와 1개의 출력단자로 이루어지는 게이트로서, 낸드게이트(G6)와 함께 파워다운래치회로를 형성하는 것이며, 한쪽의 입력단자는 저항(R1)의 타단에 접속되고, 다른 쪽의 입력단자는 낸드게이트(G6)의 출력단자에 접속되고, 출력단자는 저항(R0)의 일단에 접속되고, 이 출력단자로부터는 파워다운신호를 발생시킨다. 그리고, 저항(R0)의 타단은 접지되고, 저항(R1)의 일단은 단자(VDD)에 접속되어 있다.

낸드게이트(G6)는 2개와 입력단자와 1개와 출력단자로 이루어지는 게이트로서, 낸드게이트(G5)와 함께 파워다운래치회로를 형성하는 것이며, 한쪽의 입력단자는 낸드게이트(G5)의 출력단자에 접속되고, 다른 쪽의 입력단자는 낸드게이트(G4)의 출력단자에 접속되고, 출력단자는 낸드게이트(G5)의 입력단자에 접속되어 있다.

인버터(G7)는 충전로직의 1요소이며, 그 입력단자는 저항(R1)을 통해 단자(VDD)에 접속되고, 출력단자는 낸드게이트(G10)의 입력단자에 접속되어 있다.

노어게이트(G8)는 2개의 입력단자와 1개의 출력단자로 이루어지는 게이트로서, 한쪽의 입력단자는 콤퍼레이터(COMP2)의 출력단자에 접속되고, 다른 쪽의 입력단자는 콤퍼레이터(COMP4)의 출력단자에 접속되고, 출력단자는 낸드게이트(G4)의 입력단자 및 충전로직을 구성하는 GND 레벨시프트부의 입력부에 접속되어 있다.

노어게이트(G9)는 2개의 입력단자와 1개의 출력단자로 이루어지는 게이트로서, 한쪽의 입력단자는 인버터(G3)의 출력단자에 접속되고, 다른 쪽의 입력단자는 저항(R4)의 일단 및 캐패시터(C2)의 일단에 접속되고, 출력단자는 단자(D0)를 통해 파워 NMOS 트랜지스터 QD의 게이트단자에 접속되어 있다.

앤드게이트(G10)는 2개의 입력단자와 1개의 출력단자로 이루어지는 게이트로서, 한쪽의 입력단자는 인버터(G7)의 출력단자에 접속되고, 다른 쪽의 입력단자는 GND 레벨시프트부(27)의 출력부에 접속되고, 출력단자는 PMOS 트랜지스터(Q9),(Q10)의 게이트단자에 접속되어 있다.

P채널 MOS 트랜지스터(Q9)(이하, PMOS 트랜지스터(Q9)라고 함)는 소스, 게이트, 드레인단자로 이루어지는 트랜지스터로서, 소스단자는 단자(VDD)에 접속되고, 게이트단자는 낸드게이트(G10)의 출력단자에 접속되고, 드레인단자는 NMOS 트랜지스터(Q10)의 드레인단자 및 단자(OV)를 통해 파워 NMOS 트랜지스터(QC)의 게이트단자에 접속되어 있다.

N 채널 MOS 트랜지스터(Q10)(이하, NMOS 트랜지스터(Q10)라고 함)는 소스, 게이트, 드레인단자로 이루어지는 트랜지스터로서, 소스단자는 단자(VM) 및 충전로직의 GND 에 접속되고, 게이트단자는 낸드게이트(G10)이 출력단자에 접속되고, 드레인단자는 PMOS 트랜지스터(Q9)의 드레인단자 및 단자(OV)를 통해 파워 NMOS 트랜지스터(QC)의 게이트단자에 접속되어 있다.

N 채널 MOS 트랜지스터(Q13)(이하, NMOS 트랜지스터(Q13)라고 함)는 소스, 게이트, 드레인단자로 이루어지는 트랜지스터로서, 소스단자는 단자(VSS)에 접속되고, 게이트단자는 노어게이트(G2)의 출력단자에 접속되고, 드레인단자는 저항(R5)의 일단에 접속되어 있다. 그리고, 저항(R5)의 타단은 단자(VM)에 접속되어 있다.

N 채널 MOS 트랜지스터(Q14)(이하, NMOS 트랜지스터(Q14)라고 함)는 소스, 게이트, 드레인단자로 이루어지는 트랜지스터로서, 소스단자는 단자(VC)에 접속되고, 게이트단자는 콤퍼레이터(COMP2)의 출력단자에 접속되고, 드레인단자는 저항(R11)을 통해 단자(CPU)에 접속되어 있다.

P 채널 MOS 트랜지스터(Q15)(이하, PMOS 트랜지스터(Q15)라고 함)는 소스, 게이트, 드레인단자로 이루어지는 트랜지스터로서, 소스단자는 단자(VC)에 접속되고, 게이트단자는 콤퍼레이터(COMP4)의 출력단자에 접속되고, 드레인단자는 저항(R12)을 통해 단자(CPD)에 접속되어 있다.

GND 레벨시프트부(27)는 그 입력부에는 노어게이트(G8)의 출력단자에 접속되고, 출력단자는 앤드게이트(G10)와 입력단자에 접속되어 있다.

기동부(28)는 입력부는 단자(VM)에 접속되고, 출력부는 캐패시터(C1)의 일단 및 저항(R1)을 통해 단자(VDD)에 접속되어 있다. 그리고, 캐패시터(C1)와 타단은 접지되어 있다.

상기 접속상태에 있는 배터리보호회로(1)에 있어서의 각각의전지(Abat),(Bbat)와 단자전압은 콤퍼레이터(COMP1∼4)에 의해 기준전압치(E1), (E)(±1.5V)와 래더저항군(R14), (R15), (R11), (R17), (R18), (R19)을 통한 검출전압치를 비교하여, 과충전이나 과방전을 검출한다. 즉, 콤퍼레이터(COMP1), (COMP3)은 정(正)의 기준전압(E1), (E2) (+1.5V)을 플러스측 입력단자에 입력하여 기준으로 하고, 콤퍼레이터(COMP2), (COMP4)는 정의 기준전압(E1),(E2)(+1.5V)을 마이너스측 입력단자에 입력하여 기준으로 하고, 전지(Abat),(Bbat)의 단자전압을 분압한 검출전압치와 비교하고 있다.

여기서, 직렬접속된 저항(R14), (R11), (R17), (R18), (R19)으로 이루어지는 래더저항군은 과충전, 과방전 전압시에 각각이 기준전압 (E1),(E2)(+1.5V)과 비교할 수 있도록 분압하는 저항군이다. 또한, 콤퍼레이터(COMP5)는 기준전압치(E3)(+0.4V)와 마이너스측 단자(Eb-)의 전압치와를 비교하여 과전류의 검출에 사용하는 것이다.

② 실시예 1의 동작설명

다음에, 이와 같은 기준전압치를 기준으로 한 배터리보호회로의 동작에 대하여 항목마다 설명한다.

(a) 충전 및 과충전의 경우

충전의 경우에는 외부의 충전기와의 접속단자 또는 방전부하단자로 되는 플러스측 단자(Eb+)로부터 2차전지(Abat),(Bbat), 파워 NMOS 트랜지스터(QD),(QC)를 거쳐서 마이너스측 단자(Eb-)에 충전전류가 흐른다.

이 충전전류는 전지(Abat)의 경우에는, 콤퍼레이터(COMP2)를 중심으로 하는과충전검출회로에 의해 항상 과충전전압(예를 들면 4.4V)이 감시된다. 과충전상태가 검출되면, 콤퍼레이터(COMP2)의 출력단자로부터 H 레벨신호가 출력된다.

이 콤퍼레이터(COMP2)로부터의 H 레벨신호는 노어게이트(G8)를 통해 L 레벨신호로 된다. 이 L 레벨신호는 충전로직의 GND 레벨시프트부(27)의 입력부에 입력되어서 그라운드레벨시프트(후술함)되고, (G10)(충전로직)의 출력부는 H 레벨신호를 송출한다.

한편, 기동부(28)는 제5도에 도시한 바와 같이 본 발명의 배터리보호회로(1)를 탑재한 배터리충전기를 세트함으로써 스프링(26)에 의해 항상 외측에 기계적으로 눌려 있는 버튼(24)이 내측으로 눌림으로써 접점(25),(25)를 접속하는 구조로 되어 있다.

따라서, 충전중에는 세트된 상태이므로 단자(VM)로부터의 신호인 L 레벨신호가 충전회로로직의 인버터(G7)의 입력단자에 입력되고, 그 출력단자는 H 레벨신호로 된다. 그러므로, 낸드게이트(G10)의 출력단자는 L 레벨신호로 되어 PMOS 트랜지스터(Q9)가 온된다. NMOS 트랜지스터(Q10)를 오프시킴으로써 파워 NMOS 트랜지스터(QC)가 오프되고, 충전전류는 차단된다.

이 때, 콤퍼레이터(COMP2)의 히스테리시스 입력단자의 신호는 과전류를 검출하고 있지 않으면 콤퍼레이터(COMP5)와 출력단자로부터의 신호는 L 레벨신호이므로 앤드게이트(G1)의 출력단자의 신호는 L 레벨의 신호이다. 따라서, 콤퍼레이터(COMP2, 4)에 히스테리시스폭 전압(예를 들면 0.2V)의 여유를 갖게 함으로써 즉시 재차 충전을 개시하는 동작을 회피할 수 있다.

동시에, 콤퍼레이터(COMP2)의 출력단자로부터의 H 레벨의 신호는 NMOS 트랜지스터(Q14)를 온시킴으로써 과충전오버플로전류를 방전시켜서 배터리인 전지(Abat)를 보호한다. 즉, NMOS 트랜지스터(Q14)가 온되면, 전지(Abat)의 플러스측에 접속되어 있는 단자(CPU)를 통해 저항(R11)에 전류가 흘러서, 히스테리시스폭 만큼 낮은 전압(예를 들면 4.2V)까지 방전한다. 그리고, 전지(Bbat)에서 사용되는 콤퍼레이터(COMP4) 및 PMOS 트랜지스터(Q15) 등에 대해서도 같은 기능을 하므로, 그 설명은 생략한다.

즉, 충전전류를 차단한 후, 즉시 충전을 하지 않도록 히스테리시스를 부여하는 회로가 작동하여, 과충전오버플로전류가 방전됨으로써, 배터리(전지(Abat), (Bbat))를 보호한다.

(b) 과방전의 경우

단자(Eb+)와 단자(Eb-)에 부하를 연결함으로써, 배터리(전지 (Abat)와 전지(Bbat))는 방전상태로 된다. 이 방전상태는 콤퍼레이터(COMP1) 및 콤퍼레이터(COMP3)를 중심으로 하는 과방전검출회로에 의해 항상 감시되고 있다. 다음에, 전지(Abat)의 과방전상태를 검출하는 콤퍼레이터(COMP1)를 중심으로 설명한다. 즉, 방전상태가 계속하여 예를 들면 전지(Abat)의 전압이 과방전전압(예를 들면 2.4V)으로 되면, 기준전압치(E1)(+1.5V)와 비교되고, 콤퍼레이터(COMPI)의 출력단자로부터는 H 레벨의 신호가 출력된다.

콤퍼레이터(COMP1)의 출력단자로부터의 H 레벨신호는 노어게이트(G2)를 통해 인버터(G3), 및 노어게이트(G9)에 입력되고, 이 노어게이트(G9)의 출력신호는 L 레벨로 되어서, 파워 NMOS 트랜지스터(QD)를 오프하여 방전전류를 차단한다.

한편, 낸드게이트(G4)로부터의 L 레벨신호(파워다운신호)는 파워다운래치회로의 낸드게이트(G6)에 입력된다. 낸드게이트(G5),(G6)에서 이 L 레벨신호를 래치상태로 하여, 이 상태를 홀드함으로써 파워다운신호가 L 레벨로 되어, 파워다운모드로 된다.

이 L 레벨로 된 파워다운신호는 기준전압치(E1),(E2),(E3)의 전원을 차단한다. 동시에 단자(VOD)에 접속되어 있는 파워다운스위치(PDSW1)를 개방상태로 함으로써 콤퍼레이터(COMP1), (COMP2), (COMP3), (COMP4), (COMP5)의 전원을 차단한다.

그리고, 콤퍼레이터(COMP2, 4)의 출력단자로부터의 신호, 즉 과충전 검출회로로부터의 출력신호는 L 레벨, 콤퍼레이터(COMP1),(COPM3)의 과방전출력측은 H 레벨, 또한 콤퍼레이터(COMP5)의 과전류검출신호를 H 레벨로 되도록 회로가 전환되어, 파워 NMOS 트랜지스터(QD),(QC)가 함께 오프된다.

또한, L 레벨로 된 파워다운신호는 단자(VC)에 접속되어 있는 파워다운스위치(PDSW2), 단자(VSS)에 접속되어 있는 파워다운스위치(PDSW3)를 개방상태로 하여 래더저항군(저항 R14,R15,R11,R17,R18,R19)에 공급하고 있는 전원을 차단한다.

(C) 과전류검출의 경우

과전류의 검출은 콤퍼레이터(COMP5)를 중심으로 한 회로에 의해 구성되고, 기준전압치(E3)(+0.4V)와 비교하여 검출한다. 즉, 파워 NMOS 트랜지스터(QD) 및 파워 NMOS 트랜지스터(QC)의 온저항(예를 들면 합계하여 100㏁)에 의한 전압강하로 발생하는 전위차가 기준전압치(E3)(+0.4V)를 초과하면, 콤퍼레이터(COMP5)의 출력단자의 신호가 H 레벨로 된다.

콤퍼레이터(COMP5)의 출력단자로부터의 H 레벨의 신호는 저항(R4)과 캐패시터(C2)에 의해 구성된 시정수(CR)로부터 발생하는 시간대(예를 들면 약 1.8msec)의 경과후에 노어게이트(G9)를 통해 파워 NMOS 트랜지스터(QD)를 오프하여 방전전류를 차단한다. 이 상태일 때, 즉 파워 NMOS 트랜지스터(QD)가 오프되면, 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)에 접속되어 있는 부하를 통해 단자(Eb+)의 높은 전압이 단자(VM)의 전압치로 된다. 따라서, 단자(VM)에 발생한 높은 전압치는 대략 단자(Eb+)에 발생하고 있는 전압치에 가까운 값으로 되고, 콤퍼레이터(COMP5)의 출력측의 과전류검출신호를 H 레벨에 홀드할 수 있다.

여기서, 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)와의 사이에 접속되어 있는 부하를 해제하면, NMOS 트랜지스터(Q13) 및 저항(R5)을 통해 단자(VM)의 전압이 약 OV까지 내려간다. 이로써, 콤퍼레이터(COMP5)의 출력단자의 과전류검출신호는 L 레벨로 되어 과전류상태로부터 복귀할 수 있다.

또, 전술한 저항(R4)과 캐패시터(C2)로 이루어지는 시정수(CR)는 소정의 시간(예를 들면 약 1.8msec) 이상의 시간을 갖게 한다. 이것은 콘덴서부하 등으로 순간적인 대전류(예를 들면 최대 약 100A의 전류)가 흘렀을 때에, 파워 NMOS 트랜지스터(QD)를 오프시키지 않기 위해 설정한 것이다.

전지(Abat)와 (Bbat)로 이루어지는 배터리와 밸런스가 극단으로 상위하여 한쪽의 전지는 과충전상태(예를 들면 충전후, 오버플로방전중)일 때는 다른쪽의 전지가 과방전상태로 되어도 낸드게이트(G4)에 의해 파워다운모드로 되는 것을 금지한다. 따라서, 오버플로방전시에 (E1),(E2),(E3)가 오프됨으로써, 배터리가 과방전상태인 채 그대로 방치되는 것을 미연에 방지하고 있다.

(d) 히스테리시스해제신호(앤드게이트(G1)의 출력신호)

과충전상태(예를 들면 충전직후)에서 방전하는 경우, 파워 NMOS 트랜지스터(QC)가 오프되어 있으므로, 방전전류가 기생다이오드(D2)에 흐르고, 기생다이오드(D2)의 순방향 전압(예를 들면 0.7V)에 의해 단자(VM)의 전압이 높아지고, 과전류검출회로가 작동하여 방전할 수 없게 된다.

그러므로, 과전류검출회로의 콤퍼레이터(COMP5)의 출력단자의 신호가 H 레벨로 되었을 경우에는, 콤퍼레이터(COMP2), (COMP4)의 히스테리시스 입력단자에 H 레벨신호를 입력하여 강제적으로 히스테리시스를 해제한다. 히스테리시스가 해제되면, 과충전검출이 정상상태로 되돌아오므로 파워 NMOS 트랜지스터(QD)가 온으로 되어 방전이 가능하게 된다.

그리고, 전지(Abat) 또는 전지(Bbat)의 어느 한쪽이 과방전상태일 때는 앤드게이트(G1)에 의해 히스테리시스의 해제가 금지된다. 과방전상태에서는 방전전류를 흐르게 할 수 없다. 그러므로, 히스테리시스를 해제하면 파워다운모드로 되어 버린다. 이 때, 과충전상태의 전지(Abat) 또는 전지(Bbat)는 오버플로전류가 오프로 된다. 이와 같이, 히스테리시스의 해제금지는 과충전상태인 채로 되어 버리는 것을 회피하여 배터리를 보호하기 위해서이다. 그리고, 한쪽이 과충전, 다른 한쪽이 과방전인 상태는 매우 드문 케이스이다.

(e) 파일다운모드시로부터와 충전

플러스측 단자(Eb+)와 마이너스측 단자(Eb-)사이에 충전기를 연결하면 양 단자사이에 충전전압이 걸리기 때문에, 배터리전압(전지Abat, Bbat 간 전압)보다 충전전압이 높으므로 마이너스측 단자(Eb-)의 전압이 전지(Bbat)의 마이너스측 전압(GND)보다 낮아진다. 파워다운모드시는 상기한 바와 같이 파워 NMOS 트랜지스터(QD)와 파워 NMOS 트랜지스터(QC)가 모두 오프상태로 되어 있다.

이 상태에 있어서는 기동부(28)의 SW 가 온되어 인버터(G7)의 입력이 L 레벨로 된다. 이때, 인버터(G7) 및 낸드게이트(G10)에서 PMOS 트랜지스터(Q9)가 온, NMOS 트랜지스터(Q10)가 오프상태(후술하는 제8도 참조)로 된다. 그리고, 단자(OV)의 전위가 단자(VDD)를 통해 플러스측 단자(Eb+)의 전위로 된다. 파워 NMOS 트랜지스터(QC)를 온으로 하여 충전이 개시되어 충전전류를 흐르게 할 수 있다.

여기서, 파워 NMOS 트랜지스터(QC)가 온되면 마이너스측 단자(Eb-)의 전압은 상승하여 GND 보다 조금 낮은 전압으로 된다. 이 전압은 은 전지(Abat),(Bbat)의 유지전압에 의해 상황이 변화한다. 즉, 전지(Abat),(Bbat)의 유지전압이 OV에서는 파워 NMOS 트랜지스터(QC)의 드레인단자와 소스단자간의 전압은 파워 NMOS 트랜지스터(QC)의 게이트단자와 소스단자간의 커트오프전압 Vgsoff(예를 들면 2V)이하로 되지 않는다.

이로써, 파워 NMOS 트랜지스터(QC)는 게이트전압이 OV, 소스전압 즉 단자(VM)의 전압이 마이너스에서 온으로 되어, 충전전류가 흐른다. 이 때는 파워 NMOS 트랜지스터(QD)는 오프이므로, 충전전류는 파워 NMOS 트랜지스터(QD)의 기생다이오드(D1)를 통하여 흐르게 된다. 또, 충전로직의 GND 레벨은 단자(VM)의 전위로 되어 있으므로, 파워 MOS 트랜지스터(QD),(QC)에서 발생하는 충전에 의한 전압강하분의 전압은 충전로직의 동작용의 전압원으로 된다.

조금 충전이 진행되어 배터리의 유지전압이 상승하는 동시에 파워 NMOS 트랜지스터(QC)치 게이트전압도 상승하고, 단자(VM)의 전압의 마이너스분이 감소된다. 더욱 충전이 진행되어 파워다운모드를 벗어나면, 파워 NMOS 트랜지스터(QD)가 온되어 단자(VM)의 전압은 대략 OV 로 된다.

전지(Abat),(Bbat)의 전압이 양쪽 모두 과방전전압 이상으로 되면, 콤퍼레이터(COMP1),(COMP2)의 출력단자의 신호가 양쪽 모두 L 레벨신호로 되고, 노어게이트(G2)의 출력단자의 신호가 H 레벨신호로 되고, 낸드게이트(G6)의 입력단자의 신호가 H 레벨신호로 된다. 한편, 낸드게이트(G5)의 입력단자의 신호는 L 레벨신호이므로 낸드게이트(G5)의 출력은 H 레벨신호로 되어, 낸드게이트(G6)의 2개의 입력이 H 레벨신호로 되므로, 파워다운회로의 래치는 반전하여 파워다운모드로부터 벗어난다.

(f) 파워다운모드로부터의 복귀

파워다운모드로부터의 복귀는 파워다운신호가 L 레벨에서 H 레벨로 됨으로써 복귀할 수 있다.

그리고, 기준전압치(E1),(E2),(E3)는 제6도에 도시한 바와 같이 기준전압(31)이 전지전압(30)과 함께 상승하여 정전압(定電壓)으로 되도록 함으로써 용이하게 목적으로 하는 기준전압치를 얻을 수 있다.

이 기준전압치를 확보할 수 있는 전압은 기준전압치를 1.5V로 하면 최저에서도 전압 3V(기준전압 E1 + E2)는 필요하며, 그 전압치의 검출범위는 3V(기준전압 E1 + E2) ∼ 4V(과충전전압보다 조금 아래의 값)이면 된다.

(g) 충전로직

충전이 개시되면, 기동부로부터 L 레벨의 신호가 인버터(G7)에 입력되고, 인버터(G7)는 H 레벨신호를 출력한다. 이 L 레벨신호는 낸드게이트(G10)의 한쪽의 입력이 되고, 다른 쪽의 입력은 과충전이 아니면 그라운드레벨시프트를 통해 H 레벨신호이다. 따라서, 낸드게이트(G10)는 L 레벨신호를 출력한다.

이 L 레벨신호에 의해 PMOS 트랜지스터(Q9), NMOS 트랜지스터(Q10)가 함께 오프된다. 그리고, 단자(OV)의 신호가 H 레벨로 되고, 파워 NMOS 트랜지스터(QC)가 온되어 충전전류가 흐른다.

그리고, 기동부로부터의 H 레벨신호는 제5도에 도시한 바와 같이 기계적으로 송출된 신호이다. 따라서, 단자(OV)의 신호는 H 레벨이 유지되고, 충전은 계속된다.

상기 충전이 계속되어 과충전상태로 되면, 과충전으로부터의 신호는 L 레벨로 되어 그라운드레벨시프트(후술함)를 통해 낸드게이트(G10)에 입력되고, 출력단자는 H 레벨의 신호로 된다. 그리고, 단자(OV)의 신호가 L 레벨의 신호로 되어서, 파워 HMOS 트랜지스터(QC)가 오프되고, 충전전류는 차단된다.

(h) 그라운드레벨시프트의 설명

그라운드레벨시프트에 대하여는 제7도 및 제8도에 따라서 설명한다. 이 그라운드레벨시프트라는 것은 방전측 그라운드(전지의 그라운드단자(VSS)의 전위)인 파워 NMOS 트랜지스터(QD)의 소스전위와, 충전측 그라운드(단자(VM)의 전위)인 파워 NMOS 트랜지스터(QC)의 소스단자의 전위를 시프트하여 동일전위로 하는 것이다. 그리고, 제7도는 상기 설명한 제3도(실시예 2에서는 제4도)에 도시한 전체회로도중, 파워 NMOS 트랜지스터(QD)와 파워 NMOS 트랜지스터(QC)를 중심으로 한 충방전회로이다. 충전하는 파워 NMOS 트랜지스터(QC)와, 방전하는 파워 NMOS 트랜지스터(QD)는 각각 단자(VM)의 전위, 단자(VSS)와 전위에 대하여 OV로 하지 않으면 완전히 오프할 수 없다.

이 결점을 해결하기 위해 충전로직에 저항을 배설하여, 소위 그라운드레벨시프트기능을 부가한다. 이 그라운드레벨시프트에 대하여 제8도를 참조하여 상세히 설명한다. 제8도는 상기 설명한 제3도(또는 제4도)의 충전로직의 MOS 트랜지스터를 (QP)와 (QN)으로 하고, 저항(R)을 부가한 것이다.

즉, x 점인 단자(VSS)의 전위가 L 레벨의 신호일 때에 단자(VM)의 전위가 단자(VSS)의 전위와 동전위(同電位)이면, MOS 트랜지스터(QP)가 온되고, MOS 트랜지스터(QN)가 오프된다. 이로써, OUT 신호가 H 레벨로 되어, 아무런 문제는 발생하지 않는다.

만일 저항 R을 개재시키지 않는 상태에서 단자(VM)의 전위가 낮아지면(충전중은 반드시 이 상태로 됨), MOS 트랜지스터(QN)도 온 되어 버리고, MOS 트랜지스터(QP)와 MOS 트랜지스터(QN)가 모두 온되어 버린다. 즉, (QP)와 (QN)은 쇼트상태로 되므로, OUT 신호의 H 레벨상태가 불확정상태의 레벨로 된다. 또한, 쇼트전류가 MOS 트랜지스터(QP)와 MOS 트랜지스터(QN)사이에 흐르는 문제점이 발생한다.

그래서, 제8도에 도시한 바와 같이, MOS 트랜지스터(QP)와 MOS 트랜지스터(QN)의 사이에 저항(R)을 개재시킨다. 이렇게 하면, MOS 트랜지스터(QN)가 온되어도, y 점이 L 레벨로 될 뿐이고, OUT 신호의 H 레벨상태는 확보된다. 이 저항(R)에는 쇼트전류가 흐르게 되므로, 저항치는 수 K 옴 ∼ 수 M 옴으로 할 필요가 있다. 그리고, 이 쇼트전류는 충전시에만 흐른다. 또, x 점이 H 레벨일 때는 단자(VM)의 전위가 낮아져도, 놓아져도 OUT 신호는 L 레벨(즉 단자(VM)의 전위)로 된다.

(i) 파워다운모드시에 있어서의 회로

파워다운모드로 들어가면, 콤퍼레이터의 전원이 오프로 되어, 콤퍼레이터의 출력이 부정(不定)으로 되는 수가 있다. 그래서, 각 콤퍼레이터의 출력은 분리되고, 각각 필요한 신호상태로 되어 있다. 즉, 과충전 검출출력의 신호는 L 레벨, 과방전검출출력의 신호는 H 레벨, 과전류검출출력의 신호는 L 레벨로 유지되고, 적절히 MOS 트랜지스터 등을 배설하여 파일다운신호에 의해 제어하도록 할 수 있다. 또, 정전류회로의 NMOS 트랜지스터(Q13)는 무부하시에 있어서의 단자(VM)의 전압을 OV로 하는 회로이며, 파워다운모드시에는 당연히 오프되어 있다.

그 외에, 단자(VDD),(CPU),(CPD),(VSS),(VM)에 부가되어 있는 저항(R10),(R11),(R12),(R13),(R22)은 보호용의 것이며, 기본적으로는 저항에 의한 전위차는 발생하지 않는다.

(2) 실시예 2

본 발명에 관한 실시예 2는 제4도에 도시한 바와 같이 과충전과 과방전의 양쪽의 밸런스회로를 부가한 것이며, 상기 실시예 1의 제3도에 도시한 과충전 및 과방전검출회로에 벨런스회로를 새로이 부가한 것이다. 다음에, 부가된 소자의 접속상태에 대하여 설명하고, 그외의 접속상태는 제3도와 같으므로, 상세한 설명은 생략한다.

콤퍼레이터(COMP1)의 출력단자는 앤드게이트(11), 인버터(G12) 및 오어게이트(G2)의 입력단자에 접속되어 있다.

콤퍼레이터(COMP2)의 출력단자는 오어게이트(G14) 및 노어게이트(G8)의 입력단자에 접속되어 있다.

콤퍼레이터(COMP3)의 출력단자는 오어게이트(G2) 및 인버터(G15)의 입력단자에 접속되어 있다.

콤퍼레이터(COMP4)의 출력단자는 노어게이트(G8) 및 노어게이트(G17)의 입력단자에 접속되어 있다.

앤드게이트(G11)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 콤퍼레이터(COMP1)의 출력단자에 접속되고, 다른 쪽의 입력단자는 콤퍼레이터(COMP3)의 출력단자에 접속되고, 출력단자는 낸드게이트(G4)와 입력단자에 접속되어 있다.

인버터(G12)는 그 입력단자는 콤퍼레이터(COMP1)의 출력단자에 접속되고, 출력단자는 앤드게이트(G13)의 입력단자에 접속되어 있다.

앤드게이트(G13)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 인버터(C12)의 출력단자에 접속되고, 다른 쪽의 입력단자는 콤퍼레이터(COMP3)의 출력단자에 접속되고, 출력단자는 오어게이트(G14)의 입력단자에 접속되어 있다.

오어게이트(G14)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 앤드게이트(G13)의 출력단자에 접속되고, 다른 쪽의 입력단자는 콤퍼레이트(COMP2)의 출력단자에 접속되고, 출력단자는 NMOS 트랜지스터(Q14)의 게이트단자에 접속되어 있다.

인버터(G15)는 그 입력단자는 콤퍼레이터(COMP3)의 출력단자에 접속되고, 출력단자는 앤드게이트(G16)의 입력단자에 접속되어 있다.

앤드게이트(G16)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 콤퍼레이터(COMP1)의 출력단자에 접속되고, 다른 쪽의 입력단자는 인버터(G15)의 출력단자에 접속되고, 출력단자는 노어게이트(G17)의 입력단자에 접속되어 있다.

노어게이트(G17)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 앤드게이트(G16)의 출력단자에 접속되고, 다른 쪽의 입력단자는 콤퍼레이터(COMP4)의 출력단자에 접속되고, 출력단자는 MOS 트랜지스터(Q2)의 게이트단자에 접속되어 있다.

NMOS 트랜지스터(Q14)는 소스, 게이트, 드레인단자로 이루어지는 트랜지스터로서, 소스단자는 단자(VC)에 접속되고, 게이트단자는 오어게이트(G14)의 출력단자에 접속되고, 드레인단자는 저항(R12)을 통해 단자(CPU)에 접속되어 있다.

PMOS 트랜지스터(Q15)는 소스, 게이트, 드레인단자로 이루어지는 트랜지스터로서, 소스단자는 단자(VC)애 접속되고, 게이트단자는 노어게이트(G17)와 출력단자에 접속되고, 드레인단자는 저항(R12)을 통해 단자(CPD)에 접속되어 있다.

이와 같이 접속함으로써, 상기 제1 실시예와 동작적으로 상위한 점은 콤퍼레이터(COMP1),(COMP3)에 의한 과방전검출에 의한 밸런스상태를 유지하는 회로가 부가되어 있다. 따라서, 전지(Abat),(Bbat)의 양쪽 모두 과방전상태로 되었을 때(앤드게이트(G4)의 입력조건)에 파워다운모드로 들어갈 수 있다.

또 실제로 파워다운모드로 들어간 경우에, 콤퍼레이터(COMP1 ∼ 5), 래더저항군 및 기준전압의 마이너스(그라운드)측에 파인다운스위치(PDSW)를 설치하여 전원의 공급을 차단한다. 그리고, 상기 제1 실시예와 대략 동일하므로, 제1 실시예에 있어서의 동작설명에 의해 이해될 것이다.

(3) 실시예 3

본 발명에 관한 실시예 3은 제3도 및 제4도에 도시한 바와 같이 예를 들면 충전용의 단자를 플러스단자측(Eb+)과 마이너스측(Eb-)으로 한 경우에, 방전용 단자를 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)로 하도록 충전용 단자와 방전용 단자를 물리적으로 분리하여 충전 및 방전시의 장해를 없애는 구성으로 한다.

실시예 3에서는 충전전류는 파워 MOS 트랜지스터(QC)와 파워 MOS 트랜지스터(QD)의 양쪽을 통과하지만, 방전전류는(QD)만을 통과하므로, 파워 MOS 트랜지스터의 내부저항에 의한 로스가 적어지는 이점도 발생한다.

또 충전전류는(QC)만, 방전전류는(QD)만을 통과하는 구성도 생각할 수 있다.

(4) 실시예 4

① 실시예 4의 접속관계

다음에, 본 발명에 관한 배터리보호회로와 구체적 구성을 제9도에 도시되어 있다. 배터리보호회로(1)는 주로 복수의 콤퍼레이터와 MOS 트랜지스터와, 여러가지 게이트가 접속되어 구성되며, 그들 콤퍼레이터 등의 구성부재의 접속상태는 다음과 같이 되어 있다.

배터리보호회로(1)를 구비한 배터리구성체는 충전기 또는 부하의 플러스측과 접속하는 플러스측 단자(Eb+)에 접속되고, 퓨즈(13)를 통해 전지(Abat)의 플러스측에 접속되고, 이 전지(Abat)의 마이너스측은 전지(Bbat)의 플러스측에 접속된 소위 직렬접속으로 되어 있다.

전지(Bbat)의 마이너스측은 방전용 파워 MOS 트랜지스터(QD)와, 충전용 파워 MOS 트랜지스터(QC)를 통해 충전기 또는 부하의 마이너스측의 접속단자인 마이너스측 단자(Eb-)에 접속되어 있다. 또, 파워 NMOS 트랜지스터(QD)의 게이트단자는 단자(DO)에 접속되고, 파워 NMOS 트랜지스터(QC)의 게이트단자는 단자(CO)에 접속되어 있다.

전지(Abat)의 플러스측은 저항(R10)을 통해 단자(VDD)에, 저항(R11)을 통해 단자(CPU)에 각각 접속되어 있다. 또, 전지(Abat)와 전지(Bbat)와의 사이의 접속점은 단자(VC)에 접속되고, 전지(Bbat)의 마이너스측은 저항(R12)을 통해 단자(CPD)에, 저항(R13)을 통해 단자(VSS)에, 저항(R15)을 통해 단자(VM)에 각각 접속되어 있다.

아날로그스위치(SW1)는 제어단자를 설치한 스위치로서, 일단은 단자(VDD)에접속되고, 타단은 저항(R14)의 일단과 콤퍼레이터(COMP1)의 마이너스측 입력단자의 접속점(a)에 접속되어 있으며, 또한 접속점(a)은 콤퍼레이터(COMP1 ∼ 5)의 전원공급부에 접속되어 있다. 또, 제어단자는 오어게이트(G1)의 출력단자에 접속되어 있다. 그리고, 단자(VDD)와 아날로그스위치(SW1)와의 접속중간위치로부터는 PMOS 트랜지스터(Q2),(Q9),(Q11)의 소스단자, 및 저항(R5)의 일단에 접속되어 있다.

아날로그스위치(SW2)는 제어단자를 설치한 스위치로서, 일단은 단자(VC)에 접속되고, 타단은 NMOS 트랜지스터(Q15)의 소스단자와, NMOS 트랜지스터(Q16)의 드레인단자와, 저항(R16)의 타단과, 저항(R17)의 일단 및 기준전압(E1)의 마이너스측에 접속되어 있다. 또, 제어단자는 아날로그스위치(SW1)의 제어단자와 마찬가지로 오어게이트(G1)의 출력단자에 접속되어 있다.

콤퍼레이터(COMP1 ∼ COMP5)는 모두 2개의 입력단자와 1개의 출력단자를 구비한 동종의 비교기이며, 콤퍼레이터(COMP1)의 마이너스측 입력단자는 아날로그스위치(SW1)의 일단과 저항(R14)의 일단과의 접속점에 접속되고, 플러스측 입력단자는 기준전압(E1)의 플러스측 단자에 접속되어 있다. 그리고, 출력단자는 노어게이트(G3)의 입력단자에 접속되어 있다.

콤퍼레이터(COMP2)의 마이너스측 입력단자는 기준전압(E1)의 플러스측 단자에 접속되고, 플러스측 입력단자는 저항(R14)의 타단과 저항(R15)의 일단과의 접속점에 접속되어 있다. 그리고, 출력단자는 오어게이트(G4)의 입력단자 및 PNMOS 트랜지스터(Q15)의 게이트단자에 접속되어 있다. 그리고, 저항(R15)의 타단은 저항(R16)의 일단에 접속되고, 저항(R16)의 타단은 아날로그스위치(SW2)를 통해 단자(VC)에 접속되어 있다.

콤퍼레이터(COMP3)의 마이너스측 입력단자는 저항(R17)의 일단과 저항(R16)의 타단과의 접속점, 및 아날로그스위치 (SW2)를 통해 단자(VC)에 접속되고, 플러스측 입력단자는 기준전압(E2)의 플러스측 단자에 접속되어 있다. 그리고, 출력단자는 오어게이트(G3)의 입력단자에 접속되어 있다. 또한, 저항(R17)의 타단은 저항(R18)의 일단에 접속되고, 저항(R18)의 타단은 저항(R19)의 일단에 접속되고, 저항(R19)의 타단은 단자(VSS)에 접속되어 있다.

콤퍼레이터(COMP4)의 마이너스측 입력단자는 기준전압(E2)의 플러스측 단자에 접속되고, 플러스측 입력단자는 저항(R18)의 타단과 저항(R19)의 일단의 접속점에 접속되어 있다. 그리고, 출력단자는 오어게이트(G4)의 입력단자, 및 PNMOS 트랜지스터(Q16)의 게이트단자에 접속되어 있다.

콤퍼레이터(COMP5)의 마이너스측 입력단자는 기준전압(23)의 플러스측에 접속되고, 플러스측 입력단자는 단자(VM)에 접속되어 있다. 그리고, 출력단자는 오어게이트(G11)의 입력단자 및 앤드게이트(G2)의 입력단자에 접속되어 있다. 그리고, 기준전압(E3)의 마이너스측은 접지(GND)되어 있다.

N 채널파워 MOS 트랜지스터(QD)(이하, 파워 NMOS 트랜지스터(QD)라고 함)는 소스, 게이트 및 드레인단자와 기생다이오드(D1)를 구비한 트랜지스터로서, 소스단자는 전지(Bbat)의 마이너스측에 접속되고, 게이트단자는 단자(DO)에 접속되고, 드레인단자는 파워 NMOS 트랜지스터(QC)의 드레인단자에 접속되어 있다.

N 채널파워 MOS 트랜지스터(QC)(이하, 파워 NMOS 트랜지스터(QC)라고 함)는소스, 게이트 및 드레인단자와 기생다이오드(D2)를 구비한 트랜지스터로서, 소스단자는 마이너스측 단자(Eb-)에 접속되고, 게이트단자는 단자(CO)에 접속되고, 드레인단자는 파워 NMOS 트랜지스터(QD)의 트레인단자에 접속되어 있다. 그리고, 마이너스측 단자(Eb-)에는 보호저항(R15)을 통해 단자(VM)에 접속되어 있다. 그리고, 파워 NMOS 트랜지스터(QD)의 드레인단자와, 파워 NMOS 트랜지스터(QC)의 소스단자와의 중간위치로부터는 충전용과 방전용을 구별하는 단자(Ec-)가 접속되어 있어도 된다.

PMOS 트랜지스터(Q1),(Q2),(Q9)∼(Q16)는 모두 소스, 드레인, 게이트단자로 구성된 동종의 스위칭소자로서, P채널 MOS 트랜지스터(Q1)(이하, PMOS 트랜지스터(Q1)라고 함)의 소스단자는 저항(R2)의 일단, 및 PMOS 트랜지스터(Q2)의 드레인단자에 접속되고, 드레인단자는 저항(R1)의 일단 및 오어게이트(G9)의 입력단자에 접속되고, 게이트단자는 저항(R2)의 타단 및 3V 를 한도로 하는 제너다이오드(Z1)의 일단에 접속되어 있다. 그리고, 저항(R1)의 타단 및 제너다이오드(Z1)의 타단은 접지(GND)되어 있다.

P 채널 MOS 트랜지스터(Q2)(이하, PMOS 트랜지스터(Q2)라고 함)의 소스단자는 단자(VDD)에 접속되고, 드레인단자는 PMOS 트랜지스터(Q1)의 소스단자와 저항(R2)의 일단의 접속점에 접속되고, 게이트단자는 기동회로를 구성하는 저항(R5)의 타단과, PMOS 트랜지스터(Q11)의 게이트단자와, NMOS 트랜지스터(Q12)의 드레인단자와의 접속점에 접속되어 있다 .

P 채널 MOS 트랜지스터(Q9)(이하, PMOS 트랜지스터(Q9)라고 함)의 소스단자는 단자(VDD)에 접속되고, 드레인단자는 NMOS 트랜지스터(Q10)의 드레인단자와 단자(CO)를 통해 파워 NMOS 트랜지스터(QC)의 게이트단자와의 접속점에 접속되고, 게이트단자는 낸드게이트(G15)의 출력단자와 NMOS 트랜지스터(Q10)의 게이트단자와의 접속점에 접속되어 있다.

N 채널 MOS 트랜지스터(Q10)(이하, NMOS 트랜지스터(Q10)라고 함)의 소스단자는 단자(VM)에 접속되고, 드레인단자는 PMOS 트랜지스터(Q9)의 드레인단자와 단자(CO)를 통해 파워 NMOS 트랜지스터(QC)의 게이트단자와의 접속점에 접속되고, 게이트단자는 낸드게이트(G10)의 출력단자와 PMOS 트랜지스터(Q9)의 게이트단자와의 접속점에 접속되어 있다.

P 채널 MOS 트랜지스터(Q11)(이하, PMOS 트랜지스터(Q11)라고 함)의 소스단자는 단자(VDD)와 저항(R5)의 일단과의 접속점에 접속되고, 드레인단자는 오어게이트(G8)의 입력단자와 충전로직부의 낸드게이트(G14)와 저항(R4)의 일단에 접속되고 게이트단자는 저항(R5)의 타단과 NMOS 트랜지스터(Q12)의 드레인단자와 PMOS 트랜지스터(Q2)의 게이트단자와의 접속점에 접속되어 있다.

N 채널 MOS 트랜지스터(Q12)(이하, NMOS 트랜지스터(Q12)라고 함)의 소스단자는 단자(VM)에 접속되고, 드레인단자는 PMOS 트랜지스터(Q11)의 게이트단자와 저항(R5)의 타단과 PMOS 트랜지스터(Q2)의 게이트단자와의 접속점에 접속되고, 게이트단자는 저항(R6)와 일단, 저항(R4)의 타단과 NMOS 트랜지스터(Q13)의 드레인단자와의 접속점에 접속되어 있다. 그리고, 저항(R6)와 타단은 접지(GND)되어 있다.

N 채널 MOS 트랜지스터(Q13)(이하, NMOS 트랜지스터(Q13)라고 함)의 소스단자는 접지(GND)되고, 드레인단자는 저항(R6)의 일단과 NMOS 트랜지스터(Q12)의 게이트단자와 저항(R4)의 타단과의 접속점에 접속되고, 게이트단자는 낸드게이트(G6)의 출력단자에 접속되어 있다.

N 채널 MOS 트랜지스터(Q14)(이하, NMOS 트랜지스터(Q14)라고 함)의 소스단자는 접지(GND)되고, 드레인단자는 저항(R7)의 일단에 접속되고, 게이트단자는 낸드게이트(G6)의 출력단자에 접속되어 있다. 그리고, 저항(R7)의 타단은 단자(VM)에 접속되어 있다.

N 채널 MOS 트랜지스터(Q15)(이하, NMOS 트랜지스터(Q15)라고 함)의 소스단자는 아날로그스위치(SW2)를 통해 단자(VC)에 접속되고, 드레인단자는 단자(CPU)에 접속되고, 게이트단자는 콤퍼레이터(COMP2)의 출력단자에 접속되어 있다.

N 채널 MOS 트랜지스터(Q16)(이하, NMOS 트랜지스터(Q16)라고 함)의 소스단자는 단자(CPD)에 접속되고, 드레인단자는 아날로그스위치(SW2)를 통해 단자(VC)에 접속되고, 게이트단자는 콤퍼레이터(COMP4)의 출력단자에 접속되어 있다.

오어게이트(G1)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 앤드게이트(G8)의 출력단자에 접속되고, 다른 쪽의 입력단자는 오어게이트(G5)의 출력단자에 접속되고, 출력단자는 아날로그스위치(SW1),(SW2)의 제어단자에 접속되어 있다.

앤드게이트(G2)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 콤퍼레이터(5)의 출력단자에 접속되고, 다른 쪽의 입력단자는 노어게이트(G3)의 출력단자에 접속되고, 출력단자는 콤퍼레이터(COMP2),(COMP4)의히스테리시스 입력단자에 접속되어 있다.

노어게이트(G3)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 콤퍼레이터(COMP1)의 출력단자에 접속되고, 다른 쪽의 입력단자는 콤퍼레이터(COMP3)의 출력단자에 접속되고, 출력단자는 앤드게이트(G2)의 입력단자 및 인버터(G10)의 입력단자에 접속되어 있다.

오어게이트(G4)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 콤퍼레이터(COMP2)의 출력단자에 접속되고, 다른 쪽의 입력단자는 콤퍼레이터(COMP4)의 출력단자에 접속되고, 출력단자는 오어게이트(G5)의 입력단자와 인버터(G7)의 입력단자와의 접속점에 접속되어 있다.

오어게이트(G5)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 오어게이트(G4)의 출력단자와 접속되고, 다른 쪽의 입력단자는 낸드게이트(G6)의 출력단자에 접속되고, 출력단자는 오어게이트(G1)의 입력단자에 접속되어 있다.

낸드게이트(G6)는 2개의 입력단자와 1개의 출력단자를 구비한 게이트로서, 한쪽의 입력단자는 인버터(G10)의 출력단자에 접속되고, 다른 쪽의 입력단자는 시정수(CR2)의 출력부에 접속되고, 출력단자는 오어게이트(G5)와 충전로직부의 GND 레벨시프트(LSH1)의 입력부와의 접속점에 접속되어 있다.

인버터(G7)는 그 입력단자는 오어게이트(G4)의 출력단자에 접속되고, 출력단자는 충전로직부의 GND 레벨시프트(LSH2)의 입력부에 접속되어 있다.

앤드게이트(G8)는 2개의 입력단자와 1개의 출력단자로 구성된 게이트로서,한쪽의 입력단자는 입력히스테리시스를 가진 버퍼를 구비한 오어게이트(G9)의 출력단자에 접속되고, 다른 쪽의 입력단자는 기동회로의 PMOS 트랜지스터(Q11)의 드레인단자와 저항(R4)의 일단과의 접속점에 접속되고, 출력단자는 오어게이트(G1)의 입력단자에 접속되어 있다.

오어게이트(G9)는 그 입력단자는 PMOS 트랜지스터(Q1)의 드레인단자와 저항(R1)의 일단과의 접속점에 접속되고, 출력단자는 앤드게이트(G8)의 입력단자에 접속되어 있다. 그리고, 저항(R1)의 타단은 접지(GND)되어 있다.

인버터(G10)는 그 입력단자는 노어게이트(G3)의 출력단자와 접속되고, 출력단자는 낸드게이트(G6)의 입력단자 및 오어게이트(G11)의 입력단자에 접속되어 있다.

오어게이트(G11)는 2개의 입력단자와 1개의 출력단자로 구성된 게이트로서, 한쪽의 입력단자는 인버터(G10)의 출력단자와 접속되고, 다른 쪽의 입력단자는 콤퍼레이터(COMP5)의 출력단자에 접속되고, 출력단자는 시정수(CR1)의 입력부에 접속되어 있다.

오어게이트(G12)는 그 입력단자는 시정수(CR1)와 출력부에 접속되고, 출력단자는 시정수(CR2)의 입력부에 접속되어 있다.

인버터(G13)는 그 입력단자는 시정수(CR1)의 출력부에 접속되고, 출력단자는 단자(DO)를 통해 파워 NMOS 트랜지스터(QD)의 게이트단자에 접속되어 있다.

오어게이트(G14)는 2개의 입력단자와 1개의 출력단자로 구성된 게이트로서, 한쪽의 입력단자는 PMOS 트랜지스터(Q11)의 드레인단자와 저항(R14)의 일단과의 접속점에 접속되고, 다른 쪽의 입력단자는 GND 레벨시프트(LSH1)의 출력부에 접속되고, 출력단자는 낸드게이트(15)의 입력단자에 접속되어 있다.

낸드게이트(G15)는 2개의 입력단자와 1개의 출력단자로 구성된 게이트로서, 한쪽의 입력단자는 오어게이트(G14)의 출력단자에 접속되고, 다른 쪽의 입력단자는 GND 레벨시프트(LSH2)의 출력부에 접속되고, 출력단자는 PMOS 트랜지스터(Q9)의 게이트단자 및 NMOS 트랜지스터(Q10)의 게이트단자에 접속되어 있다.

GND 레벨시프트(LSH1)는 그 입력부는 낸드게이트(G6)에 접속되고, 출력부는 오어게이트(G14)와 입력단자에 접속되어 있다.

GND 레벨시프트(LSH2)는 그 입력부는 인버터(G7)의 출력단자에 접속되고, 출력부는 낸드게이트(G15)의 입력단자에 접속되어 있다.

시정수(CR1)는 파워다운모드시에 소정시간대(T1)의 신호를 발생하고, 캐패시터와 저항의 조합으로 형성된 것으로서, 입력부는 오어게이트(G11)의 출력단자와 접속되고, 출력부는 오어게이트(G12)의 입력단자 및 인버터(G13)의 입력단자에 접속되어 있다.

시정수(CR2)는 파워다운모드시에 소정시간대(T2- T1)의 신호를 발생하고, 캐패시터와 저항의 조합으로 형성된 것으로서, 입력부는 오어게이트(G12)의 출력단자와 접속되고, 출력단자는 낸드게이트(G6)와 입력단자에 접속되어 있다.

② 실시예4 의 동작설명

상기 설명한 바와 같은 접속상태에 있는 배터리의 보호회로(1)의 동작에 대하여 항목마다 다음에 설명한다.

그리고, 예를 들면 충전용 단자를 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)로 한 경우에, 방전용 단자를 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)로 되도록 충전용 단자와 방전용 단자를 물리적으로 분리하여 충전 및 방전시의 장해를 없애는 구성으로 할 수 있다.

(a) 충전 및 과충전의 경우

충전의 경우는, 외부의 충전기와의 접속단자 또는 방전부하단자로 되는 플러스측 단자(Eb+)로부터 2차전지(Abat),(Bbat), 파워 NMOS 트랜지스터(QD),(QC)를 거쳐서, 마이너스측 단자(Eb-)에 충전전류가 흐른다 .

이 충전전류는 콤퍼레이터(COMP2)를 중심으로 하는 과충전검출회로에 의해 항상 과충전전압(예를 들면 4.4V)이 감시되고 있다. 그리고, 과충전상태를 검출하면 콤퍼레이터(COMP2)의 출력단자로부터 H 레벨신호가 출력되고, 노어게이트(G4) 및 인버터(G7)를 통해 충전로직부의 GND 레벨시프트(LSH2)의 입력부에 L 레벨신호가 입력된다.

충전로직부는 L 레벨신호를 입력하면, GND 레벨시프트(LSH2)에 의해 그라운드레벨시프트(후술함)되고, 낸드게이트(G15)의 입력조건이 L 레벨로 되고, 그 출력신호는 H 레벨신호로 되고, PMOS 트랜지스터(Q9)가 오프, NMOS 트랜지스터(Q10)가 온의 상태로 되고, 단자(CO)의 신호는 L 레벨이 되어 파워 NMOS 트랜지스터(QC)를 오프하여 충전전류를 차단한다.

동시에, 충전의 정지에 의한 전지의 단자전압이 하강함으로써 콤퍼레이터(COMP2)가 즉시 충전상태로 복귀해 버리는 동작을 피하기 위해, 앤드게이트(G2)에 의해 콤퍼레이터(COMP2)(및 콤퍼레이터(COMP4))의 히스테리시스 스위치입력단자의 신호를 H 레벨의 신호로 하고 있다(과방전상태가 아니고, 또한 과전류검출상태가 아니라는 조건).

여기서, 히스테리시스라는 것은 콤퍼레이터(COMP2)의 플러스측 입력단자에 입력되어 있던 래더저항군에 의해 발생하는 비교전합(V1)(예를 들면 4.4V)을 비교전압(V2)(예를 들면 4.2V)으로 전환하여 콤퍼레이터(COMP2)의 비교동작을 변화시키는 것이다.

이 비교전압(V2)은 충전전류가 차단되어 전지(Abat)의 단자전압이 하강해도, 기준전압 E1보다 약간 높게 설정되어 있으므로, 충전전류를 차단한 후, 전지의 단자전압이 내려가도 즉시 충전은 개시되지 않고, 충전의 개시에 히스테리시스폭전압(이 경우 0.2V)을 갖게하여 즉시 재차 충전하는 것을 회피할 수 있다.

동시에, 콤퍼레이터(COMP2)의 출력단자로부터의 H 레벨신호에 의해 NMOS 트랜지스터(Q15)의 베이스단자의 신호가 H 레벨로 되고, 과충전오버플로전류가 방전되어, 배터리가 보호된다. 전지(Bbat)의 플러스측에 접속되어 있는 저항(R11)을 통해 전지(Abat)의 과충전오버플로전류를 과충전으로 된 전지(Abat)를 히스테리시스폭만큼 낮은 전압(예를 들면 4.2V)까지 방전한다.

이와 같이 하여, 전지(Abat)의 전압이 예를 들면 4.2V까지 방전되면 콤퍼레이터(COMP2)의 출력단자의 신호는 H 레벨에서 L 레벨로 변화한다. 그리고, 파워 NMOS 트랜지스터(QC)를 온하여 재차 충전이 개시되고, 동시에 NMOS트랜지스터(Q15)를 오프하여 배터리의 오버플로전류의 방전을 중지한다. 그리고, 과충전상태로부터의 방전에 대해서는 후에 상세히 설명한다.

(b) 방전상태로부터 과방전상태로 되고, 이 과방전상태를 검출한 후 파워다운모드로 되는 경우

플러스측 단자(Eb+)와 마이너스측 단자(Eb-)에 부하를 연결함으로써, 전지(Abat)와 전지(Bbat)는 방전상태로 된다. 이 방전상태는 콤퍼레이터(COMP1)를 중심으로 하는 과방전검출회로에 의해 항상 감시되고 있다. 즉, 방전상태가 계속되어 예를 들면 전지(Abat)의 전압이 과방전전압(예를 들면 2.4V)으로 되면, 콤퍼레이터(COMP1)의 출력단자로부터 H 레벨의 신호가 출력된다. 노어게이트(G3) 및 인버터(G10)를 통해 낸드게이트(G6)에 H 레벨신호가 입력되고, 그 출력단자로부터 파워다운신호가 L 레벨로 출력되면, 소위 파워다운모드로 들어간다. 그런데, 인버터(G10)의 출력은 오어게이트(G11), 시정수(CR1), 입력버퍼를 가진 오어게이트(G12) 및 시정수(CR2)를 통해 낸드게이트(G6)의 또 다른 한쪽의 단자에 연결되어 있다. 그러므로, 낸드게이트(G6)의 출력은 즉시 L 레벨신호로는 되지 않고, (T1 + T2)의 시정수 경과 후에 레벨신호로 되고, 여기서 비로소 파워다운신호가 나온다. 파워다운신호는 오어게이트(G5)를 통해 오어게이트(G1)에 입력되고, 아날로그스위치(SW1),(SW2)가 개방상태로 전환된다.

아날로그스위치(SW1)가 개방상태로 됨으로써, 접속점(a)에 접속되어 있는 콤퍼레이터(COMP1 ∼ 5)의 전원이 차단된다. 아날로그스위치(SW2)가 개방상태로 됨으로써, 단자(VC)로부터 공급되고 있는 전원이 차단된다.

그리고, 파워다운모드로 들어가서 전원이 차단된 후부터 OV로 되기까지의 과정에 있어서는, 오어게이트(G1)로부터의 L 레벨신호가 유지되지 않으면 안된다. 그래서, 파워다운모드를 유지하기 위한 최소한의 회로, 예를 들면 노어게이트(G3), 오어게이트(G4)의 전원을 오프시키거나, 오어게이트(G1)와 노어게이트(G3), 오어게이트(G4)의 출력에 앤드게이트를 부가하는 등 하여, 파워다운신호를 L 레벨로 유지해 둘 필요가 있다.

동시에, 콤퍼레이터(COMP1)의 출력단자로부터의 H 레벨신호는 노어게이트(G3)를 통해 인버터(G10)의 출력단자로부터의 ODC 신호를 H 레벨로 한다. ODC 신호는 오어게이트(G11)를 통해 시정수(CR1)를 시간대(T1)만큼 히트시키고, 인버터(G13)에 입력된다. 그 출력단자로부터 L 레벨의 신호가 단자(DO)에 공급되고, 파워 NMOS 트랜지스터(QD)를 오프하여, 방전전류가 차단된다.

동시에 낸드게이트(G6)의 출력이 L 레벨신호로 되면 충전로직부에 입력되고, 단자(CO)에 접속되어 있는 출력측의 신호는 L 레벨로 되고, 파워 NMOS 트랜지스터(QC)도 차단된다. 그런데, 낸드게이트(G6)의 한쪽의 입력은 시정수(CR1),(CR2)에 의해 (T1 + T2)의 경과 후에 H 레벨의 신호로 되므로, 그 만큼 시간적으로 지연되어 파워다운신호가 출력되게 된다. 따라서, 파워 NMOS 트랜지스터(QD)가 오프된 후(T2 - T1시간 경과 후)에 파워 NMOS 트랜지스터(QC)가 오프되게 된다.

이와 같이, 방전전압치(예를 들면 2.4V) 이하로 된 경우에는 파워다운모드로 들어가므로 충전상태와 같은 히스테리시스를 부여할 필요는 없다.

(c) 과전류검출의 경우

과전류의 검출은 콤퍼레이터(COMP5)를 중심으로 한 회로에 의해 구성되고, 기준전압치(E3)(예를 들면 0.4V)와 비교하여 검출한다. 즉, 파워 NMOS 트랜지스터(QD) 및 파워 NMOS 트랜지스터(QC)의 드레인·소스간 저항(예를 들면 합계하여 100mΩ)에 의한 전압강하로 발생하는 전위차가 기준전압치(예를 들면 0.4V를 초과하면, 콤퍼레이터(COMP5)의 출력단자로부터의 OC 신호가 H 레벨로 된다. OC 신호는 오어게이트(G11)를 통해 시정수(CR1) 및 인버터(G13)에 입력되고, 단자(DO)의 신호가 L 레벨로 된다. 그리고, 파워 NMOS 트랜지스터(QD)가 오프되어 방전전류가 차단된다.

이 상태일 때, 즉 파워 NMOS 트랜지스터(QD)가 오프되면, 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)에 접속되어 있는 부하를 통해 플러스측 단자(Eb+)의 높은 전압이 단자(VM)에 걸려서, 대략 플러스측 단자(Eb+)와 가까운 값으로 된다. 이로써, 콤퍼레이터(COMP5)의 출력단자로부터의 OC 신호를 H 레벨에 홀드할 수 있다.

이와 같은 상태에 있어서, 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)와의 사이에 접속되어 있는 부하를 해제하면, 저항(R15) 및 저항(R7)을 통해 NMOS 트랜지스터(Q14)에 전류가 흘러서(예를 들면 3㎂) 단자(VM)의 전위를 OV 까지 인하시킴으로써 콤퍼레이터(COMP5)의 출력단자로부터의 OC 신호는 L 레벨로 되어, 과전류상태로부터 복귀할 수 있다.

(d) 과충전상태로부터의 방전의 경우

상기 (a)에서 설명한 바와 같이, 과충전상태에 있어서는 파워 NMOS 트랜지스터(QC)가 오프되어 있으므로, 방전전류가 기생다이오드(D2)를 흐르고, 기생다이오드(D2)의 순방향전압(예를 들면 약 0.7V)에 의해 단자(VM)의 전위가 높아지고, 상기 (c)에서 설명한 과전류검출회로가 작동하여 버린다.

그러므로, 과전류검출회로의 출력단자로부터의 OC 신호가 H 레벨로 된 경우에는 과방전상태를 검출하고 있지 않다는 것(히스테리시스 해제금지신호가 H 레벨)을 조건으로 하여, 앤드게이트(G2)의 입력조건이 만족되면 이 앤드게이트(G2)의 출력단자의 해제신호가 H 레벨로 된다. 그리고, 콤퍼레이터(COMP2)(및 (COMP4))의 히스테리시스상태가 해제되고, 콤퍼레이터(COMP2)의 출력단자는 H 레벨에서 L 레벨로 변화한다. 이 L 레벨신호는 오어게이트(G4) 및 인버터(G7)에 입력되고, 충전로직부로부터의 단자(CO)의 신호가 H 레벨로 되고, 파워 NMOS 트랜지스터(QC)를 온하여 정상으로 방전전류를 흐르게 한다.

여기서, 파워 NMOS 트랜지스터(QC)를 온함으로써 방전을 개시하기 위해서는 일정한 조건이 필요하게 된다. 즉, 노어게이트(G3)에 의해 전지(Abat) 또는 전지(Bbat)의 어느 한쪽이 과방전의 경우에는, 노어게이트(G3)의 출력단자로부터의 신호인 히스테리시스 해제금지신호가 L 레벨로 되어 있다. 따라서, 앤드게이트(G2)의 출력단자로부터의 신호인 해제신호는 H 레벨로 되지 않고, 콤퍼레이터(COMP2, 4)의 아날로그스위치입력단자의 신호의 전환은 할 수 없도록 되어 있다. 이것은 전지(Abat) 또는 전지(Bbat)의 어느 한쪽이 과충전상태로부터 방전상태로 될 때에, 한쪽의 전지(Abat) 또는 전지(Bbat)가 과방전상태의 경우에는, 히스테리시스가 해제되면 파워다운금지가 해제되어 파워다운모드로 되어 버리고, 과충전상태의 전지(Abat) 또는 전지(Bbat)는 오버플로전류가 오프로 되어서, 과충전상태인 채 그대로 되어 버리는 문제점을 회피하기 위해서이다.

따라서, 통상은 전지(Abat) 또는 전지(Bbat)의 한쪽이 과방전상태일 때는 파워다운모드로 된다. 또 한쪽이 과충전의 경우에는 파워다운모드를 오어게이트(G5)에 의해 금지하여, 오버플로전류가 흐르는 것을 확보하고 있다.

(e) 파워다운으로부터의 복귀의 경우

파워다운일 때는 상기 (b)에서 설명한 바와 같이 아날로그스위치(SW1)와 아날로그스위치(SW2)가 소위 개방상태로 전환되어서, 파워 NMOS 트랜지스터(QC)와 파워 NMOS 트랜지스터(QD)가 오프상태로 되어 있다.

이 상태에 있어서, 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)에 충전기를 연결하면 단자(VM)의 전위가 단자(VSS)의 전위보다 마이너스전위로 되어 버리고, 기동회로(후술함)가 작동한다. 이 때, 충전로직부(후술함)에 의해 강제적으로 충전을 개시하는 동시에, 토탈전압검출회로(후술함)를 동작시킨다.

(f) 충전로직부

충전로직부는 기동회로로부터 H 레벨의 신호를 오어게이트(G14)에 입력되면 충전을 개시한다. 즉, 오어게이트(G14)의 출력단자로부터는 H 레벨신호를 출력하여, 낸드게이트(G15)의 한쪽의 입력으로 된다. 다른 쪽의 입력은 과충전상태가 아니면 그라운드레벨시프트(후술함)를 통해 H 레벨신호이므로, 낸드게이트(G15)의 출력단자로부터는 L 레벨신호가 출력된다. 그리고, PMOS 트랜지스터(Q9)가 온되고,NMOS 트랜지스터(Q10)가 오프된다. 이로써, 단자(CO)의 신호가 H 레벨로 되고, 파워 NMOS 트랜지스터(QC)가 온되어, 충전전류가 흐른다.

그리고, 충전이 진행되면 토탈전압검출회로(후술함)에 의해 파워다운모드가 해제된다. 또한, 전압이 제2도에서 설명한 과방전영역(18)을 벗어나면, 과방전검출회로(콤퍼레이터(COMP1, 3)의 출력단자로부터의 신호)로부터의 신호는 H 레벨로 되고, 기동회로로부터의 신호는 L 레벨로 되어 버린다.

오어게이트(G14)의 또 한쪽의 입력단자인 과방전검출회로부터의 신호를 입력하는 GND 레벨시프트(LSH1)의 입력신호는 H 레벨이므로, 단자(CO)의 신호는 H 레벨을 유지할 수 있고, 파워 NMOS 트랜지스터(QC)를 온상태로 유지하여 충전은 계속할 수 있다.

상기 충전이 계속되어 과충전상태로 되면, 과충전회로(콤퍼레이터(COMP2),(COMP4))로부터의 신호는 L 레벨로 되어 GND 레벨시프트(LSH2)에 의해 그라운드레벨시프트(후술함)를 하여 낸드게이트(G15)에 입력되고, 출력단자는 H 레벨의 신호로 된다. 그리고, 단자(CO)의 신호가 L 레벨의 신호로 되고, 파워 NMOS 트랜지스터(QC)가 오프되어, 충전전류는 차단된다.

제10도는 상기 설명한 충전로직부를 6개의 MOS 트랜지스터로 구성한 것이다. 기동회로로부터의 신호를 입력하는 오어게이트(G14)의 한쪽의 입력단자가 MOS 트랜지스터(Q4),(Q6)에 상당한다(기동입력). 또, 파워다운으로부터의 복귀신호를 입력하는 GND 레벨시프트(LSH1) 및 오어게이트(G14)의 다른 쪽의 입력단자가 MOS 트랜지스터(Q7),(Q8)에 상당한다(복귀입력). 또한, 과충전회로로부터의 신호를 입력하는 GND 레벨시프트(LSH2) 및 낸드게이트(G15)가 MOS 트랜지스터(Q3),(Q5) 및 (Q7),(Q8)에 상당한다(과충전입력).

예를 들면 기동회로로부터 H 레벨의 기동입력신호를 받으면, MOS 트랜지스터(Q6)는 오프되고, MOS 트랜지스터(Q4)가 온된다. 그렇게 되면 , PMOS 트랜지스터(Q9),(Q10)의 게이트단자의 신호가 L 레벨로 되어 PMOS 트랜지스터(Q9)가 온되고, NMOS 트랜지스터(Q10)가 오프상태로 된다. 또한, 단자(CO)의 신호는 H 레벨로 되어 파워 NMOS 트랜지스터(QC)를 온시켜 충전전류를 흐르게 할 수 있다.

(g) 그라운드레벨시프트의 설명

그라운드레벨시프트에 대하여 제11도 및 제12도에 따라서 설명한다. 그라운드레벨시프트라는 것은 방전측 그라운드(전지의 그라운드단자(VSS)의 전위)인 파워 NMOS 트랜지스터(QD)의 소스전위와, 충전측 그라운드(단자(VM)의 전위)인 파워 NMOS 트랜지스터(QC)의 소스단자의 전위를 시프트하여 동일 전위로 하는 것이다. 그리고, 제11도는 상기 설명한 제9도(제2 실시예에서는 제4도)에 도시한 전체회로도중, 파워 NMOS 트랜지스터(QD)와 파워 NMOS 트랜지스터(QC)를 중심으로 한 충방전회로이다. 충전하는 파워 NMOS 트랜지스터(QC)와, 방전하는 파워 NMOS 트랜지스터(QD)는 각각 단자(VM)의 전위, 단자(VSS)의 전위에 대하여 OV로 하지 않으면 완전히 오프할 수 없다.

이 문제점을 해결하기 위해 충전로직에 저항을 설치하여(제10도의 저항(R3)에 상당함), 소위 그라운드레벨시프트기능을 부가한다. 이 그라운드레벨시프트에 대하여 제12도를 참조하여 상세히 설명한다. 제12도는 상기 설명한 제9도의 충전로직의 MOS 트랜지스터를(QP)와 (QN)으로 하고, 저항(R)을 부가한 것이다.

즉, x점인 단자(VSS)의 전위가 L 레벨의 신호일 때에 단자(VM)의 전위가 단자(VSS)의 전위와 동전위이면, MOS 트랜지스터(QP)가 온되고, MOS 트랜지스터(QN)가 오프된다. 이로써, OUT 신호가 H 레벨로 되어 아무런 문제점은 없다.

만일 저항(R)을 개재시키지 않은 상태에서 단자(VM)의 전위가 낮아지면(충전중에는 반드시 이 상태로 됨), MOS 트랜지스터(QN)도 온되어 버리고, MOS 트랜지스터(QP)와 MOS 트랜지스터(QN)가 모두 온으로 되어 버린다. 즉, (QP)와 (QN)은 쇼트상태로 되므로, OUT 신호의 H 레벨상태가 불확정상태의 레벨로 된다. 또한, 쇼트전류가 MOS 트랜지스터(QP)와 MOS 트랜지스터(QN)사이에 흐른다는 문제점이 발생한다.

그래서, 제12도에 도시한 바와 같이, MOS 트랜지스터(QP)와 MOS 트랜지스터(QN)사이에 저항(R)을 개재시킨다. 이로써, MOS 트랜지스터(QN)가 온되어도, y 점이 L 레벨로 될 뿐이고, OUT 신호의 H 레벨상태는 확보된다. 이 저항(R)에는 쇼트전류가 흐르게 되므로, 저항치는 수 K 옴 ∼ 수 M 옴으로 할 필요가 있다. 그리고, 이 쇼트전류는 충전시에만 흐른다. 또, x점이 H 레벨일 때는 단자(VM)의 전위가 낮아져도, 높아져도 OUT 신호는 L 레벨(즉 단자(VM)의 전위)로 된다.

(h) 기동회로의 설명

기동회로에 대하여는 제9도를 참조하여 설명한다. 단자(VM)의 전위가 어떤 전압치이하로 되면 NMOS 트랜지스터(Q12)에 전류가 흐른다. 그리고, 저항(R5)에 의한 전압강하로 PMOS 트랜지스터(Q11)의 게이트의 전압이 강하함으로써, PMOS 트랜지스터(Q11)는 온상태 즉 도통상태로 된다.

PMOS 트랜지스터(Q11)가 도통상태로 됨으로써 저항(R4)에 흐르는 전류가 많아진다. 상승한 전압은 NMOS 트랜지스터(Q12)의 게이트에 공급되고, NMOS 트랜지스터(Q12)가 다시 도통상태로 된다.

NMOS 트랜지스터(Q12)의 게이트전압이 상승하는 동시에, 그 공급원이 되는 저항(R5)으로부터 공급되는 전압도 PMOS 트랜지스터(Q11)의 도통상태에 의해 더욱 증가되어 NMOS 트랜지스터(Q12)로부터 흐르는 전류가 증가한다.

이와 같이, PMOS 트랜지스터(Q11)와 NMOS 트랜지스터(Q12)의 이른바 매치드페어의 관계에 의해서 NMOS 트랜지스터(Q12)에 의해 공급되는 전류가 급격히 증가한다. 이로써, PMOS 트랜지스터(Q11) 및 NMOS 트랜지스터(Q12) 자체가 온상태로 되어 기동상태를 유지하게 된다.

그리고, 이 유지상태는 이른바 파워다운모드의 신호에 의해 NMOS 트랜지스터(Q13)가 온된다. 즉, 과방전상태로부터 벗어나든가, 외부에 장착한 충전기를 분리시켜서, 플러스측 단자(Eb+)와 마이너스측 단자(Eb-)를 해방상태로 함으로써, 단자(VM)의 전위가 단자(VDD)의 전위까지 높아져서 유지상태가 해제된다.

다음에, 이와 같은 기동회로에 의한 동작상태에 대하여 회로동작전압치이상으로부터 충전한 경우와, 하이파워 NMOS 트랜지스터(QC)의 충전, 예를 들면 OV로부터의 충전에 대하여 제7도∼제15도를 참조하여 설명한다.

(i) 회로동작전압치 이상으로부터 충전한 경우

제13도는 제9도의 기동회로부분을 추출한 회로도이며, 3개의 PMOS 트랜지스터(Q11), NMOS 트랜지스터(Q12), NMOS 트랜지스터(Q13)와 2개의 저항(R4),(R5)으로 구성되어 있다. 이 회로도의 구성은 제14도에 도시한 논리회로로 치환하여 동작상태를 도시할 수 있다. 즉, PMOS 트랜지스터(Q11), NMOS 트랜지스터(Q13)를 노어게이트로서 도시한 것이 제14도이다. 동작의 타이밍관계를 도시한 것이 제15도이다.

다음에, 제14도와 제15도를 참조하여 기동회로에 있어서의 동작상태를 설명한다.

단자(VM)의 전압(20a)이 어떤 전압치이하로 강하하면 NMOS 트랜지스터(Q12)가 온상태로 된다. 그리고, a점의 전압(20b)이 급속히 H 레벨로 되고, 또한 b 점의 전압(20c)이 급속히 L 레벨로 된다.

이 상태에서 충전하면 파워 NMOS 트랜지스터(QC)가 온되면 단자(VM)의 전압(20a)은 파워 NMOS 트랜지스터(QD)의 기생다이오드(D1)의 순방향 전압강하분만큼 마이너스로 된다. 그리고, 다시 충전이 진행되어, 전지(Abat),(Bbat)의 전지전압(20d)이 과방전전압(20e)의 영역을 벗어나면(예를 들면 4.5V), 파워 NMOS 트랜지스터(QD)가 온됨으로써, 단자(VM)의 전압(20a)은 대략 OV 로 된다.

또, 과방전검출이 정상으로 되어 H 레벨의 신호가 오면 a점의 전압(2Ob)이 L 레벨, b 점의 전압(20c)이 H 레벨로 된다. 이 때, 기동회로는 초기상태로 되돌아 온다(제14도 참조). 충전기를 분리시키면(즉 충전기해방) 충전전류가 없어지고, 단자(VM)의 전압(20a)은 완전히 OV 로 된다.

(j) 파워 NMOS 트랜지스터(QC)의 Vgsoff 전압이하, 예를 들면 OV로부터의 충전의 경우

제15도 및 제16도에 있어서, 단자(VM)의 전압(20a)이 강하하고, NMOS 트랜지스터(Q12)가 온됨으로써 b 점의 전압(20c)이 단자(VM)의 전압(20a)에 끌리어 마이너스전위로 된다. a 점의 전압(20b)을 H 레벨로 하려고 하지만, 전지전압(20d)이 OV이므로 OV이상으로는 될 수 없다. 마찬가지로, 충전로직부로부터의 H 레벨신호도 OV 이상으로는 되지 않는다. 결국, 단자(VM)의 전압(20a)을 파워 MOS 트랜지스터(QC)가 온되기 시작하는데까지(파워 MOS 트랜지스터동작전압(20g))강하 함으로써, 파워 NMOS 트랜지스터(QC)를 온시켜서, 충전을 개시할 필요가 있다.

따라서, 파워 NMOS 트랜지스터(QC)가 온될 수 있는 전압(20g)인 Vgsoff 치 이상(예를 들면 2V)만큼 마이너스로 됨으로써 파워 NMOS 트랜지스터(QC)를 온시킬 수 있다.

여기서, 단자(VM)의 전압(20a)이 왜 2V의 마이너스분만큼 필요로 하는가가 문제로 된다. 그것은 파워 NMOS 트랜지스터(QC),(QD)의 특성에 의해 정해진 값이다. 제11도에 도시한 바와 같이, 그 특성은 게이트소스간 전압(Vgs)이 어떤 전압(Vgsoff)이하에서는 저항(Rdg)이 매우 큰 값이며, 전류(Ids)는 흐르지 않는다.

따라서, 전압(Vgsoff)이 OV 로부터의 충전인 경우에는 제16도에 도시한 바와 같이, 충전이 진행하여 전지전압(20d)이 상승하고, 2V로 되기까지 단자(VM)의 전압(20a)과 대략 평행하여 상승한다. 전지전압(20d)이 2V 이상으로 되면, 단자(VM)의 전압(20d)은 파워 NMOS 트랜지스터(QD)의 기생다이오드(D1)의 순방향 전압강하분(예를 들면 0.7V)의 마이너스치에 근접한다.

또, 충전기에 의해 충전되어 있고, 전지전압(20d)이 2V 이상으로 과방전전압치 이하의 경우에, 충전기를 분리시키면(충전기해방 20f)제16도에 도시한 바와 같이, NMOS 트랜지스터(Q12)는 온된 상태이므로, 단자(VM)의 전압(20a)은 급속히 상승한다. 그리고, 단자(VM)는 NMOS 트랜지스터(Q12)의 소스단자와 접속되어 있으므로, 단자(VDD)의 전압 가까이까지 상승하여 PMOS 트랜지스터(Q11) 및 NMOS 트랜지스터(Q12)를 오프시키고, 단자(VM)의 전압(20a)은 OV 까지 내려간다.

(k) 토탈전압검출의 설명

파워다운모드의 상태로부터 충전하는 경우에는 파워다운모드로부터의 복귀는 전기전압이 어느 정도 높아진 다음 행하도록 할 필요가 있다. 이것은 과충전검출, 과방전검출, 과전류검출의 기준전압이 확립하기 전에 파워다운모드를 해제하여 버리면 오동작을 할 염려가 있기 때문이다.

즉, 이 오동작은 제18도에 도시한 바와 같이 기준전압(20k)(예를 들면 기준전압(E1),(E2)이 1.5V)의 상승이상에서는 문제로 되지 않지만, 제19도에 도시한 바와 같이, 기준전압(20k)(예를 들면 기존전압(E1),(E2))이 상승하기 전에 있어서는 의사적(疑似的)인 검출결과(의사정상영역(20i) 및 의사과충전영역(20j))가 출력되어 버린다.

또, 기준전압(E1),(E2),(E3)은 각각 단독으로 만들어 내는 경우에는 제18도와 같이 함으로써 용이하게 목표로 하는 기준전압(20k)치를 얻을 수 있다.

통상은 하나의 기준전원으로부터 오페앰프 등으로 분배하여, 각 기준전압(E1),(E2),(E3)을 만들어 낸다. 따라서, 기준전압의 상승부근에서 의사정상영역(20i), 의사과충전영역(20j) 등의 오동작이 발생할 염려가 있다(제19도 참조). 그래서, 전지전압치(20d)가 기준전압치(20h)를 확보할 수 있는 전압치 이상으로 되고 나서 파워다운모드를 해제하도록 하여 오동작을 방지하고 있는 것이다.

이 기준전압치(20h)를 확보할 수 있는 전압(20k)은 기준전압치(20h)를 1.5V로 하면 최저라도 전압 3V(기준전압 E1 + E2)는 필요하며, 그 전압치의 검출범위는 3V(기준전압 E1 + E2)∼4V(과충전전압보다 조금 아래의 값)이면 된다. 그리고, 이 실제의 검출회로는 제3도에 도시한 바와 같이 주로 정전압다이오드인 제너다이오드(Z1)와 PMOS 트랜지스터(Q1),(Q2)로 구성되어 있다.

이 검출회로의 동작에 대하여 설명한다. 충전을 개시하여 발생하는 기동회로로부터의 L 레벨의 신호에 의해 PMOS 트랜지스터(Q2)가 온되고, 저항(R2) 및 제너다이오드(Z1)에 전류가 흐른다. 저항(R2)의 전압강하로 PMOS 트랜지스터(Q1)가 온되고, 앤드게이트(G8)에 입력되어 강제파워다운모드가 해제된다.

여기서, 전지전압(20d)이 3V 이하이면 제너다이오드(Z1)에 전류가 흐르지 않으므로, PMOS 트랜지스터(Q1)는 오프인 채 그대로이다. 그리고, 파워다운모드가 해제되기 위한 전압치는 약 { (제너다이오드(Z1)의 전압) + (PMOS 트랜지스터(Q1)의 전압 Vgsoff) } 으로 된다.

예를 들면, PMOS 트랜지스터(Q1)의 전압 Vgsoff = 0.5V 로 하면, 파워다운모드가 해제되는 전압치는 3.5V 이다.

그리고, 제14도는 정전압다이오드를 사용하지 않을 때의 토탈전압검출회로를 도시한 것이다. MOS 트랜지스터의 전압(Vgsoff)만으로 검출하게 한 회로구성이다. 필요에 따라서 트랜지스터의 단수(段敎)를 증가시켜도 된다.

(1) 시정수의 설명 (T1),(T2)

부하가 배터리의 플러스측 단자(Eb+), 마이너스측 단자(Eb-)의 양 단자에 접속되어 있는 경우에 있어서, 배터리로부터 공급되고 있는 전류는 항상 정격이하의 일정전류가 흐르고 있다고는 할 수 없으며, 때로는 정격이상의 전류가 순간적으로 흐를 수가 있다.

예를 들면, 평활용 콘덴서(퍼스닐콤퓨터)나 모터기동시에 흐르는 전류는 수십암페어에 달하는 수가 있다. 이와 같은 순간적 전류로 과전류보호나 파워다운모드로 되어서는 계속적인 사용을 할 수 없게 되어 실용상 문제점이 발생한다.

그래서, 과방전검출과 과전류검출이 어느 시간대내의 변화인 경우에는 검출하지 않도록 할 필요가 있다. 그러므로, 과방전과 과전류를 검출한 경우에는 시정수(T1),(T2)를 부여하도록 하여 문제를 해결하고 있다(제9도 참조). 이 시정수(T1)와 (T2)는 논리회로와 조합하여 공유로 하여, 각 검출회로에 시정수가 들어가 있는 것과 등가(等價)로 되도록 하고, 제15도에 도시한 바와 같은 타이밍으로 동작한다. 다음에, 제9도 및 제21도에 따라서 설명한다.

배터리의 양 단자(Eb+, Eb-)에 접속된 콘덴서부하 등에 흐르는 대전류의 시간대가 시정수(T1)의 시간대 이내의 경우에는, 과전류검출로부터의 (OC)신호는 없으므로(L 레벨의 신호), 시정수(CR1)로부터의 신호는 L 레벨인 채 그대로이므로 과전류보호가 동작하지 않는다. 한편, 대전류가 흘러 전지전압이 내려가서 의사적으로 과방전상태로 된 경우에는, 과방전상태로부터 회복할 시간대가 시정수(CR1)의 시간대(T1)이내이면, 시정수(CR1)로부터의 신호는 L 레벨인 채 그대로이므로, 이것도 문제로 되지 않는다.

한편, 과방전 직전등에 대전류가 없어지고나서 전압이 회복되기까지의 시간대가 시정수(CR1 + CR2)의 시간대(T2)이상인 경우에는, 과방전상태로 하여 파워다운모드로 할 필요가 있다. 즉, 시정수(CR1)로부터 출력되는 신호는 H 레벨신호로 되어 파워 NMOS 트랜지스터(QD)를 오프시키고, 시정수(CR2)가 히트한 시간대(T2 - T1)의 신호로 시정수(CR2)의 출력신호가 H 레벨신호로 된다. 그 때에, 과방전검출회로로부터의 ODC 신호가 H 레벨(과방전상태)이면 파워다운모드로 될 수 있다.

다음에, 배터리의 양 단자가 쇼트한 경우에는 과전류검출회로가 동작하여 OC 신호가 H 레벨로 되고, 시정수(CR1)의 시간대(T1) 경과 후에 시정수(CR1)와 출력이 H 레벨신호로 되고, 파워 NMOS 트랜지스퓨터를 사용하여 제어하는 블록다이어그램도이다.

플러스측 단자(Eb+)에 전지(Abat)의 플러스측을 접속하고, 전지(Abat)의 마이너스측에 전지(Bbat)의 플러스측을 접속하고, 전지(Bbat)의 마이너스측은 충방전스위치(143)를 개재시켜 마이너스측 단자(Eb-)에 접속된 소위 직렬접속상태인 것은 제4 실시예와 같다. 그리고, 플러스측 단자(Eb+)와 전지(Abat)의 플러스측과의 사이에는 아날로그스위치(SW110)와 전지전압검출부(120)의 일단이 각각 접속되어 있다. 또, 전지(Bbat)와 마이너스측에는 충방전스위치(143)의 일단이 접속되고, 이 충방전스위치(143)의 타단과 마이너스측 단자(Eb-)의 중간위치에는 과전류검출부(144)의 일단과 충전검출부(146)의 일단이 각각 접속되어 있다. 그리고, 충방전스위치(143)는 방전스위치제어부(141)와 충전스위치제어부(142)에 각각접속되어 있다.

센트럴프로세서유니트(이하, CPU 라고 함)(111)는 아날로그스위치(110)와 제어단자 및 각 전지전압검출부(120)와 접속하고, 버스라인(122)을 구비한 구성이다. 이 버스라인(122)에는 A/D 변환기(121), 프로그램제어부(112), 입출력제어부(130), 파워다운제어부(131) 및 기동회로부(132)에 각각 접속되어 있다.

또, CPU(11)나 주변회로는 저소비전류로 되도록 배려한다. 전지전압검출부(3)의 과충전 및 과방전의 검출레스폰스는 매우 느려도 되므로(수 msec ∼ 수십 msec), 낮은 주파수의 클록을 사용할 수 있다.

터 QD를 오프시켜 과전류로부터 보호한다.

또, 시정수(CR1)의 시간대(T1)가 발생하고 있는 동안에, 의사적으로 과방전상태가 있었다고 해도 전류차단 후 전압의 회복이 시정수(CR2)의 시간대(T2)이내이면 파워다운모드로는 되지 않는다.

한편, 전술한 바와 같이 과방전 직전 등의 경우에는 회복이 지연되어 파워다운모드로 되는 수가 있다. 여기서, 부하를 해제하면 파워다운모드가 아닐 때는 정상상태로 된다. 또, 시정수(CR2)의 시간대(T2 - T1)는 전지의 회복시간 등으로부터 정하지만, 보통은 시정수(CR1)의 시간대(T1)에 있어서, T1 < T2의 관계를 유지하도록 결정한다.

그리고, 실시예4에 있어서도 충전용의 단자와 방전용의 단자를 분리하여 충전 및 방전시의 장해를 방지할 수 있다. 이 설명은 실시예3 과 같으므로, 생략한다.

(5) 실시예 5

다음에, 본 발명에 관한 배터리보호회로의 제5 실시예에 대하여 제22도를 참조하여 설명한다. 이 제5 실시예는 마이크로콤퓨터 등에 의해 제어하는 것으로 블록도로서 도시한다. 그 동작상태는 제23도∼제25도에 도시한 흐름도에 따라서 제어된다.

① 실시예5 의 접속관계

제22도는 배터리보호회로의 각 회로의 동작을 이른바 마이크로콤(예를 들면 수십 KHZ ∼ 수 HZ), 이에 대해, 과전류검출부(144)의 과전류검출은 어느 정도 빠른 레스폰스가 필요하다. 또한, CPU(111)를 사용함으로써, 배터리의 각종 상태를 용이하게 파악할 수 있으므로, 표시부를 설치하여 잔량표시, 과충전 등을 표시할 수 있다. 이 표시부는 액정 등 저소비전력의 것을 사용한다. 그리고, 배터리팩 본체에 표시부를 설치하지 않는 경우에는 상태신호를 코넥터 등으로 출력하여 부하로 될 기기측에서 표시하는 것도 가능하다.

A/D 변환기(121)는 아날로그스위치(SW110)의 타단으로부터 전원이 공급되고, 전지전압검출부(120)와 진지전압상태를 검출하는 단자에 접속된다. 또, 버스라인(122)을 통해 CPU(111)와 아날로그치를 디지탈치로 변환한 데이터를 송수신한다.

프로그램제어부(112)는 미리 정해져 있는 배터리보호회로를 구동시키기 위한 프로그램이 격납되어 있는 제어부로서, CPU(111)로부터의 명령에 따라서 적절히 프로그램을 버스라인(122)을 통해 CPU(111)에 송출한다.

입출력제어부(130)는 전지밸런스부(140), 방전스위치제어부(141), 충전스위치제어부(142) 및 과전류검출부(144)의 각각에 접속되고, 버스라인(122)을 통해 CPU(111)로부터의 명령에 의거하여 적절히 필요로 하는 데이터를 송수신하는 제어부이다.

② 실시예 5의 동작설명

상기 접속상태로 구성된 배터리보호회로(100)의 동작에 대하여 제23도~제25도에 도시한 흐름도에 따라서 설명한다. 먼저, CPU(111)로부터 충전개시의 명령이 버스라인(122)을 통해 입출력제어부(130) 및 기동회로부(132)의 각각에 송출되고, 입출력제어부(130)로부터 충전스위치제어부(142)에 충전개시신호가 보내지고, 충방전스위치(143)의 충전스위치가 온되어 충전이 개시되고, 기동회로부(132)가 충전검출부(146)로부터의 충전상태를 수신할 수 있는 체제로 된다(S1∼S3).

그리고, 충전이 개시되고, 전지(Abat) 및 (Bbat)에의 충전상태는 전지전압검출부(120)에 의해 검출되고, 이 검출된 각 전지의 전압치(아날로그치)는 A/D 변환기(121)에 의해 디지탈치로 변환되고, 버스라인(122)을 통해 CPU(111)에 입력되어, 미리 정해져 있는 동작전압치와의 비교연산을 행한다(S4).

즉, 전지와 중전전압이 동작전압치 이하이고 충전중인 경우에는, 계속해서 전지의 충전전압의 상태를 비교연산하여 감시하고, 충전중이 아닌 경우에는 CPU(111)는 버스라인(122)을 통해 파워다운제어부(131)에 파워다운모드로 들어가는 명령을 한다(S5,S6,S27,S28).

만일, 전지의 충전전압치가 동작전압치 이상으로 된 경우에는, 파워다운스위치를 오프하여 방전스위치를 온으로 하고, 이 때에 전지전압검출부(120)가 과충전상태를 검출한 경우에는 CPU(111)로부터 입출력제어부(130)를 통해 전지밸런스부(40)에 각 전지의 밸런스제어신호가 송출되어 밸런스동작을 개시한다(S7,S8,S9,S10).

각 전지의 밸런스는 제24도에 도시한 바와 같이 전지밸런스부(140)에 의해 제어되고, 먼저 CPU(111)로부터 입출력제어부(130)를 통해 충전스위치제어부(142)에 의해 충방전스위치(143)의 충전스위치가 오프되어 충전동작이 정지된다. 그리고, 각 전지의 밸런스동작중인 것을 표시하는 스위치를 온하고, 과충전역에 있는 전지는 방전시켜 각 전지의 밸런스를 취한 후, 전지의 밸런스동작중인 신호를 오프하고, 충전스위치를 온하여 충전을 개시한다(S10∼S16).

만일, 과충전상태가 아니고, 더욱이 과방전상태이며 또한 충전중이면 과충전상태를 검출하면서 과방전상태로 되는 것을 기다리고, 만일 충전중이 아니면 기동회로부(132)의 동작을 정지시키고, 시정수를 히트시켜서 순간적인 과전류가 흘렀는지 여부를 판단한다(S9,S17,S18,S19).

만일, 과방전상태가 아니면, 기동회로부(132)의 동작을 정지시키고, 파워다운모드를 해제하여 소정전압을 부하에 공급한다(S17),(S20).

이와 같이 마이크로콤퓨터 등을 사용해도 실질적으로 제4실시예와 동일한 배터리의 과충전 및 과방전의 보호를 할 수 있는 것이다.

이 상태에 있어서, 과방전 및 과충전상태는 항상 전지전압검출부(3)에 의해 검출할 수 있는 체제, 즉 CPU(111)에서 동작전압과 비교연산하여 감시하고, 과충전상태로 되면, 그 때마다 전지밸런스부(140)에 의해 밸런스제어를 행하여, 각 전지의 밸런스상태를 균일하게 유지한다(S21,S22,S10).

만일, 과방전상태가 검출되면 시정수를 히트시켜서, 정말 과방전상태인지 또는 순간적인 대전류가 흘렀는가를 판단하고, 이 때에 과충전상태이면 전지밸런스부(140)에 의해 각 전지의 밸런스상태를 제어하고, 과충전상태가 아니고 정말 과방전상태라고 판단한 경우에는 CPU(111)는 입출력제어부(130)를 통해 충방전스위치(143)의 방전스위치 및 충전스위치를 오프하고, 또한 파워다운제어부(131)에 파워다운모드로 들어가는 명령을 하고, 파워다운스위치를 온하여 파워다운모드로 들어간다. 파워다운모드로 들어가면 CPU(111)는 아날로그스위치(SW5)를 온하여 A/D 변환기(121)의 전원을 차단한다. 그 외의 차단하는 회로는 상기 파워다운모드의 항과 같으며, 그 설명은 생략한다(S22,S23,S24,S10,S25,S26,S27,S28).

다음에, CPU(111)는 과전류검출부(144)로부터의 과전류의 검출에 의한 신호를 수신하면 현재의 처리를 중단하고, 과전류인터럽트의 처리로 들어간다. 즉 제25도에 도시한 바와 같이, 과전류인터럽트가 발생하면 CPU(111)는 입출력제어부(130)를 통해 방전스위치제어부(141)에 의해 방전스위치를 온하고, 또한 시정수를 히트시켜서, 시정수의 시간대보다 과전류의 검출상태가 짧으면 순간적인 대전류가 흐른 것으로 판단하여 현상태를 유지하고, 시정수의 시간대보다 과전류의 검출상태가 길면 과전류상태가 발생한 것으로 판단하여 방전스위치를 오프하고, 과방전상태이면 파워다운모드로 들어간다(S29,S30,S31,S32,S33,S34).

만일, 과방전상태가 아니고 과전류상태이면, 과전류상태가 없어지는 것을 기다리고나서 현재의 상태로 복귀하게 된다(S33,S34).

이상 설명한 바와 같이, 본 발명의 배터리보호회로는 다음과 같은 효과를 얻는다.

과방전시에 파워다운모드로 함으로써, 회로에서 소비하는 전류를 극단으로 적게 할 수 있으므로, 잔존용량에 의한 유지기간을 매우 길게 할 수 있고, 배터리의 과방전상태를 억제하여 성능열화를 방지할 수 있다.

파워다운모드로부터의 복귀에 파워다운해제수단을 배설함으로써, 자동적으로 통상상태에의 복귀가 가능하게 되므로, 취급이 매우 간단하게 된다.

직렬로 접속된 2차전지의 경우에 과방전상태의 검출을 하나 또는 모든 2차전지를 적절히 선택하여 파워다운모드로 함으로써, 각 전지와 밸런스상태를 고려한 파워다운모드를 설정함으로써, 각 전지의 성능열화를 방지하여 배터리의 수명을 연장시킬 수 있다.

파워다운모드시에 2차전지가 OV 라도 충전의 강제수단을 구비함으로써, 예를 들면 장시간 방치되어 있어도 충전동작에 의해 자동적으로 충전할 수 있다.

일정조건에 의한 파워다운금지수단을 구비함으로써, 각 전지의 미치는 상호작용을 최소한으로 억제할 수 있으므로, 각 전지의 성능열화를 최소한으로 억제할 수 있다.

순간적인 대전류에 의한 파워다운모드로 들어가는 것을 방지함으로써, 부하의 변동이나, 이른바 쇼트에 의한 외부로부터의 순간적인 변동에 의한 오동작을 회피하여 계속해서 사용할 수 있다.

복수의 2차전지의 과충방전의 전지밸런스를 취하는 수단을 구비함으로써, 항상 각 전지의 충전과 방전을 균일하게 할 수 있어서, 전지의 수명을 연장할 수 있다.

충전용 단자와 방전용 단자로 분리함으로써, 충전 및 방전시의 장해를 방지할 수 있다.

파워다운수단을 구비한 배터리보호회로로서, 파워다운해제수단은 2차전지의 전압이 소정의 전압치를 초과한 후 파워다운스위치수단을 도통상태로 복귀시킴으로써, 과방전 과충전 검출의 오동작을 방지할 수 있다.

과방전상태에서 재차 충전이 개시된 경우에, 파워다운스위치수단을 비도통상태로부터 도통상태로 복귀시키는 파워다운해제수단을 구비함으로써, 파워다운모드일지라도 신속한 충전을 얻을 수 있다.

2차전지가 복수 직렬로 접속된 배터리보호회로에 있어서는, 파워다운모드수단은 상태검지수단에 의해 하나 또는 모든 2차전지의 과방전상태가 검지된 경우에 파워다운스위치수단을 비도통상태로 함으로써, 접속되어 있는 복수의 2차전지의 모든 정합성(整合性)을 유지할 수 있다.

순간적으로 대전류가 흐를 경우에는 배터리의 전압강하의 검출을 지연시켜 파워다운모드로 잘못 들어가는 것을 확실하게 방지할 수 있다.

어느 하나의 2차전지가 과충전상태의 경우에는, 파워다운스위치수단이 도통상태로 유지되는 파워다운금지수단을 구비함으로써, 과충전상태에 있는 전지와 과방전상태에 있는 전지와의 균형을 신속하게 맞출 수 있다.

파워다운스위치수단이 비도통시이고, 2차전지의 진압이 대략 OV의 경우에는, 강제적으로 2차전지를 충전가능상태로 하는 강제충전수단을 구비함으로써, OV로부터의 충전을 할 수 있다.

제1도는 본 발명에 관한 배터리보호회로의 전체블록다이어그램도.

제2도는 배터리방전특성을 그래프로 도시한 설명도.

제3도는 배터리보호회로의 전체회로도.

제4도는 제2 실시예의 배터리보호회로의 전체회로도.

제5도는 기동부의 약시적 설명도.

제6도는 기준전압과 과충전 과방전 검출관계중 기준전압이 전지전압과 함께 상승하여 정전압(定電壓)으로 되는 경우를 도시한 그래프,

제7도는 파워 MOS 트랜지스터의 그라운드(GND)와 양태를 도시한 설명도.

제8도는 제7도에 도시한 그라운드(GND)를 시프트하여 동전위(同電位)로 하는 소위 그라운드레벨시프트의 예를 블록도로 도시한 설명도.

제9도는 본 발명에 관한 배터리보호회로의 구체예를 도시한 회로도.

제10도는 제9도에 도시한 회로중 충전로직부를 회로로 도시한 설명도.

제11도는 파워 MOS 트랜지스터의 그라운드의 양태를 도시한 설명도.

제12도는 제11도에 도시한 그라운드를 시프트하여 동전위로 하는 예를 블록도로 도시한 설명도.

제13도는 제9도에 도시한 회로중 기동회로부분의 MOS 트랜지스터를 중심으로하여 발췌한 설명도.

제14도는 제7도의 설명도를 논리회로로 치환한 설명도.

제15도는 파워 MOS 트랜지스터의 동작전압이상부터 충전하고, 과방전 해제후에 충전을 중지했을 때의 각 부의 전압의 변화를 도시한 그래프.

제16도는 배터리를 OV 부터 충전하고, 과방전 해제전에 충전을 중지한 경우의 각 전압의 변화를 도시한 그래프.

제17도는 MOS 트랜지스터의 특성예를 도시한 그래프.

제18도는 기준전압과 과충전 과방전 검출관계중 기준전압이 전지전압과 함께 상승하여 정전압으로 되는 경우를 도시한 그래프.

제19도는 기준전압과 과충전 과방전 검출관계중 기준전압이 급히 상승하여 정전압으로 되는 양태를 도시한 그래프.

제20도는 제9도에 도시한 회로중 토탈전압 검출의 회로를 다른 회로구성으로 조립한 설명도.

제21도는 제9도에 도시한 회로중 시정수(T₁, T₂)를 도시한 타이밍차트.

제22도는 본 발명에 관한 제5 실시예의 배터리보호회로를 블록도로 도시한 회로도.

제23도는 제2 실시예의 회로도에 의한 동작을 도시한 흐름도.

제24도는 제5 실시예의 회로도에 의한 동작중 전지의 밸런스동작을 도시한 흐름도.

제25도는 제5 실시예의 회로도에 의한 동작중 과전류를 검출했을때의 동작을 도시한 흐름도.

Claims

상호 직렬로 연결된 복수의 서브 셀(sub-cell)이 형성된 2차전지에 연결되고, 상기 2차전지의 전압을 검출하는 동시에, 검출된 전압과 기준전압을 비교하여 상기 2차전지의 과방전상태 및 과충전상태를 검지하는 상태검지수단과, 방전전류를 차단하기 위한 제1 스위치수단과, 충전전류를 차단하기 위한 제2 스위치수단과, 상기 상태검지수단과 상기 제1 및 제2 스위치수단에 연결되고, 상기 상태검지수단에 의해 검지된 검지결과에 의거하여 상기 제1 및 제2 스위치수단을 제어하는 제어수단을 구비한 배터리보호회로에 있어서,

상기 상태검지수단에 공급되는 전원을 차단하는 제3 스위치수단과,

상기 상태검지수단 및 상기 제3 스위치수단에 연결되고, 상기 상태검지수단에 의해 상기 과방전상태가 검지된 경우에 상기 제3 스위치수단을 비도통(非導通)상태로 하는 파워다운수단, 및

상기 복수의 서브 셀에 대한 충전레벨이 같아지도록 상기 상태검지수단의 의해 제어되는 셀 충전레벨 조절수단을 포함하는 것을 특징으로 하는 배터리보호회로.
제1항에 있어서,

과방전상태로부터 다시 충전이 개시된 경우에 상기 제3 스위치수단을 비도통상태에서 도통상태로 복귀시키는 파워다운해제수단을 추가로 포함하는 것을 특징으로 하는 배터리보호회로.
제2항에 있어서,

상기 2차전지가 복수개로 직렬 접속된 배터리보호회로에 있어서는, 상기 파워다운수단은 상기 상태검지수단에 의해 상기 2차전지 중 하나 또는 모두가 과방전상태로 검지된 경우에 상기 제3 스위치수단을 비도통상태로 하는 것을 특징으로 하는 배터리보호회로.
제3항에 있어서,

상기 2차전지 중 어느 하나가 과충전상태의 경우는, 상기 제3 스위치수단을 도통상태로 유지하는 파워다운금지수단을 추가로 포함하는 것을 특징으로 하는 배터리보호회로.
제1항에 있어서,

순간적으로 대전류가 흐른 경우에, 상기 제3 스위치수단을 도통상태로 유지하고, 배터리전압의 검출단자 전압이 과방전검출전압 이하로 되는 것을 방지하는 전압강하방지수단을 추가로 포함하는 것을 특징으로 하는 배터리보호회로.
제3항에 있어서,

순간적으로 대전류가 흐른 경우에, 상기 제3 스위치수단을 도통상태로 유지하고, 배터리전압의 검출단자전압이 과방전검출전압 이하로 되는 것을 방지하는 전압강하방지수단을 추가로 포함하는 것을 특징으로 하는 배터리보호회로.
제3항에 있어서,

복수의 각 2차전지의 용량밸런스가 붕괴된 경우에, 그 용량밸런스를 부활시키는 수단을 구비한 것을 특징으로 하는 배터리보호회로.
제1항에 있어서,

충전용 단자와 방전용 단자를 분리한 것을 특징으로 하는 배터리보호회로.
제3항에 있어서,

충전용 단자와 방전용 단자를 분리한 것을 특징으로 하는 배터리보호회로.
상호 직렬로 연결된 복수의 서브 셀이 형성된 2차전지에 연결되고, 상기 2차전지의 전압을 검출하는 동시에, 이 검출전압과 기준전압을 비교하여 상기 2차전지의 과방전상태 및 과충전상태를 검지하는 상태검지수단과, 방전전류를 차단하기 위한 제1 스위치수단과, 충전전류를 차단하기 위한 제2 스위치수단과, 상기 상태검지수단과 상기 제1 및 제2 스위치수단에 연결되고, 상기 상태검지수단의 검지결과에 의거하여 상기 제1 및 제2 스위치수단의 스위칭을 제어하는 제어수단과, 최소한 상기 상태검지수단에 공급되는 전원을 차단하는 파워다운스위치수단과, 상기 상태검지수단 및 상기 파워다운스위치수단에 연결되고, 상기 상태검지수단에 의해 과방전상태가 검지된 경우에 상기 파워다운스위치수단을 비도통상태로 하는 파워다운수단과, 상기 상태검지수단 및 상기 파워다운스위치수단에 연결되고, 과방전상태에서 다시 충전이 개시된 경우에 상기 파워다운스위치수단을 비도통상태에서 도통상태로 복귀시키는 파워다운해제수단을 포함하는 배터리보호회로로서,

상기 파워다운해제수단은 상기 2차전지의 전압이 소청의 전압치를 초과한 후 상기 파워다운스위치수단을 도통상태로 복귀시키는것을 특징으로 하는 배터리보호회로.
제10항에 있어서,

상기 2차전지가 복수개로 직렬 접속된 배터리 보호회로에 있어서는, 상기 파워다운수단은 상기 상태검지수단에 의해 상기 2차전지 중 하나 또는 모두가 과방전상태로 검지된 경우에 상기 파워다운스위치수단을 비도통상태로 하는 것을 특징으로 하는 배터리보호회로.
제11항에 있어서,

상기 제어수단은 순간적으로 대전류가 소정 시간대(時間帶)(T1) 흐른 경우는, 상기 파워다운스위치수단을 소정 시간대(T2) 도통상태로 유지하도록 제어하고, 상기 소정시간대가 T1 < T2 인 것을 특징으로 하는 배터리보호회로.
제11항에 있어서,

상기 2차전지 중 어느 하나가 과충전상태의 경우는, 상기 파워다운스위치수단을 도통상태로 유지하는 파워다운 금지수단을 포함하는 것을 특징으로 하는 배터리보호회로.
제10항에 있어서,

상기 파워다운스위치수단이 비도통시이고 상기 2차전지의 진압이 대략 OV의 경우는, 강제적으로 상기 2 차전지를 충전가능상태로 하는 강제충전수단을 추가로 포함하는 것을 특징으로 하는 배터리보호회로.
제11항에 있어서,

상기 파워다운스위치수단이 비도통시이고 상기 2차전지의 전압이 대략 OV 의 경우는, 강제적으로 상기 2차전지를 충전가능상태로 하는 강제충전수단을 추가로 포함하는 것을 특징으로 하는 배터리보호회로.
제10항에 있어서,

충전용 단자와 방전용 단자를 분리한 것을 특징으로 하는 배터리보호회로.
제11항에 있어서,

충전용 단자와 방전용 단자를 분리한 것을 특징으로 하는 배터리보호회로.