DE69319049T2

DE69319049T2 - Batterieschutzschaltungen

Info

Publication number: DE69319049T2
Application number: DE69319049T
Authority: DE
Inventors: Yasuhito C/O Intellectual Propertydiv. Shinagawa-Ku Tokyo 141 Eguchi; Kanji C/O Intellectual Property Div. Shinagawa-Ku Tokyo 141 Murano; Hitoshi C/O Intellectual Property Div. Shinagawa-Ku Tokyo 141 Okada; Akira C/O Sony Energytec Inc. Hiwada-Cho Koriyama Fukushima-Ken Sanpei
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1992-09-17
Filing date: 1993-09-15
Publication date: 1999-02-11
Anticipated expiration: 2013-09-16
Also published as: KR100316313B1; EP0588615B1; KR940008189A; EP0721247A3; EP0588615A2; EP0721247B1; EP0588615A3; DE69330530T2; EP0721247A2; US5530336A; DE69319049D1; DE69330530D1

Description

Die vorliegende Erfindung bezieht sich auf Batterieschutzschaltungen für Sekundärzellen.
Batterie-Packs, die aus mehreren in Serie geschalteten Zellen bestehen, werden vor einer übermäßigen Entladung entweder durch ein Batterie-Ladegerät, das eine Überladung oder Überentladung bezüglich einer Gesamtspannung erfaßt, die an den in Serie geschalteten Zellen anliegt, oder durch Ein- und Ausschalten einer Last, die mit dem Batterie-Pack verbunden ist, verhindert.
Manche Batterie-Ladegeräte oder Batterie-Lasten haben statt den Batterien selbst eine Batterieschutzfunktion. Wenn eine anormale Überladung durch ein Batterie-Ladegerät verursacht wird oder ein Überladestrom durch eine Batterielast fließt, erfaßt ein Thermostat oder dergleichen, der mit der Batterie oder dem Batterie-Pack verbunden ist, die Temperatur und schaltet die Spannungsversorgung ein und aus.
Eine weitere Batterieschutzschaltung ist in der japanischen offengelegten Patentanmeldung Nr. 04-75430, offengelegt am 10. März 1992, von Asahi Chemical Industry, Co., Ltd. bekannt.
Gemäß der bekannten Anordnung verwendet eine wiederaufladbare Spannungsversorgungsvorrichtung mit einer boostartig aufladbaren Sekundärzelle eine Vorrichtung mit einer parasitären Diode bei der Bereitstellung von Lade- und Entladeschaltungen mit Überentlade- und Überlade-Verhinderungsfunktion.
Genauer gesagt, wenn die Spannung quer zu einer Zelle unter eine bestimmte Spannung zum Zeitpunkt der Entladung fällt, erzeugt eine Steuerung eine Ausgangsspannung, um einen MOSFET in einen nichtleitfähigen Zustand zu bringen, wodurch die Entladeschaltung für die Zelle abgeschaltet wird. Wenn die Spannung quer zu der Zelle wieder hergestellt wird, indem diese durch eine parasitäre Diode des MOSFET wieder geladen wird, wird die Zelle in einem normalen Modus mit einem niedrigen Verlust geladen. In gleicher Weise, wenn die Spannung quer zur Zelle eine bestimmte Spannung zum Zeitpunkt des Aufladens übersteigt, erzeugt die Steuerung eine Ausgangsspannung, um den MOSFET in den nichtleitfähigen Zustand zu bringen, wodurch die Ladeschaltung für die Zelle abgeschaltet wird. Wenn die Spannung quer zur Zelle durch Entladung durch die parasitäre Diode des MOSFET wieder hergestellt wird, wird die Zelle in einem normalen Modus mit einem niedrigen Verlust entladen.
Wenn indessen bei dem obigen Vorgang eine Batterie aus mehreren Zellen mit verschiedenen Eigenschaften zusammengesetzt ist, weisen nur einige der Zellen eine Tendenz zur Überladung oder Überentladung auf. Der obige Vorgang kann nicht bezüglich derjenigen Zellen verwendet werden, die durch die Überladung oder Überentladung schon stark beeinträchtigt sind.
Es wurden auch weitere Batterieschutzschaltungen in der japanischen Patentveröffentlichung Nr. 3-213019 vom 31. Juli 1991 und der japanischen Patentveröffentlichung Nr. 5-491181 vom 26. Februar 1992 von dem gleichen Anmelder wie die vorliegende Erfindung offenbart. Gemäß diesen bekannten Vorrichtungen können während der wiederholten Ladung und Entladung von den in Serie geschalteten Sekundärzellen, selbst wenn die Kapazitäten der Zellen aufgrund des Unterschieds zwischen den einzelnen Zellen aus dem Gleichgewicht gebracht ist, die Kapazitäten der Zellen durch eine Zellkapazitäts- Ausgleichsschaltung in einer Lade- und Entladeschaltung zurück in das Gleichgewicht oder den Gleichgewichtszustand gebracht werden, um dadurch ein Überladen oder Überentladen der Zellen zu verhindern.
Die Zellkapazitäts-Ausgleichsschaltung besteht im wesentlichen aus einer Schaltungsanordnung zum Schutz der Zellen, die zum Batterieschutz eine Schaltung zur Erfassung der Überladung, eine Schaltung zur Erfassung eines Abschaltens und eines Überlaufens eines Ladestroms, eine Schaltung zur Erfassung einer Überentladung und eine Schaltung zur Erfassung eines Abschaltens eines Entladestroms, einer Hysterese und eines Überstroms aufweist.
Die gerade genannten bekannten Batterieschutzschaltungen weisen indessen den Nachteil auf, daß, auch wenn die Überentladung oder Überladung von Zellen erfaßt wird, ein Strom durch die Schaltungen nach der Erfassung der Überentladung fließt, und daher tritt zu sämtlichen Zeitpunkten ein Stromverbrauch auf.
Wenn eine Batterie aus mehreren Zellen besteht und die Zellen verschiedene Eigenschaften haben, dann neigen nur einzelne Zellen dazu, überladen oder überentladen zu werden. Ein solches Überladen oder Überentladen beeinträchtigt stark die Leistungsfähigkeit der Zellen.
Weitere Beispiele von bekannten Anordnungen können in der US-A-4,595,872, US-A- 4,965,738, der PCT-Anmeldung US90/03137 (veröffentlicht als WO91/00623) und der US-A-4,716,354 gefunden werden.
Die US-A-4,595,872 offenbart eine Vorrichtung, um den Betrieb eines Elektronikgeräts im Fall eines Versagens oder zeitlichen Ausfalls einer DC-Spannungsquelle aufrechtzuerhalten. Die Vorrichtung weist eine wiederaufladbare Batterie mit einer Soll-Ausgangsspannung im wesentlichen gleich der DC-Spannungsquelle, eine Einrichtung zur Steuerung des Ladens der Batterie aus der DC-Spannungsquelle, eine Einrichtung zur Regulierung des Entladens der Batterie in ein Elektronikgerät, eine Einrichtung zur Anzeige des Lade- und Entladezustands der Batterie in ein Elektronikgerät, eine Einrichtung zur Anzeige des Lade- und Entladezustands der Batterie, eine Einrichtung zur Erfassung der Zustände der DC-Spannungsquelle, eine Einrichtung, die mit der Einrichtung zur Erfassung verbunden ist, um die Einrichtung zur Steuerung und die Einrichtung zur Anzeige beim Vorliegen eines Ausfalls oder eines Fehlers der DC-Spannungsquelle abzuschalten, wenn entweder die Vorrichtung elektronisch von dem Gerät getrennt wird oder die Spannung der Batterie unter einen voreingestellten Wert fällt, um den Stromverbrauch von der Batterie zu minimieren, und eine Einrichtung auf, die mit der Einrichtung zur Erfassung verbunden ist, um die Einrichtung zur Steuerung und die Einrichtung zur Anzeige wieder zu reaktivieren, wenn die Bereitschaft der DC-Spannungsquelle wieder hergestellt ist.
Die US-A-4,695,738 offenbart ein intelligentes Batteriesystem, das einen Strom erfaßt, der in der Richtung eines Ladestroms durch einen positiven und einen negativen Anschluß und Batteriezellen eines Batterie-Packs fließt. Als Antwort darauf überträgt ein Prozessor in dem Batterie-Pack Batterieparameterdaten zu einem separaten Ausgangsanschluß des Batterie-Packs. Die Batterieparameterdaten enthalten den Ladezustand der Batteriezellen, Temperaturdaten und Informationen hinsichtlich der Art des Batterie-Packs. Der Prozessor antwortet weiterhin auf spezielle Daten-Anfragen, die in die Batterieanschlüsse durch Übertragung der abgefragten Batterieparameterdaten übertragen werden. Das Batterie-Pack ist weiterhin dazu vorgesehen, den Energieverbrauch des Prozessors zu minimieren. Wenn das Batterie-Pack während einer vorbestimmten Zeitdauer nicht in dem Lade- oder Entladezustand ist, wird der Prozessor in einen "Leichtschlaf"-Modus gebracht, in dem der Energieverbrauch wesentlich verringert ist. Der Prozessor wird aus dem Leichtschlaf entweder durch einen Zeitgeber oder durch eine Lade- oder Entladeaktivität wieder aufgeweckt, um die Lade- oder Entlademenge und andere Batterieparameter zu überwachen.
Die PCT-Anmeldung Nr. US90/03 137 offenbart ein Batterie-Ladesystem mit einer Batterie eines ersten Chemie-Typs und eines Batterie-Ladegeräts für einen anderen Batterietyp. Wenn innerhalb der Batterie ein Batterie-Überentladezustand oder ein elektrochemisches Zellen-Ungleichgewicht erfaßt wird, verhindert die Batterie ein Laden durch das Batterie- Ladegerät mittels eines rücksetzbaren Schalters.
Die US-A-4,716,354 offenbart ein Batterie-Konditioniersystem, das den Batteriezustand überwacht und einen Speicher zur Speicherung von Daten auf Grundlage davon aufweist. Die Daten können gespeichert werden, die eine verfügbare Batteriekapazität wie durch einen Tiefentladungszyklus gemessen wiedergibt. Mit einem Mikroprozessor-Batterieüberwachungsvorgang einer tragbaren Einheit kann ein Maß der verbleibenden Batteriekapazität berechnet und angezeigt werden. Wenn der Mikroprozessor permanent mit der Batterie verbunden ist, um die Betriebsleistung von dieser während der Speicherung und der Handhabung aufzunehmen, kann die Leistungsfähigkeit einer gegebenen Batterie bei der tatsächlichen Verwendung genau beurteilt werden, da das Batteriesystem selbst eine Zählung der Gesamtstunden der Verwendung und andere wichtige Parameter ausführen kann. Gemäß einem Ausführungsbeispiel ist eine Hauptbatterie und eine Hilfsbatterie vorgesehen, deren Spannung individuell gemessen werden kann, und jede kann konditioniert werden. Die Batteriekapazität kann individuell gemessen werden. In einer Niedrigspannung-Erfassungsschaltung, die allgemein für Spannungsquellen verwendbar ist, kann ein automatischer Spannungsregulator selbst einen Niedrigspannungszustand erfassen, ohne daß es zusätzlicher Präzisionsbauteile bedarf. Solch ein erfaßter Niedrigspannungszustand kann verwendet werden, um ein Umschalten auf eine Hilfsbatterie oder eine weitere Hilfsspannungsversorgung auszuführen.
Gemäß der vorliegenden Erfindung ist eine Batterieschutzschaltung für eine Sekundärzelle vorgesehen, wobei die Schaltung aufweist: eine Zustands-Erfassungseinrichtung zur Erfassung einer Spannung über der Sekundärzelle und zum Vergleich der erfaßten Spannung mit einer Referenzspannung, um einen Überentladezustand oder einen Überladezustand der Sekundärzelle zu erfassen, eine erste Schalteinrichtung zum Abschalten eines Entladestroms, eine zweite Schalteinrichtung zum Abschalten eines Ladestroms, eine Steuereinrichtung zur Steuerung der ersten und der zweiten Schalteinrichtung auf Grundlage eines erfaßten Zustands, der durch die Zustands- Erfassungseinrichtung erfaßt wurde, eine dritte Schalteinrichtung, die mit einer Spannungsversorgung für die Batterieschutzschaltung verbunden ist, um in einem nichtleitenden Zustand die elektrische Spannungsversorgung für die Zustands- Erfassungseinrichtung abzuschalten, eine Leistungs-Herunterfahrmoduseinrichtung, um die dritte Schalteinrichtung in den nichtleitfähigen Zustand zu bringen, wenn der Überentladezustand durch die Zustands-Erfassungseinrichtung erfaßt wird, wobei die Batterieschutzschaltung gekennzeichnet ist durch: eine Überstrom-Erfassungseinrichtung, um die erste Schalteinrichtung nach einer vorbestimmten Zeitdauer in den nichtleitenden Zustand zu bringen, und eine Spannungsabfall-Verhinderungseinrichtung, um die dritte Schalteinrichtung während einer zweiten vorbestimmten Zeitdauer, die größer ist als die erste Zeitdauer, leitend zu halten, um zu verhindern, daß die Spannungs- Herunterfahrmoduseinrichtung die dritte Schalteinrichtung als Antwort auf die Erfassung eines Über-Entladezustands in den nichtleitenden Zustand bringt, wenn ein kurzzeitiger hoher Strom durch die Sekundärzelle fließt.
Die Batterieschutzschaltung kann eine Spannungsherunterfahrmodus-Löscheinrichtung aufweisen, um die dritte Schalteinrichtung wieder von dem nichtleitfähigen Zustand in den leitfähigen Zustand zu bringen, wenn die Sekundärzelle wieder aus einem Überentladezustand heraus aufgeladen wird.
Für den Fall, daß mehrere Zellen in Serie zueinander geschaltet sind, kann die Spannungs- Herunterfahrmoduseinrichtung die dritte Schalteinrichtung in den nichtleitfähigen Zustand bringen, wenn der Überentladezustand von wenigstens einer von mehreren Sekundärzellen durch die Zustandserfassungseinrichtung erfaßt wird.
Die Batterieschutzschaltung kann eine Spannungsherunterfahrmodus-Sperreinrichtung aufweisen, um die dritte Schalteinrichtung in dem leitfähigen Zustand zu halten, wenn wenigstens eine der Sekundärzellen gemäß der Erfassung durch die Zustands-Erfassungseinrichtung in dem Überladezustand ist.
Die Batterieschutzschaltung kann weiterhin eine Einrichtung zum Wiederherstellen eines Kapazitäts-Gleichgewichts der mehreren Sekundärzellen aufweisen, wenn die Sekundärzellen nicht mehr eine ausgeglichene Kapazität aufweisen.
Weiterhin kann die Batterieschutzschaltung einen Lade- und einen Entladeanschluß aufweisen, die mit der Sekundärzelle oder den Zellen verbunden sind und die voneinander getrennt sind.
Wenn eine Sekundärzelle überentladen ist, geht die Batterieschutzschaltung in einen Spannungs-Herunterfahrmodus, um einen durch die Schaltung verbrauchten Strom wesentlich zu reduzieren. Die Batterieschutzschaltung kann ihren Betrieb automatisch aus dem Spannungs-Herunterfahrmodus wieder aufnehmen. In dem Fall, daß mehrere Zellen in Serie miteinander verbunden sind, kann der Spannungs-Herunterfahrmodus durch die Erfassung einer Überentladung von einer oder sämtlichen der Sekundärzellen ausgelöst werden, was einen Ausgleich der Zellen bei einer Überladung oder Überentladung und ein Laden ausgehend von 0V in dem Spannungs-Herunterfahrmodus ermöglicht.
Die Spannungen quer zu den Zellen eines Batterie-Packs können überwacht werden, um eine Überladung oder Überentladung zu erfassen, um Schalter an dem Batterie-Pack, eine Last und ein Batterie-Ladegerät ein- und auszuschalten. Daher können sämtliche Auswirkungen von Ladegerät- oder Lastfehlern minimiert werden. Abhängig von dem Zustand der Überladung oder Überentladung können die Zellen des Batterie-Packs miteinander ins Gleichgewicht gebracht werden. In dem Spannungs-Herunterfahrmodus können Schaltungen, die zur Erfassung von Spannungen und zur Ausführung einer Steuerung verwendet werden, abgeschaltet werden, um einen Stromverbrauch in einem Überentladebereich zu vermeiden. Diese Schaltungen können durch einen einfachen Ladevorgang wieder ihren Betrieb aus dem Spannungs-Herunterfahrmodus aufnehmen.
Die Schaltung kann die folgenden Merkmale aufweisen:
- Eine Batterieschutzschaltung, die einen Strom, der durch die Schaltung fließt, minimieren kann und weiterhin Schaltungen, die eine Überladung und eine Überentladung einer Batterie erfassen, nachdem die Überladung erfaßt wurde, um dadurch die Entladung zum Schutz der Batterie soweit wie möglich zu unterdrücken.
- Eine große Verringerung in einer Batterieschutzschaltung bei einer Überentladung verbrauchten Stroms, um eine Zeitdauer zu verlängern, in der die verbleibende Kapazität einer Batterie eine Last aufrechterhalten kann, um dadurch einen Überentladezustand der Batterie zu vermeiden, um eine Beschädigung der Batterie- Leistungsfähigkeit zu verhindern.
- Eine Batterieschutzschaltung, die automatisch ihren Betrieb zu einem normalen Zustand aus einem Spannungs-Herunterfahrmodus aufnehmen kann.
- Die Verhinderung einer Beeinträchtigung der Leistungsfähigkeit von in Serie geschalteten Sekundärzellen, um die Servicezeit der Batterie zu verlängern.
- Die Minimierung der gegenseitigen Beeinträchtigung von Sekundärzellen, um die Beeinträchtigung der Leistungsfähigkeit von jeder einzelnen Sekundärzelle zu minimieren.
- Eine Batterie kann kontinuierlich verwendet werden, wobei Betriebsfehler vermieden werden, die sonst durch externe Schwankungen oder Störungen, wie beispielsweise Lastschwankungen oder Kurzschlüsse verursacht werden würden.
- Der Ausgleich der Sekundärzellen bei dem Laden und Überladen, um eine längere Servicezeit der Zellen zu schaffen.
- Lade- und Entladeanschlüsse, die voneinander getrennt sind, um Fehler beim Laden und Entladen zu vermeiden.
- Die Verhinderung einer fehlerhaften Überlade- und Überentladeerfassung.
- Die Möglichkeit, daß die Sekundärzellen schnell geladen werden, selbst wenn sie wieder aus einem Überentladezustand aufgeladen werden.
- Sämtliche in Serie geschalteten Sekundärzellen einer Batterie bleiben aneinander angepaßt.
- Eine Verzögerung bei der Erfassung des Spannungsabfalls quer zu der Batterie, wenn ein plötzlicher sehr großer Strom fließt, wodurch ein fehlerhafter Betrieb einer Batterieschutzschaltung sicher vermieden wird.
- Die Möglichkeit, eine überladene Zelle und eine überentladene Zelle schnell miteinander in Gleichgewicht zu bringen.
Die Erfindung wird nun beispielsweise bezugnehmend auf die begleitenden Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 ein Blockschaltbild einer Batterieschutzschaltung,
Fig. 2 eine graphische Darstellung der Batterie-Entladekennlinie der Batterieschutzschaltung von Fig. 1,
Fig. 3 einen detaillierten Schaltplan eines Beispiels einer Batterieschutzschaltung,
Fig. 4 einen detaillierten Schaltplan eines weiteren Beispiels einer Batterieschutzschaltung,
Fig. 5 eine schematische Ansicht eines Starters von jeder der in Fig. 3 und 4 gezeigten Batterieschutzschaltungen,
Fig. 6 eine graphische Darstellung einer Referenzspannung und erfaßte Überladungs- und Überentladungsbereiche, die die Art und Weise zeigen, in der die Referenzspannung mit einer Batteriespannung zu einer konstanten Spannung ansteigt,
Fig. 7 einen Schaltplan, der die Art und Weise zeigt, in der MOS-Leistungstransistoren geerdet sind,
Fig. 8 einen Schaltplan, der eine Erdungspegelverschiebung zeigt, die die Erdungspegel von Fig. 7 auf das gleiche Potential hebt,
Fig. 9 einen detaillierter Schaltplan einer erfindungsgemäßen Batterieschutzschaltung,
Fig. 10 einen Schaltplan einer Lade-Logikschaltung in der in Fig. 9 gezeigten Batterieschutzschaltung,
Fig. 11 einen Schaltplan, der zeigt, wie MOS-Leistungstransistoren geerdet sind,
Fig. 12 einen Schaltplan, der eine Erdungspegelverschiebung zeigt, die die Erdungspegel von Fig. 11 auf das gleiche Potential hebt,
Fig. 13 einen Schaltplan von MOS-Transistoren und zugehörigen Bauteile in einem Starter in der Batterieschutzschaltung von Fig. 9,
Fig. 14 einen Schaltplan einer Logikschaltung, die der Schaltung von Fig. 13 äquivalent ist,
Fig. 15 eine graphische Darstellung, die zeigt, wie verschiedene Schaltungen in dem Starter sich verändern, wenn die Batterie von einer Spannung größer als die Betriebsspannung eines MOS-Leistungstransistors aus geladen wird und der Ladevorgang angehalten wird, nachdem eine Überladung der Batterie erfaßt wurde,
Fig. 16 eine graphische Darstellung, die zeigt, wie verschiedene Spannungen in dem Starter sich verändern, wenn die Batterie von 0 V aus geladen wird und der Ladevorgang angehalten wird, bevor eine Überladung der Batterie erfolgt,
Fig. 17 eine graphische Darstellung von Kennlinien von MOS-Leistungstransistoren,
Fig. 18 eine graphische Darstellung einer Referenzspannung und erfaßter Überladungs- und Überentladungsbereiche, die zeigt, wie die Referenzspannung mit einer Batteriespannung zu einer konstanten Spannung ansteigt,
Fig. 19 eine graphische Darstellung einer Referenzspannung und erfaßter Überladungs- und Überentladungsbereiche, die zeigt, wie die Referenzspannung schnell zu einer konstanten Spannung ansteigt,
Figur.20 einen Schaltplan einer weiteren Schaltungsanordnung einer Gesamtspannungs- Erfassungsschaltung in der Batterieschutzschaltung von Fig. 9,
Fig. 21 eine Zeitverlaufstabelle, die Zeitkonstanten T1, T2 sowie weitere Signale in der in Fig. 9 gezeigten Batterieschutzschaltung zeigt,
Fig. 22 ein Blockschaltbild eines weiteren Beispiels einer Batterieschutzschaltung,
Fig. 23 ein Flußdiagramm eines Betriebsablaufs der Batterieschutzschaltung von Fig. 4,
Fig. 24 ein Flußdiagramm eines Zellausgleichsvorgangs-Ablaufs in der Batterieschutzschaltung von Fig. 24, und
Fig. 25 ein Flußdiagramm eines Ablaufs eines Überladestrom-Erfassungsvorgangs der Batterieschutzschaltung von Fig. 22.
Fig. 1 zeigt in Blockform ein Beispiel einer Batterieschutzschaltung. Wie in Fig. 1 gezeigt, weist die Batterieschutzschaltung, die allgemein mit dem Bezugszeichen 1 bezeichnet ist, einen Detektor 2, einen Controller 3, eine Rücksetzschaltung 4, einen Spannungs- Herunterfahrschalter 5 und einen Lade-/Entladeschalter 6 auf, und steuert den Lade- und Entladevorgang von mehreren Zellen Abat, Bbat einer Batterie.
Der Detektor 2 weist einen Zellspannungsdetektor 7 und einen Überstromdetektor 8 auf. Der Zellspannungsdetektor 7 dient zur Erfassung eines Überladezustands (A, B) und eines Überentladezustands (A, B) auf Grundlage der Spannungen quer zu den Zellen Abat, Bbat. Der Überstromdetektor 8 dient zur Erfassung eines Überstroms.
Der Controller 3 weist eine Entladungssystem-Steuerlogikeinheit 9 und eine Entladungsschalter-Steuereinheit 10, einen Erdungspegel-Verschieber 11, eine Ladesystem-Steuerlogikeinheit 12 und eine Ladeschalter-Steuereinheit 13 auf.
Die Entladesystem-Steuerlogikeinheit 9 und die Entladeschalter-Steuereinheit werden mit Signalen versorgt, die einen Überladungs- und Überentladungszustand der Zellen Abat, Bbat anzeigen, die durch den Zellspannungsdetektor 7 erfaßt werden, und ein Signal, das einen Überstrom anzeigt, der durch den Überstromdetektor 8 erfaßt ist. Die Steuerung 3 gibt ein Überlauf-Stromsignal zu dem Zellspannungsdetektor 7, ein Ladeschaltsignal zu dem Lade-/Entladeschalter 6 und ein Spannungs-Herunterfahrsignal zu der Rücksetzeinheit 4.
Die Entladungssystem-Steuerlogikeinheit 9 und die Entladungsschalter-Steuereinheit 10 gibt ein Erdungssignal durch den Erdungspegel-Verschieber 11 zu der Ladesystem-Steuerlogikeinheit 12 und der Ladeschalter-Steuereinheit 13.
Die Entladesystem-Steuerlogikeinheit 9 und die Entladeschalter-Steuereinheit 10 weisen einen Entladeschalter auf, und die Ladesystem-Steuerlogikeinheit 12 und die Ladeschalter- Steuereinheit 13 weisen einen Ladeschalter auf, wobei diese Entlade- und Ladeschalter verschiedene Erdungspotentiale aufweisen. Der Erdungspegel-Schieber 11 dient zur Einstellung der Erdungspotentiale der Entladungs- und Ladeschalter auf ein konstantes Referenzpotential.
Die Ladungssystem-Steuerlogikeinheit 12 und die Ladeschalter-Steuereinheit 13 steuern den Lade-/Entladeschalter 6 und geben ein Spannungs-Herunterfahrlöschsignal auf Grundlage des Zellenzustands und des Ladezustands (Starter) zu der Rückstelleinheit 4. Das Spannungs-Herunterfahrlöschsignal wird ausgegeben, wenn die Zellenspannung gleich oder höher als eine vorbestimmte Spannung wird.
Die Rücksetzeinheit 4 besteht aus einer Spannungs-Herunterfahrsteuereinheit 14 und einem Starter-Ladedetektor 15. Die Spannungs-Herunterfahrsteuereinheit 14 sendet ein Spannungs-Herunterfahrsignal von der Entladesystem-Steuerlogikeinheit 9 und der Ladesystem-Steuerlogikeinheit 12 zu dem Spannungs-Herunterfahrschalter 5. Der Starter- Ladedetektor 15 beginnt manuell oder automatisch das Laden der Zellen Abat, Bbat.
Der Spannungs-Herunterfahrschalter 5 sendet ein Spannungs-Herunterfahrsignal von der Spannungs-Herunterfahrsteuereinheit 14 zu dem Detektor 2 und der Steuerung 3, wo die Spannungsversorgung abgeschaltet wird und der Spannungs-Herunterfahrmodus beginnt.
Der Lade-/Entladeschalter 6 dient zur Steuerung des Laders und des Entladens der Zellen Abat, Bbat, gesteuert von der Entladeschalter-Steuereinheit 10 und der Ladeschalter- Steuereinheit 13.
Der Betrieb der Batterieschutzschaltung I, wenn die Zellen Abat, Bbat geladen und entladen werden, wird nun allgemein bezugnehmend auf Fig. 1 beschrieben.

(A) Entladen der Zellen Abat, Bbat:

Der Zellspannungsdetektor 7 überwacht einen Entladezustand der Zellen Abat, Bbat der Batterie. Wenn eine der Zellen Abat oder Bbat überladen ist, gibt der Zellspannungsdetektor 7 ein Überlade(A)-Signal oder ein Überentlade(B)-Signal zu der Entladesystem- Steuerlogikeinheit 9. Die Entladesystem-Steuerlogikeinheit 9 steuert dann die Entladeschalter-Steuereinheit 10, um den Entladeschalter des Lade-/Entladeschalters 6 auszuschalten.
Wenn der Entladeschalter des Lade-/Entladeschalters 6 ausgeschaltet ist, wird die andere Zelle als die überentladene Zelle so gesteuert, daß sie Überlauf-entladen wird. Wenn beide Zellen Abat, Bbat überentladen sind, dann geht die Batterieschutzschaltung 1 in den Spannungs-Herunterfahrmodus.
Die Batterieschutzschaltung 1 kann in den Spannungs-Herunterfahrmodus gehen, wenn eine der Zellen Abat, Bbat überentladen ist. Daher geht in dem Fall, daß die Batterie aus Zellen Abat, Bbat besteht, die Batterieschutzschaltung 1 in den Spannungs- Herunterfahrmodus, wenn eine der Zellen Abat oder Bbat überentladen ist.
Wenn der Überstromdetektor 8 einen gewissen überschüssigen Strom erfaßt, der während einer vorbestimmten Zeitdauer fließt, wenn die Zellen Abat, Bbat entladen werden, schaltet die Entladeschalter-Steuereinheit 10 den Entladeschalter des Lade- /Entladeschalters 6 aus. Wenn ein plötzlicher großer Überstrom innerhalb der vorbestimmten Zeitdauer fließt, dann wird der Entladeschalter nicht abgeschaltet, und selbst wenn eine Zelle durch einen solch großen Strom überentladen wird, geht die Batterieschutzschaltung 1 nicht in den Spannungs-Herunterfahrmodus, solange diese Überentladung innerhalb einer vorbestimmten Zeitdauer auftritt.

(B) Laden der Zellen Abat, Bbat:

Wenn der Zellspannungsdetektor 7 eine Überladung der Zellen Abat oder Bbat der Batterie erfaßt, gibt der Zellspannungsdetektor 7 ein Überladesignal (A) oder ein Überentladesignal (B) zu der Ladesystem-Steuerlogikeinheit 12. Die Ladesystem-Steuerlogikeinheit 12 schaltet dann den Ladeschalter des Lade-/Entladeschalters 6 ab. Die überladene Zelle wird durch eine Überfluß-Schaltung entladen. Um die Zellen aus dem Spannungs- Herunterfahrmodus auszuladen, werden sie zwangsweise gesteuert von der Ladeschalter- Steuereinheit 13 auf Grundlage eines Ladeerfassungssignals von dem Starter-Ladedetektor 15 geladen, und die Batterieschutzschaltung 1 verläßt gezwungenermaßen den Spannungs- Herunterfahrmodus. Wenn eine Gesamtzellenspannung auf eine vorbestimmte Spannung wie durch den Zellspannungsdetektor 7 erfaßt ansteigt, gibt die Entlade-Steuerlogikeinheit 9 ein Spannungs-Herunterfahrlöschsignal zu der Spannungs-Herunterfahrsteuereinheit 14, wodurch die Batterieschutzschaltung 1 den Spannungs-Herunterfahrmodus verläßt.
Somit verläßt die Zelle den Überladungszustand und geht in einen normal geladenen Zustand. Selbst wenn eine der Zellen Abat, Bbat überentladen ist, wird kein Spannungs- Herunterfahrmodus ausgelöst, vielmehr wird eine Priorität auf einen Überladungszustand gelegt, solange die andere Zelle überladen ist.

(C) Spannungs-Herunterfahrmodus:

Im folgenden werden die Entlade-Kennlinien der Batterie bestehend aus den Zellen Abat, Bbat und der Spannungs-Herunterfahrmodus beschrieben. Wie in Fig. 2 gezeigt, wenn die Batterie entladen wird, fällt die Zellenspannung kontinuierlich mit der Zeit längs einer Entladekurve 16 ab, und ein Überentladezustand wird erreicht, wenn die Zellenspannung unter eine vorbestimmte Überentladungsspannung 17 fällt.
Wenn der Überentladungszustand durch den Detektor 2 wie in Fig. 1 gezeigt erfaßt wird, wird der Entladeschalter des Lade-/Entladeschalters 6 abgeschaltet, und die Batterie wird bezüglich einer mit ihr verbundenen Last nicht mehr entladen. Die Spannung der Batterie wird in einem Überentladungsbereich 18 gehalten, und die verbleibende Kapazität 19 kann voraus berechnet werden.
Selbst wenn die Batterie nicht mehr bezüglich der Last entladen wird, fließt weiterhin ein kleiner Strom in die Batterieschutzschaltung 1, die in Fig. 1 gezeigt ist. Da die Batterie weiter entladen wird, weist die verbleibende Kapazität 19 eine Entladekurve in der Richtung auf, die durch den Pfeil 20 in Fig. 2 gezeigt ist.
Der Spannungs-Herunterfahrmodus wird angesichts der obigen Entlade-Kennlinien eingeführt. In dem Spannungs-Herunterfahrmodus werden andere Schaltungen als die minimal in der Batterieschutzschaltung benötigten Schaltungen in dem Überentladungszustand nicht mehr mit Strom versorgt.
Der Spannungs-Herunterfahrmodus ermöglicht es, daß die verbleibende Kapazität 19 eine Entladekurve in der Richtung wie durch den Pfeil 21 in Fig. 2 bezeichnet aufweist. Daher unterscheidet sich die Zeitdauer, in der die Spannung durch die verbleibende Kapazität 19 aufrechterhalten wird, wenn die Batterie in dem Spannungs-Herunterfahrmodus überentladen wird, wesentlich von der entsprechenden Zeitdauer, wenn kein Spannungs- Herunterfahrmodus verwendet wird. Wenn beispielsweise angenommen ist, daß die verbleibende Kapazität in dem Überentladezustand 30 mAh ist, der Strom, der durch die Spannung zum Betrieb in dem Überentladebereich benötigt wird, 18 bis 20 uA ist und der Strom, der durch die Spannung verbraucht wird, um den Überentladebereich 18 in dem Spannungs-Herunterfahrmodus zu bedienen, 1 uA beträgt, dann ist es möglich, die Zeit, bis die Zellenspannung 0 V aus dem Überentladebereich 18 heraus erreicht, wie in der folgenden Tabelle 1 gezeigt, stark zu verbessern. Tabelle 1
Wie aus Tabelle 1 ersichtlich, ist die Zeit, bis die Zellenspannung auf 0 V verringert ist, sehr stark von 1.500 h auf 30.000 h verlängert. Da der verbrauchte Strom tatsächlich verringert wird, wenn sich die Zellenspannung erniedrigt, kann indessen die Zellenspannung über eine lange Zeitdauer aufrechterhalten werden, was einen Schutz einer Beeinträchtigung der Batterie-Leistungsfähigkeit ergibt, die sonst auftreten würde, wenn die Batterie überentladen wird.

(1) Erstes Beispiel

I. Schaltungsanordnung des ersten Beispiels

Die Schaltungsanordnung gemäß einem Beispiel der Batterieschutzschaltung wird nun bezugnehmend auf Fig. 3 beschrieben. Wie in Fig. 3 gezeigt weist die Batterieschutzschaltung hauptsächlich fünf Komparatoren, mehrere Schaltelemente und mehrere Gate- Schaltungen auf, die wie folgt geschaltet sind:
Eine Batterie zusammen mit der Batterieschutzschaltung besteht aus Zelle Abat und einer Zelle Bbat, die in Serie miteinander geschaltet sind. Ein positiver Verbindungsanschluß Eb+, der mit dem positiven Anschluß eines Ladegeräts oder einer Last verbunden ist, ist mit dem positiven Anschluß der Zelle Abat durch eine Sicherung 23 verbunden, und ein negativer Anschluß der Zelle Abat ist mit dem positiven Anschluß der Zelle Bbat verbunden.
Der negative Anschluß der Zelle Bbat ist mit einem negativen Verbindungsanschluß Eb- verbunden, der mit dem negativen Anschluß des Ladegeräts oder der Last durch einen Entlade-N-Kanalleistungs-MOS(NMOS)-Transistor QD und einen Lade-Leistungs-NMOS- Transistor QC verbunden ist.
Der positive Verbindungsanschluß Eb+ ist ebenfalls durch einen Schutzwiderstand R10 mit einem Anschluß VDD der Batterieschutzschaltung verbunden. Der positive Verbindungsanschluß Eb+ ist weiterhin mit einem Anschluß CPU verbunden, der durch einen Widerstand R11 mit dem Drain-Anschluß eines NMOS-Transistors Q14 verbunden ist.
Die Verbindung zwischen dem negativen Anschluß der Zelle Abat und dem positiven Anschluß der Zelle Bbat ist mit einem Anschluß VC verbunden. Der negative Anschluß der Zelle Bbat ist mit einem Anschluß CPD verbunden, der durch einen Widerstand R12 mit dem Drain-Anschluß eines P-Kanal-MOS(PMOS)-Transistors Q15 und weiterhin durch einen Widerstand R13 mit einem Anschluß VSS verbunden ist.
Ein Glättungskondensator CA ist mit den Anschlüssen VDD, VC verbunden, und ein Glättungskondensator CB ist mit den Anschlüssen VC, VSS verbunden.
Der Leistungs-NMOS-Transistor QD ist ein Transistor mit einer Source, einem Gate und einem Drain sowie einer parasitären Diode D1. Die Source ist mit dem negativen Anschluß der Zelle Bbat verbunden. Das Gate ist mit einem Anschluß DO verbunden und das Drain ist mit dem Drain-Anschluß des NMOS-Leistungstransistors QC verbunden.
Der NMOS-Leistungstransistor QC ist ein Transistor mit einer Source, einem Gate und einem Drain sowie einer parasitären Diode D2. Die Source ist mit dem negativen Anschluß Eb- verbunden. Das Gate ist mit einem Anschluß OV verbunden, und das Drain ist mit dem Drain des NMOS-Leistungstransistors QD verbunden. Der negative Anschluß Eb- ist durch einen Schutzwiderstand R22 mit einem Anschluß VM verbunden. Ein Anschluß Ec- zur Unterscheidung der Lade- und Entladeschaltung voneinander kann mit einem Zwischenverbindungspunkt zwischen dem Drain des NMOS-Leistungstransistors QD und dem Drain des NMOS-Leistungstransistors QC verbunden sein.
Ein Leistungs-Herunterfahrschalter PDSW1, der durch ein Leistungs-Herunterfahrsignal geöffnet und geschlossen werden kann, weist einen Anschluß auf, der mit dem Anschluß VDD verbunden ist, und der andere Anschluß ist mit einem Spannungsversorgungseingang der Komparatoren COMP1, 2, 3, 4 und 5 verbunden.
Ein Leistungs-Herunterfahrschalter PDSW2, der durch ein Spannungs-Herunterfahrsignal geöffnet und geschlossen werden kann, weist einen Anschluß auf, der mit dem Anschluß VC verbunden ist, und der andere Anschluß ist mit einem Anschluß eines Widerstands 16 verbunden.
Ein Spannungs-Herunterfahrschalter PDSW3, der durch ein Spannungs-Herunterfahrsignal geöffnet und geschlossen werden kann, weist einen Anschluß auf, der mit dem Anschluß VSS verbunden ist, und der andere Anschluß ist mit einem Anschluß eines Widerstands R19 verbunden.
Der Komparator COMP1 weist zwei Eingänge und einen Ausgang auf. Ein invertierender Eingang (im folgenden als "negativer Eingang" bezeichnet) des Komparators COMP1 ist mit dem Verbindungspunkt zwischen dem Anschluß des Widerstands R14 und einem Anschluß eines Widerstands R15 verbunden. Ein nicht invertierender Eingang (im folgenden als "positiver Eingang" bezeichnet) des Komparators COMP1 ist mit einem positiven Anschluß einer Referenzspannungsquelle E1 (+1,5 V) verbunden. Der Ausgang des Komparators COMP1 ist mit einem Eingang eines NOR-Gatters G2 verbunden. Der andere Anschluß des Widerstands R14 ist mit dem Anschluß VDD verbunden, und der andere Anschluß des Widerstands R15 ist mit dem Verbindungspunkt zwischen dem anderen Anschluß des Widerstands R16 und einem positiven Eingang des Komparators COMP2 verbunden. Der negative Anschluß der Referenzspannungsquelle E1 ist mit dem Anschluß VCC verbunden.
Der Komparator COMP2 weist zwei Eingänge und einen Ausgang auf. Ein negativer Eingang des Komparators COMP2 ist mit dem positiven Anschluß der Referenzspannungsquelle E1 verbunden, und ein positiver Eingang des Komparators COMP2 ist mit dem Verbindungspunkt zwischen den Widerständen R15, R16 verbunden. Der Ausgang des Komparators COMP2 ist mit einem Eingang eines NOR-Gatters G8 und dem Gate des NMOS-Transistors Q14 verbunden. Der Komparator COMP2 weist einen Hysterese- Schalteingang auf, der mit dem Ausgang eines AND-Gatters G1 verbunden ist.
Der Komparator COMP3 weist zwei Eingänge und einen Ausgang auf. Ein negativer Eingang des Komparators COMP3 ist mit dem Verbindungspunkt zwischen dem Anschluß eines Widerstands R17 und einem Anschluß des Widerstands R18 verbunden. Ein positiver Eingang des Komparators COMP3 ist mit einem positiven Anschluß einer Referenzspannungsquelle E2 (+1,5 V) verbunden. Der Ausgang des Komparators COMP3 ist mit dem anderen Eingang des NOR-Gatters G2 verbunden. Der andere Anschluß des Widerstands R17 ist mit dem Anschluß VC verbunden, und der andere Anschluß des Widerstands R18 ist mit dem anderen Anschluß des Widerstands R19 und einem positiven Eingang des Komparators COMP4 verbunden.
Der Komparator COMP4 weist zwei Eingänge und einen Ausgang auf. Ein negativer Eingang des Komparators COMP4 ist mit dem positiven Anschluß der Referenzspannungsquelle E2 verbunden. Ein positiver Eingang des Komparators COMP4 ist mit dem Verbindungspunkt zwischen den Widerständen R18, R19 verbunden. Der Ausgang des Komparators COMP4 ist mit dem anderen Eingang des NOR-Gatters G8 und dem Gate des NMOS-Transistors Q15 verbunden. Der Komparator COMP4 weist einen Hysterese- Schalteingang auf, der mit dem Ausgang des AND-Gatters G 1 verbunden ist.
Der Komparator COMP5 weist zwei Eingänge und einen Ausgang auf. Ein negativer Eingang des Komparators COMP5 ist mit einem positiven Anschluß einer Referenzspannungsquelle E3 (+0,4 V) verbunden. Ein positiver Eingang des Komparators COMP5 ist mit dem Anschluß VM verbunden. Der Ausgang des Komparators COMP5 ist mit einem Anschluß eines Widerstands R4 verbunden, der eine Zeitkonstante CR erzeugt, und einen Eingang des AND-Gatters G1. Der andere Anschluß des Widerstands R4 ist mit einem Eingang eines NOR-Gatters G9 und einem Anschluß eines Kondensators C2 verbunden, dessen anderer Anschluß mit dem Anschluß VDD verbunden ist.
Das AND-Gatter G1 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des AND- Gatters G1 ist mit dem Ausgang des Komparators COMP5 verbunden, und der andere Eingang des AND-Gatters G1 ist mit dem Ausgang des NOR-Gatters G2 verbunden. Der Ausgang des AND-Gatters G1 ist mit den Hysterese-Schalteingängen der Komparatoren COMP2, 4 verbunden.
Das NOR-Gatter G2 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NOR- Gatters G2 ist mit dem Ausgang des Komparators COMP1 verbunden, und der andere Eingang des NOR-Gatters G2 ist mit dem Ausgang des Komparators COMP3 verbunden. Der Ausgang des NOR-Gatters G2 ist mit dem anderen Eingang des AND-Gatters G1, dem Eingang eines Invertierers G3 und dem Gate-Anschluß eines NMOS-Transistors Q13 verbunden.
Der Eingang des Invertierers G3 ist mit dem Ausgang des NOR-Gatters G2 verbunden, und sein Ausgang ist mit einem Eingang des NAND-Gatters G4 und einem Eingang eines NOR-Gatters G9 verbunden.
Das NAND-Gatter G4 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NAND-Gatters G4 ist mit dem Ausgang des Invertierers G3 verbunden, und der andere Eingang des NAND-Gatters G4 ist mit dem Ausgang des NOR-Gatters G8 verbunden. Der Ausgang des NAND-Gatters G4 ist mit einem Eingang eines NAND-Gatters G6 einer Spannungsherunterfahr-Latchschaltung verbunden.
Die Spannungsherunterfahr-Latchschaltung weist weiterhin ein NAND-Gatter G5 auf, das zwei Eingänge und einen Ausgang aufweist. Die NAND-Gatter G5, G6 bilden zusammen die Spannungsherunterfahr-Latchschalrung 6. Ein Eingang des NAND-Gatters G5 ist mit einem Anschluß eines Widerstands R1 verbunden, und der andere Eingang des NAND- Gatters G5 ist mit dem Ausgang des NAND-Gatters G6 verbunden. Der Ausgang des NAND-Gatters G5 ist mit einem Anschluß eines Widerstands R0 verbunden und erzeugt ein Spannungs-Herunterfahrsignal. Der andere Anschluß des Widerstands R0 ist geerdet, und der andere Anschluß des Widerstands R1 ist mit dem Anschluß VDD verbunden.
Das NAND-Gatter G6 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NAND-Gatters G6 ist mit dem Ausgang des NAND-Gatters G5 verbunden, und der andere Eingang des NAND-Gatters G6 ist mit dem Ausgang des NAND-Gatters G4 verbunden. Der Ausgang des NAND-Gatters G6 ist mit einem der Eingänge des NAND-Gatters G5 verbunden.
Ein Invertierer G7, der ein Bauteil einer Ladelogikschaltung ist, weist einen Eingang auf, der durch den Widerstand R1 mit dem Anschluß VDD verbunden ist, und einen Ausgang, der mit einem Eingang eines NAND-Gatters G10 verbunden ist.
Das NOR-Gatter G8 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NOR- Gatters ist mit dem Ausgang des Komparators COMP2 verbunden, und der andere Eingang des NOR-Gatters G8 ist mit dem Ausgang des Komparators COMP4 verbunden. Der Ausgang des NOR-Gatters G8 ist mit einem der Eingänge des NAND-Gatters G4 von einem Eingang eines Erdungspegel-Schiebers 27 der Ladelogikschaltung verbunden.
Das NOR-Gatter G9 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NOR- Gatters G9 ist mit dem Ausgang des Invertierers G3 verbunden, und der andere Eingang des NOR-Gatters G9 ist mit den Verbindungsenden des Widerstands R4 und des Kondensators C2 verbunden. Der Ausgang des NOR-Gatters G9 ist durch den Anschluß DO mit dem Gate des NMOS-Leistungstransistors QD verbunden.
Das NAND-Gatter G10 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NAND-Gatters G10 ist mit dem Ausgang des Invertierers G7 verbunden, und der andere Eingang des NAND-Gatters G10 ist mit dem Ausgang des Erdungspegel-Verschiebers 27 verbunden. Der Ausgang des NAND-Gatters G10 ist mit dem Gate-Anschluß eines PMOS-Transistors Q9 und dem Gate eines NMOS-Transistors Q10 verbunden.
Der PMOS-Transistor Q9 weist eine Source, ein Gate und ein Drain auf. Die Source ist mit dem Anschluß VDD verbunden. Das Gate ist mit dem Ausgang des NAND-Gatters G10 verbunden und das Drain ist mit dem Drain-Anschluß des NMOS-Transistors Q10 und weiterhin durch den Anschluß OV verbunden mit dem Gate des NMOS- Leistungstransistors QC.
Der NMOS-Transistor Q10 ist ein Transistor mit einer Source, einem Gate und einem Drain. Der Source-Anschluß ist mit dem Anschluß VM und dem Erdungspegel der Ladelogikschaltung verbunden. Das Gate ist mit dem Ausgang des NAND-Gatters G10 verbunden, und das Drain ist mit dem Drain des PMOS-Leistungstransistors Q9 und weiterhin mit dem Gate des NMOS-Leistungstransistors QD durch den Anschluß OV verbunden.
Der NMOS-Transistor Q13 ist ein Transistor mit einer Source, einem Gate und einem Drain. Die Source ist mit dem Anschluß VSS verbunden, und das Gate ist mit dem Ausgangsanschluß des NOR-Gatters G2 verbunden. Das Drain ist mit einem Anschluß eines Widerstands R5 verbunden. Der andere Anschluß des Widerstands R5 ist mit dem Anschluß VM verbunden.
Der NMOS-Transistor Q14 ist ein Transistor mit einem Source, einem Gate und einem Drain. Die Source ist mit dem Anschluß VC verbunden, und das Gate ist mit dem Ausgang des Komparators COMP2 verbunden. Das Drain ist durch den Widerstand R11 mit dem Anschluß CPU verbunden.
Der PMOS-Transistor Q15 ist ein Transistor mit einer Source, einem Gate und einem Drain. Die Source ist mit dem Anschluß VC verbunden, und das Gate ist mit dem Ausgang des Komparators COMP4 verbunden. Das Drain ist durch den Widerstand R12 mit dem Anschluß CPD verbunden.
Der Erdungspegel-Schieber 27 weist einen Eingang auf, der mit dem Ausgang des NOR- Gatters G8 verbunden ist, und sein Ausgang ist mit einem der Eingänge des NAND- Gatters G10 verbunden.
Ein Starter 28 weist einen Eingang auf, der mit dem Anschluß VM verbunden ist, und einen Ausgang, der mit dem Anschluß VDD durch einen Anschluß eines Kondensators C1 und dem Widerstand R1 verbunden ist. Der andere Anschluß des Kondensators C1 ist geerdet.
Die Spannungen quer zu den Zellen Abat, Bbat zusammen mit der Batterieschutzschaltung, wie sie durch die Widerstandsleiter R14, R15, R16, R17, R18, R19 gebildet wird, werden mit den Referenzspannungen E1, E2 (±1,5 V) durch die Komparatoren COMP1-4 zur Erfassung eines Überladens oder Überentladens verglichen. Genauer gesagt werden den Komparatoren COMP1, COMP3 die positiven Referenzspannungen E1, E2 (+1,5 V) an ihren Eingängen zugeführt, und den Komparatoren COMP2, COMP4 werden an ihren negativen Eingängen die positiven Referenzspannungen E1, E2 (+1,5 V) zugeführt, um sie mit den erfaßten Spannungen zu vergleichen, die durch Teilen der Spannungen quer zu den Zellen Abat, Bbat erzeugt werden.
Die Widerstandsleiter R14, R15, R16, R17, R18, R19, die in Serie geschaltet sind, dienen zur Spannungsteilung quer zu den Zellen Abat, Bbat, so daß sie mit den Referenzspannungen E1, E2 (+1,5 V) verglichen werden können, wenn die Zellen überladen oder überentladen sind. Der Komparator COMP5 wird zum Vergleich der Referenzspannung E3 (+0,4 V) mit der Spannung an einen negativen Anschluß Eb- zur Erfassung eines Überstroms verwendet.

II. Betrieb des ersten Beispiels:

Nun wird der Betrieb der Batterieschutzschaltung unter Verwendung der Referenzspannungen beschrieben.

(a) Laden und Überladen:

Wenn die Sekundärzellen Abat, Bbat geladen werden, fließt ein Ladestrom von dem positiven Anschluß Eb+, der mit einem externen Ladegerät oder einer Last verbunden ist, bezüglich der die Zellen entladen werden, durch die Sekundärzellen Abat, Bbat und die NMOS-Leistungstransistoren QD, QC zu dem negativen Anschluß Eb-.
Für die Zelle Abat wird der Ladestrom durch Überwachen einer Überladespannung hinsichtlich 4,4 V mit einer Überlade-Erfassungsschaltung bestehend hauptsächlich aus dem Komparator COMP2 geprüft. Wenn ein Überladezustand erfaßt wird, gibt der Komparator COMP2 ein Hochpegel(H-Pegel)-Signal an seinem Ausgang aus.
Das H-Pegelsignal von dem Komparator COMP2 wird in ein Niedrigpegel(L-Pegel)-Signal durch das NOR-Gatter G8 umgesetzt. Das Niedrigpegelsignal wird zu dem Eingang des Erdungspegel-Verschiebers 27 gegeben und auf den Erdungspegel verschoben. Das NAND-Gatter G10, d. h. der Ausgangsabschnitt der Ladelogikschaltung gibt ein H- Pegelsignal aus.
Wie in Fig. 5 gezeigt weist der Starter 28 einen Knopf 24 auf, der normalerweise durch eine Feder 26 von den Kontakten 25 weggehalten wird. Wenn ein Batterieladegerät mit der Batterieschutzschaltung verbunden wird, wird der Knopf 24 in Kontakt zu den Kontakten 25 gegen die Vorspannung der Feder 26 gedrückt, wodurch die Kontakte 25 miteinander verbunden werden.
Da die Kontakte 25 miteinander während des Ladens verbunden sind, wird ein L- Pegelsignal von dem Anschluß VM zu dem Eingang des Invertierers G7 gegeben, der ein H-Pegelsignal ausgibt. Daher erzeugt der Ausgang des NAND-Gatters G10 ein L- Pegelsignal, das den PMOS-Transistor Q9 einschaltet und den NMOS-Transistor Q10 ausschaltet. Der NMOS-Leistungstransistor Q10 wird ausgeschaltet, was den Ladestrom abschaltet.
Wenn zu diesem Zeitpunkt kein Überstrom erfaßt wird, dann ist das Signal von dem Ausgang des Komparators COMP5 ein L-Pegelsignal, und daher ist das Signal, das von dem Ausgang des AND-Gatters G1 zu dem Hysterese-Eingang des Komparators COMP2 gegeben wird, ein L-Pegelsignal. Daher kann verhindert werden, daß die Batterieschutzschaltung sofort das Laden der Zellen wiederaufnimmt, indem ein Hysterese- Intervallspannungsbereich von 0,2 V zu den Komparatoren COMP2, 4 gegeben wird.
Gleichzeitig schaltet das H-Pegelsignal von dem Ausgang des Komparators COMP2 den NMOS-Transistor Q14 ein, um einen Überladungs-Überflußstrom zu entladen, und dadurch die Zelle Abat zu schützen. Genauer gesagt, wenn der NMOS-Transistor Q14 eingeschaltet wird, fließt ein Strom zu dem Widerstand R11 durch den Anschluß CPU, der mit dem positiven Anschluß der Zelle Abat verbunden ist, was die Zelle Abat auf eine Spannung von beispielsweise 4,2 V entlädt, was niedriger ist als das Hysterese-Intervall. Der Komparator COMP4 und der PMOS-Transistor Q15, die der Zelle Bbat zugeordnet sind, arbeiten in der gleichen Weise wie oben beschrieben.
Dementsprechend, nachdem der Ladestrom abgeschaltet ist, wird die Schaltung, die die Hysterese gibt, um ein sofortiges Wiederaufladen zu vermeiden, in Betrieb gesetzt, um einen Überlade-Überflußstrom zu entladen, und dadurch die Batterie, d. h. die Zellen Abat, Bbat zu schützen.

(b) Überentladung:

Die Batterie bestehend aus den Zellen Abat, Bbat wird durch Verbinden einer Last zwischen den positiven und negativen Anschlüssen Eb+, Eb- entladen. Der Entladezustand wird durch eine Entlade-Erfassungsschaltung bestehend hauptsächlich aus den Komparatoren COMP1, COMP3 zu jedem Zeitpunkt überwacht. Der Komparator COMP1 und seine zugeordneten Bauteile zur Erfassung eines Überladungszustands der Zelle Abat wird unten beschrieben. Wenn ein Entladezustand anhält und die Spannung quer zu der Zelle Abat eine Überentladungsspannung von 2,4 V als Beispiel erreicht, wird die Spannung mit der Referenzspannung E1 (+1,5 V) durch den Komparator COMP1 verglichen, der an seinem Ausgang ein H-Pegelsignal ausgibt.
Das H-Pegelsignal von dem Ausgang des Komparators COMP1 wird durch das NOR- Gatter G2 und die Invertierer G3 zu dem NOR-Gatter G9 gegeben, das ein L-Pegel- Ausgangssignal erzeugt, das den NMOS-Leistungstransistor QD zum Abschneiden des Entladestroms abschaltet.
Ein L-Pegelsignal (Spannungs-Herunterfahrsignal) von dem NAND-Gatter G4 wird zu dem NAND-Gatter G6 der Spannungs-Herunterfahr-Latchschaltung gegeben. Die NAND- Gatter G5, G6 latchen das zugeführte L-Pegelsignal und halten den Latch-Zustand, wodurch das Spannungs-Herunterfahrsignal auf dem L-Pegel bleibt, was die Batterieschutzschaltung in den Spannungs-Herunterfahrmodus gehen läßt.
Das L-Pegel-Spannungsherunterfahrsignal schaltet die Referenzspannungsquellen E1, E2, E3 ab. Gleichzeitig öffnet das L-Pegel-Spannungsherunterfahrsignal den Spannungs- Herunterfahrschalter PDSW1, der mit dem Anschluß VDD verbunden ist, was die Spannungsversorgung abschaltet, die mit den Komparatoren COMP1, COMP2, COMP3, COMP4, COMP5 verbunden ist.
Die Batterieschutzschaltung wird so geschaltet, daß die Signale von den Ausgängen der Komparatoren COMP2, COMP4, d. h. die Ausgangssignale von der Überladungs- Erfassungsschaltung, auf dem L-Pegel sind, die Überentlade-Ausgangssignale von dem Komparatoren COMP1, COMP3 auf einem H-Pegel sind, und ein Überstrom-Erfassungssignal können Komparator COMP5 auf einem H-Pegel ist, wodurch beide NMOS- Transistoren QD, QC ausgeschaltet werden.
Das L-Pegel-Spannungsherunterfahrsignal öffnet den Spannungs-Herunterfahrschalter PDSW2, der mit dem Anschluß VC verbunden ist, und den Spannungs-Herunterfahrschalter PDSW3, der mit dem Anschluß VSS verbunden ist, wodurch die den Leiterwiderständen R14, R15, R16, R17, R18, R19 zugeführte Spannung abgeschaltet wird.

(c) Überstromerfassung:

Ein Überstrom wird durch eine Schaltung bestehend hauptsächlich aus dem Komparator COMP5 erfaßt, der eine Spannung mit der Referenzspannung E3 (+0,4 V) vergleicht. Genauer gesagt, wenn eine Potentialdifferenz, die durch einen Spannungsabfall erzeugt wird, der an dem Widerstand (beispielsweise 100 mΩ), deren NMOS-Leistungstransistoren QD, QC abfällt, wenn sie eingeschaltet werden, die Referenzspannung E3 (+0,4 V) überschreitet, erzeugt der Ausgang des Komparators COMP5 ein H-Pegelsignal.
Das H-Pegelsignal von dem Ausgang des Komparators COMP5 wird durch das NOR- Gatter G9 zum Abschalten des NMOS-Leistungstransistors QD nach dem Ablauf einer Zeitdauer von ungefähr 1,8 ms ausgegeben, die durch die Zeitkonstante CR des Widerstands R4 und des Kondensators C2 festgelegt ist. Wenn der NMOS- Leistungstransistor QD abgeschaltet wird, wird eine Hochspannung von dem positiven Anschluß Eb+ zu dem Anschluß VM durch die Last gegeben, die zwischen dem positiven und dem negativen Anschluß Eb+ bzw. Eb- geschaltet ist. Die Hochspannung an dem Anschluß VM weist einen Wert nahe der Spannung an dem Anschluß Eb+ auf, wodurch das Überstrom-Erfassungssignal von dem Ausgang des Komparators COMP5 auf dem H- Pegel gehalten werden kann.
Wenn die Last, die zwischen dem positiven und dem negativen Anschluß Eb+, Eb- geschaltet ist, abgeschaltet wird, wird die Spannung an dem Anschluß VM auf ungefähr 0 V durch den NMOS-Transistor Q13 und den Widerstand R5, gezogen. Das Überstrom- Erfassungssignal von dem Ausgang des Komparators COMP5 kann nun auf einen L-Pegel gebracht werden, wodurch der Betrieb ausgehend von dem Überstrom-Zustand wiederaufgenommen wird.
Die Zeitkonstante CR, die durch den Widerstand R4 und den Kondensator C2 bereitgestellt wird, ist eine größere Zeitdauer als eine vorbestimmte Zeitdauer von beispielsweise ungefähr 1,8 ms. Diese Zeitkonstante CR wird verwendet, um den NMOS- Leistungstransistor QD nicht abzuschalten, wenn ein plötzlicher großer Strom von bis zu ungefähr 100 A aufgrund einer kapazitiven Last oder dergleichen fließt.
Wenn die Zellen Abat, Bbat aus dem Gleichgewicht gebracht werden, d. h. wenn eine der Zellen überladen ist, beispielsweise überentladen wird, nachdem sie geladen wurde, dann wird durch das NAND-Gatter G4 verhindert, daß die Batterieschutzschaltung in den Spannungs-Herunterfahrmodus geht, selbst wenn die andere Zelle überentladen ist. Daher werden bei einer Überflußentladung die Referenzspannungsquellen E1, E2, E3 abgeschaltet, was verhindert, daß die Batterie überentladen wird.

(d) Hysterese-Löschsignal (Ausgangssignal von dem AND-Gatter G1):

Wenn die Batterie in einem Überladezustand, beispielsweise unmittelbar nach der Ladung entladen wird, da der NMOS-Leistungstransistor QC abgeschaltet wird, fließt der Entladestrom zu der parasitären Diode D2 und die Spannung an dem Anschluß VM nimmt durch eine Spannung von ungefähr 0,7 V als Beispiel in der Vorwärtsrichtung quer zu der parasitären Diode D2 zu. Dann wird der Überstrom-Erfassungsschalter in Betrieb geschaltet, was eine Entladung der Batterie verhindert.
Um das zu verhindern, daß das Signal von dem Ausgang des Komparators COMP5 der Überstrom-Erfassungsschaltung auf dem H-Pegel ist, wird ein H-Pegelsignal zu den Hysterese-Eingängen der Komparatoren COMP2, COMP4 gegeben, wodurch die Hysterese zwangsweise freigegeben wird. Wenn die Hysterese gelöscht ist, wird die Überlade-Erfassung in den normalen Zustand zurückgebracht, wodurch der NMOS- Leistungstransistor QD eingeschaltet wird, wodurch die Batterie entladen werden kann.
Wenn eine der Zellen Abat oder Bbat überentladen ist, wird verhindert, daß die Hysterese durch das AND-Gatter G1 gelöscht wird. In dem Überentladezustand fließt kein Entladestrom, und wenn daher die Hysterese gelöscht ist, geht die Batterieschutzschaltung in den Spannungs-Herunterfahrmodus. Zu diesem Zeitpunkt wird ein Überflußstrom von der überladenen Zelle Abat oder Bbat abgeschaltet. Es wird verhindert, daß die Hysterese gelöscht wird, um zu verhindern, daß die Batterie überladen bleibt, wodurch die Batterie geschützt wird. Es ist sehr selten, daß eine der Zellen überladen ist und die andere Zelle überentladen ist.

(e) Laden aus dem Spannungs-Herunterfahrmodus heraus:

Wenn das Batterieladegerät zwischen dem positiven und negativen Anschluß Eb+, Eb- geschaltet ist, wird zwischen diesen Anschlüssen eine Ladespannung angelegt. Da die Ladespannung höher ist als die Batteriespannung, d. h. die Spannung zwischen den Zellen Abat, Bbat, wird die Spannung an dem negativen Anschluß Eb- niedriger als die Spannung (Erdungspegel) an dem negativen Anschluß der Batterie Bbat. In dem Spannungs- Herunterfahrmodus werden wie oben beschrieben beide NMOS-Leistungstransistoren QD, QC abgeschaltet.
In diesem Zustand wird der Schalter des Starters 28 eingeschaltet, indem ein L-Pegelsignal zu dem Eingang des Invertierers G7 gegeben wird. Zu diesem Zeitpunkt schaltet der Invertierer G7 und das NAND-Gatter G10 den PMOS-Transistor Q9 ein und schaltet den NMOS-Transistor Q10 aus (s. Fig. 8). Das Potential an dem Anschluß OV wird durch den Anschluß VDD zu dem positiven Anschluß Eb+ gegeben. Der NMOS-Leistungstransistor Q10 wird eingeschaltet, um das Laden der Batterie mit einem Ladestrom zu beginnen.
Wenn der NMOS-Leistungstransistor QC eingeschaltet wird, steigt die Spannung an dem i negativen Anschluß Eb- auf eine Spannung etwas unterhalb des Erdungspegel an. Diese Spannung ändert sich abhängig von den Spannungen quer zu den Zellen Abat, Bbat. Insbesondere wenn die Spannungen quer zu den Zellen Abat, Bbat 0 V sind, fällt die Spannung zwischen dem Drain und der Source des NMOS-Leistungstransistors QC nicht unter eine Abschneidespannung Vgsoff von beispielsweise 2 V zwischen dem Gate und der Source des NMOS-Leistungstransistors Q10 ab.
Daher wird der NMOS-Leistungstransistor QC eingeschaltet, wenn die Gate-Spannung 0 V ist und die Source-Spannung, d. h. die Spannung an dem Anschluß VM, der negativ ist, und somit den Fluß eines Ladestroms ermöglicht. Zu diesem Zeitpunkt, insoweit der NMOS-Leistungstransistor QD abgeschaltet ist, fließt der Ladestrom durch die parasitäre Diode D1 des NMOS-Leistungstransistors QD. Der Erdungspegel der Ladelogikschaltung ist der gleiche wie das Potential an dem Anschluß VM einer Spannung entsprechend des ladeinduzierten Spannungsabfalls quer zu den NMOS-Leistungstransistoren QD, QC dient als eine Betriebsspannung für die NMOS-Leistungstransistoren QD, QC.
Mit fortschreitendem Ladevorgang steigt die Spannung quer zu der Batterie an und die Gate-Spannung an dem NMOS-Leistungstransistor QC steigt ebenfalls an, was eine Spannungsverringerung an dem Anschluß VM verringert. Mit weiter fortschreitendem Ladevorgang und einem Beenden des Spannungs-Herunterfahrmodus durch die Batterieschutzschaltung wird der NMOS-Leistungstransistor QD eingeschaltet und die Spannung an dem Anschluß VM verringert sich auf ungefähr 0 V.
Wenn die Spannungen quer zu den Zellen Abat, Bbat größer als die Überentladespannung wird, erzeugen die Ausgänge der beiden Komparatoren COMP1, COMP2 L-Pegelsignale, der Ausgang des NOR-Gates G2 erzeugt ein H-Pegelsignal und ein H-Pegelsignal wird zu dem Eingang des NAND-Gatters G6 gegeben. Da das Signal, das zu dem Eingang des NAND-Gates G5 gegeben wird, ein L-Pegelsignal ist, ist das Ausgangssignal von dem NAND-Gate G5 ein H-Pegelsignal. Die beiden Eingangssignale, die zu dem NAND-Gate G6 gegeben werden, weisen den H-Pegel auf, wohingegen das Latchsignal von der Spannungs-Herunterfahrschaltung pegelinvertiert ist, wodurch die Batterieschutzschaltung den Spannungs-Herunterfahrmodus verläßt.

(f) Wiederhochfahren aus dem Spannungs-Herunterfahrmodus:

Das Wiederhochfahren aus dem Spannungs-Herunterfahrmodus wird ausgeführt, wenn sich das Spannungs-Herunterfahrsignal von einem L-Pegel zu einem H-Pegel verändert.
Wie in Fig. 6 gezeigt können die Referenzspannungen E1, E2, E3 leicht dadurch erhalten werden, daß eine Referenzspannung 31 mit einer Zellenspannung 30 zu einer konstanten Spannung ansteigt.
Wenn die Referenzspannungen 1,5 V sind, dann muß die Spannung, um die Referenzspannungen aufrechtzuerhalten, wenigstens 3 V (Referenzspannungen E1 + E2) betragen, und der Bereich zur Erfassung der Spannung kann zwischen 3 V (die Referenzspannung E1 + E2) bis 4 V (etwas weniger als die Überladespannung) betragen.

(g) Ladelogikschaltung:

Wenn der Ladevorgang beginnt, wird ein L-Pegelsignal von dem Starter 28 zu dem Invertierer G7 gegeben, der dann ein H-Pegelsignal ausgibt. Das H-Pegelsignal wird zu einem der Eingänge des NAND-Gates G 10 gegeben, dessen anderer Eingang ein H- Pegelsignal durch den Erdungspegel-Verschieber mit Ausnahme einer Überladung zugeführt wird. Daher gibt das NAND-Gate G10 ein L-Pegelsignal aus.
Das L-Pegelsignal von dem NAND-Gate GIO schaltet sowohl den PMOS-Transistor Q9 wie auch den NMOS-Transistor Q10 aus. Ein H-Pegelsignal wird zu dem Anschluß OV gegeben, was den NMOS-Leistungstransistor Q10 einschaltet, um den Fluß eines Ladestroms zu ermöglichen.
Das L-Pegelsignal, das von dem Starter 28 bereitgestellt wird, wird mechanisch wie in Fig. 5 gezeigt eingestellt. Daher wird das Signal, das zu dem Anschluß OV gegeben wird, auf dem H-Pegel gehalten, wodurch die Batterie geladen gehalten wird.
Wenn die Batterie überladen ist, gibt die Überlade-Erfassungsschaltung ein L-Pegelsignal durch den Erdungspegel-Verschieber zu dem NAND-Gate G10, das ein H-Pegelsignal ausgibt. Ein L-Pegelsignal wird dann zu dem Anschluß OV gegeben, wodurch der NMOS- Leistungstransistor QC abgeschaltet wird, um den Ladestrom abzuschalten.

(h) Erdungspegel-Schieber:

Der Erdungspegel-Schieber wird nun bezugnehmend auf Fig. 7 und 8 beschrieben. Der Erdungspegel-Verschieber dient zur Verschiebung des Potentials an dem Source-Anschluß des NMOS-Leistungstransistors QD, das ein entladungsseitiges Erdungspotential (Potential an dem Erdungsanschluß VSS) ist, und das Potential an dem Source-Anschluß des NMOS- Leistungstransistors QC, das ein ladungsseitiger Erdungspegel (Potential an dem Anschluß VM) ist, auf dasselbe Potential. Fig. 7 zeigt eine Lade-/Entladeschaltung, die hauptsächlich aus den NMOS-Leistungstransistoren QD, QC in der in Fig. 3 gezeigten Schaltungsanordnung (Fig. 4 für das zweite Beispiel) besteht. Der Lade-NMOS-Leistungstransistor QC und der Entlade-NMOS-Leistungstransistor QD können nicht völlig abgeschaltet werden, solange nicht 0 V bezüglich den Potentialen an den Anschlüssen VM bzw. VSS angelegt wird.
Um den obigen Nachteil zu beseitigen, wird ein Widerstand zu der Ladelogikschaltung hinzugefügt, um eine Erdungspegel-Verschiebungsfunktion hinzuzufügen. Solch eine Erdungspegel-Verschiebungsfunktion wird im Detail im folgenden bezugnehmend auf Fig. 8 beschrieben. In Fig. 8 entsprechen MOS-Transistoren QP, QN den MOS-Transistoren Q9, Q10, die mit der Ladelogikschaltung wie in Fig. 3 gezeigt verbunden sind, und ein Widerstand R ist zwischen den MOS-Transistoren QP, QN geschaltet.
Wenn das Potential an dem Anschluß VSS, das durch einen Punkt x wiedergegeben ist, ein L-Pegelsignal ist, wenn das Potential an dem Anschluß VM das gleiche wie das Potential an dem Anschluß VSS ist, dann wird der MOS-Transistor QP eingeschaltet und der MOS- Transistor QN wird abgeschaltet. Ein AUS-Signal ist auf dem H-Pegel, was kein Problem darstellt.
Wenn das Potential an dem Anschluß VM erniedrigt werden würde (immer während des Ladevorgangs), ohne den Widerstand R zu verbinden, dann würde der MOS-Transistor QN genauso wie der MOS-Transistor QP eingeschaltet werden. Daher würde eine Kurzschlußschaltung zwischen den MOS-Transistoren QP, QN entstehen, was das AUS- Signal auf einen nicht definierten Pegel bringen würde. Ein weiteres Problem ist, daß ein Kurzschlußstrom zwischen den MOS-Transistoren QP, QN fließen würde.
Wenn der Widerstand R zwischen den MOS-Transistoren QP, QN wie in Fig. 8 gezeigt geschaltet ist, wenn der MOS-Transistor QN eingeschaltet wird, ist das Potential an einem y-Punkt auf einem L-Pegel, aber das AUS-Signal wird an dem H-Pegel gehalten. Da ein Kurzschlußstrom durch den Widerstand R fließt, muß der Widerstand r einen Widerstand in dem Bereich von einigen Tausend Ohm bis zu einigen Megaohm aufweisen. Der Kurzschlußstrom fließt immer während des Ladens. Wenn das Potential an dem x-Punkt auf einem H-Pegel ist, bleibt das AUS-Signal auf einem L-Pegel (d. h., das Potential an dem Anschluß VM) unabhängig davon, ob das Potential an dem Anschluß VM sich erniedrigt oder ansteigt.

(i) Schaltung in dem Spannungs-Herunterfahrmodus:

Wenn der Spannungs-Herunterfahrmodus beginnt, wird die Spannungsversorgung der Komparatoren abgeschaltet, und ihr Ausgangssignal wäre undefiniert. Um diesen Zustand zu vermeiden, werden die Ausgangssignale von den Komparatoren getrennt und weisen die notwendigen Signal-Zustände auf. Genauer gesagt wird das Überlade-Erfassungssignal auf einem L-Pegel gehalten, das Überentlade-Erfassungssignal auf einem H-Pegel und das Überstrom-Erfassungssignal auf einem L-Pegel, wodurch die Schaltung mit den MOS- Transistoren usw. mit dem Spannungs-Herunterfahrsignal gesteuert werden kann. Der NMOS-Transistor Q13 einer Konstantstromschaltung dient zur Verringerung der Spannung an dem Anschluß VM auf 0 V, wenn keine Last angeschaltet ist, und wird natürlich in dem Spannungs-Herunterfahrmodus abgeschaltet.
Die Widerstände R10, R11, R12, R13, R22, die mit den Anschlüssen VDD, CPU, CPD, VSS bzw. VM verbunden sind, sind Schutzwiderstände, die im wesentlichen keinen Potentialunterschied entwickeln.

(2) Zweites Beispiel:

Eine Batterieschutzschaltung gemäß einem zweiten Beispiel gleicht der Batterieschutzschaltung von Fig. 3 mit der Ausnahme, daß eine Ausgleichsschaltung zu den Überlade- und Überentlade-Erfassungsschaltungen von Fig. 4 hinzugefügt ist. Die hinzugefügten Schaltungskomponenten werden im folgenden beschrieben, während die anderen Schaltungskomponenten nicht beschrieben sind, soweit sie mit den entsprechenden Schaltungskomponenten von Fig. 3 identisch sind.
Der Ausgang des Komparators COMP1 ist mit den Eingängen eines AND-Gates G11, eines Invertierers G12 und eines OR-Gates G2 verbunden.
Der Ausgang des Komparators COMP2 ist mit den Eingängen eines OR-Gatters G14 und eines NOR-Gatters G8 verbunden.
Der Ausgang des Komparators COMP3 ist mit den Eingängen des OR-Gatters G2 und einem Invertierer G15 verbunden.
Der Ausgang des Komparators COMP4 ist mit den Eingängen des NOR-Gatters G8 und einem NOR-Gatter G17 verbunden.
Das AND-Gatter G11 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des AND-Gatters G11 ist mit dem Ausgang des Komparators COMP1 verbunden und der andere Eingang des AND-Gates G11 ist mit dem Ausgang des Komparators COMP3 verbunden. Der Ausgangsanschluß des AND-Gates G11 ist mit einem der Eingänge des NAND-Gates G4 verbunden.
Der Invertierer G12 weist einen Eingang auf, der mit dem Ausgang des Komparators COMP1 verbunden ist, und ein Ausgang ist mit einem Eingang eines AND-Gates G13 verbunden.
Das AND-Gate G13 weist zwei Eingänge sowie einen Ausgang auf. Ein Eingang des AND-Gates G13 ist mit dem Ausgang des Invertierers G11 verbunden, und der andere Eingang des AND-Gates G13 ist mit dem Ausgang des Komparators COMP3 verbunden. Der Ausgang des AND-Gates G13 ist mit einem der Eingänge des OR-Gates G14 verbunden.
Das OR-Gate G14 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des OR- Gates G14 ist mit dem Ausgang des AND-Gates G13 verbunden, und der andere Eingang des OR-Gates G14 ist mit dem Ausgang des Komparators COMP2 verbunden. Der Ausgang des OR-Gates G14 ist mit dem Gate des NMOS-Transistors G14 verbunden.
Der Invertierer G15 weist einen Eingang auf, der mit dem Ausgang des Komparators COMP3 verbunden ist, und sein Ausgang ist mit einem Eingang eines AND-Gates G16 verbunden.
Das AND-Gate G16 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des AND- Gates G16 ist mit dem Ausgang des Komparators COMP1 verbunden, und der andere Eingang des AND-Gates G16 ist mit dem Ausgang des Invertierers G15 verbunden. Der Ausgang des AND-Gates G16 ist mit einem der Eingänge des NOR-Gates G17 verbunden.
Das NOR-Gate G17 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NOR- Gates G17 ist mit dem Ausgang des AND-Gates G16 verbunden, und der andere Eingang des NOR-Gates G17 ist mit dem Ausgang des Komparators COMP4 verbunden. Der Ausgang des NOR-Gates G17 ist mit dem Gate des PMOS-Transistors Q15 verbunden.
Der NMOS-Transistor Q14 ist ein Transistor mit einer Source, einem Gate und einem Drain. Die Source ist mit dem Anschluß VC verbunden, und das Gate ist mit dem Ausgang des OR-Gates G14 verbunden. Das Drain ist durch den Widerstand R11 mit dem Anschluß CPU verbunden.
Der PMOS-Transistor Q15 ist ein Transistor mit einer Source, einem Gate und einem Drain. Die Source ist mit dem Anschluß VC verbunden und das Gate ist mit dem Ausgang des NOR-Gates G17 verbunden. Das Drain ist durch den Widerstand R12 mit dem Anschluß CPD verbunden.
Die Batterieschutzschaltung gemäß dem zweiten Beispiel unterscheidet sich von der Batterieschutzschaltung gemäß dem ersten Beispiel dadurch, daß eine Schaltung zur Beibehaltung des Gleichgewichtszustands vorgesehen ist, der durch eine Überentlade- Erfassung erreicht wird, die durch die Komparatoren COMP1, COMP3 ausgeführt wird. Wenn daher die beiden Zellen Abat, Bbat überentladen sind (beide Eingänge des NAND- Gates G4 sind mit Signalen versorgt), kann die Batterieschutzschaltung in den Spannungs- Herunterfahrmodus gehen.
Wenn die Batterieschutzschaltung tatsächlich in den Spannungs-Herunterfahrmodus geht, wird die Spannungsversorgung durch die Spannungs-Herunterfahrschalter PDSW, die den Komparatoren COMP1 bis COMP5 zugeordnet sind, den Leiterwiderständen und den negativen (Erdungs-) Anschlüssen der Sources der Referenzspannungen heruntergefahren. Da der Betrieb der Batterieschutzschaltung gemäß dem zweiten Beispiel im wesentlichen der gleiche wie der Betrieb der Batterieschutzschaltung gemäß dem ersten Beispiel ist, kann er leicht aus der obigen Beschreibung des Betriebs der Batterieschutzschaltung gemäß dem ersten Beispiel verstanden werden.

(3) Drittes Beispiel:

Gemäß einem dritten Beispiel, das in Fig. 3 und 4 gezeigt ist, bestehen in dem Fall, daß die Ladeanschlüsse aus den positiven und den negativen Anschlüssen Eb+, Eb- bestehen, die Entladeanschlüsse aus den positiven und den negativen Anschlüssen Eb+, Ec-. Daher sind die Ladeanschlüsse und die Entladeanschlüsse physikalisch voneinander getrennt, um Fehler beim Laden und Entladen zu vermeiden.
Bei dem dritten Beispiel fließt der Ladestrom durch sowohl den MOS-Leistungstransistor QC wie auch den MOS-Leistungstransistor QD. Indessen fließt der Entladestrom nur durch den MOS-Leistungstransistor QD, so daß jeglicher Verlust aufgrund des Innen- Widerstands des MOS-Leistungstransistors verringert wird.
Die Batterieschutzschaltung kann so angeordnet sein, daß der Ladestrom nur durch den MOS-Leistungstransistor QC fließt und der Entladestrom nur durch den MOS-Leistungstransistor QD fließt.

(4) Erstes Ausführungsbeispiel:

1. Schaltungsanordnung des ersten Ausführungsbeispiels:

Die Schaltungsanordnung einer Batterieschutzschaltung gemäß der vorliegenden Erfindung wird nun bezugnehmend auf Fig. 9 beschrieben. Wie in Fig. 9 gezeigt weist die Batterieschutzschaltung im wesentlichen mehrere Komparatoren, mehrere MOS-Transistoren und mehrere verschiedene Gatter-Schaltungen auf, die wie folgt verschaltet sind:
Eine Batterie zusammen mit der Batterieschutzschaltung besteht aus einer Zelle Abat und einer Zelle Bbat, die in Serie zueinander geschaltet sind. Ein positiver Verbindungsanschluß Eb+, der mit dem positiven Anschluß eines Ladegeräts oder einer Last verbunden ist, ist mit dem positiven Anschluß der Zelle Abat durch eine Sicherung 13 verbunden, und der negative Anschluß der Zelle Abat ist mit dem positiven Anschluß der Zelle Bbat verbunden.
Der negative Anschluß der Zelle Bbat ist mit einem negativen Anschluß Eb- verbunden, der mit dem negativen Anschluß des Ladegeräts oder der Last durch einen Entlade-N- Kanal-Leistungs-MOS(NMOS)-Transistor QD und einen Lade-NMOS-Leistungstransistor QC verbunden ist. Der NMOS-Leistungstransistor QD weist ein Gate auf, das mit einem Anschluß DO verbunden ist, und der NMOS-Leistungstransistor QC weist ein Gate auf, das mit einem Anschluß CO verbunden ist.
Der positive Anschluß der Zelle Abat ist durch einen Widerstand R10 mit einem Anschluß VDD und weiterhin durch einen Widerstand R11 mit einem Anschluß CPU verbunden. Der Verbindungspunkt zwischen der Zelle Abat und der Zelle Bbat ist mit einem Anschluß VC verbunden. Der negative Anschluß der Zelle Bbat ist durch einen Widerstand R12 mit einem Anschluß CPD durch einen Anschluß R13 mit einem Anschluß VSS und durch einen Widerstand R15 mit einem Anschluß VM verbunden.
Ein analoger Schalter SW1 ist ein Schalter mit einem Steueranschluß und weist einen Anschluß auf, der mit dem Anschluß VDD verbunden ist, und sein anderer Anschluß ist mit dem Verbindungspunkt zwischen einem Anschluß eines Widerstands R14 und dem negativen Eingang eines Komparators COMP1 verbunden. Der Verbindungspunkt a ist mit einer Spannungsversorgung für die Komparatoren COMP1-5 verbunden. Der Steueranschluß des Analogschalters SW1 ist mit dem Ausgang eines OR-Gatters G1 verbunden. Der Verbindungspunkt zwischen dem Anschluß VDD und dem analogen Schalter SW1 ist mit den Source-Anschlüssen der von PMOS-Transistoren Q2, Q9, Q11 und einem Eingang eines Widerstands R5 verbunden.
Ein analoger Schalter SW2 ist ein Schalter mit einem Steueranschluß und weist einen Eingang auf, der mit dem Anschluß VC verbunden ist, und sein anderer Eingang ist mit der Source eines NMOS-Transistors Q15, dem Drain eines NMOS-Transistors Q16, einem Anschluß eines Widerstands R16, einem Anschluß eines Widerstands R17 und einem negativen Anschluß einer Referenzspannungsquelle E1 verbunden. Der Steueranschluß des analogen Schalters SW2 ist mit dem Ausgang des OR-Gatters G1 verbunden.
Jeder der Komparatoren COMP1 bis COMP5 weist zwei Eingänge und einen Ausgang auf. Ein negativer Eingang des Komparators COMP1 ist mit dem Verbindungspunkt zwischen einem der Anschlüsse des analogen Schalters SW1 und einem Anschluß eines Widerstands R14 verbunden. Ein positiver Eingang des Komparators COMP1 ist mit einem positiven Anschluß der Referenzspannungsquelle E1 verbunden. Der Ausgang des Komparators COMP1 ist mit einem Eingang eines NOR-Gatters G3 verbunden.
Ein negativer Eingang des Komparators COMP2 ist mit dem positiven Anschluß der Referenzspannungsquelle E1 verbunden. Ein positiver Eingang des Komparators COMP2 ist mit dem Verbindungspunkt zwischen dem anderen Anschluß des Widerstands R14 und einem Anschluß eines Widerstands R15 verbunden. Der Ausgang des Komparators COMP2 ist mit einem Eingang eines OR-Gatters G4 und dem Gate des NMOS-Transistors Q15 verbunden. Der andere Anschluß des Widerstands R15 ist mit dem anderen Anschluß des Widerstands R16 verbunden, wobei ein Anschluß durch den analogen Schalter SW2 mit dem Anschluß VC verbunden ist.
Ein negativer Eingang des Komparators COMP3 ist mit dem Anschluß VC durch den Verbindungspunkt zwischen den Widerständen R16, R17 und dem analogen Schalter SW2 verbunden. Ein positiver Eingang des Komparators COMP3 ist mit einem positiven Anschluß einer Referenzspannungsquelle E2 verbunden. Der Ausgang des Komparators COMP3 ist mit dem anderen Eingang des NOR-Gatters G3 verbunden. Der andere Anschluß des Widerstands R17 ist mit einem Anschluß eines Widerstands R18 verbunden, dessen anderer Anschluß mit einem Anschluß eines Widerstands R19 verbunden ist. Der andere Anschluß des Widerstands R19 ist mit dem Anschluß VSS verbunden.
Ein negativer Eingang des Komparators COMP4 ist mit dem positiven Anschluß der Referenzspannungsquelle E2 verbunden. Ein positiver Eingang des Komparators COMP4 ist mit dem Verbindungspunkt zwischen den Widerständen R18, R19 verbunden. Der Ausgang des Komparators COMP4 ist mit dem anderen Eingang des OR-Gatters G4 und dem Gate-Anschluß des NMOS-Transistors Q16 verbunden.
Ein negativer Eingang des Komparators COMP5 ist mit einem positiven Anschluß einer Referenzspannungsquelle E3 verbunden. Ein positiver Eingang des Komparators COMP5 ist mit dem Anschluß VM verbunden. Der Ausgang des Komparators COMP5 ist mit einem Eingang eines OR-Gatters G11 und einem Eingang eines AND-Gatters G2 verbunden. Die Referenzspannungsquelle E3 weist einen negativen Anschluß auf, der geerdet ist.
Der NMOS-Leistungstransistor QD weist eine Source, ein Gate und ein Drain auf sowie eine parasitäre Diode D1. Die Source ist mit dem negativen Anschluß der Zelle Bbat verbunden. Das Gate ist mit dem Anschluß DO verbunden und das Drain ist mit dem Drain des NMOS-Leistungstransistors QC verbunden.
Der NMOS-Leistungstransistor QC ist ein Transistor mit einer Source, einem Gate und einem Drain sowie einer parasitären Diode D2. Die Source ist mit einem negativen Anschluß Eb- verbunden. Das Gate ist mit dem Anschluß CO verbunden und das Drain ist mit dem Drain des NMOS-Leistungstransistors QD verbunden. Der negative Anschluß Eb- ist durch den Schutzwiderstand R15 mit dem Anschluß VM verbunden. Ein Anschluß Ec- zur Unterscheidung der Lade- und Entladeschaltungen voneinander kann mit einem Zwischenpunkt zwischen dem Drain des NMOS-Leistungstransistors QD und dem Drain des NMOS-Leistungstransistors QC verbunden sein.
Jeder der MOS-Transistoren Q1, Q2, Q9-Q16 ist ein Schaltelement mit einer Source, einem Drain und einem Gate. Die Source des PMOS-Transistors Q1 ist mit einem Anschluß eines Widerstands R2 und dem Drain des PMOS-Transistors Q2 verbunden. Das Drain des PMOS-Transistors Q1 ist mit einem Anschluß eines Widerstands R1 und einem Eingang eines OR-Gatters G9 verbunden, und sein Gate ist mit dem anderen Anschluß des Widerstands R2 und einem Anschluß einer Zener-Diode Z1 mit einem Zener-Wert gleich 3 V verbunden. Der andere Anschluß des Widerstands R1 und der andere Anschluß der Zener-Diode 21 sind geerdet.
Die Source des PMOS-Transistors Q2 ist mit dem Anschluß VDD verbunden, und das Drain ist mit dem Verbindungspunkt zwischen der Source des PMOS-Transistors Q1 und dem Widerstand R2 verbunden. Das Gate des PMOS-Transistors Q2 ist mit dem Verbindungspunkt zwischen dem Widerstand R5 eines Starters, dem Gate eines PMOS- Transistors Q11 und dem Drain eines NMOS-Transistors Q12 verbunden.
Die Source eines PMOS-Transistors Q9 ist mit dem Anschluß VDD verbunden, und sein Drain ist durch das Drain eines NMOS-Transistors Q10 und dem Anschluß CO mit dem Gate des NMOS-Leistungstransistors QC verbunden. Das Gate des PMOS-Transistors Q9 ist mit dem Verbindungspunkt zwischen dem Ausgang eines NAND-Gatters G15 und dem Gate des NMOS-Transistors Q10 verbunden.
Die Source des NMOS-Transistors Q10 ist mit dem Anschluß VM verbunden und sein Drain ist mit dem Drain des PMOS-Transistors Q9 und dem Anschluß CO mit dem Gate des NMOS-Leistungstransistors QC verbunden. Das Gate des NMOS-Transistors Q10 ist mit dem Verbindungspunkt zwischen dem Ausgang des NAND-Gatters G15 und dem Gate des PMOS-Transistors Q9 verbunden.
Die Source des PMOS-Transistors Q11 ist mit dem Verbindungspunkt zwischen dem Anschluß VDD und dem Widerstand R5 verbunden und sein Drain ist mit einem Eingang eines AND-Gatters G8, einem Eingang eines OR-Gatters G14 einer Ladelogikschaltung sowie einem Anschluß eines Widerstands R4 verbunden. Das Gate des PMOS-Transistors Q11 ist mit dem Verbindungspunkt zwischen dem anderen Anschluß des Widerstands R5, dem Drain des NMOS-Transistors Q12 und dem Gate des PMOS-Transistors Q2 verbunden.
Die Source des NMOS-Transistors Q12 ist mit dem Anschluß VM verbunden, und sein Drain ist mit dem Verbindungspunkt zwischen dem Gate des PMOS-Transistors Q11, dem anderen Anschluß des Widerstands R5 und dem Gate des PMOS-Transistors Q2 verbunden. Das Gate des PMOS-Transistors Q12 ist mit dem Verbindungspunkt zwischen einem Anschluß eines Widerstands R6, dem anderen Anschluß des Widerstands R4 und dem Drain des NMOS-Transistors Q13 verbunden. Der andere Anschluß des Widerstands R6 ist geerdet.
Die Source des NMOS-Transistors Q13 ist geerdet und ihr Drain ist mit dem Verbindungspunkt zwischen dem Widerstand R6, dem Gate des NMOS-Transistors Q12 und dem Widerstand R4 verbunden. Das Gate des NMOS-Transistors Q13 ist mit dem Ausgang eines NAND-Gatters G6 verbunden.
Die Source des NMOS-Transistors Q14 ist geerdet, und ihr Drain ist mit einem Anschluß eines Widerstands R7 verbunden. Das Gate des NMOS-Transistors Q14 ist mit dem Ausgang des NAND-Gatters G6 verbunden. Der andere Anschluß des Widerstands R7 ist mit dem Anschluß VM verbunden.
Der Source-Anschluß des NMOS-Transistors Q15 ist mit dem Anschluß VC durch den analogen Schalter SW2 verbunden, und sein Drain ist mit dem Anschluß CPU verbunden. Das Gate des NMOS-Transistors Q15 ist mit dem Ausgang des Komparators COMP2 verbunden.
Die Source des NMOS-Transistors Q16 ist mit dem Anschluß CPD verbunden, und sein Drain ist mit dem Anschluß VC durch den analogen Schalter SW2 verbunden. Das Gate des NMOS-Transistors Q16 ist mit dem Ausgang des Komparators COMP4 verbunden.
Das ODER-Gate G1 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des ODER-Gatters G1 ist mit dem Ausgang des AND-Gatters G8 verbunden, und der andere Eingang des ODER-Gatters G1 ist mit dem Ausgang eines ODER-Gatters G5 verbunden. Der Ausgang des ODER-Gatters G1 ist mit den Steuereingängen der analogen Schalter SW1, SW2 verbunden.
Das AND-Gatter G2 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des AND- Gatters G2 ist mit dem Ausgang des Komparators COMP5 verbunden, und der andere Eingang des AND-Gatters G2 ist mit dem Ausgang des NOR-Gatters G3 verbunden. Der Ausgang des AND-Gatters G2 ist mit Hysterese-Eingangsanschlüssen der Komparatoren COMP2, COMP4 verbunden.
Das NOR-Gatter G3 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NOR- Gatters G3 ist mit dem Ausgang des Komparators COMP1 verbunden, und der andere Eingang des NOR-Gatters G3 ist mit dem Ausgang des Komparators COMP3 verbunden. Der Ausgang des NOR-Gatters G3 ist mit einem der Eingänge des AND-Gatters G2 und dem Eingang eines Invertierers G10 verbunden.
Das ODER-Gatter G4 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des ODER-Gatters G4 ist mit dem Ausgang des Komparators COMP2 verbunden, und der andere Eingang des OR-Gatters G4 ist mit dem Ausgang des Komparators COMP4 verbunden. Der Ausgang des OR-Gatters G4 ist mit dem Verbindungspunkt zwischen einem Eingang des OR-Gatters G5 und dem Eingang eines Invertierers G7 verbunden.
Das OR-Gatter G5 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des OR- Gatters G5 ist mit dem Ausgang des OR-Gatters G4 verbunden, und der andere Eingang des OR-Gatters G5 ist mit dem Ausgang des NAND-Gates G6 verbunden. Der Ausgang des OR-Gatters G5 ist mit dem einen der Eingänge des OR-Gatters G1 verbunden.
Das NAND-Gatter G6 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NAND-Gates G6 ist mit dem Ausgang des Invertierers G10 verbunden, und der andere Eingang des NAND-Gatters G6 ist mit dem Ausgang einer Zeitkonstantenschaltung CR2 verbunden. Der Ausgang des NAND-Gatters G6 ist mit dem Verbindungspunkt zwischen dem einen der Eingänge des OR-Gatters G5 und dem Eingang eines Erdungspegel- Schiebers LSH1 der Ladelogikschaltung verbunden.
Der Invertierer G7 weist einen Eingang auf, der mit dem Ausgang des OR-Gatters T4 verbunden, und sein Eingang ist mit dem Eingang eines Erdungspegels des Schiebers LSH2 der Ladelogikschaltung verbunden.
Das AND-Gatter G8 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des AND- Gatters G8 ist mit dem Ausgang des OR-Gatters G9 verbunden, das einen Puffer mit einer Eingangshysterese aufweist, und der andere Eingang des AND-Gatters G9 ist mit dem Verbindungspunkt zwischen dem Drain des PMOS-Transistors Qll und dem Widerstand R4 verbunden. Der Ausgang des AND-Gatters G8 ist mit dem einen der Eingänge des OR- Gatters G1 verbunden.
Das OR-Gatter G9 weist einen Eingang auf, der mit dem Verbindungspunkt zwischen dem Drain des PMOS-Transistors Q1 und dem Widerstand R1 verbunden ist, und sein Ausgang ist mit einem der Eingänge des AND-Gatters G8 verbunden.
Der Invertierer G10 weist einen Eingang auf, der mit dem Ausgang des NOR-Gatters G3 verbunden ist, und sein Ausgang ist mit einem der Eingänge des NAND-Gatters G6 und mit einem der Eingänge des NOR-Gatters G11 verbunden.
Das OR-Gatter G11 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des OR- Gatters G11 ist mit dem Ausgang des Invertierers G10 verbunden, und der andere Eingang des OR-Gatters G11 ist mit dem Ausgang des Komparators COMP5 verbunden. Der Ausgang des OR-Gatters G11 ist mit dem Eingang einer Zeitkonstantenschaltung CR1 verbunden.
Der Invertierer G13 weist einen Eingang auf, der mit dem Ausgang der Zeitkonstanten CR1 verbunden ist, und sein Ausgang ist durch den Anschluß DO mit dem Gate des NMOS-Leistungstransistors QD verbunden.
Das OR-Gate G14 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des OR- Gatters G14 ist mit dem Verbindungspunkt zwischen dem Drain des PMOS-Transistors Q11 und dem Widerstand R4 verbunden, und der andere Eingang des OR-Gatters G14 ist mit dem Ausgang des Erdungspegel-Verschiebers LSH1 verbunden. Der Ausgang des OR- Gatters G14 ist mit einem der Eingänge des NAND-Gates G15 verbunden.
Das NAND-Gate G15 weist zwei Eingänge und einen Ausgang auf. Ein Eingang des NAND-Gates G15 des OR-Gatters G14 verbunden, und der andere Eingang des NAND- Gates G15 ist mit dem Ausgang des Erdungspegel-Verschiebers LSH2 verbunden. Der Ausgang des NAND-Gates G15 ist mit dem Gate des PMOS-Transistors Q9 und dem Gate des NMOS-Transistors Q10 verbunden.
Der Erdungspegel-Verschieber LSH1 weist einen Eingang auf, der mit dem Ausgang des NAND-Gatters G6 verbunden ist, und sein Ausgang ist mit einem der Eingänge des OR- Gatters G14 verbunden.
Der Erdungspegel-Verschieber LSH2 weist einen Eingang auf, der mit dem Ausgang des Invertierers G7 verbunden ist, und einen Ausgang, der mit einem der Eingänge des NAND-Gatters G15 verbunden ist.
Die Zeitkonstantenschaltung CR1 erzeugt ein Signal mit einer vorbestimmten Zeitdauer T1 in dem Spannungs-Herunterfahrmodus, und besteht aus einer Kombination eines Kondensators mit einem Widerstand. Der Eingang der Zeitkonstantenschaltung CR1 ist mit dem Ausgang des OR-Gatters G11 verbunden, und sein Ausgang ist mit dem Eingang des OR-Gatters G12 von dem Eingang des Invertierers G13 verbunden.
Die Zeitkonstante CR2 erzeugt ein Signal mit einer vorbestimmten Zeitdauer (T2 - T1) in dem Spannungs-Herunterfahrmodus, und besteht aus einer Kombination eines Kondensators und eines Widerstands. Der Eingang der Zeitkonstantenschaltung CR2 ist mit dem Ausgang des OR-Gatters G12 verbunden, und sein Ausgang ist mit einem der Eingänge des NAND-Gatters G6 verbunden.

II. Betrieb des ersten Ausführungsbeispiels:

Der Betrieb der Batterieschutzschaltung der obigen Schaltungsanordnung wird nun beschrieben.
In dem Fall, daß die Ladeanschlüsse aus positiven und negativen Anschlüssen Eb+, Eb- bestehen, können die Entladeanschlüsse aus den positiven und negativen Anschlüssen Eb+, Ec- bestehen. Daher können die Lade- und Entladeanschlüsse physikalisch voneinander getrennt werden, um Fehler beim Laden und Entladen zu vermeiden.

(a) Laden und Überladen:

Wenn die Sekundärzellen Abat, Bbat geladen werden, fließt ein Ladestrom von dem positiven Anschluß Eb+, der mit einem externen Ladegerät oder einer Last bezüglich der die Zellen entladen werden verbunden ist, durch die Sekundärzellen Abat, Bbat und die NMOS-Leistungstransistoren QD, QC zu dem negativen Anschluß Eb-.
Der Ladestrom wird durch Überprüfen einer Überladespannung von 4,4 V mit einer Überlade-Erfassungsschaltung erfaßt, die hauptsächlich aus dem Komparator COMP2 besteht. Wenn ein Überladezustand erfaßt wird, gibt der Komparator COMP2 ein H- Pegelsignal an seinem Ausgang aus, und ein L-Pegelsignal wird durch das OR-Gatter G4 und den Invertierer G7 zu dem Eingang des Erdungspegel-Verschiebers LSH2 der Ladelogikschaltung gegeben.
Der Erdungspegel-Verschieber LSH2 verschiebt den Erdungspegel des L-Pegelsignals, indem er ein L-Pegelsignal zu dem NAND-Gatter G15 gibt, das dann ein H-Pegelsignal ausgibt. Der PMOS-Transistor Q9 wird abgeschaltet, und der NMOS-Transistor Q10 wird eingeschaltet, indem ein L-Pegelsignal zu dem Anschluß CO gegeben wird, worauf der NMOS-Leistungstransistor QC abgeschaltet wird, wodurch der Ladestrom abgeschaltet wird.
Zu demselben Zeitpunkt, um zu verhindern, daß der Komparator COMP2 sofort in einen Ladezustand aufgrund eines Spannungsabfalls quer zu den Zellen bei einem Anhalten des Ladens zurückgesetzt wird, gibt das AND-Gatter G2 ein H-Pegelsignal zu den Hysterese- Schalteingängen der Komparatoren COMP2, COMP4, solange die Zellen nicht überentladen sind und kein Überstrom erfaßt ist.
Die Hysterese in dem Komparator COMP2 wird durch Änderung der Vergleichsspannung erzeugt, die durch die Leiterresistoren erzeugt wird, und zu dem positiven Eingang des Komparators COMP2 von einer Vergleichsspannung V 1 gleich 4,4 V zu einer Vergleichsspannung V2 gleich 4,2 V gegeben, um dadurch den Vergleichsvorgang des Komparators COMP2 zu verhindern.
Da die Vergleichsspannung V2 auf einen Wert höher als die Referenzspannung E1 gesetzt ist, wird das Laden nicht unmittelbar wiederbegonnen, wenn die Spannung quer zu den Zellen Abat nach einem Abschneiden des Ladestroms sich erniedrigt. Daher kann verhindert werden, daß die Batterieschutzschaltung sofort das Laden der Zellen wiederbeginnt, indem ein Hysterese-Intervallspannungsbereich von 0,2 V zu den Komparator COMP2, 4 gegeben wird.
Gleichzeitig wird das H-Pegelsignal von dem Ausgang des Komparators COMP2 zu dem Gate des NMOS-Transistors Q15 gegeben, um einen Überlade-Überflußstrom zu entladen, um dadurch die Zelle Abat zu schützen. Genauer gesagt, wenn der NMOS-Transistor Q15 eingeschaltet wird, ist ein Überlade-Überflußstrom von der Zelle Abat durch den Widerstand R11, der mit dem positiven Anschluß der Zelle Abat verbunden ist, wodurch die Zelle Abat auf eine Spannung von 4,2 V entladen wird, was niedriger ist als das Hysterese-Intervall.
Wenn die Zelle Abat auf eine Spannung von beispielsweise 4,2 V entladen ist, ändert sich der Pegel des Signals von dem Ausgang des Komparators COMP2 von dem H-Pegel zu dem L-Pegel. Der NMOS-Leistungstransistor QC wird eingeschaltet, um das Laden der Zelle Abat wieder zu beginnen, und zu demselben Zeitpunkt wird der NMOS-Transistor Q15 abgeschaltet, um das Entladen des Überflußstroms von der Batterie zu beenden. Das Entladen der Batterie aus einem Überladezustand wird später beschrieben.

(b) Ladung von einem Entladezustand zu einem Überentladezustand, und Beginn des Spannungs-Herunterfahrmodus, nachdem ein Überentladezustand erfaßt wurde:

Die Zellen Abat, Bbat werden entladen, indem eine Last zwischen die positiven und die negativen Anschlüsse Eb+, Eb- verbunden wird. Der Entladezustand wird durch eine Überentlade-Erfassungsschaltung erfaßt, die hauptsächlich aus dem Komparator COMP1 besteht, und dies zu sämtlichen Zeiten. Wenn ein Entladezustand anhält und die Spannung quer zu der Zelle Abat eine Überentladespannung von beispielsweise 2,4 V erreicht, gibt der Ausgang des Komparators COMP1 ein H-Pegelsignal aus. Ein H-Pegelsignal wird durch das NOR-Gatter G3 mit dem Invertierer G10 zu einem der Eingänge des NAND- Gates G6 gegeben, das ein L-Pegel-Spannungs-Herunterfahrsignal an seinem Ausgang ausgibt. Die Batterieschutzschaltung geht nun in den Spannungs-Herunterfahrmodus. Der Ausgang des Invertierers G10 ist mit dem anderen Eingang des NAND-Gatters G6 durch das OR-Gatter G11 verbunden, die Zeitkonstantenschaltung CR1, das OR-Gatter G12 mit einem Eingangspuffer und der Zeitkonstantenschaltung CR2 verbunden. Daher gibt der Ausgang des NAND-Gatters G6 nicht sofort ein L-Pegelsignal aus, und erzeugt ein L- Pegelsignal nach Ablauf einer Zeit T1 + T2, woraufhin ein Spannungs-Herunterfahrsignal ausgegeben wird. Das Spannungs-Herunterfahrsignal wird durch das OR-Gatter G5 zu dem OR-Gatter G1 gegeben, was die Analog-Schalter SW1, SW2 öffnet.
Wenn der Analog-Schalter SW1 geöffnet ist, wird die Spannungsversorgung, die mit den Eingängen der Komparatoren COMP1 bis COMP5 verbunden ist, abgeschaltet. Wenn der Analog-Schalter SW2 geöffnet ist, wird die Spannungsversorgung an dem Eingang VC abgeschaltet.
Bis 0 V erreicht ist, nachdem die Spannungsversorgung in dem Spannungs-Herunterfahrmodus abgeschaltet ist, muß das L-Pegelsignal von dem OR-Gatter G1 beibehalten werden. Daher ist es notwendig, das Spannungs-Herunterfahrsignal an dem L-Pegel zu halten, indem eine minimale Schaltung zum Aufrechterhalten des Spannungs-Herunterfahr modus, beispielsweise eine Schaltung zum Abschalten der Spannungsversorgung des NOR- Gatters G3 und des OR-Gatters G4 hinzugefügt wird, oder indem ein AND-Gatter zu den Ausgängen des OR-Gatters G1 und des NOR-Gatters G3 hinzugefügt wird.
Gleichzeitig wird das H-Pegelsignal von dem Ausgang des Komparators COMP1 durch das NOR-Gatter G3 bereitgestellt, um den Invertierer G10 ein H-Pegelsignal ODC an seinem Ausgang ausgeben zu lassen. Das H-Pegelsignal ODC setzt die Zeitkoristantenschaltung CR1 während der Zeit T1 durch das OR-Gatter G11, und wird zu dem Invertierer G13 gegeben. Der Ausgang des Invertierers G13 gibt ein L-Pegelsignal zu dem Anschluß DO, was den NMOS-Transistor QD abschaltet, um den Entladestrom abzuschalten.
Wenn das NAND-Gatter G6 ein L-Pegelsignal ausgibt, wird es zu der Ladelogikschaltung gegeben, und der Ausgang von dieser, der mit dem Anschluß CO verbunden ist, erzeugt ein L-Pegelsignal, das den NMOS-Leistungstransistor QC abschaltet. Da einer der Eingänge des NAND-Gatters G6 mit einem H-Pegelsignal von der Zeitkonstantenschaltung CR1, CR2 nach dem Ablauf der Zeit T1 + T2 versorgt wird, gibt das NAND-Gatter G6 ein Spannungs-Herunterfahrsignal mit einer entsprechenden Zeitverzögerung aus. Daher wird der NMOS-Leistungstransistor QC abgeschaltet, nachdem der NMOS-Leistungstransistor QD abgeschaltet ist (nach Ablauf der Zeit T1 + T2).
Wenn die Zellenspannung unter eine Entladeschaltung von beispielsweise 2,4 V fällt, geht die Batterieschutzschaltung in den Spannungs-Herunterfahrmodus. Somit ist es nicht notwendig, eine Hysterese bereitzustellen, wie es für den Ladezustand der Fall ist.

(c) Überstrom-Erfassung:

Ein Überstrom wird durch eine Schaltung bestehend hauptsächlich aus dem Komparator COMP5 erfaßt, der eine Spannung mit der Referenzspannung E3 (+0,4 V) vergleicht. Genauer gesagt wird eine Potentialdifferenz, die durch einen Spannungsabfall erzeugt wird, der an dem Widerstand (beispielsweise insgesamt 100 mΩ) der NMOS-Leistungstransistoren QD, QC erzeugt wird, wenn sie eingeschaltet wird, die Referenzspannung E3 (+0,4 V) überschreitet, erzeugt der Ausgang des Komparators COMP5 ein H-Pegelsignal OC. Das OC-Signal wird durch das OR-Gatter G11 zu der Zeitkonstantenschaltung CR1 und dem Invertierer G13 gegeben, die ein L-Pegelsignal zu dem Anschluß DO gibt. Der NMOS-Leistungstransistor QD wird abgeschaltet, was den Entladestrom abschaltet.
Wenn der NMOS-Leistungstransistor QD abgeschaltet wird, wird eine hohe Spannung von dem positiven Anschluß Eb+ zu dem Anschluß VM durch die Last gegeben, die zwischen dem positiven und dem negativen Anschluß Eb+ bzw. Eb- geschaltet ist. Die hohe Spannung an dem Anschluß VM weist einen Wert nahe der Spannung an dem Anschluß Eb+ auf, wodurch das OC-Signal von dem Ausgang des Komparators COMP5 auf dem H-Pegel gehalten werden kann.
Wenn die Last, die zwischen dem positiven und dem negativen Anschluß Eb+ bzw. Eb- geschaltet ist, beseitigt wird, fließt beispielsweise ein Strom von 3 uA durch die Widerstände R15 und R7 zu dem NMOS-Transistor Q14, was die Spannung an dem Anschluß VM auf ungefähr 0 V zieht. Das OC-Signal von dem Ausgang des Komparators COMP5 kann nun auf einen L-Pegel gebracht werden, was eine Wiederaufnahme des Betriebs ausgehend aus dem Überstrom-Zustand bedeutet.

(d) Entladen aus einem Überentladezustand:

Wie oben in (a) beschrieben, da der NMOS-Leistungstransistor QC in einem Überentladezustand abgeschaltet wird, fließt ein Entladestrom durch die parasitäre Diode D2, und das Potential an dem Anschluß VM erhöht sich durch eine Spannung von ungefähr 0,7 V als Beispiel, die an der parasitären Diode D2 in einer Vorwärtsrichtung abfällt, wodurch die Überstrom-Erfassungsschaltung wie oben unter (c) beschrieben arbeitet.
Wenn ein H-Pegelsignal OC von dem Ausgang der Überstrom-Erfassungsschaltung ausgegeben wird, solange kein Überentladezustand (ein H-Pegel-Hystereselöschsperrsignal) erfaßt ist, erzeugt der Ausgang des AND-Gatters G2 ein H-Pegel-Hystereselöschsignal, wenn H-Pegelsignale zu beiden Eingängen des AND-Gatters G2 gegeben sind. Die Komparatoren COMP2, COMP4 werden aus der Hysterese freigegeben, und das Ausgangssignal von dem Komparator COMP2 ändert sich von dem H-Pegel zu dem L- Pegel. Das L-Pegelsignal von dem Komparator COMP2 wird zu dem OR-Gatter G4 und dem Invertierer G7 gegeben, wodurch die Lagelogikschaltung ein H-Pegelsignal zu dem Anschluß CO ausgibt. Der NMOS-Leistungstransistor QC wird eingeschaltet, so daß ein normaler Ladestrom fließt.
Ein gewisser Zustand muß erfüllt werden, um das Laden der Zellen durch Einschalten des NMOS-Leistungstransistors QC wieder zu starten. Genauer gesagt, wenn eine der Zellen Abat oder Bbat überentladen ist, ist das Hysterese-Löschsperrsignal von dem Ausgang des NOR-Gatters G3 auf einem L-Pegel. Daher ist das Hysterese-Löschsignal von dem Ausgang des AND-Gatters G2 nicht auf einem H-Pegel, was eine Änderung des analogen Eingangssignals der Komparatoren COMP2, COMP4 verhindert. Dies dient zur Vermeidung eines Nachteils, daß, wenn eine der Zellen Abat oder Bbat von einem Überladezustand zu einem Ladezustand geschalten wird, wenn eine der Zellen Abat, Bbat überentladen ist, ein Spannungs-Herunterfahrmodus-Sperrzustand gelöscht wird, wenn die Hysterese gelöscht wird, was den Spannungs-Herunterfahrmodus ergibt, so daß der Überflußstrom von der überladenen Zelle Abat oder Bbat abgeschaltet wird und die Zelle Abat oder Bbat geladen bleibt.
Wenn daher gewöhnlich eine der Zellen Abat, Bbat überentladen ist, geht die Batterieschutzschaltung in den Spannungs-Herunterfahrmodus. Wenn die andere überladen ist, wird der Spannungs-Herunterfahrmodus durch das OR-Gatter G5 gesperrt, was den Fluß eines Überflußstroms gewährleistet.

(e) Wiederaufnahme des Betriebs aus dem Spannungs-Herunterfahrmodus:

In dem Spannungs-Herunterfahrmodus werden wie oben in (b) beschrieben die Analogschalter SW1, SW2 geöffnet, was die NMOS-Leistungstransistoren QC, QD abschaltet.
Wenn ein Ladegerät zwischen einem positiven und einem negativen Anschluß Eb+, Eb- in diesem Zustand geschaltet wird, geht das Potential an dem Anschluß VM ins Negative bezüglich dem Potential an dem Anschluß VSS, was den Betrieb des Starters (später beschrieben) ermöglicht. Zu diesem Zeitpunkt startet die Ladelogikschaltung (später beschrieben) zwangsweise das Laden der Zellen, und eine Gesamtspannungs-Erfassungsschaltung (später beschrieben) wird in Betrieb gesetzt.

(f) Ladelogikschaltung:

Die Ladelogikschaltung startet das Laden der Zellen, wenn ein H-Pegelsignal von dem Starter zu dem OR-Gatter G14 gegeben wird. Ein H-Pegelsignal wird an dem Ausgang des OR-Gatters G14 zu einem der Eingänge des NAND-Gatters G15 gegeben. Der andere Eingang des NAND-Gatters G15 wird mit einem H-Pegelsignal von dem Erdungspegel- Verschieber LSH2 mit Ausnahme einer Überladung der Zellen, dem Ausgang des NAND- Gatters G15 und gibt ein L-Pegelsignal aus. Der PMOS-Transistor Q9 wird eingeschaltet und der NMOS-Transistor Q10 wird ausgeschaltet. Der Anschluß CO wird mit einem H- Pegelsignal versorgt, was den NMOS-Leistungstransistor QC einschaltet, was den Fluß eines Ladestroms ermöglicht.
Wenn der Ladevorgang weitergeht, wird der Spannungs-Herunterfahrmodus durch die Gesamtspannungs-Erfassungsschaltung gelöscht. Wenn die Spannung den Überentladebereich 18 wie in Fig. 2 gezeigt verläßt, gibt die Überentlade-Erfassungsschaltung bestehend aus den Komparatoren COMP1, 3 ein H-Pegelsignal aus, und der Starter gibt ein L-Pegelsignal aus.
Da das Eingangssignal von dem Erdungspegel-Verschieber LSH1, der mit einem der Eingänge des OR-Gatters G14 verbunden ist und ein Signal von der Überentlade- Erfassungsschaltung zugeführt bekommt, auf einem H-Pegel ist, wird das Signal an dem Anschluß CO auf dem H-Pegel gehalten, was den NMOS-Leistungstransistor QC eingeschaltet hält um das Laden der Zellen beizubehalten.
Wenn der Ladevorgang weitergeht und die Zellen überladen werden, erzeugt die Überladeschaltung bestehend aus den Komparatoren COMP2, COMP4 ein L-Pegelsignal, das durch den Erdungspegel-Verschieber LSH2 verschoben ist und zu dem NAND-Gatter G15 gegeben wird, das ein H-Pegelsignal ausgibt. Der Anschluß CO wird mit einem L- Pegelsignal versorgt, das den NMOS-Transistor QC abschaltet, was den Ladestrom abschaltet.
Fig. 10 zeigt die Ladelogikschaltung, die aus sechs MOS-Transistoren besteht. In Fig. 10 entspricht einer der Eingänge des OR-Gatters G14, das das Signal von dem Starter bereitstellt, den MOS-Transistoren Q4, Q6 (Starteingang). Der Erdungspegel-Verschieber LSH1 zur Bereitstellung eines Signals, das die Wiederaufnahme aus dem Spannungs-Herunterfahrmodus anzeigt, und der andere Eingang des OR-Gatters G14 entsprechend den MOS- Transistoren Q7, Q8 (Rücksetzeingang). Der Erdungspegel-Verschieber LSH2 zur Bereitstellung eines Signals von der Überladeschaltung und das NAND-Gatter G15 entsprechen den MOS-Transistoren Q3, Q5 und Q7, Q8 (Überladeeingang).
Wenn ein H-Pegelstart-Eingangssignal von dem Starter erhalten wird, wird der MOS- Transistor Q6 abgeschaltet und der MOS-Transistor Q4 wird eingeschaltet. Die Gates der PMOS- und NMOS-Transistoren Q9, Q10 wird mit einem L-Pegelsignal versorgt, so daß der PMOS-Transistor Q9 eingeschaltet und der NMOS-Transistor Q10 abgeschaltet wird. Der Anschluß CO wird mit einem H-Pegelsignal versorgt, was den NMOS-Leistungstransistor QC abschaltet, um den Fluß eines Ladestroms zu ermöglichen.

(g) Erdungspegel-Verschieber:

Der Erdungspegel-Verschieber wird im folgenden bezugnehmend auf Fig. 11 und 12 beschrieben. Der Erdungspegel-Verschieber dient zur Verschiebung des Potentials an der Source des NMOS-Leistungstransistors QD, das ein entladeseitiges Erdungspotential (Potential an dem Erdungsanschluß VSS) ist, und das Potential an der Source des NMOS- Leistungstransistors QC, das ein ladeseitiges Erdungspotential (Potential an dem Anschluß VM) ist, auf das gleiche Potential. Fig. 11 zeigt eine Lade-/Entladeschaltung bestehend hauptsächlich aus den NMOS-Leistungstransistoren QD, QC in der Schaltungsanordnung von Fig. 9 (Fig. 4 für das zweite Beispiel). Der NMOS-Ladeleistungstransistor QC und der NMOS-Entladeleistungstransistor QD können nicht vollständig abgeschaltet werden, solange nicht 0 V bezüglich dem Potential an den Eingängen VM bzw. VSS anliegt.
Um diesen Nachteil zu beseitigen, wird ein Widerstand an die Ladelogikschaltung hinzugefügt, um eine Erdungspegel-Verschieberfunktion bereitzustellen. Solch eine Erdungspegel-Schiebefunktion wird im Detail weiter unten bezugnehmend auf Fig. 12 beschrieben. In Fig. 12 entsprechen die MOS-Transistoren QP, QN den MOS-Transistoren Q9, Q10, die mit der Ladelogikschaltung von Fig. 9 verbunden sind, und ein Widerstand R ist zwischen den MOS-Transistoren QP, QN geschaltet.
Wenn das Potential an dem Anschluß VSS, das durch einen Punkt x dargestellt ist, ein L- Pegelsignal ist, wenn das Potential an dem Anschluß VM das gleiche wie das Potential an dem Anschluß VSS ist, dann wird der MOS-Transistor QP eingeschaltet und der MOS- Transistor QN wird abgeschaltet. Ein AUS-Signal ist auf einem H-Pegel, was kein Problem darstellt.
Wenn das Potential an dem Anschluß VM erniedrigt wird (immer während des Ladens), ohne daß der Widerstand R zugeschaltet ist, dann würde der MOS-Transistor QN ebenfalls eingeschaltet werden wie der MOS-Transistor QP. Daher würde ein Kurzschluß zwischen den MOS-Transistoren QP, QN entstehen, wodurch das AUS-Signal auf einem undefinierten Pegel wäre. Ein weiteres Problem ist es, daß ein Kurzschlußstrom zwischen den MOS-Transistoren QP, QN fließen würde.
Mit dem Widerstand R, der zwischen den MOS-Transistoren QP, QN wie in Fig. 12 gezeigt geschaltet ist, wenn der MOS-Transistor QN eingeschaltet wird, ist das Potential an einem y-Punkt auf einem L-Pegel, aber das AUS-Signal kann auf dem H-Pegel gehalten werden. Da ein Kurzschlußstrom durch den Widerstand R fließt, muß der Widerstand R einen Widerstand in einem Bereich von einigen kΩ bis einigen MΩ aufweisen. Der Kurzschlußstrom fließt nur während des Ladens. Wenn das Potential an einem x-Punkt auf einem H-Pegel ist, bleibt das AUS-Signal auf einem L-Pegel (d. h., das Potential an dem Anschluß VM) unabhängig davon, ob das Potential an einem Anschluß VM sich erniedrigt oder erhöht.

(h) Starter:

Der Starter wird nun bezugnehmend auf Fig. 9 beschrieben. Wenn das Potential an dem Anschluß VM unter eine gewisse Spannung fällt, fließt ein Strom durch den NMOS- Transistor Q12. Ein Spannungsabfall an dem Widerstand R5 erniedrigt die Spannung, die zu dem Gate des PMOS-Transistors Q11 gegeben wird, wodurch der PMOS-Transistor Q11 leitfähig wird.
Wenn der PMOS-Transistor Q11 leitfähig wird, fließt ein höherer Strom durch den Widerstand R4. Eine erhöhte Spannung an dem Widerstand R4 wird zu dem Gate des NMOS-Transistors Q12 gegeben, wodurch der NMOS-Transistor Q12 leitfähig wird.
Wenn die Spannung an dem Gate des NMOS-Transistors Q12 ansteigt, steigt die daran anliegende Spannung durch den Widerstand R5 abhängig von dem Zustand an, ob der PMOS-Transistor Q11 leitfähig ist, wodurch der Strom, der durch den NMOS-Transistor Q12 fließt, ansteigt.
Da der PMOS-Transistor Q11 und der NMOS-Transistor Q12 ein abgeglichenes Paar darstellen, steigt der Strom, der von dem NMOS-Transistor Q12 bereitgestellt wird, stark an. Der PMOS-Transistor Q11 und der NMOS-Transistor Q12 bleiben eingeschaltet, wodurch der begonnene Zustand gehalten wird. Der begonnene Zustand wird gehalten, bis der NMOS-Transistor Q13 durch ein Spannungs-Herunterfahrmodussignal eingeschaltet wird, d. h. die Zellen werden aus einem Überentladezustand freigegeben oder das externe Ladegerät wird zur Freigabe des positiven und des negativen Anschluß Eb+, Eb- abgetrennt, woraufhin das Potential an dem Anschluß VM bis zu dem Potential an dem Anschluß VDD ansteigt.
Der Betrieb der Batterieschutzschaltung wird durch den Starter zum Laden der Zellen aus einer Spannung höher als die Schaltungsbetriebsspannung und zum Laden der Zellen durch den NMOS-Leistungstransistor QC von 0 V beispielsweise ausgehend begonnen und wird nun bezugnehmend auf Fig. 7 bis 15 beschrieben.

(i) Laden der Zellen aus einer Spannung höher als die Schaltungs-Betriebsspannung:

Fig. 13 zeigt den Starter in der Batterieschutzschaltung von Fig. 9. In Fig. 13 weist ein Starter drei MOS-Transistoren auf, d. h. den PMOS-Transistor Q11, den NMOS-Transistor Q12 und den NMOS-Transistor Q13, sowie zwei Widerstände, d. h. Widerstände R4, R5. Die in Fig. 13 gezeigte Schaltungsanordnung kann durch eine Logikschaltung wie in Fig. 14 gezeigt zur Anzeige eines Betriebszustands ersetzt werden. In Fig. 14 sind der PMOS- Transistor Q11 und der NMOS-Transistor Q13 durch ein NOR-Gatter wiedergegeben. Fig. 15 zeigt eine zeitliche Beziehung von verschiedenen Spannungen bei dem Betrieb des Starters.
Der Betrieb des Starters wird nun bezugnehmend auf Fig. 14 und 15 beschrieben.
Wenn eine Spannung 20a an dem Anschluß VM unter eine gewisse Spannung abfällt, wird der NMOS-Transistor Q12 eingeschaltet. Eine Spannung 20b an einem Punkt a steigt schnell auf einen H-Pegel an, und daher fällt eine Spannung 20b an einem Punkt b schnell auf einen L-Pegel ab.
Wenn der NMOS-Leistungstransistor QC eingeschaltet wird, um die Zellen in diesem Zustand zu laden, wird die Spannung 20a an dem Anschluß VM durch einen Spannungsabfall negativ, der an der parasitären Diode D1 des NMOS-Leistungstransistors QD in einer Vorwärtsrichtung abfällt. Wenn der Ladevorgang weitergeht, steigt eine Spannung 20d an den Zellen Abat, Bbat auf den Bereich einer Überentladespannung 20e an, die beispielsweise 4,5 V betragen kann. Der NMOS-Leistungstransistor QD wird nicht eingeschaltet, wodurch die Spannung 20a an dem Anschluß VM im wesentlichen auf 0 V gezogen wird.
Wenn die Überentlade-Erfassung normal ausgeführt wird und dadurch ein H-Pegelsignal erzeugt wird, wird der Pegel an der Spannung 20b an dem Punkt a zu einem L-Pegel, und der Pegel der Spannung 20c an dem Punkt b wird zu einem H-Pegel. Zu diesem Zeitpunkt geht der Starter in seinen Ausgangszustand (s. Fig. 14) zurück. Wenn der Starter bei 20f weggenommen wird, fließt kein Ladestrom, und die Spannung 20a an dem Anschluß VM fällt vollständig auf 0 V ab.

(j) Laden von einer Spannung wie beispielsweise 0 V und somit niedriger als die Vgsoff- Spannung des NMOS-Leistungstransistors QC:

In Fig. 15 und 16 fällt die Spannung 20a an dem Anschluß VM ab, was den NMOS- Transistor Q12 einschaltet, worauf die Spannung 20c an dem Punkt b auf ein negatives Potential durch die Spannung 20a an dem Anschluß VM gezogen wird. Da die Zellenspannung 20d 0 V ist, kann die Spannung 20b an dem Punkt a nicht über 0 V ansteigen. Das H-Pegelsignal in der Ladelogikschaltung kann ebenfalls nicht über 0 V steigen. Als Ergebnis muß der NMOS-Leistungstransistor QC zum Starten des Ladens der Zellen durch ein Absenken der Spannung 20a an dem Anschluß VM auf einen Wert (MOS-Leistungstransistor-Betriebsspannung 20g) eingeschaltet werden, bei der der MOS-Leistungstransistor QC gerade eingeschaltet wird.
Daher kann der MOS-Leistungstransistor QC eingeschaltet werden, wenn die Spannung 20a an dem Anschluß VM durch die Spannung Vgsoff (beispielsweise 2 V) negativ wird, d. h. die Spannung 20b, an dem der MOS-Leistungstransistor QC eingeschaltet wird.
Der Grund, warum die Spannung 20a an dem Anschluß VM durch die Spannung von 2 V negativ werden muß ist, daß die Spannung von 2 V ein Wert ist, der durch die Kennlinien der NMOS-Leistungstransistoren QC, QD festgelegt ist. Wie in Fig. 17 gezeigt, während eine Gate-Source-Spannung Vgs niedriger ist als eine gewisse Spannung Vgsoff ist, ist ein Widerstand Rds sehr groß und es fließt kein Strom Ids.
Wenn daher, die Zellen von einer Spannung Vgsoff von 0 V aus wie in Fig. 16 gezeigt ausgeladen werden, steigt die Zellenspannung 20d an, wenn der Ladevorgang weitergeht, im wesentlichen parallel zu der Spannung 20a an dem Anschluß VM, bis sie die 2 V erreicht. Wenn die Zellenspannung 20d 2 V überschreitet, nähert sich die Spannung 20a an dem Anschluß VM einem negativen Wert entsprechend eines Spannungsabfalls von beispielsweise 0,7 V, der an der parasitären Diode D1 des NMOS-Leistungstransistors QD in der Vorwärtsrichtung auftritt.
Wenn das Ladegerät bei 20f während des Ladevorgangs beseitigt ist, wobei die Zellenspannung 20d höher als 2 V ist und niedriger als die Entladespannung, wie in Fig. 16 gezeigt, da der NMOS-Transistor Q12 eingeschaltet ist, geht die Spannung 20a an dem Anschluß VM schnell nach oben. Wenn der Anschluß VM mit dem Source des NMOS- Transistors Q12 verbunden ist, steigt die Spannung 20a in die Nähe der Spannung an dem Anschluß VDD an, was den PMOS-Transistor Q11 und den NMOS-Transistor Q12 abschaltet, worauf die Spannung 20a an dem Anschluß VM auf 0 V abfällt.

(d) Gesamtspannungs-Erfassung:

Wenn die Zellen aus dem Spannungs-Herunterfahrmodus ausgeladen werden, muß der Betrieb ausgehend von dem Spannungs-Herunterfahrmodus wieder aufgenommen werden, nachdem die Zellenspannung einen gewissen hohen Wert erreicht. Der Grund dafür ist, daß die Batterieschutzschaltung dazu neigt, fehlerhaft zu arbeiten, wenn der Spannungs- Herunterfahrmodus gelöscht wird, bevor die Referenzspannungen für die Überlade- Erfassung, Überentlade-Erfassung, Überstrom-Erfassung geschaffen sind.
Solch ein Betriebsfehler stellt kein Problem dar, wenn verschiedene Spannungen höher als die Referenzspannung 20k, d. h. die Referenzspannungen E1, E2 von 1,5 V sind. Bevor indessen die Referenzspannung 20k, d. h. die Referenzspannungen E1, E2 von 1,5 V, geschaffen ist, wie in Fig. 19 gezeigt ist, werden falsche Erfassungsergebnisse, d. h. ein falscher normaler Bereich 20i und ein falscher Überladebereich 20j ausgegeben.
Wenn die Referenzspannungen E1, E2, E3 einzeln erzeugt werden sollen, kann die gewünschte Referenspannung 20k leicht wie in Fig. 18 gezeigt erzeugt werden.
Gewöhnlich wird eine Spannung von einer Referenzspannungsversorgung durch Operationsverstärker verteilt, wodurch die Referenzspannungen E1, E2, E3 geschaffen werden. Wenn daher die Referenzspannung geschaffen ist, treten normalerweise Betriebsfehler wie beispielsweise der Dummy-Normalbereich 20i und der Dummy- Überladebereich 20j auf (s. Fig. 19). Um solche Betriebsfehler zu vermeiden, wird der Spannungs-Herunterfahrmodus gelöscht, nachdem die Zellenspannung 20d eine Spannung erreicht, die hoch genug ist, den Referenzspannungswert 20h zu schaffen und aufrechtzuerhalten.
Die Spannung 20k, die hoch genug ist, um den Referenzspannungswert 20h zu schaffen und aufrechtzuerhalten, muß wenigstens 3 V sein (die Referenzspannungen E1 + E2), und der Bereich zur Erfassung der Spannung kann zwischen 3 V (die Referenzspannungen E1 + E2) bis 4 V (etwas höher als die Überladespannung) liegen, wenn der Referenzspannungswert 20h 1,5 V ist. Eine in der Praxis verwendbare Schaltung zur Erfassung der Spannung 20k besteht aus der Zener-Diode 21, die eine Konstantspannungsdiode ist, und den PMOS-Transistoren Q1, Q2, wie in Fig. 9 gezeigt.
Der Betrieb der Erfassungsschaltung wird nun beschrieben. Der PMOS-Transistor Q2 wird durch ein L-Pegelsignal eingeschaltet, das durch den Starter erzeugt wird, wenn der Ladevorgang gestartet wird, was den Fluß eines Stroms durch den Widerstand R2 und die Zener-Diode 21 ermöglicht. Ein Spannungsabfall an dem Widerstand R2 schaltet den PMOS-Transistor Q1 an, und ein Signal wird zu dem AND-Gatter G8 gegeben, wodurch der Spannungs-Herunterfahrmodus zwangsweise gelöscht wird.
Wenn die Zellenspannung 20d niedriger als 3 V ist, dann fließt kein Strom durch die Zener-Diode Z 1, und daher bleibt der PMOS-Transistor Q1 deaktiviert. Eine Spannung zur Löschung des Spannungs-Herunterfahrmodus ist {(Spannung der Zener-Diode Z1) + (die Spannung Vgsoff des PMOS-Transistors Q1)}.
Wenn beispielsweise die Spannung Vgsoff des PMOS-Transistors Q1 0,5 V ist, dann ist die benötigte Spannung zur Löschung des Spannungs-Herunterfahrmodus 3,5 V.
Fig. 20 zeigt eine Gesamtspannungs-Erfassungsschaltung ohne Konstantspannungsdiode. Die Schaltungsanordnung von Fig. 20 erfaßt eine Gesamtspannung nur mit der Spannung Vgsoff des MOS-Transistors. Die Anzahl der Transistorstufen kann je nach Bedarf erhöht werden.

(1) Zeitkonstanten T1, T2:

Solange eine Last zwischen dem positiven und dem negativen Anschluß Eb+ bzw. Eb- geschaltet ist, muß ein Konstantstrom von weniger als dem Sollstrom nicht notwendigerweise sämtliche Zeit von der Batterie fließen, sondern ein Strom höher als der Nennstrom kann zeitweise aus der Batterie fließen.
Beispielsweise wird ein Strom, der durch einen Glättungskondensator oder bei einem Start eines Motors fließt, mehrere 10 A erreichen. Wenn solch ein zeitweiser Strom die Überstrom-Schutzfunktion oder den Spannungs-Herunterfahrmodus auslöst, dann kann die Batterieschutzschaltung nicht durchgehend verwendet werden, was einen praktischen Nachteil darstellt.
Daher ist es notwendig, die Überentladung und den Überstrom nicht zu erfassen, wenn sie innerhalb eines gewissen Zeitintervalls schwanken. Solch ein Erfordernis kann dadurch erfüllt werden, daß gewisse Zeitkonstanten T1, T2 bei der Erfassung der Überentladung und des Überstroms (s. Fig. 9) vorgesehen werden. Die Zeitkonstanten T1, T2 werden so mit der Logikschaltung kombiniert, daß jede der Erfassungsschaltungen eine Zeitkonstante aufweist, und die Erfassungsschaltungen arbeiten mit der Taktung wie in Fig. 15 gezeigt. Der Betrieb wird im folgenden bezugnehmend auf Fig. 9 und 21 beschrieben.
Wenn die Dauer eines großen Stroms, der durch eine kapazitive Last fließt, die mit dem positiven und dem negativen Anschluß Eb+, Eb- verbunden ist, innerhalb des Zeitintervalls der Zeitkonstante T1 liegt, dann bleibt, da ein OC-Signal (L-Pegelsignal) durch die Überstrom-Erfassung nicht erzeugt wird, das Signal von der Zeitkonstantenschaltung CR1 auf einem L-Pegel, und die Überstrom-Schutzfunktion wird nicht ausgeführt. Wenn ein großer Strom fließt und die Zellspannung abfällt, was eine falsche Überentladebedingung ergibt, dann wird während der Zeit, die zum Wiederhochfahren von dem Überentladungszustand innerhalb des Zeitintervalls T1 der Zeitkonstantenschaltung CR1 liegt, das Signal von der Zeitkonstantenschaltung CR1 auf dem L-Pegel gehalten und es tritt kein Problem auf.
Wenn das Zeitintervall nach einem großen Strom unmittelbar vor der Überentladung bis zu dem Zeitpunkt, zu dem die Spannung hergestellt wird, länger als das Zeitintervall T2 der Zeitkonstantenschaltungen CR1, CR2 ist, dann muß in den Spannungs-Herunterfahrmodus eingetreten werden, da der Zustand als ein Überentladungszustand erfaßt wird. Genauer gesagt wird ein H-Pegelsignal von der Zeitkonstantenschaltung CR1 ausgegeben, das den NMOS-Leistungstransistor QD ausschaltet. Der Pegel des Ausgangssignal von einer Zeitkonstantenschaltung CR2 wird zu einem H-Pegel mit einem Signal von dem Zeitintervall T2 - T1, auf das die Zeitkonstantenschaltung CR2 gesetzt ist. Zu diesem Zeitpunkt, wenn das ODC-Signal von der Überentladungs-Erfassungsschaltung ein H- Pegelsignal ist, das einen Überentladungszustand anzeigt, dann geht die Batterieschutzschaltung in den Spannungs-Herunterfahrmodus.
Wenn die positiven und die negativen Anschlüsse Eb+, Eb- kurzgeschlossen sind, dann dient die Überstromschaltung zur Erzeugung eines H-Pegel-OC-Signals. Nach Ablauf eines Zeitintervalls T1 der Zeitkonstantenschaltung CR1 gibt die Zeitkonstantenschaltung CR1 ein H-Pegelsignal aus, das den NMOS-Leistungstransistor QD abschaltet, um die Zellen vor einem übermäßig großen Strom zu schützen.
Selbst wenn ein falscher Überentladungszustand während des Zeitintervalls T1 der Zeitkonstantenschaltung CR1 erfaßt wird, beginnt kein Spannungs-Herunterfahrmodus, insofern, daß die Spannungs-Erholung, nachdem der Strom abgeschnitten wurde, innerhalb des Zeitintervalls T2 der Zeitkonstantenschaltung CR2 stattfindet.
Unmittelbar vor der Überentladung kann die Spannungswiedergewinnung verzögert sein, und die Batterieschutzschaltung kann in den Spannungs-Herunterfahrmodus gehen. Wenn die Last weggenommen wird, wird der normale Zustand wiederhergestellt, wenn sich die Schaltung nicht in dem Spannungs-Herunterfahrmodus befindet. Das Zeitintervall T2 - T1 der Zeitkonstantenschaltung CR2 wird auf Grundlage der Erholungszeit der Zellen festgelegt. Die Zeitintervalle T1, T2 werden so festgelegt, daß sie die Gleichung T1 < T2 erfüllen.
In dem Ausführungsbeispiel können die Lade- und Entladeanschlüsse ebenfalls voneinander getrennt sein, um Fehler beim Laden und Entladen genauso wie beim dritten Beispiel zu vermeiden.

(5) Viertes Beispiel:

Eine Batterieschutzschaltung gemäß einem vierten Beispiel wird bezugnehmend auf Fig. 22 beschrieben. Die Batterieschutzschaltung gemäß dem vierten Beispiel wird durch einen Mikrocomputer gesteuert und ist blockweise in Fig. 22 dargestellt. Der Betrieb der Batterieschutzschaltung gemäß dem vierten Beispiel wird durch einen Kontrollablauf wie in Fig. 23 bis 25 gezeigt gesteuert.

1. Schaltungsanordnung des vierten Beispiels:

Fig. 22 zeigt in einer Blockform eine Mikrocomputer-gesteuerte Batterieschutzschaltung gemäß dem vierten Beispiel.
Der positive Anschluß einer Zelle Abat ist mit einem positiven Anschluß Eb+ verbunden, der positive Anschluß einer Zelle Bbat ist mit einem negativen Anschluß der Zelle Abat verbunden und der negative Anschluß der Zelle Bbat ist durch einen Lade-/Entladeschalter 143 mit einem negativen Anschluß Eb- verbunden. Ein Anschluß eines analogen Schalters SW110 und ein Anschluß eines Zellspannungsdetektors 120 sind zwischen dem positiven Anschluß Eb+ und dem positiven Anschluß der Zelle Abat geschaltet. Ein Anschluß des Lade-/Entladeschalters 143 ist mit dem negativen Anschluß der Zelle Bbat verbunden. Ein Anschluß eines Überstromdetektors 144 und ein Anschluß eines Ladedetektors 146 sind zwischen dem anderen Anschluß des Lade-/Entladeschalters 143 und dem negativen Anschluß Eb- geschaltet. Der Lade-/Entladeschalter 143 ist mit einem Entlade-Schaltcontroller 141 und einem Ladeschalter 142 verbunden.
Eine zentrale Verarbeitungseinheit (CPU) 111 ist mit einem Steueranschluß des analogen Schalters 110 und dem Zellspannungsdetektor 120 und weiterhin mit einer Busleitung 122 verbunden. Mit der Busleitung 122 sind ein A/D-Umsetzer 121, ein Programm-Controller 112, ein Eingangs-/Ausgangs-Controller 130, ein Spannungs-Herunterfahr-Controller 131 und eine Starterschaltung 132 verbunden.
Die CPU 111 und die Periphergeräte sind so angeordnet, daß sie für einen niedrigen Stromverbrauch einen niedrigen Energieverbrauch aufweisen. Da die Antworten, innerhalb der der Zellspannungsdetektor 120 eine Überladung und eine Überentladung erfaßt, sehr langsam sein kann (mehrere ms bis mehrere 10 ms), kann der Zellspannungsdetektor 120 ein Taktungssignal einer niedrigen Frequenz benutzen, der von einigen Hz bis einigen 10 Hz als Beispiel reichen kann. Der Überstromdetektor 144 muß indessen einen Überstrom mit einer verhältnismäßig schnellen Antwort erfassen. Da die Verwendung der CPU 111 es möglich macht, leicht verschiedene Zustände der Batterie festzustellen, kann eine Anzeigeeinheit mit einer Anzeige einer verbleibenden Kapazität, Überladung usw. verbunden sein. Die Anzeigeeinheit kann eine Flüssigkristall-Anzeige mit niedrigem Energieverbrauch aufweisen. Wenn keine Anzeigeeinheit auf einem Batterie-Pack selbst angebracht ist, dann können Zustandssignale durch einen Verbinder zur Anzeige auf einem Gerät ausgegeben werden, das als eine Last mit der Batterie verbunden ist.
Der A/D-Umsetzer 121 wird mit einer Spannung von dem anderen Anschluß des analogen Schalters SW1 versorgt und ist mit den Anschlüssen des Zellspannungsdetektors 120 zur Erfassung einer Zellspannung verbunden. Der A/ D-Umsetzer 121 sendet Digitaldaten zu der CPU 111 und empfängt Digitaldaten von dieser über die Busleitung 122.
Der Programm-Controller 122 speichert ein Programm zum Betrieb der Batterieschutzschaltung und sendet das Programm über die Busleitung 122 zu der CPU 111 auf der Grundlage von Befehlen der CPU 111.
Der Eingangs-/Ausgangs-Controller 130 ist mit einer Zellen-Ausgleichseinheit 140, dem Entladeschalt-Controller 141, dem Ladeschall-Controller 142 und dem Überstromdetektor 144 verbunden, und sendet die abgefragten Daten zu der Zellen-Ausgleichseinheit 140 und empfängt diese von dieser, dem Entladeschalt-Controller 141, dem Ladeschalt-Controller 142 und dem Überstromdetektor 144 über die Busleitung 122 auf Grundlage von Befehlen von der CPU 111.

II. Betrieb des vierten Beispiels:

Der Betrieb der Batterieschutzschaltung von Fig. 22 wird im folgenden bezugnehmend auf Fig. 23 bis 25 erläutert. Ein Lade-Startkommando wird von der CPU 111 über die Busleitung 122 zu dem Eingangs-/Ausgangs-Controller 130 und der Starterschaltung 132 in den Schritten S2, S3 gegeben, und ein Lade-Startsignal wird von dem Eingangs- /Ausgangs-Controller 130 zu dem Ladeschalt-Controller 142 gegeben, der einen Ladeschalter des Lade-/Entladeschalters 143 zum Starten des Ladens der Zellen Abat, Bbat in einem Schritt S3 umlegt.
Die Zellen Abat, Bbat werden nun geladen, und der Ladezustand der Zellen Abat, Bbat wird durch den Zellspannungsdetektor 120 erfaßt. Die erfaßten Analogspannungen der Zellen Abat, Bbat werden durch den A/D-Umsetzer 121 in digitale Werte umgesetzt, die über die Busleitung 122 zu der CPU 111 in einem Schritt S4 gegeben werden. Die CPU 111 vergleicht die Spannungen mit einem vorbestimmten Betriebsspannungswert.
Wenn die Ladespannung der Zellen niedriger als die Betriebsspannungswerte sind und die Zellen in den Schritten S5, S6 geladen werden, dann vergleicht die CPU 111 kontinuierlich die Ladespannungen mit dem Betriebsspannungswert. Wenn die Zellen nicht geladen werden, dann sendet die CPU 111 ein Spannungs-Herunterfahrkommando über die Busleitung 122 zu dem Spannungs-Herunterfahrcontroller 131, um in den Schritten S27 und S28 den Spannungs-Herunterfahrmodus zu beginnen.
Wenn die Ladespannung der Zelle höher als der Betriebsspannungswert in dem Schritt S5 wird, dann wird ein Spannungs-Herunterfahrschalter in einem Schritt S7 umgelegt und der Ladeschalter wird in einem Schritt S8 umgelegt. Wenn der Zellspannungsdetektor 120 einen Überladezustand in einem Schritt S9 erfaßt, dann gibt die CPU 111 Zell-Ausgleichs steuersignale durch den Eingangs-/Ausgangs-Controller 130 zu der Zell-Ausgleichsschaltung 140, um den Ausgleich der Zellen Abat, Bbat in einem Schritt S10 zu beginnen.
Wie in Fig. 24 gezeigt wird ein Ausgleichsvorgang für jede der Zellen Abat, Bbat durch die Zell-Ausgleichseinheit 140 gesteuert. Die CPU 111 weist den Eingangs-/Ausgangs- Controller 130 zur Steuerung des Ladeschalt-Controllers 142 auf, um den Ladeschalter des Lade-/Entladeschalters 143 in einem Schritt S11 umzulegen, und somit den Ladevorgang zu stoppen. Die CPU 111 schaltet dann ein Signal an, das anzeigt, daß jede der Zellen Abat, Bbat in einem Schritt S12 ausgeglichen ist. Die CPU 111 entlädt diejenigen Zellen, die in einem Überladungsbereich sind, um die Zellen in einem Schritt S13 auszugleichen, und schaltet dann das Signal ab, das anzeigt, daß jede der Zellen Abat, Bbat in einem Schritt S14 ausgeglichen ist. Die CPU 111 schaltet den Ladeschalter in einem Schritt S15 ein, nachdem die Steuerung zu einem Schritt S16 zu der Hauptroutine wie in Fig. 23 zurückgeht, um den Ladevorgang zu starten.
Wenn die Zellen in dem Schritt S9 nicht überladen sind, sondern in einem Schritt S17 überentladen sind und in einem Schritt S18 geladen werden, dann wartet die CPU 111 bis die Zelle überentladen ist, während der Überladungszustand erfaßt wird. Wenn die Zellen nicht geladen werden, schaltet die CPU 111 den Ladeschalter 132 in einem Schritt S19 ab und die Steuerung geht dann zu einem Schritt S23.
Wenn die Zellen in dem Schritt S17 nicht überentladen sind, schaltet die CPU 111 die Starterschaltung 132 aus, löscht den Spannungs-Herunterfahrmodus und gibt eine vorbestimmte Spannung zu der Last in einem Schritt S20. Dementsprechend kann die Mikrocomputer-gesteuerte Batterieschutzschaltung die Batterie vor einer Überladung und einer Überentladung wie bei der Batterieschutzschaltung gemäß dem Ausführungsbeispiel schützen.
Der Zellspannungsdetektor 120 überwacht die Zellspannungen zur Erfassung von Überladungs- und Überentladungszuständen in Schritten S21, S22, und die erfaßten Spannungen werden mit der Betriebsspannung durch die CPU 111 verglichen. Wenn ein Überladungszustand erfaßt ist, dann werden die Zellen durch die Zell-Ausgleichseinheit 140 in dem Schritt S10 ausgeglichen.
Wenn ein Überentladungszustand erfaßt ist, setzt die CPU 111 eine Zeitkonstante in einem Schritt S23, und bestimmt dann, ob die Zellen wirklich überladen sind oder nur ein momentaner großer Strom durch die Zellen in einem Schritt S24 fließt. Wenn die Zellen wirklich überladen sind, dann werden die Zellen durch die Zell-Ausgleichseinheit 140 in einem Schritt S10 ausgeglichen. Wenn die Zellen in dem Schritt S24 nicht überladen sind, und in einem Schritt S25 überentladen sind, dann steuert die CPU 111 den Eingangs- /Ausgangs-Controller 130 zum Abschalten der Lade- und Entladeschalter des Lade/Entladeschalters 143 in dem Schritt S26, und gibt ein Spannungs-Herunterfahrkommando zu dem Spannungs-Herunterfahrcontroller 131 in einem Schritt S27. Der Spannungs- Herunterfahrcontroller 131 schaltet dann einen Spannungs-Herunteffahrschalter 145 ein, um in den Spannungs-Herunterfahrmodus in einem Schritt S28 zu gehen. In dem Spannungs-Herunterfahrmodus schaltet die CPU 111 den analogen Schalter SW1 ein und schaltet die Stromversorgung des A/D-Umsetzers 121 und die anderen wie oben beschriebenen äquivalenten Schaltungen ab.
Als Antwort auf ein Signal, das einen erfaßten Überstrom von dem Überstromdetektor 144 anzeigt, unterbricht die CPU 111 die Hauptroutine und beginnt einen Überstrom- Unterbrechungsvorgang wie in Fig. 25 gezeigt. Wenn eine Überstrom-Unterbrechung auftritt, steuert die CPU 111 den Eingangs-/Ausgangs-Controller 130 zur Freigabe des Entladeschalt-Controllers 141, um den Ladeschalter in dem Schritt S29 einzuschalten, und setzt eine Zeitkonstante in dem Schritt S30. Wenn die Zeitdauer eines erfaßten Überstroms kürzer ist als das Zeitintervall der Zeitkonstanten in einem Schritt S31, dann bestimmt die CPU 111, daß ein momentaner hoher Strom durch die Zellen fließt und hält den momentanen Zustand aufrecht. Wenn die Zeitdauer eines erfaßten Überstroms kürzer als das Zeitintervall der Zeitkonstanten in dem Schritt S31 ist, dann bestimmt die CPU 111, daß ein Überstrom fließt, und schaltet den Entladeschalter in einem Schritt S32 ab. Wenn die Zellen überentladen sind in einem Schritt S33, dann steuert die CPU 111 die Batterieschutzschaltung zum Beginn des Spannungs-Herunterfahrmodus.
Wenn die Zellen nicht überentladen sind in dem Schritt S33, sondern ein Überstrom in einem Schritt S34 erfaßt ist, dann geht die Steuerung zu der Hauptroutine zurück, nachdem sie auf die Beseitigung des Überstroms gewartet hat.
Die Batterieschutzschaltungen wie oben beschrieben weisen die folgenden Vorteile auf: Da der durch die Schaltung verbrauchte Strom stark verringert wird, indem der Spannungs-Herunterfahrmodus bei dem Überentladen begonnen wird, kann die Zeitdauer, in der die verbleibende Kapazität der Batterie die Last aufrechterhalten kann, verlängert werden. Somit wird jeglicher Überentladungszustand der Batterie unterdrückt, um eine Beeinträchtigung der Batterieleistung zu vermeiden.
Die Spannungs-Herunterfahrmodus-Löscheinrichtung wird verwendet, um automatisch die Batterieschutzschaltung aus dem Spannungs-Herunterfahrmodus in den normalen Zustand zurückzubringen. Dies ermöglicht eine Handhabung der Batterieschutzschaltung ohne große Probleme.
Wenn die Batterie aus in Serie geschalteten Sekundärzellen zusammengesetzt ist, kann die Erfassung des Überentladungszustands bezüglich einer oder aller Sekundärzellen zu Beginn des Spannungs-Herunterfahrmodus ausgeführt werden, und der Spannungs-Herunterfahrmodus kann angesichts des Ausgleichszustands der Zellen begonnen werden, um zu verhindern, daß die Zell-Leistungsfähigkeit beeinträchtigt wird, und die Lebensdauer der Batterie somit verlängert wird.
Selbst wenn die Spannung quer zu irgendeiner der Sekundärzellen im Spannungs-Herunterfahrmodus 0 V ist, kann sie automatisch dadurch geladen werden, daß die Ladeinrichtung zwangsweise eingeschalten wird, nachdem die Zelle während einer langen Zeitdauer nicht benutzt wurde.
Die Spannungs-Herunterfahrmodus-Sperreinrichtung, die unter gewissen Bedingungen aktiviert wird, wird verwendet, um die gegenseitige Wechselwirkung der Zellen zu minimieren, um die Beeinträchtigung der Leistungsfähigkeit von jeder der Zellen zu verringern.
Es wird verhindert, daß die Batterieschutzschaltung bei einem momentanen großen Strom in den Spannungs-Herunterfahrmodus geht. Dadurch kann die Batterieschutzschaltung kontinuierlich verwendet werden, während Betriebsfehler vermieden werden, die sonst bei externen momentanen Schwankungen und Störungen, wie beispielsweise Lastschwankungen oder Kurzschlüsse, verursacht werden würde.
Die Einrichtung zum Ausgleich der Sekundärzellen bei einem Überladen und einem Überentladen kann das Laden und das Entladen der Zellen für eine längere Lebensdauer der Zellen vereinheitlichen.
Die Lade- und Entladeanschlüsse sind getrennt voneinander, um Fehler beim Laden und Entladen zu vermeiden.
Die Spannungs-Herunterfahr-Löscheinrichtung in der Batterieschutzschaltung für die Spannungs-Herunterfahreinrichtung setzt die Spannungs-Herunterfahrschalteinrichtung in einen leitfähigen Zustand, nachdem die Spannung der Sekundärzellen eine vorbestimmte Spannung überschreitet, und dadurch Fehler bei der Überladungs- und Überentladungs- Erfassung zu vermeiden.
Wenn die Zellen aus einem Überentladungszustand wieder aufgeladen werden, setzt die Spannungs-Herunterfahr-Löscheinrichtung die Spannungs-Herunterfahrschalteinrichtung von einem nicht leitfähigen Zustand zu einem leitfähigen Zustand, um eine Schnell-Ladung selbst in dem Spannungs-Herunterfahrmodus auszuführen.
Wenn die Sekundärzellen miteinander in Serie geschaltet sind, bringt die Spannungs- Herunterfahreinrichtung die Spannungs-Herunterfahrschalteinrichtung in den nicht leitfähigen Zustand, wenn ein Überentlädungszustand von einer oder aller der Sekundärzellen durch die Zustands-Erfassungseinrichtung erfaßt wird, so daß alle der verbundenen Sekundärzellen miteinander ausgeglichen werden können.
Wenn ein momentanter großer Strom fließt, wird die Erfassung des Spannungsabfalls über die Batterie verzögert, was verläßlich einen fehlerhaften Beginn des Spannungs-Herunterfahrmodus durch die Batterieschutzschaltung verhindert.
Wenn eine der Sekundärzellen überladen ist, dann hält die Spannungs-Herunterfahrmodus- Sperreinrichtung die Spannungs-Herunterfahrschalteinrichtung leitfähig, so daß eine überladene Zelle und eine überentladene Zelle schnell miteinander in Gleichgewicht gebracht werden können.
Wenn die Spannungs-Herunterfahrschalteinrichtung nicht leitfähig ist und die Spannung der Sekundärzellen ungefähr 0 V beträgt, dann bringt die Ladeeinrichtung die Sekundärzellen zwangsweise in einen Zustand, aus dem heraus sie von 0 V aus aufladbar sind.

Claims

1. Batterieschutzschaltung (1) für eine Sekundärzelle, wobei die Schaltung aufweist:

eine Zustands-Erfassungseinrichtung (2) zur Erfassung einer Spannung über der Sekundärzelle und zum Vergleich der erfaßten Spannung mit einer Referenzspannung, um einen Überentladezustand oder einen Überladezustand der Sekundärzelle zu erfassen,

eine erste Schalteinrichtung (6) zum Abschalten eines Entladestroms,

eine zweite Schalteinrichtung (6) zum Abschalten eines Ladestroms,

eine Steuereinrichtung (10, 13) zur Steuerung der ersten und der zweiten Schalteinrichtung auf Grundlage eines erfaßten Zustands, der durch die Zustands-Erfassungseinrichtung erfaßt wurde,

eine dritte Schalteinrichtung (5), die mit einer Spannungsversorgung für die Batterieschutzschaltung verbunden ist, um in einem nichtleitenden Zustand die elektrische Spannungsversorgung für die Zustands-Erfassungseinrichtung abzuschalten,

eine Leistungs-Herunterfahrmoduseinrichtung (14), um die dritte Schalteinrichtung in den nicht-leitfähigen Zustand zu bringen, wenn der Überentladezustand durch die Zustands- Erfassungseinrichtung erfaßt wird,

wobei die Batterieschutzschaltung gekennzeichnet ist durch:

eine Überstrom-Erfassungseinrichtung (8), um die erste Schalteinrichtung (6) nach einer vorbestimmten Zeitdauer (T1) in den nichtleitenden Zustand zu bringen, und

eine Spannungsabfall-Verhinderungseinrichtung (8), um die dritte Schalteinrichtung (5) während einer zweiten vorbestimmten Zeitdauer (T2), die größer ist als die erste Zeitdauer (T1), leitend zu halten, um zu verhindern, daß die Spannungs-Herunterfahrmoduseinrichtung (14) die dritte Schalteinrichtung als Antwort auf die Erfassung eines Über- Entladezustands in den nichtleitenden Zustand bringt, wenn ein plötzlicher hoher Strom durch die Sekundärzelle fließt.

2. Batterieschutzschaltung nach Anspruch 1, weiterhin aufweisend eine Spannungsherunterfahrmodus-Löscheinrichtung (4), um die dritte Schalteinrichtung (5) von einem nichtleitenden Zustand zu einem leitenden Zustand zurückzubringen, wenn die Sekundärzelle von dem Überentladezustand gerade wieder neu geladen wird.

3. Batterieschutzschaltung nach Anspruch 1 oder 2 für mehrere Sekundärzellen, die miteinander in Serie verbunden sind, wobei die Leistungs-Herunterfahrmoduseinrichtung (14) die dritte Schalteinrichtung (5) in den nichtleitenden Zustand bringt, wenn der Überentladezustand von wenigstens einer der mehreren Sekundärzellen durch die Zustands- Erfassungseinrichtung (2) erfaßt wird.

4. Batterieschutzschaltung nach Anspruch 3, weiterhin aufweisend eine Spannungsherunterfahrmodus-Verhinderungseinrichtung, um die dritte Schalteinrichtung (5) im leitenden Zustand zu halten, wenn wenigstens eine der Sekundärzellen gemäß der Erfassung durch die Zustands-Erfassungseinrichtung in dem Überladezustand ist.

5. Batterieschutzschaltung nach Anspruch 3 oder 4, weiterhin aufweisend eine Einrichtung, um eine Leistungsfähigkeit der mehreren Sekundärzellen wieder herzustellen, wenn die Sekundärzellen aus der Leistungsfähigkeit sind.

6. Batterieschutzschaltung nach einem der vorhergehenden Ansprüche, weiterhin aufweisend Lade(Eb+, Eb-)- und Entlade(Eb+, Ec-)-Anschlüsse, die mit der wenigstens einen Sekundärzelle verbunden sind und die voneinander getrennt sind.