KR100314420B1 - 스루풋 실리콘-상-절연체용 결함 유도 매립형 산화물(dibox) - Google Patents

스루풋 실리콘-상-절연체용 결함 유도 매립형 산화물(dibox) Download PDF

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Abstract

본 발명의 결함 유도 매립형 산화물(defect induced buried oxide: DIBOX) 영역을 반도체 기판 내에 제조하는 방법은 안정 결함 영역(stable defect region)을 생성하는 제1 저 에너지 주입 단계; 상기 안정 결함 영역에 인접한 비정질층(amorphous layer)을 생성하는 제2 저 에너지 주입 단계; 산화 단계 및 선택적으로 어닐링 단계를 사용한다. 또한 본 발명에서는 상기 DIBOX를 갖는 상기 반도체 기판을 포함하는 실리콘-상-절연체(silicon-on-insulator: SOI) 재료가 제공된다.

Description

스루풋 실리콘-상-절연체용 결함 유도 매립형 산화물（ＤＩＢＯＸ){DEFECT INDUCED BURIED OXIDE (DIBOX) FOR THROUGHPUT SOI}
본 발명은 고 스루풋(throughput)의 실리콘-상-절연체(silicon on insulator: SOI) 재료를 생성하는 것에 관한 것으로, 보다 상세하게는 반도체 기판에 결함 유도 매립형 산화물(defect induced buried oxide: DIBOX) 영역을 제조하는 방법에 관한 것이다. 본 발명의 방법에 의해 생산되는 DIBOX 영역은 종래의 매립형 산화물(buried oxide: BOX) 구조적 특성 및 전기적 특성이 개선되었다. 또한, 본 발명의 방법은 종래의 방법보다 두꺼운 두께를 갖는 BOX 영역을 생산한다.따라서, 본 발명의 방법은 주입 시간을 절약하고 궁극적으로 SOI 웨이퍼 가격을 낮춘다.
반도체 제조에 있어서, 몇몇의 공정은 SOI 장치에 배치된 박막 BOX을 갖는 SOI 소자를 생산하도록 개발되어 왔다. 종래 기술에서 BOX 영역을 생산하는데 사용된 이러한 공정은 SIMOX[산소 주입에 의한 분리(separation by implantation of oxygen)]로 칭해진다. 이러한 공정에서, BOX 영역은 먼저 높은 이온 주입량(high ion doses)(>4×1017/cm-2)으로 산소를 주입하고 고온(>1300℃)에서 어닐링(annealing)함으로써 제조된다. 이러한 분야에서 이루어진 전류 개선에도 불구하고 대부분의 종래 SIMOX 공정은 열적(thermally)으로 생성된 산화물 영역에 비해 전기적으로 열등한 BOX 영역을 생성한다. 또한, 종래의 SIMOX 공정은 흔히 BOX 내에 매립된 실리콘 아일랜드(island)를 포함하는 BOX 영역을 생성한다. 통상적으로 종래의 SIMOX 공정을 사용하여 생산된 BOX 영역은 약 1,000Å 또는 2,000Å 두께의 분리된(discrete) 영역을 갖는다. 이러한 두께는 산소 주입량에 의해 결정되며, 이러한 산소 주입량은 1,000Å 두께의 BOX에 대해 약 4 - 5×1017/cm-2이고 2,000 Å 두께의 BOX에 대해 약 8 - 10×1017/cm-2인 범위이다. 보다 얇은 연속적인 BOX 영역은 종래의 SIMOX 공정을 사용하여 얻을 수 없다. 또한, 종래 기술에서 높은 이온 주입량을 사용하여 반도체 기판에 BOX 영역을 생성하는 것은 비경제적이며 통상 벌크-실리콘 가격의 4 내지 6배이다. 이렇게 비용이 많이 들기 때문에 종래 기술의 SOI 재료를 사용하는 것은 바람직하지 못하다.
반도체 재료에 BOX 영역을 제조하는 종래의 SIMOX 공정과 관련하여 전술한 단점 때문에, SOI 재료에 BOX 영역을 생성하는 신규하고 개선된 방법이 제공될 필요가 있다. 특히, 연속적인 BOX 영역을 넓은 범위의 두께를 갖는 반도체 기판에 생성할 수 있는 신규한 방법을 제공하는 것이 바람직하다.
본 발명이 이루고자 하는 기술적 과제는 반도체 재료에 결함 유도 매립형 산화물(defect induced buried oxide: DIBOX) 영역을 포함하는 반도체 재료의 제조 방법을 제공하는 것이다.
본 발명의 과제는 종래의 SIMOX 공정과 관련한 상기 모든 문제점을 해결하는 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 약 3×1017/cm2이하의 산소 주입량을 사용하여 연속적인 BOX 영역을 제조할 수 있는 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 양호한 전기적 특성뿐만 아니라 양호한 구조적 특성을 나타내는 BOX 영역을 제조할 수 있는 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 종래 방법을 사용하여 제조된 BOX 영역보다 넓은 범위의 두께를 갖는 SOI 재료 내에 BOX 영역을 제공하는 것이다.
도 1a 내지 도 1d는 본 발명의 여러 공정 단계들을 거친 후의 반도체 기판의 단면도.
도 2는 상온(room temperature)에서 주입에 의해 생성된 손상(damage)이 어떻게 고온 어닐링 동안 실리콘 내로의 산소 확산을 증가시켜 이온이 주입된 영역 내에 추가적인 산화물을 생성하는지를 설명하는 도면.
도 3은 실시예 1에서와 같이 처리된 웨이퍼 중 하나의 TEM을 나타낸 도면.
이러한 목적뿐만 아니라 기타 과제 및 장점은 종래 기술에서 상기한 이온 주입량보다 낮은 이온 주입량을 사용하여 결함 유도 매립형 산화물 영역이 반도체 재료 내에 형성되는 본 발명의 방법에 의해 달성된다.
특히, 본 발명의 방법은 다음과 같은 단계들을 포함한다:
(a) 안정 매립형 손상(damaged) 영역을 반도체 기판 내에 생성하는 단계;
(b) 상기 안정 매립형 손상 영역에 인접하게 비정질층(amorphous layer)을 형성하는 단계;
(c) (b) 단계에 의해 생성된 구조를 산화시키는 단계; 및
(d) 선택적으로, (c) 단계에서 제공되는 산화된 구조를 어닐링(annealing)하는 단계.
본 발명의 바람직한 실시예에 따라, (a) 단계는 약 200 ℃ 이상의 고온에서 수행되는 낮은 주입량(5×1016/cm-2이상)으로 이온 주입하는 단계를 사용하여 산소 이온을 반도체 기판 내로 주입함으로써 수행되는데, 이러한 반도체 기판은 캡층(cap layer), 예를 들어 유전체 캡층을 포함한다.
본 발명의 (b) 단계는 (a) 단계에서 사용된 것과 동일하거나 또는 다른 에너지 및 이온을 사용하여 보다 낮은 이온 주입량으로 주입하는 단계를 포함한다. 본 발명의 (b)단계는 극저온(cryogenic) 부근으로부터 약 300 ℃ 이하의 온도에서 수행된다. 본 발명의 이러한 단계에서 사용되는 이온 주입량은 통상적으로 약 2×1014/cm-2내지 약 4×1015/cm-2이다.
이러한 저온/낮은 주입량 이온 주입 단계는 단일 온도를 갖는 단일 단계 또는 극저온 부근 내지 약 300 ℃ 이하인 범위의 복수 온도를 갖는 복수 단계에서 수행될 수 있다.
산화 단계, 즉 (c) 단계는 통상적으로 약 1300 ℃ 이상의 온도에서 산소와 혼합된 N2또는 Ar과 같은 불활성 기체 분위기에서 수행된다. 소정의 분위기에서, 특히 (a) 및 (b) 단계에서 동일한 이온이 주입되는 경우, 이러한 단계는 연속적인 BOX 영역을 형성시킨다.
본 발명의 선택적인 단계는 약 5 시간 내지 약 20 시간 동안에 약 1,300 ℃ 이상의 온도에서 불활성 기체 및 산소의 혼합 기체를 포함하는 불활성 기체 분위기에서 통상적으로 수행되는 어닐링 단계이다. 선택적인 어닐링 단계는 상기 산화 단계에서 BOX 영역이 필요한 구조적 특성 및 전기적 특성을 갖도록 형성되지 못한 경우 수행된다. 통상적으로, BOX 영역은 산소 이온과 같은 동일한 이온이 (a) 및 (b)단계 모두에서 주입된 산화 단계 이후에 형성된다.
"양호한 구조적 특성(high structural quality)"이라는 용어는 본 명세서에서 식각 피트 밀도(etch pit density)(1×105/cm-2이하임)를 거의 갖지 않거나 전혀 갖지 않고; 상부 또는 하부 Si/매립형 산화물의 조도(roughness)(TEM 분광기에 의해 관측되는 경우 200Å 이하임)를 거의 갖지 않거나 전혀 갖지 않으며; 낮은 HF-결함 밀도(5 /cm-2이하임)를 갖고; 낮은 표면 조도[5Årms (root mean square)]를 가지며; 실리콘이 존재하는 경우, 실리콘이 저밀도(1×105/cm-2이하임) 및 작은 크기(높이가 500Å 이하임)로 매립형 산화물 영역 내로 침전하는 구조를 나타내기위해 사용된다. 구조적 특성은 광학, 원자력 스캐닝 및/또는 투과 현미경(transmission microscopy)을 사용하여 결정될 수 있다.
본 명세서에서 "양호한 전기적 특성"이라는 용어는 BOX 항복 전계(BOX breakdown field)가 높고(5MV/cm 이상임); BOX 미세 항복(minibreakdown) 전압이 높으며(30V 이상임); 소정의 전압에서의 BOX 누출(leakage)이 낮고(1nA 이하임); BOX 결함 밀도가 낮은(2 /cm-2)구조를 나타내는데 사용된다.
본 발명의 또 다른 특징은 본 발명의 방법에 의해 반도체 기판에 형성되는 연속적인 BOX 영역을 갖는 SOI 재료에 관한 것이다. 본 발명에 의해 형성되는 BOX 영역은 제1 이온 주입 단계를 변화시킴으로써 즉, 기본 주입량을 약 2×1017내지 6×1017/cm-2로 변화시킴으로써 통상적으로 약 800Å 내지 약 2,000Å의 범위를 가질 수 있는 가변적이지만, 제어 가능한 연속적인 두께를 갖는다. 이렇게 제어 가능하고, 연속적인 BOX 두께의 범위는 종래의 SIMOX 공정을 사용하여 얻을 수 없다.
반도체 기판 내에 DIBOX를 제조하는 방법을 제공하는 본 발명에 대하여 이하에서 첨부된 도면을 참조하여 보다 상세하게 기술할 것이며 도면의 동일하게 대응하는 요소에 대해 동일한 도면 부호를 사용한다.
도 1a를 참조하면, 본 발명의 (a) 및 (b) 단계를 사용하여 반도체 기판(10)의 표면 내에 형성되는 안정 매립형 손상 영역(12) 및 비정질 영역(14)을 포함하는 반도체 기판(10)이 도시되어 있다. 이러한 두 단계뿐만 아니라 본 발명의 기타 특징 및 실시예가 이제 기술될 것이다. SOI 영역을 형성하기 위해 반도체 기판(10)의 표면 상에 유전체 캡층(cap layers) 등과 같은 다양한 마스크 재료를 포함할 수 있는 패터닝된 (patterned) SOI 구조뿐만 아니라 도 1a에 도시된 블랭킷(blanket) 구조도 사용될 수 있다는 점에 유의하여야 한다. 명확하게 도시하기 위해, 반도체 기판(10)의 표면 상에 있을 수 있는 마스크 재료 또는 유전체 캡층은 도면에 도시되지 않았다.
본 발명에서 사용되는 반도체 기판(10)은 SOI 소자를 형성하는 데 통상적으로 사용되는 종래의 반도체 재료로 구성된다. 이러한 반도체 재료의 예는 실리콘(Si), 게르마늄(Ge), Si/Ge 합금, 갈륨 비소(gallium arsenide: GaAs) 및 기타 4-4, 3-5, 2-6의 2원 또는 3원 혼합물을 포함하지만, 이것으로 한정하는 것은 아니다. 반도체 기판(10)용으로 가장 바람직한 반도체 재료는 Si이다.
반도체 기판(10)은 그대로 사용하거나, 또는 사용에 앞서 기판(10) 내에 또는 기판 상(10)에 존재할 수 있는 오염 물질을 제거하기 위해 세정할 수 있다. 본 기술 분야의 당업자에게 공지되어 있는 세정 방법이 상기 오염 물질을 제거하기 위해 본 발명에서 사용될 수 있다.
다음에, 반도체 기판(10) 내로 주입되기에 충분한 제1 주입량, 즉 기본 주입량으로 제1 이온이 반도체 기판(10)으로 조사된다. 본 발명의 이러한 단계에 따라, SIMOX 또는 기타 등가적인 주입 장치(implanter)를 사용하여 반도체 기판(10) 내로 이온을 주입한다. 이 단계에서 주입되는 이온은 안정 손상 영역(12)을 반도체 기판(10) 내에 생성할 수 있는 이온이다. 본 발명에서 사용될 수 있는 이러한 이온의 예로는 산소, 질소, 탄소, 게르마늄, 비스무트(Bi), 안티몬, 인,비소(arsenide) 등이 있다. 본 발명에 채용된 가장 바람직한 제1 이온은 산소이다.
상기한 바와 같이, 제1 이온은 고온/낮은 주입량의 SIMOX 이온 주입 단계를 사용하여 주입된다. 따라서, 제1 이온은 약 5mA 내지 약 60mA의 빔 전류를 갖고 약 30keV 내지 약 400keV의 에너지로 작동하는 이온 주입 장치를 사용하여 주입된다. 보다 바람직하게는, 제1 이온은 약 170keV 내지 약 200keV의 에너지로 주입된다. 주입되는 제1 이온의 주입량, 즉, 농도(concentration)는 약 5×1016/cm-2내지 약 6×1017/cm-2이다. 보다 바람직하게는, 제1 이온의 주입량은 약 2×1017/cm-2내지 약 5×1017/cm-2이다.
이러한 제1 이온 주입 단계, 또는 기본 이온 주입 단계는 약 100분 내지 약200분 동안 약 200℃ 내지 약 700℃의 온도에서 수행된다. 보다 바람직하게는, 본 발명의 (a) 단계는 약 150분 내지 약 180분 동안 약 550℃ 내지 약 575℃의 온도에서 수행된다.
상기 정의된 파라미터를 사용하여, 손상 영역(12)을 형성하는 데 사용되는 제1 이온을 약 1,000Å 내지 약 4,000Å의 깊이로 주입한다. 보다 바람직하게는, 손상 영역(12)을 형성하는데 사용되는 제1 이온의 주입 깊이는 약 3,000Å 내지 약 4,000Å이다.
손상 영역(12)에 연결되는 인접한 비정질 영역(14)은 손상 영역(12)을 포함하는 반도체 기판(10)의 표면에 저온/낮은 주입량의 이온 주입 단계를 사용하여 조사함으로써 생성된다. 반도체 기판(10) 내에 비정질 영역(14)을 생성하는 데 사용되는 제2 주입 이온은 손상 영역(12)을 생성하는데 사용되는 제1 이온과 동일하거나 다를 수도 있다. 비정질 영역(14)을 형성하는데 사용되는 가장 바람직한 제2 이온은 산소이다. 도 1a가 인접한 비정질 영역(14)이 손상 영역(12)보다 얕게 도시되어 있지만, 본 발명은 또한 비정질 영역(14)이 손상 영역(12)과 동일하거나 또는 보다 깊은 깊이에 있는 것도 포함한다는 점에 유의하여야 한다.
비정질 영역(14)을 형성하는데 사용되는 주입 에너지는 약 50kev 내지 200keV이다. 보다 바람직하게는, 비정질 영역(14)이 약 170kev 내지 약 200keV의 에너지를 사용하여 상기 제2 이온을 주입함으로써 형성된다. 비정질 영역(14)을 형성하는데 사용되는 제2 이온의 주입량은 약 1×1014/cm-2내지 약 1×1016/cm-2이고, 보다 바람직하게는, 약 3×1014/cm-2내지 약 2×1015/cm-2이다.
고온에서 수행되는 본 발명의 제1 단계와는 다르게, 본 발명의 (b) 단계는 훨씬 낮은 온도(300℃ 이하임)에서 수행한다. 특히, 비정질 영역(14)은 약 5초 내지 약 20분 동안 약 -269℃ 내지 약 300℃의 온도로 제2 이온을 주입함으로써 형성된다. 보다 바람직하게는, 저온/낮은 주입량 이온 주입 단계가 약 30초 내지 약 5분 동안 약 25 ℃ 내지 약 150℃의 온도에서 수행된다.
상기 정의된 조건을 사용하여, 비결정 영역(14)을 형성하는데 사용되는 제2 이온이 약 1,000Å 내지 약 4,000Å의 깊이로 주입된다. 보다 바람직하게는, 비정질 영역(14)을 형성하는데 사용되는 제2 이온은 약 3,000Å 내지 약 4,000Å의 깊이로 주입된다.
손상 영역(12) 및 비정질 영역(14)을 반도체 기판(10) 내에 생성한 후, 산소가 반도체 기판(10) 내로 효과적으로 확산되게 하는 조건하에서 반도체 재료를 산화된다. 적절한 조건하에서, 연속적인 BOX 영역(16)은 도 1b에 도시된 바와 같이 형성된다.
또한 BOX 영역(16)에 인접하여 연결되는 고도로 결함 있는 실리콘(18)으로 된 얇은 층을 포함하는, 도 1에 도시된 바와 같은 중간 구조(intermediate structure)는 도 1c에 도시된 바와 같이 산화 조건을 변경시킴으로써 생성될 수 있다. 이러한 구조는 부유체 효과(floating body effects)가 최소화될 필요가 있는 SOI 기반 집적 회로에서 크게 요구된다. 이러한 중간 구조를 형성하거나 또는 기본 이온 주입량이 4×1017/cm-2이하인 경우 추가 단계, 즉 어닐링 단계는 통상적으로 에 필요하다.
본 발명에 따르면, 산화 단계는 산소와 혼합되는 불활성 기체 내에서 수행된다. 통상적으로, 불활성 기체는 질소, 아르곤, 헬륨 또는 이들과 약 5% 내지 약 100%의 산소와 혼합된 혼합물의 분위기를 포함한다. 본 발명의 산화 단계 중에 사용되는 고도로 바람직한 분위기는 약 10% 내지 40%의 산소와 혼합되는 아르곤(Ar)이다.
산화 단계는 약 1 내지 약 24시간 동안 약 1,300℃ 내지 약 1,375℃의 온도에서 수행된다. 보다 바람직하게는, 본 발명의 산화 단계는 약 5시간 내지 약 12시간 동안 약 1,320℃ 내지 1,350℃의 온도에서 수행된다. 산화 단계 후에, 어닐링에 앞서 형성된 표면 산화물이 HF로 제거되거나 또는 제거되지 않을 수도 있다.
도 1c에 도시된 중간 구조가 형성된 경우, 중간 구조는 불활성 기체 분위기, 즉 질소, 아르곤 등의 기체 내에서 어닐링 되는데, 이러한 조건은 이전에 형성된 매립형 산화물 영역을 개선하는데 효과적이다. 또한 어닐링 단계는 약 0.2% 내지 약 5%의 산소와 혼합된 불활성 기체 분위기 내에서 수행될 수 있다. 도 1d는 새로운 매립형 산화물 영역(20)을 포함하는 어닐링된 후의 결과를 도시한다. 매립형 산화물 영역(20)은 약 1 내지 약 24시간 동안 약 1,250℃ 내지 약 1,350℃의 온도에서 어닐링함으로써 형성된다. 보다 바람직하게는, 어닐링은 약 5시간 내지 약 15시간 동안 약 1,320 ℃ 내지 약 1,350 ℃의 온도에서 수행된다.
개별적인 산화(separate oxidation) 단계 및 어닐링 단계 이외에, 본 발명은 또한 이러한 2개의 공정을 하나의 가열 사이클(heat cycle)로 결합시키는 것도 제시한다. 본 발명의 이러한 실시예가 수행되는 경우, 손상 영역(12) 및 비정질 영역(14)을 포함하는 구조는 다음의 조건들에 제공된다: 첫째, 상기 구조는 초기에 상온으로부터 약 1,320℃ 내지 약 1,375℃의 온도까지 약 2℃/분 내지 약 10℃/분의 승온 비율로 가열된다. 이러한 초기 가열은 통상적으로 산소와 혼합될 수 있는 불활성 기체 분위기 내에서 수행된다. 산소가 초기 가열 단계에 제공되는 경우, 산소는 통상적으로 0.1% 내지 약 10%의 양으로 제공된다. 다양한 유지(hold) 또는 소위 '담그기 사이클(soak cycle)'이 초기 가열 단계에 포함될 수 있다. 이러한 담그기 사이클이 필요한 경우, 담그기 사이클은 통상적으로 약 5분 내지 약 120분동안 약 1,000℃에서 일어난다. 상기 담그기 사이클 후에, 구조는 약 1℃/분 내지 5℃/분의 승온 비율로 1,000℃에서 바람직한 산화 온도(약 1,300℃ 내지 약 1,375℃)로 가열된다.
따라서, 상기한 바와 같은 산화 및 어닐링이 수행된 다음에 0.1%내지 5%의 산소를 포함할 수 있는 불활성 기체 분위기 내에서 약 0.1℃/분 내지 5℃/분의 냉각(cool-down) 비율로 상온으로 냉각된다. 다양한 유지 또는 담그기 사이클이 가열 사이클의 냉각 부분에서 사용될 수 있다. 또한, 상기 냉각 사이클 동안의 냉각 비율을 변경하는 것이 고려된다. 예를 들어, 약 900℃ 내지 1,100℃의 온도에서, 냉각 비율은 약 600℃ 내지 약 800℃의 온도가 될 때까지 약 0.1℃/분 내지 약 10℃/분으로 변경될 수 있다. 따라서, 냉각 비율은 3℃/분 내지 약 10℃/분 범위 내의 다른 비율로 변경될 수 있다.
높은 산소 농도 하에서 수행되는 상기 어닐링 단계 동안에 2개의 인접한 안정 매립형 산화물 영역이 생성된다는 점에 유의하여야 한다. 특히, 기본적으로 Si 다결정(polycrystals), 미세 쌍정(microtwins) 및 적층 결함(stacking fault)으로 구성되는 고도로 손상이 있는 영역은 비정질 영역 내에 형성된다. 이러한 결함-포함층(defect -containing layer)은 실리콘 내로의 산소 확산을 향상시키고 이러한 어닐링 단계 동안 제1의 생성된 손상층과 결합되어 반도체 기판 내에서 매립형 산화물 영역을 형성한다고 여겨진다.
본 발명에서 형성되는 DIBOX 구조는 고성능 SOI 소자 또는 회로를 형성하는데 사용될 수 있다. 본 발명의 DIBOX를 포함할 수 있는 이러한 소자 또는 회로의실시예는 마이크로프로세서, DRAM 또는 SRAM과 같은 메모리 셀, ASIC 및 보다 대규모의 복잡한 회로를 포함한다. 이러한 소자들이 본 기술 분야의 당업자에게 잘 알려져 있으므로, 상기 소자들이 어떻게 조립되는지에 대한 상세한 설명을 제공할 필요가 없다.
본 발명의 방법에 의해 형성되는 BOX 영역(16 또는 20)은 통상적으로 약 800 Å 내지 약 2,000Å의 두께를 갖는다. 보다 바람직하게는, 본 발명에 의해 생성되는 BOX의 두께는 약 1,000Å 내지 약 1,500Å이다. 본 발명의 단계들을 단순 반복함으로써 다양한 두께를 갖는 반도체 재료 내에 임의의 개수의 BOX 영역을 생성할 수 있다.
비정질 영역이 제2 주입에 의해 형성되지 않는 경우, BOX 영역은 3×1017/cm-2이하의 이온 주입량에 대해서는 연속적이지 않다는 점에 유의하여야 한다. 또한, 상기 표면 조도(>15Å rms)가 원자력 현미경에 의해 상기 샘플에서 관측된다. 이러한 표면 조도는 최신의 고밀도 집적 회로와는 양립할 수 없다. 반대로, 상기 주입 및 어닐링 시퀀스, 즉 산화 및 어닐링에 관련된 기본량 주입, 및 산화 및 어닐링에 관련된 상온 주입을 채용함으로써, 샘플의 용도를 제한하며 성능을 저하시킬 수 있는 표면 조도를 유발시키지 않으면서 고도의 연속적인 BOX 구조가 형성된다. (a) 및 (b)단계에서 산소가 주입되는 경우, 산화 단계 이후에 연속적인 BOX 영역이 곧바로 형성된다.
또한, 도 2에 도시된 바와 같이, 본 발명의 방법, 즉 상온 주입 및 고온 어닐링은 실리콘 내로의 산소 확산을 향상시킨다. 특히, 도 2에서 원(circle)은 이온 주입량에 기초하여 이론적으로 얼마만큼의 매립형 산화물이 형성될 수 있는지를 보여준다. 도 2의 사각형은 본 발명의 방법의 일실시예에 의해 실제로 얼마만큼의 매립형 산화물이 생성되는 지를 보여준다. 주어진 기본 주입량에서의 두께 차이는 본 발명에 의해 생성되는 추가적인 열적(thermal) 매립형 산화물 영역을 제공한다. 따라서, 본 발명의 방법은 BOX의 전기적 특성 및 구조적 특성을 개선할 뿐만 아니라, 주입 시간 및 SOI 웨이퍼 비용을 절약한다.
이하의 실시예들은 본 발명의 범위를 예시한다. 이러한 실시예들은 단지 예시를 위한 것이며, 이러한 실시예로 구현된 본 발명이 실시예로 제한되는 것이 아니다.
실시예 1
본 실시예에서, 다양한 DIBOX 영역이 본 발명의 방법을 사용하여 생성된다. 특히, DIBOX 영역은 3개의 Si 웨이퍼 내에서 다음 조건 및 과정을 사용하여 생성된다.
웨이퍼 1에 있어서:
(a) 기본 주입 이온 O+; 주입 에너지 185keV; 주입량 2×1017/cm-2; 주입 온도 570℃, 빔 전류 50-55mA;
(b) 상온 주입 이온 O+; 주입 에너지 185keV; 주입 온도 상온; 빔 전류 10-30 mA;
(c) 산화: Ar 및 2% O2기체 분위기에서 4.5℃/분으로 200℃로부터 1,000℃ 까지 승온; 100% O2기체 분위기에서 1,000℃로 30분 동안 담금(soak); 60% Ar 및 40% O2기체 분위기에서 2.6℃/분으로 1,000℃로부터 1,320℃까지 승온; 12시간 유지(hold);
(d) (c)로부터 연속해서 어닐링: Ar 및 2.25 % O2기체 분위기에서 온도 1,320℃로 10시간 유지; 1℃/분으로 1,000℃까지 강온; 3℃/분으로 1,000℃에서 800℃까지 강온; 4.5℃/분으로 800℃에서 200℃까지 강온.
웨이퍼 2에 있어서:
(a) 기본 주입 이온 O+; 주입 에너지 200keV; 주입 주입량 3×1017/cm-2; 주입 온도 570℃, 빔 전류 50-55mA;
(b) 상온 주입 이온 O+; 주입 에너지 200keV; 주입 온도 상온; 빔 전류 10-30mA;
(c) 산화: Ar 및 2% O2기체 분위기에서 4.5℃/분으로 200℃로부터 1,000℃까지 승온; 100% O2기체 분위기에서 1,000℃로 30분 동안 담금; 75% Ar 및 25% O2기체 분위기에서 2.6℃/분으로 1,000℃로부터 1,320℃까지 승온 ; 12시간 유지;
(d) (c)로부터 연속해서 어닐링: Ar 및 2.25% O2기체 분위기에서 온도 1,320 ℃로 10시간 유지; 1℃/분으로 1,000℃까지 강온; 3℃/분으로 1,000℃에서800℃까지 강온; 4.5℃/분으로 800℃에서 200℃까지 강온.
웨이퍼 3에 있어서:
(a) 기본 주입 이온 O+; 주입 에너지 185keV; 주입량 4.5×1017/cm-2; 주입 온도 570℃; 빔 전류 50-55mA;
(b) 상온 주입 이온 O+; 주입 에너지 185keV; 주입 온도 상온; 빔 전류 10-30mA;
(c) 산화: Ar 및 2% O2기체 분위기에서 4.5℃/분으로 200℃로부터 1,000℃까지 승온; 100% O2기체 분위기에서 1,000℃로 30분 동안 담금; 100% O2기체 분위기에서 1,000℃로부터 30분 동안 승온; 60% Ar 및 40% O2기체 분위기에서 2.6℃/분으로 1,000℃로부터 1,320℃까지 승온; 12시간 유지;
(d) (c)로부터 연속해서 어닐링: Ar 및 2.25% O2기체 분위기에서 온도 1,320 ℃로 10시간 유지; 1℃/분으로 1,000℃까지 강온; 3℃/분으로 1,000℃에서 800℃까지 강온; 4.5℃/분으로 800℃에서 200℃까지 강온.
상기 단계들을 수행한 후, 각 웨이퍼의 TEM이 취해진다. 웨이퍼들 중의 하나에 대한 하나의 TEM을 나타낸 도면에 도 3에 도시되어 있다. 도 3에서, 도면 부호(10)는 Si 기판을 나타내고, 도면 부호(16)는 BOX 영역을 나타내며; 도면 부호(30)는 Si 기판(10)을 마스킹함으로써 형성되는 SOI 영역을 나타낸다.
웨이퍼 1에 있어서, 1,000 Å의 두께를 갖는 매립형 산화물 영역은 본 발명의 방법에 의해 생성되었다. 웨이퍼 2에서, BOX 영역은 1,100Å의 두께를 갖고, 웨이퍼 3의 BOX 영역의 두께는 1,700Å이다.
상기 실시예는 본 발명의 방법이 다양한 두께를 갖는 BOX 영역을 생성할 수 있다는 점을 명확하게 보여준다.
본 발명이 특히 본 발명의 바람직한 실시예에 대해 도시되고 기술되었지만, 본 기술 분야의 당업자에게는 형태 및 세부 사항에 대한 상기 및 기타 변경이 본 발명의 본질 및 범위를 벗어남이 없이 이루어질 수 있다는 점이 명백할 것이다.
본 발명의 방법에 의해 생성되는 DIBOX 영역은 종래의 BOX 영역에 비하여 구조적 및 전기적 특성이 개선되었고, 본 발명의 방법은 종래의 방법보다 두꺼운 두께를 갖는 BOX 영역을 생산하므로, 주입 시간을 절약하고 궁극적으로 SOI 웨이퍼 가격을 낮춘다.

Claims (45)

  1. 반도체 재료 내에서 매립형 산화물 영역(buried oxide region)을 제조하는 방법에 있어서,
    a) 안정 매립형 손상 영역(stable buried damaged region)을 반도체 기판 내 에 생성하는 단계;
    b) 상기 안정 매립형 손상 영역에 인접하게 비정질층(amorphous layer)을 형 성하는 단계; 및
    c) Ⅰ) 상기 반도체 기판 내에 상기 안정 매립형 손상 영역과 상기 비정질층으로 이루어진 연속적인 매립형 산화물 영역(continuons buried oxide region), 또는 ⅱ) 상기 연속적인 매립형 산화물 영역을 생성하기 위해 사용될 수 있는 중간 구조(intermediate structure)를 형성할 수 있도록 산소를 상기 반도체 기판 내로 확산할 수 있는 조건하에서 상기 (b) 단계에서 생성되는 구조를 산화하는 단계
    를 포함하는 매립형 산화물 영역 제조 방법.
  2. 제1항에 있어서,
    (d) 상기 (c)단계에서 제공되는 상기 중간 구조를 어닐링하여 상기 반도체 기판 내에 상기 연속적인 매립형 산화물 영역을 형성하는 단계를 추가로 포함하는 매립형 산화물 영역 제조 방법.
  3. 제1항에 있어서,
    상기 반도체 기판이 실리콘, 갈륨, Si/Ge 합금, GaAs, 및 기타 4-4, 3-5 또는 2-6의 2원(binary) 또는 3원(ternary) 화합물(compounds)로 이루어지는 그룹에서부터 선택되는 반도체 재료로 이루어지는 매립형 산화물 영역 제조 방법.
  4. 제3항에 있어서,
    상기 반도체 재료가 실리콘인 매립형 산화물 영역 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 기판이 노출되거나(bare) 적어도 하나의 유전체 캡층(cap layer)을 포함하는 매립형 산화물 영역 제조 방법.
  6. 제1항에 있어서,
    상기 (a)단계가 약 30keV 내지 약 400keV의 에너지를 사용하여 약 200℃ 내지 약 700℃의 온도에서 약 100 내지 약 200분 동안 제1 이온을 상기 반도체 기판의 표면에 조사하는(irradiating) 단계를 포함하는 매립형 산화물 영역 제조 방법.
  7. 제6항에 있어서,
    상기 제1 이온이 약 170keV 내지 200keV의 에너지로 약 550℃ 내지 약 575℃의 온도에서 약 150분 내지 약 180분 동안 주입되는 매립형 산화물 영역 제조 방법.
  8. 제6항에 있어서,
    상기 제1 이온이 산소, 질소, 탄소, 게르마늄, 비스무트(bismuth), 안티몬, 인 및 비소(arsenide)로 이루어지는 그룹에서 선택되는 매립형 산화물 영역 제조 방법.
  9. 제8항에 있어서,
    상기 제1 이온이 산소인 매립형 산화물 영역 제조 방법.
  10. 제6항에 있어서,
    상기 제1 이온이 약 5×1016/cm-2내지 6×1017/cm-2의 주입량(dose)으로 주입되는 매립형 산화물 영역 제조 방법.
  11. 제10항에 있어서,
    상기 제1 이온 주입량이 약 2×1017/cm-2내지 5×1017/cm-2인 매립형 산화물 영역 제조 방법.
  12. 제6항에 있어서,
    상기 제1 이온이 약 1,000Å 내지 약 4,000Å의 깊이로 주입되는 매립형 산화물 영역 제조 방법.
  13. 제12항에 있어서,
    상기 제1 이온이 약 3,000Å 내지 약 4,000Å의 깊이로 주입되는 매립형 산화물 영역 제조 방법.
  14. 제1항에 있어서,
    상기 (b) 단계가 상기 반도체 기판의 표면에 약 50keV 내지 약 200keV의 에너지를 사용하여 약 -269℃ 내지 약 300℃의 온도에서 약 5초 내지 약 20분 동안 제2 이온을 조사하는 단계를 포함하는 매립형 산화물 영역 제조 방법.
  15. 제14항에 있어서,
    상기 제2 이온이 약 170keV 내지 약 200keV의 에너지로 약 25℃ 내지 약 200℃의 온도에서 약 30초 내지 약 5분 동안 주입되는 매립형 산화물 영역 제조 방법.
  16. 제14항에 있어서,
    상기 제2 이온이 산소, 질소, 탄소, 게르마늄, 비스무트(bismuth), 안티몬, 인 및 비소(arsenide)로 이루어지는 그룹에서 선택되는 매립형 산화물 영역 제조 방법.
  17. 제16항에 있어서,
    상기 제2 이온이 산소인 매립형 산화물 영역 제조 방법.
  18. 제14항에 있어서,
    상기 제2 이온이 약 1×1014/cm-2내지 1×1016/cm-2의 주입량으로 주입되는 매립형 산화물 영역 제조 방법.
  19. 제18항에 있어서,
    상기 제2 이온 주입량이 약 3×1014/cm-2내지 2×1015/cm-2인 매립형 산화물 영역 제조 방법.
  20. 제14항에 있어서,
    상기 제2 이온이 약 1,000Å 내지 4,000Å의 깊이로 주입되는 매립형 산화물 영역 제조 방법.
  21. 제19항에 있어서,
    상기 제2 이온이 약 3,000Å 내지 4,000Å의 깊이로 주입되는 매립형 산화물 영역 제조 방법.
  22. 제1항에 있어서,
    상기 (b)단계가 단일 온도에서 단일 단계로 수행되거나 약 -269℃ 내지 약 300℃ 범위의 복수 온도에서 복수 단계로 수행되는 매립형 산화물 영역 제조 방법.
  23. 제1항에 있어서,
    상기 (c) 단계가 약 5% 내지 약 100%의 산소와 혼합된 불활성 기체 분위기에서 수행되는 매립형 산화물 영역 제조 방법.
  24. 제23항에 있어서,
    상기 (c)단계가 약 10 내지 약 40%의 산소와 혼합된 Ar 내에서 수행되는 매립형 산화물 영역 제조 방법.
  25. 제1항에 있어서,
    상기 (c)단계가 약 1,300℃ 내지 약 1,375℃의 온도로 약 1 내지 약 24시간 동안 수행되는 매립형 산화물 영역 제조 방법.
  26. 제25항에 있어서,
    상기 (c)단계가 약 1,320℃ 내지 약 1,350℃의 온도로 약 5 시간 내지 약 15시간 동안 수행되는 매립형 산화물 영역 제조 방법.
  27. 제2항에 있어서,
    상기 (d)단계가 불활성 기체 분위기 또는 불활성 기체와 약 10％ 내지 약 40%의 산소의 혼합 기체 분위기에서 약 1,250℃ 내지 약 1,350℃의 온도로 약 1 시간 내지 약 24시간 동안 수행되는 매립형 산화물 영역 제조 방법.
  28. 제27항에 있어서,
    상기 (d)단계가 약 1,320℃ 내지 약 1,350℃의 온도로 약 5 시간 내지 약 15시간 동안 수행되는 매립형 산화물 영역 제조 방법.
  29. 제1항에 있어서,
    산소 이온이 상기 (a)단계 및 (b)단계에서 사용되는 매립형 산화물 영역 제조 방법.
  30. 제1항에 있어서,
    약 800Å내지 2,000Å의 두께를 갖는 매립형 산화물 영역이 형성되는 매립형 산화물 영역 제조 방법.
  31. 제30항에 있어서,
    상기 매립형 산화물 영역이 약 1,000Å내지 1,500Å의 두께를 갖는 매립형산화물 영역 제조 방법.
  32. 제2항에 있어서,
    상기 (c)단계 및 (d)단계가 결합되어 단일 가열 사이클(single heating cycle)이 되는 매립형 산화물 영역 제조 방법.
  33. 제32항에 있어서,
    상기 단일 가열 사이클이
    (a) 상기 구조를 상온으로 부터 1,300℃ 내지 1,375℃인 범위 내의 온도에 이르기까지 약 3 ℃/분 내지 10℃/분의 승온 비율(ramp-up rate)로 가열하는 단계;
    (b) 상기 구조를 약 1,300℃ 내지 약 1,375℃의 온도로 약 1 시간 내지 약 24시간 동안 산화시키는 단계;
    (c) 상기 구조를 약 1,250℃ 내지 약 1,350℃의 온도로 약 1 시간 내지 약 24시간 동안 어닐링(annealing)시키는 단계;
    (d) 상기 구조를 상기 어닐링 온도로부터 상온에 이르기까지 약 0.10℃/분 내지 약 5℃/분의 비율로 냉각시키는 단계
    를 포함하는 매립형 산화물 영역 제조 방법.
  34. 제1항에 있어서,
    상기 반도체 기판이 페터닝되거나(patterned) 페터닝되지 않은 매립형 산화물 영역 제조 방법.
  35. 연속적인 매립형 산화물 영역이 내부에 형성된 반도체 기판을 포함하는 실리콘-상-절연체(silicon-on-insulator)의 재료에 있어서,
    상기 연속적인 매립형 산화물 영역은, 안정 매립형 손상 영역(stable buried damaged region)을 상기 반도체 기판 내에 생성하고, 상기 안정 매립형 손상 영역을 인접하게 비정질층(amorphous layer)을 형성하고, 상기 연속적인 매립형 산화물 영역을 형성할 수 있도록 산소를 반도체 기판 내로 확산할 수 있는 조건하에서, 상기 안전 매립형 손상 영역과 상기 비정질층이 형성된 구조를 산화시킴으로써 얻어지며,
    가변적이지만 제어 가능한 약 800Å 내지 2,000Å의 연속적인 구께를 구비하는
    실리콘-상-절연체(silicon-on-insulator)의 재료.
  36. 연속적인 매립형 산화물 영역이 내부에 형성된 반도체 기판을 포함하는 실리콘-상-절연체의 재료에 있어서,
    상기 연속적인 매립형 산화물 영역은, 안정 매립형 손상 영역(stable buried damaged region)을 반도체 기판 내에 생성하고, 상기 안정 매립형 손상 영역에 인접하게 비정질층(amorphous layer)을 형성하고, 중간 구조를 형성할 수 있도록 산소를 상기 반도체 기판 내로 확산할 수 있는 조건하에서, 상기 안정 매립형 손상영역과 비정질층이 형성된 구조를 산화시키고, 상기 연속적인 매립형 산화물 영역이 형성될 수 있는 조건하에서 상기 중간 구조를 어닐링함으로써 얻어지며,
    가변적이지만 제어 가능한 약 800Å내지 2,000Å의 연속적인 두께를 구비하는 실리콘-상-절연체의 재료.
  37. 제35항에 있어서,
    1×105cm-2이하의 식각 피트 밀도(etch pit density), 200Å 이하의 상부 또는 하부 Si/매립형 산화물의 조도(roughness), 5cm-2이하의 HF-결함 밀도(defect density) 및 5Å rms(root mean square) 이하의 표면 조도를 갖는 실리콘-상-절연체의 재료.
  38. 제35항에 있어서,
    5MV/cm 이상의 매립형 산화물(BOX) 항복 전계(breakdown field), 30V 이상의 BOX 미세 항복(minibreakdown) 전압, 소정 전압에서 1nA 이하의 BOX 누설 및 2cm-2이하의 BOX 결함 밀도를 갖는 실리콘-상-절연체의 재료.
  39. 실리콘-상-절연체의 재료에 있어서,
    내부에 형성된 연속적인 매립형 산화물(BOX) 영역을 구비하고, 상기 연속적인 매립형 산화물 영역 하부의 하부 기판과 상기 매립형 산화물 영역 상부의 결함영역(defective region) 및 상부 층으로 나뉘는 반도체 기판을 포함하고,
    상기 결함 영역은 상기 매립형 산화물 영역에 인접하게 위치하고, 적층 결함(stacking fault) 및 미세 쌍정(microtwins)을 구비하며,
    상기 상부 층은 상기 결함 영역 위에 위치하는 단결정(single crystal) 반도체 재료를 포함하는
    실리콘-상-절연체의 재료.
  40. 제39항에 있어서,
    상기 상부 층에 형성된 집적회로를 추가로 포함하고,
    부유체 효과(floating body effects)가 상기 결점 영역에서 흐르는 캐리어의 재결합(recombination)에 의해 최소화되는
    실리콘-상-절연체의 재료.
  41. 제40항에 있어서,
    상기 결함 영역은 상기 결함 영역에서 흐르는 캐리어의 대응 재결합을 제공하기 위해 선택된 두께를 갖는 실리콘-상-절연체의 재료.
  42. 제39항에 있어서,
    상기 상부 층에 형성된 마이크로 프로세서, 메모리 셀, DRAM, SRAM 및 ASIC(Application Specific Integrated Circuits)으로 이루어지는 군에서 선택된기능을 수행하는 장치나 회로를 포함하고,
    부유체 효과(floating body effects)는 상기 결점 영역에서 흐르는 캐리어의 재결합(recombination)에 의해 최소화되는
    실리콘-상-절연체의 재료.
  43. 제39항에 있어서,
    상기 결함 영역은 실리콘 다결정(Si polycrystal)을 추가로 포함하는 실리콘-상-절연체의 재료.
  44. 반도체 기판을 구비하는 실리콘-상-절연체의 재료에 있어서,
    상기 반도체 기판은,
    상기 반도체 기판 내에 형성되고, 주입된 산소 주입량의 작용으로 약 800Å내지 2,000Å에서 선택되지만 제어 가능한 연속적인 두께를 갖는 연속적인 매립형 산화물 영역; 및
    단결정 반도체 재료를 포함하는 상기 반도체 기판의 상부에 상기 연속적인 매립형 산화물 영역에 인접하며 선택된 가변 두께를 가지는 결함 영역을 구비하고,
    상기 결함 영역의 가변 두께는 상온 이온 주입 주입량과 후속 어닐링 온도,
    시간 및 분위기 가스(ambient gaseous) 조건들에 의해 정해지는
    실리콘-상-절연체의 재료.
  45. 제35항에 있어서,
    상기 연속적인 매립형 산화물 영역은 적어도 두 개의 이격된 연속적인 매립형 산화물 영역을 형성하기 위해 패터닝되는 실리콘-상-절연체의 재료.
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