KR100295567B1 - 반도체 장치의 제조 방법 및 제조 장치 - Google Patents

반도체 장치의 제조 방법 및 제조 장치 Download PDF

Info

Publication number
KR100295567B1
KR100295567B1 KR1019970064019A KR19970064019A KR100295567B1 KR 100295567 B1 KR100295567 B1 KR 100295567B1 KR 1019970064019 A KR1019970064019 A KR 1019970064019A KR 19970064019 A KR19970064019 A KR 19970064019A KR 100295567 B1 KR100295567 B1 KR 100295567B1
Authority
KR
South Korea
Prior art keywords
metal film
silicon compound
decomposition product
reaction vessel
insulating film
Prior art date
Application number
KR1019970064019A
Other languages
English (en)
Other versions
KR19980042907A (ko
Inventor
조따 후꾸바라
겐이찌 오쯔까
아끼히로 가지따
가쯔히꼬 오야
히또시 이또
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR19980042907A publication Critical patent/KR19980042907A/ko
Application granted granted Critical
Publication of KR100295567B1 publication Critical patent/KR100295567B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Abstract

선택 균열을 억제하여 금속의 안정한 선택 성장이 가능한 반도체 장치의 제조 방법을 제공한다.
반도체 기판(11)의 주요면측에 형성된 기공부(15)를 갖는 절연막(14)과 기공부(15)의 적어도 저부에 형성된 제1 금속막(13)을 갖고, 기공부(15) 내에 제1 금속막(13)과 전기적으로 접속되는 제2 금속막(17)을 선택적으로 형성하는 반도체 장치의 제조 방법에 있어서, 기공부(15) 내에 제2 금속막(17)을 선택적으로 형성할 때에 기판을 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 액체 상태의 실리콘 화합물울 기화시킨 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 노출시키고 절연막(14)의 표면을 실리콘 화합물 또는 그 분해 생성물에 의해 화학적으로 수식한다.

Description

반도체 장치의 제조 방법 및 제조 장치
본 발명은 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치, 특히 금속의 선택 성장에 관한 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치에 관한 것이다.
최근, 반도체 장치는 구성 소자의 미세화에 따라 고속 집적화되고 있다. 그러나, 이 미세화를 위한 제조 공정에 있어서 여러가지 문제가 발생되고 있다. 배선을 예로 든 경우, 설계 기준의 미세화에 따라 배선폭은 좁아지고, 상층과 하층의 배선을 전기적으로 접속하기 위해 설치된 접속 구멍의 어스팩트비(깊이/폭)는 증대하는 경향이 있다.
이 때문에, 금속 박막을 형성하는 수단으로서 종래부터 이용되고 있는 스퍼터링법에서는 접속 구멍의 저부나 측면에서 단절이 발생하거나 접속 구멍 내부에 공동이 생겨서 접촉 저항이 증대하는 등의 문제가 발생하고, 높은 신뢰성을 갖는 배선을 형성하는 것이 곤란해지고 있다.
그래서, 이와 같은 높은 어스팩트비를 갖는 접속 구멍을 도전 재료로 매립하는 성막 기술이 촉망되고 있다. 그 하나로서 화학적 기상 성장법(이하, CVD라고 함)을 이용하여 접속 구멍 내부에만 소정의 금속을 형성하는 소위 선택 CVD법을 예로 들 수 있다.
이 선택 CVD법은 금속 표면 위와 절연막 상에서 원료 가스의 분해의 용이성이 다른 성질을 이용하여 금속 표면 상에만 소정의 금속 배선 재료를 적층시키는 기술이다. 상기한 접속 구멍 형성에 있어서는 기판 온도를 제어하고, 하층 배선 금속 표면이 노출된 접속 구멍 저면으로부터만 소정의 배선 금속을 형성한다. 예를 들면, 접속 구멍을 텅스텐(W)에 의해 선택적으로 매립시키는 것을 목적으로 하는 텅스텐 선택 CVD 기술에서는 원료 가스로서 6불화 텅스텐(WF6)과 실란(SiH4)의 혼합 가스를 이용하여 기판 온도를 적당한 값으로 제어함으로써 선택 성장이 행해진다.
그러나, 많은 경우, 접속 구멍을 텅스텐으로 매립시킬 때, 접속 구멍이 형성된 영역 이외의 절연막 표면에도 텅스텐의 입자가 발생한다. 이 현상은 「선택 균열」로서 잘 알려져 있지만, 절연막 표면 상에 발생된 텅스텐 입자는 그 후의 공정에서 절연막 상에 상층 배선을 형성한 경우, 상층 배선간을 단락하여 배선의 불량을 초래하는 원인으로 된다. 따라서, 이 「선택 균열」이 텅스텐 선택 성장을 실용화하는데에 큰 장해로 되고 있었다.
또한, 이 「선택 균열」은 마찬가지의 기구에 의해 선택 성장이 실현되는 것으로 생각되고 있는 다른 금속을 이용한 선택 CVD 기술에 있어서도 마찬가지의 문제로 된다. 예를 들면, 알킬 알루미늄을 이용한 알루미늄 CVD나 아세틸 아세트네이트·올레핀 구리를 이용한 구리 CVD에 있어서도, 선택 성장을 행하는 것이 원리적으로는 가능하다고 생각되고 있지만, 「선택 균열」의 우려때문에 반도체 장치의 제조 방법으로서 실용화에 이르지는 않는다.
이상 서술한 바와 같이, 금속의 선택 CVD 기술에서는 소정의 금속을 성장시킬 때에 높은 선택성을 유지하는 것이 중요하다. 이 때문에는 금속의 핵 발생을 억제하는 이상적인 절연막 표면, 즉 절연막 표면에 흡착된 원료 가스 분자와의 사이에서 전자 수수를 수반하지 않는 절연막 표면을 준비하는 것이 필요하다. 그러나, 실제의 반도체 장치의 제조 공정에서는 이하의 이유에 의해 이와 같은 「선택 균열」을 일으키지 않는 이상적인 절연막 표면을 얻는 것이 곤란하다. 또한, 소정의 금속을 선택적으로 성장시킬 영역에서는 상기 절연막과는 반대로 원료 가스가 소정의 금속으로 바로 분해되어 소정의 금속이 용이하게 적층할 필요가 있다. 그러나, 실제의 반도체 장치의 제조 공정에서는 이하의 이유에 의해 이와 같은 이상적인 금속 표면을 얻는 것이 곤란하다. 이하, 텅스텐의 선택 성장을 일례로서 설명한다.
통상, 접속 구멍의 형성에는 반응성 이온 에칭(이하, RIE라고 함)을 이용하고 있다. 이 때문에 구멍이 형성된 접속 구멍의 저부에는 RIE 손상이나 레지스트의 반응물이 남는다. 또한, 접속 구멍을 형성한 후에 반도체 기판(웨이퍼)을 대기 중으로 반송시킴으로써 접속 구멍의 저부가 산화된다. 이와 같이 접속 구멍의 저부에는 소위 RIE 오염층이 존재하게 된다. RIE 오염층이 있는 경우, 텅스텐이 접속 구멍 내부에 성장하기 어렵게 되기 때문에 이 오염층을 제거할 필요가 있다.
그래서, RIE 오염층을 제거하기 위해 반도체 기판은 불활성 가스로 이루어지는 플라즈마에 의해 처리된다. 그러나, 이 때, 접속 구멍이 형성된 절연막(SiO2)도 플라즈마에 노출되기 때문에 이 절연막의 표면도 변질되고, 절연막에 손상이 발생된다. 예를 들면 Ar 플라즈마에 의해 SiO2의 표면을 처리하면 Si와 O의 화학 양론 조성이 붕괴되고, Si 원자가 상대적으로 많아진다. 이 잉여 Si에 의해 SiO2의 표면에 댕글링 본드(dangling bond)가 발생되고, SiO2의 표면은 활성화된다. WF6나 SiH4는 상기 댕글링 본드에 포획되기 쉽기 때문에 SiO2상에 텅스텐 입자가 성장하기 위한 핵이 생기기 쉽게 된다. 또한, SiO2표면의 결함으로 진공 용기 내의 잔류 수증기가 반응함으로써 절연막 표면이 친수성의 수산기로 종단된 경우에도 마찬가지로 SiO2상에 텅스텐 입자가 성장하기 위한 핵이 발생하기 쉽다고 생각된다.
이와 같이, SiO2의 표면이 활성화된 경우에 텅스텐 성장의 선택성이 붕괴된다고 하는 문제가 있고, 절연막의 표면을 안정적으로 유지한 상태 그대로 텅스텐을 선택적으로 성장시키는 기술이 요구되고 있다.
또한, RIE 오염층을 제거하는 수단으로서 반도체 기판을 할로겐계 가스로 이루어지는 플라즈마에 의해 처리하는 방법도 있다. 이 경우, 접속 구멍이 형성된 절연막(SiO2) 표면도 플라즈마에 노출되기 때문에 불활성 가스 플라즈마를 이용한 경우와 마찬가지로 절연막 표면에 손상을 주지만, 동시에 진행하는 활성 할로겐 이온의 절연막으로의 화학적 에칭 효과때문에 손상층이 점차 제거되고, 최종적으로는 불활성 가스를 이용한 경우만큼의 심각한 손상을 절연막 표면에 주는 일은 없다. 그러나, 이 경우, 반도체 장치의 고집적화에 따른 미세 배선의 선 사이의 폭이 서브-미크론 레벨로 되기 때문에 선택성은 반드시 충분하지는 않다. 또한, 에칭 가스로서 할로겐 가스를 이용하기 때문에 접속 구멍 저면에 노출된 하층 배선 표면이 할로겐화되고, 텅스텐 성막 후에 텅스텐 플러그와 하층 배선의 계면에 할로겐화물 층이나 할로겐을 다량으로 함유한 층이 잔류되고, 텅스텐 플러그와 하층 배선의 접촉 저항을 증대시키는 문제가 있다. 또한, 이와 같이 하여 잔류된 할로겐은 그 후의 다층 배선 형성 공정에서의 열 처리나 반도체 기판이 놓여지는 분위기로부터의 수분의 흡수에 의해 알루미늄을 주성분으로 하는 배선층을 부식시킨다고 하는 문제도 있다.
한편, 텅스텐의 선택 성장이 붕괴되는 원인은 텅스텐을 성막시키기 위한 진공 용기 내에도 있다. 텅스텐을 성막하는 경우, 진공 용기 내의 반도체 기판 이외의 부분에도 텅스텐이 적층된다. 이것은 반도체 기판 상에서 텅스텐 적층을 위한 화학 반응을 일으키기 위해 기판을 가열할 때에 진공 용기 내의 가열된 부분에서 텅스텐의 성막 반응이 일어나기 때문이다. 진공 용기 내에 성장한 텅스텐은 먼지의 원인이 되기 때문에 제거할 필요가 있고, 진공 용기 내는 불소 가스를 이용한 플라즈마로 클리닝된다. 그런데, 진공 용기 내에 있어서 반도체 기판이 접촉하는 부분에는 석영제 지그를 이용하는 경우가 많기 때문에 클리닝 후의 석영 지그는 플라즈마가 손상을 입어 이후의 CVD 공정에서 텅스텐이 성장하기 쉽게 된다. 이 때문에 진공 용기 내의 석영제 지그의 표면의 안정화도 요구되고 있다.
이상 서술한 바와 같이 금속의 선택 성장을 행하는 경우, 절연막 표면의 댕글링 본드 등에 의해 절연막 표면에도 금속이 형성되고, 소위 선택 균열이 생기기 쉽다고 하는 문제가 있었다. 또한, 금속의 선택 성장을 행할 때에 진공 용기(반응 용기) 내의 석영 부품의 표면에도 금속이 성장하기 쉽다고 하는 문제도 있었다.
본 발명의 목적은 선택 균열을 억제하여 금속의 안정한 선택 성장을 가능하게 하고, 선택 성장된 금속과 하층 배선 등 간에 뛰어난 전기적 접속 특성을 얻는 것이 가능한 반도체 장치의 제조 방법을 제공하는 것에 있다. 또한, 본 발명의 목적은 반응 용기 내의 석영 부품 등으로의 금속의 성장을 억제하고, 반응 용기 내의 유지 관리를 용이하게 하는 것이 가능한 반도체 장치의 제조 장치를 제공하는 데 있다.
본 발명은, 반도체 기판의 주요면측에 형성되고 두께 방향으로 그 일부가 제거된 제거부(특히 기공 또는 홈, 이하 마찬가지)를 갖는 절연막과 상기 제거부의 적어도 저부에 형성된 제1 금속막을 갖고, 상기 제거부 내에 상기 제1 금속막과 전기적으로 접속되는 제2 금속막을 선택적으로 형성하는 (특히, 화학 기상 성장에 의한 선택적인 형성, 이하 마찬가지) 반도체 장치의 제조 방법에 있어서, 상기 제거부 내에 상기 제2 금속막을 선택적으로 형성할 때에 상기 절연막 및 상기 제1 금속막이 형성된 반도체 기판을 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 액체 상태의 실리콘 화합물을 기화시킨 기체 상태의 실리콘 화합물 또는 분해 생성물을 포함하는 분위기에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식하는 것을 특징으로 한다(제조 방법 A라고 한다).
또한 본 발명은 반도체 기판의 주요면측에 형성되고 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과 상기 제거부의 적어도 저부에 형성된 제1 금속막을 갖고, 상기 제거부 내에 상기 제1 금속막과 전기적으로 접속되는 제2 금속막을 선택적으로 형성하는 반도체 장치의 제조 방법에 있어서, 상기 제거부 내에 상기 제2 금속막을 선택적으로 형성하는 공정시에, 상기 절연막 및 상기 제1 금속막이 형성된 상기 반도체 기판을 트리알킬 실라놀 혹은 그 다량체로 이루어지는 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기(상기 트리알킬 실라놀 혹은 그 다량체를 구성하는 적어도 하나의 알킬기를 플루오르 카본기로 치환한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기이어도 좋다)에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 그 분해 생성물에 의해 화학적으로 수식하는 것을 특징으로 한다(제조 방법 B라고 한다).
상기 트리알킬 실라놀은 적어도 3개의 알킬기와 적어도 1개의 수산기를 갖고, 상기 알킬키는 메틸기, 에틸기, 프로필기 및 부틸기 중에서 선택되는 적어도 하나의 기인 것이 바람직하다.
또한, 본 발명은 반도체 기판의 주요면측에 형성되고, 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 갖고, 상기 제거부 내에 상기 제1 금속막과 전기적으로 접속되는 제2 금속막을 선택적으로 형성하는 반도체 장치의 제조 방법에 있어서, 상기 제거부 내에 상기 제2 금속막을 선택적으로 형성하는 공정시에, 상기 절연막 및 상기 제1 금속막이 형성된 상기 반도체 기판을 트리알킬 할로겐 실리콘 화합물 혹은 그 다량체로 이루어지는 실리콘 화합물 또는 분해 생성물을 포함하는 분위기(상기 트리알킬 할로겐 실리콘 화합물 혹은 그 다량체를 구성하는 적어도 하나의 알킬기를 플루오르 카본기로 치환한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기이어도 좋다)에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식하는 것을 특징으로 한다(제조 방법 C라고 한다).
상기 트리알킬 할로겐 실리콘 화합물은 적어도 3개의 알킬기와 적어도 1개의 할로겐기를 갖고, 상기 알킬기는 메틸기, 에틸기, 프로필기, 브틸기 중에서 선택되는 적어도 하나의 기이며, 상기 할로겐기는 염소기 및 불소기 중에서 선택되는 적어도 하나의 기인 것이 바람직하다.
또한 본 발명은 반도체 기판의 주요면측에 형성되고 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 절연막의 적어도 저부에 형성된 제1 금속막을 갖고, 상기 제거부 내에 상기 제1 금속막과 전기적으로 접속되는 제2 금속막을 선택적으로 형성하는 반도체 장치의 제조 방법에 있어서, 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 공정 전에 상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정을 갖고, 그 후 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 공정시에 상기 절연막 및 상기 제1 금속막이 형성된 상기 반도체 기판을 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식하는 것을 특징으로 한다(제조 방법 D라고 한다).
또, 상기 제조 방법 A 내지 C에 대해 상기 제조 방법 D의 스퍼터링에 의해 청정화 공정을 조합시키도록 하여도 좋다.
상기 각 제조 방법에 따르면, 상기 실리콘 화합물 또는 그 분해 생성물에 의해 절연막의 표면이 화학적으로 수식되기 때문에 절연막의 표면을 불활성 상태로 하는 것이 가능하다. 따라서, 제2 금속막을 선택적으로 성장시킬 때에 절연막의 표면에도 제2 금속막이 성장되는 것을 억제할 수 있고, 금속의 안정한 선택 성장 및 선택 성장한 금속과 하층 배선 등 간에 뛰어난 전기적 접속 특성을 얻는 것이 가능해진다. 또한, 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정을 행함으로써 금속에 의해 안정한 선택 성장 및 보다 뛰어난 전기적 접속 특성을 얻는 것이 가능해진다. 또한, 액체를 기화시킨 실리콘 화합물을 이용함으로써 유량 제어나 반응 용기의 유지보수 등을 용이하게 행할 수 있다.
또, 상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정시에 할로겐 원소를 함유한 가스를 첨가하도록 하여도 좋다. 이와 같이 하면, 불활성 가스 이온에 의한 물리적 스퍼터링에 의해 발생한 표면 손상을 할로겐 원소에 의한 화학적 에칭 효과에 의해 회복시키는 것이 가능하게 된다.
또한, 상기 불활성 가스 이온은 불발성 가스의 플라즈마에 의해 발생시키는 것이 바람직하다. 이 경우, 불활성 가스 플라즈마는 예를 들면 RF 글로우 방전에 의해 발생시키는 것이 가능하다.
또, 상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반도체 기판이 도입되는 반응 용기 내로의 도입의 개시는 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 개시됨과 동시 또는 그 이전인 것이 바람직하다. 도입 개시 시기를 이와 같이 함으로써 미리 절연막 표면을 실리콘 화합물 또는 그 분해 생성물에 의해 화학적으로 수식해 두는 것이 가능하며, 선택 균열을 효과적으로 억제할 수 있다.
또한, 상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반응 용기 내로의 도입의 종료는 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 종료하는 것과 동시 또는 그 이후인 것이 바람직하다. 단, 선택 성장되는 금속의 표면이 실리콘 화합물 또는 그 분해 생성물에 의해 오염되지 않도록 하는 관점에서는 동시인 것이 바람직하다.
또한, 상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스 분압 P는 10-6Pa < P < 10-4Pa로 설정되는 것이 바람직하다.
또한, 상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기는 상기 반도체 기판이 도입되는 반응 용기 내의 석영 부품의 표면을 화학적으로 수식하는 것이 바람직하다. 이 경우, 상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스를 상기 반도체 기판이 도입되는 반응 용기 내에 미리 도입함으로써 상기 반응 용기 내의 석영 부품의 표면을 미리 화학적으로 수식하고, 그 후 상기 반도체 기판을 상기 반응 용기 내에 도입하는 것이 바람직하다. 이와 같이 하면 석영 부품으로의 제2 금속막의 적층을 억제하는 것이 가능해져서 결과로서 반응 용기 내에서의 먼지의 발생을 억제하는 것이 가능하다.
또, 상기 선택적으로 형성되는 제2 금속막에는 통상, 텅스텐, 구리, 알루미늄 또는 티탄이 이용된다.
본 발명에 있어서의 반도체 장치의 제조 방법은 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과 상기 제거부의 적어도 저부에 형성된 제1 금속막을 구비한 반도체 기판이 도입되는 반응 용기과, 상기 반응 용기 내에 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 액체 상태의 실리콘 화합물을 기화시킨 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 공급하고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식시키는 공급 수단과, 상기 반응 용기 내에 원료 가스를 도입하여 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 형성 수단을 구비하는 것을 특징으로 한다.
상기 공급 수단은 상기 반응 용기의 외부에 설치되고 상기 액체 상태의 실리콘 화합물을 기화시켜서 상기 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 발생시키는 발생 수단과 상기 발생 수단에 의해 발생된 상기 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 상기 반응 용기 내에 도입하는 도입 수단을 구비하는 것이 바람직하다.
또한, 상기 공급 수단은 상기 반응 용기의 외부에 설치되고 상기 액체 상태의 실리콘 화합물을 기화시켜서 상기 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 발생시키는 발생 수단과, 상기 발생 수단에 의해 발생된 상기 기체 상태의 실리콘 화합물 또는 그 분해 생성물의 유량을 제어하는 유량 제어 수단과, 상기 유량 제어 수단에 의해 유량을 제어된 상기 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 상기 반응 용기 내에 도입하는 도입 수단을 구비하는 것이 바람직하다.
또한, 본 발명에 있어서의 반도체 장치의 제조 장치는 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 구비한 반도체 기판이 도입되는 반응 용기와, 상기 반응 용기 내에 트리알킬 실라놀 혹은 그 다량체로 이루어지는 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기, 또는 상기 트리알킬 할로겐 실리콘 혹은 그 다량체를 구성하는 적어도 하나의 알킬기를 플루오르 카본기로 치환하는 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기 (트리알킬 실라놀 실리콘 화합물 혹은 그 다량체로 이루어지는 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기, 또는 상기 트리알킬 할로겐 실리콘 화합물 혹은 그 다량체를 구성하는 적어도 하나의 알킬기를 플루오르 카본기로 치환한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에서도 좋다)를 공급하고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식시키는 공급 수단과, 상기 반응 용기 내에 원료 가스를 도입하여 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 형성 수단을 구비하는 것을 특징으로 한다.
또한, 본 발명에 있어서의 반도체 장치의 제조 장치는 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 구비한 반도체 기판이 도입되는 반응 용기와, 상기 반응 용기에 도입된 반도체 기판에 설치된 상기 제거부의 적어도 저부에 형성된 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 청정화 수단과, 상기 반응 용기 내에 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 공급하고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식시키는 공급 수단과, 상기 반응 용기 내에 원료 가스를 도입하여 상기 제거부 내에 제2 금속막을 산택적으로 형성하는 형성 수단을 구비하는 것을 특징으로 한다.
상기 제조 장치를 이용함으로써, 상기 실리콘 화합물 또는 그 분해 생성물에 의해 절연막의 표면을 화학적으로 수식하는 것이 가능하기 때문에 제2 금속막을 선택적으로 성장시킬 때에 절연막의 표면에도 제2 금속막이 성장되는 것을 억제할 수 있고, 금속의 안정한 선택 성장이 가능하게 된다. 또한 상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 의해 반응 용기 내의 석영 부품의 표면을 화학적으로 수식하도록 하면 석영 부품에의 제2 금속막의 적층을 억제하는 것이 가능해져서 반응 용기 내에 있어서의 먼지의 발생을 억제할 수 있다.
도 1은 본 발명에서의 반도체 장치의 제조 장치의 일례를 모식적으로 도시한 도면.
도 2는 본 발명에서의 반도체 장치의 제조 방법에 대해, 그 제1 내지 제3 실시 형태에 관한 제조 공정을 도시한 도면.
도 3은 본 발명의 제1 및 제2 실시 형태에 대해, 배선간 간격에 대한 양품율의 관계를 도시한 도면.
도 4는 본 발명의 제1 및 제2 실시 형태에 대해, 처리 웨이퍼 매수에 대한 파티클 수의 관계를 도시한 도면.
도 5는 본 발명에서의 반도체 장치의 제조 방법에 대해, 그 제4 실시 형태에 관한 제조 공정을 도시한 도면.
도 6은 본 발명에서의 반도체 장치의 제조 방법에 대해, 그 제5 실시 형태에 관한 제조 공정을 도시한 도면.
도 7은 본 발명에서의 반도체 장치의 제조 방법에 대해, 그 제6 및 제7 실시 형태에 관한 제조 공정을 도시한 도면.
도 8은 본 발명의 제6 및 제8 실시 형태에 대해, 배선간 간격에 대한 양품율의 관계를 도시한 도면.
도 9는 본 발명의 제6 및 제7 실시 형태에 대해, 비아 저항을 측정하는데 이용한 비아 체인의 구조를 도시한 도면.
도 10은 본 발명의 제6 및 제7 실시 형태에 대해, 비아 홀 직경에 대한 비아 저항의 관계를 도시한 도면.
도 11은 본 발명에서의 반도체 장치의 제조 방법에 대해, 그 제8 실시 형태에 관한 제조 공정을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 21, 41, 51 : 반도체 기판
13, 26, 45, 57 : 제1 금속막
14, 28, 43, 58 : 절연막
15, 29, 44, 59 : 제거부
17, 30, 48, 61 : 제2 금속막
401 : 반응 용기
420 : 공급 수단
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
우선, 본 발명에서 사용하는 제조 장치의 일례에 대해 도 1을 참조하여 설명한다.
이 제조 장치는 웨이퍼 즉 반도체 기판(100)을 대기로부터 진공 분위기로 도입하는 진공 용기(101), 기판(100)을 목적의 처리에 따른 진공 용기로 반송하는 반송부로서의 진공 용기(201), 기판에 텅스텐 등의 금속을 성장시키기 전에 기판(100)을 청정 처리하기 위한 진공 용기(301), 기판에 텅스텐 등의 금속을 성장시키는 진공 용기(401)를 갖고 있다. 진공 용기(201)와 각 진공 용기(101, 301, 401)의 상호 간에는 각각 로드 록(load-lock)으로서의 게이트 밸브(202, 203, 204)가 설치되어 있다
진공 용기(101)의 거의 중앙부에는 기판을 설치하기 위한 기판 지지대(102)가 설치되어 있다. 이 진공 용기(101)에는 게이트 밸브(103)를 통해 터보 분자 펌프(104) 및 드라이 펌프(105)가 접속되어 이들의 펌프에 의해 배기되도록 되어 있다. 또한 진공 용기(101)에는 스톱 펌프(106)를 통해 배관(107)이 접속되어 있고 감압 상태의 진공 용기(101) 내의 압력을 대기압으로 복귀시키기 위해 수분을 제거한 드라이 질소가 스톱 밸브(106) 및 배관(107)을 통해 진공 용기(101)에 공급되도록 되어 있다.
진공 용기(201)에는 반송 수단으로서의 로봇 아암(205)이 설치되어 있고, 이 로봇 아암(205)에 의해 기판이 각 진공 용기로 반송되도록 되어 있다. 또한 이 진공 용기(201)는 각 진공 용기의 잔류 가스가 서로 혼입되지 않도록 간섭 영역으로서의 역할을 다하고 있다.
진공 용기(301)의 거의 중앙부에는 기판을 설치하기 위한 기판 지지대(302)가 설치되고, 진공 용기(201)로부터 반송되어 온 기판은 이 기판 지지대(302)에 설치된다. 이 진공 용기(301)에는 게이트 밸브(303)를 통해 드라이 펌프(305) 및 터보 분자 펌프(304)가 접속되어 이들의 펌프에 의해 배기되도록 되어 있다. 또한, 이 진공 용기(301)에는 스톱 밸브(306)를 통해 배관(307) 및 매스플로우 컨트롤러(massflow controller)(308)가 접속되어 있다. 이들을 통해 진공 용기(301) 내에는 기판을 청정 처리하기 위한 전 처리 가스(예를 들면 BCl3, Ar 등의 불활성 가스, F2첨가한 Ar 등의 할로겐 가스와 불활성 가스의 혼합 가스)가 도입되도록 되어 있다.
진공 용기(401)는 텅스텐 등의 금속을 기판 상에 형성하기 위한 반응 용기(챔버)이다. 이 진공 용기(401)에는 게이트 밸브(402)를 통해 드라이 펌프(404) 및 터보 분자 펌프(403)가 접속되어 이들의 펌프에 의해 배기되도록 되어 있다. 또한, 이 진공 용기(401)에는 스톱 밸브(405, 406)를 통해 원료 가스, 예를 들면 WF6및 SiH4를 도입하기 위한 배관(407, 408)이 접속되어 있다. 또한, 진공 용기(401)의 거의 중앙부에는 기판을 가열하기 위한 히터(409)가 내장된 서셉터(410)가 설치되어 있다.
또한, 진공 용기(401)의 외부에는 트리알킬 실라놀이나 트리알킬 할로겐 실리콘 화합물 등의 액체 상태의 실리콘 화합물을 기화시켜서 기체 상태의 실리콘 화합물 또는 그 분해 생성물로 하고 이 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 진공 용기(401)에 공급하는 공급 수단(420)이 설치되어 있다. 즉, 밀폐 가능한 용기(421)에 상기 액체 상태의 실리콘 화합물(422)이 수용되어 있고 이 용기(421)에는 실리콘 화합물(422)에 불활성 가스를 공급하여 버블링(bubbling)하기 위한 배관(423)이 접속되어 있다. 실리콘 화합물(422)은 히터 등으로 이루어지는 가열 수단(424)에 의해 기화되어 매스플로우 컨트롤러(425) 및 밸브(426)를 통해 배관(427)으로부터 불활성 가스와 함께 진공 용기(401) 내에 공급된다.
다음에, 상기 제조 장치를 이용한 본 발명의 제1 실시 형태에 대해 도 2를 참조하여 설명한다. 본 실시 형태에서는 텅스텐 CVD의 선택 성장을 예로 들어, 본 발명에서의 실리콘 화합물의 CVD 공정에의 도입이 양호한 텅스텐의 선택 성장 및 양호한 선택성을 실현하는 데다가 효과적이라는 것을 설명한다.
우선, 도 2의 (a)에 도시한 바와 같이 실리콘 기판(11) 상에 SiO2막(12)을 100㎚의 막 두께로 형성하고 이 위에 Al 합금막(13a)을 스퍼터링법에 의해 400㎚의 막 두께로 형성한다. 계속해서, 도 2의 (b)에 도시한 바와 같이 통상의 광노광법과 반응성 이온 에칭법을 이용하여 Al 합금막(13a)을 소정의 형상으로 패터닝하고 Al 배선(13)을 형성하였다. 그 후, 도 2의 (c)에 도시한 바와 같이 TEOS(테트라 에톡시 실란)와 O2를 원료 가스로 하는 플라즈마 CVD법에 의해 배선층간 막에 상당하는 SiO2막(14)을 적층하였다.
다음에, 도 2의 (d)에 도시한 바와 같이 광노광법과 반응성 이온 에칭을 이용하여 Al 배선(13) 상에 위치하는 절연막(SiO2막)(14)에 접속 구멍(15)을 형성하였다. 이와 같이 해서 형성된 절연막(14)의 표면에는 화학 양론 조성적으로 과잉의 실리콘에 기인하는 댕글링 본드(16a)나 수산기에서 종단된 개소(16b)와 같은 결함이 존재한다. 또한, Al 배선(13) 상의 자연 산화물(16c)이나 RIE 오염층을 제거하기 위해 도 2e에 도시한 바와 같이 BCl3를 이용한 반응성 이온 에칭에 의해 전 처리를 행하지만, 이 공정에서도 절연막(14) 상에 상기 결함이 형성된다.
상기 공정 후, 종래 기술을 이용하여 텅스텐을 형성한 경우에는 이하에 서술한 바와 같이 해서, 소위 「선택 균열」이 생기게 된다. 즉, WF6와 SiH4를 이용하여 Al 배선(13) 상에 텅스텐을 형성하는 경우, 성장의 핵이 되는 절연막(14) 표면 상의 결함(16a, 16b)의 주위에 WF6이 길게 체재하고, SiH4와 반응하여 우선 불소화 텅스텐(WF6)이 형성된다. 여기에서 서서히 불소가 빠져서 절연막(14) 상에 텅스텐이 형성된다. 한번, 절연막(14)의 표면에 텅스텐이 형성되면, WF6와 SiH4의 반응이 진행하고, 절연막(14)의 표면에 텅스텐 입자가 반구형으로 성장한다. 이와 같이 해서, 선택성이 소실한 상태, 즉 「선택 균열」이 생기게 된다.
한편, 본 실시 형태에서는 텅스텐을 성장시키기 이전에 트리알킬 실라놀을 도입하고 도 1에 도시한 반응 용기(401) 내에 도입한 반도체 기판을 히터(409)에 의해 220℃로 가열하였다. 도입한 트리알킬 실라놀로서는 실리콘의 주위에 3개의 에틸기(C2H5)와 1개의 수산기(OH)가 결합한 트리에틸 실라놀(Si(C2H5)3OH)을 선택한다.
즉, 도 2e의 미세 구조를 갖는 반도체 기판을 도 1에 도시한 반응 용기(401)에 도입한 후, 트리에틸 실라놀을 매스플로우 컨트롤러(425)를 통해 유량 제어하면서 반응 용기(401)에 도입하였다. 도입한 트리에틸 실라놀은 도 1의 용기(421) 내에 수용된 액체 상태의 트리에틸 실라놀(422)을 가열 수단(424)으로 가열함과 동시에, 아르곤 가스를 캐리어 가스로 하는 통상의 버블링법에 의해 기화시키는 것이다. 또, 캐리어 가스인 아르곤 가스의 버블링 시의 압력과 트리에틸 실라놀의 증기압으로부터 견적한 결과, 반응 용기(401) 내의 트리에틸 실라놀의 분압은 약 10-5Pa이었다.
트리에틸 실라놀의 도입에 의해 반도체 기판은 트리에틸 실라놀 혹은 트리에틸 실라놀의 분해 생성물로 이루어지는 분위기에 노출된다. 이 때, 도 2의 (f)에 도시한 바와 같이, 트리에틸 실라놀은 절연막(14) 표면 상의 결함(16a, 16b)에 선택적으로 화학 흡착한다. 이 화학적으로 흡착한 트리에틸 실라놀에 의해 결함(16a, 16b)이 텅스텐의 성장의 핵이 되는 것을 방지하고 있다고 생각된다. 즉, 트리에틸 실라놀은 수산기를 통해 절연막(14) 표면에 물리 흡착하고, 그 후 바로 댕글링 본드나 절연막(14) 표면을 종단하고 있는 수산기와 반응하고 Si-O-Si로 이루어지는 강고한 화학 결합을 형성하여 화학 흡착한다고 생각된다. 그 결과, 결함(16a, 16b)이 존재한 개소는 트리에틸 실란의 에틸기로 종단된 상태가 된다고 생각된다. 에틸기는 전자 구조적으로 닫혀 있기 때문에, 절연막(14)의 표면 상에는 WF6와 SiH4가 흡착하기 어렵게 되고, 텅스텐의 성장을 억제할 수 있다. 즉, 「선택 균열」이 생기는 것을 억제할 수 있다.
한편, 접속 구멍(15) 내에는 도전성의 접속 구멍 저부에서 WF6의 텅스텐으로의 분해가 진행하고, 도 2의 (g)에 도시한 바와 같이, Al 배선(13) 상에만 텅스텐(17)을 선택적으로 성장시킬 수 있다.
또, 트리에틸 실라놀(선택 균열을 억제하는 가스)은 반도체 기판이 WF6및 SiH4(선택 성장된 금속을 형성하는 가스)의 분위기에 노출되어 있는 동안, 연속적으로 반응 용기에 도입되어 있는 것이 바람직하지만, 반응 용기로의 도입 개시 및 종료 시기는 이하의 범위면 좋다.
즉, 트리에틸 실라놀의 반응 용기로의 도입 개시 시기는 반도체 기판이 WF6및 SiH4의 분위기에 노출되는 것 보다도 이전에, 절연막 표면의 결함이 트리에틸 실라놀에 의해 수식(修飾)되기 때문에, 충분한 시간 및 충분한 트리알킬 실라놀 도입량이 확보되도록 하기 위해 WF6및 SiH4의 반응 용기로의 도입 개시 이전인 것이 바람직하지만, WF6및 SiH4의 도입 개시와 동시이어도 좋다.
또한, 트리에틸 실라놀의 반응 용기로의 도입 종료 시기는 선택 성장된 텅스텐의 표면이 트리에틸 실라놀에 의해 오염되지 않도록 하기 위해 WF6및 SiH4의 반응 용기로의 도입 종료와 동시인 것이 바람직하지만, WF6및 SiH4의 반응 용기로의 도입 종료 이후이어도 좋다.
또한, 반도체 기판을 반응 용기에 도입하기 전에 미리 트리에틸 실라놀을 반응 용기에 도입하고 반응 용기 내의 석영 부품의 표면을 미리 화학적으로 수식해 둠으로써 먼저 설명했던 것과 마찬가지의 원리에 의해 석영 부품으로의 텅스텐의 적층을 억제하는 것이 가능해지고, 결과로서 반응 용기 내에서의 먼지의 발생을 억제할 수 있다.
또한, 본 실시 형태에서는 알킬 실라놀로서 트리에틸 실라놀을 이용했지만, 다른 알킬기를 갖는 화합물을 이용해도 좋다. 예를 들면, 알킬기로서 3개의 메틸기를 갖는 트리메틸 실라놀이나, 3개의 프로필기를 갖는 트리프로필 실라놀을 이용하는 것도 가능하다. 또한, 3개의 알킬기는 반드시 동일하지 않아도 좋고, 예를 들면, 1개의 에틸기와 2개의 메틸기를 포함하는 구성 등을 자유롭게 선택할 수 있다. 또한 알킬기 대신에 트리플루오르 카본기(CF3) 등의 플루오르 카본기이어도 마찬가지의 효과를 기대할 수 있다. 또한, 이들 알킬기나 플루오르기를 복수개 포함하는 실리콘 화합물의 다량체라도 상관없다. 요컨대, 본 발명에 따른 실라놀계 화합물로서는 적어도 1개의 수산기를 포함하고 또한 다른 기가 화학적으로 불활성인 것이 중요하다.
다음에, 도 1에 도시한 제조 장치를 이용한 본 발명의 제2 실시 형태에 대해 도 2를 참조하여 설명한다. 본 실시 형태에서는 텅스텐 CVD의 선택 성장을 예로 들어, 본 발명에서의 실리콘 화합물의 CVD 공정으로의 도입이 양호한 텅스텐의 선택 성장 및 양호한 선택성을 실현하는 데다가 효과적인 것을 설명한다.
우선, 제1 실시 형태와 마찬가지로 해서 도 2e에 도시한 바와 같은 구조를 만들었다. 계속해서, 텅스텐을 성장시키기 이전에 트리알킬 할로겐 실리콘 화합물을 반응 용기에 도입하였다. 도입한 트리알킬 할로겐 실리콘 화합물로서는 실리콘의 주위에 3개의 에틸기(C2H5)와 1개의 염소기(Cl)가 결합한 트리에틸 클로르 실란 Si(C2H5)3Cl)을 선택하였다.
도 2e의 미세 구조를 갖는 반도체 기판을 도 1에 도시한 반응 용기(401)에 도입한 후 반도체 기판을 히터(409)에 의해 220℃로 가열하였다. 다음에, 트리에틸 클로르 실란을 매스플로우 컨트롤러(425)를 통해 유량 제어하면서 반응 용기(401)에 도입하였다. 도입한 트리에틸 클로르 실란은 도 1의 용기(421) 내에 수용된 액체 상태의 트리에틸 클로르 실란(422)을 가열 수단(424)으로 가열함과 동시에 아르곤 가스를 캐리어 가스로 하는 통상의 버블링법에 의해 기화시킨 것이다. 또 캐리어 가스인 아르곤 가스의 버블링 시의 압력과 트리에틸 클로르 실란의 증기압으로부터 견적한 결과, 반응 용기(401) 내의 트리에틸 클로르 실란의 분압은 증기압으로부터 견적한 결과 반응용기(401) 내의 트리메틸 클로르 실란의 분압은 약 10-5Pa이었다.
트리에틸 클로르 실란의 도입에 의해, 반도체 기판은 트리에틸 클로르 실란 혹은 트리에틸 클로르 실란의 분해 생성물로 이루어지는 분위기에 노출된다. 이 때, 도 2의 (f)에 도시한 바와 같이, 트리에틸 클로르 실란은 절연막(14) 표면 상의 결함(16a, 16b)에 선택적으로 화학 흡착한다. 따라서, 흡착한 트리에틸 클로르 실란에 의해 결함(16a, 16b)이 텅스텐의 성장의 핵이 되는 것이 방지된다.
트리에틸 클로르 실란은 염소기를 통해 절연막(14) 표면에 물리 흡착하고, 그 후 곧 댕글링 본드나 절연막(14) 표면을 종단하고 있는 수산기와 반응하고 Si-O-Si, Si-Si, Si-Cl로 이루어진 강고한 화학 결합을 형성하여 화학 흡착하는 것으로 생각된다. 그 결과, 결함(16a, 16b)이 존재한 개소는 트리에틸 클로르 실란의 3개의 에틸기로 종단된 상태, 혹은 염소 종단된 상태가 되는 것으로 생각된다. 그 결과, 절연막(14)의 표면 상에는 WF6와 SiH4가 흡착하기 어렵게 되고 텅스텐의 성장을 억제할 수 있다. 즉, 「선택 균열」이 생기는 것을 억제할 수 있다.
한편, 접속 구멍(15) 내에서는 도전성의 접속 구멍 저부에서 WF6의 텅스텐으로의 분해가 진행하고, 도 2의 (g)에 도시한 바와 같이, Al 배선(13) 상에만 텅스텐(17)을 선택적으로 성장시킬 수 있다. 또한, 이 때 선택성 향상을 위해 도입한 트리에틸 클로르 실란이 접속 구멍 저부에 노출한 알루미늄 표면과 반응하여 알루미늄 염화물이 형성되는 것으로 생각된다. 이 알루미늄 염화물은 비교적 증기압이 높고 텅스텐 성막 시의 기판 가열 온도 정도로 증발 가능하기 때문에, 청정한 알루미늄 표면이 형성된다고 생각된다. 따라서, 알루미늄 상으로의 텅스텐의 선택 성장을 저해하는 경우가 없다고 하는 이점이 있다.
또, 선택 균열을 억제하는 가스(트리에틸 클로르 실란)의 반응 용기로의 도입 시기와 선택 성장될 금속을 형성하는 가스(WF6및 SiH4)의 반응 용기로의 도입 시기의 관계에 대해서는 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 반도체 기판을 반응 용기에 도입하기 전에 미리 선택 균열을 억제하는 가스를 반응 용기에 도입하고, 반응 용기 내의 석영 부품의 표면을 화학적으로 수식해 두는 점에 대해서도 먼저 설명했던 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에서는 알킬 할로겐 실리콘 화합물로서 트리에틸 클로르 실란을 이용했지만, 다른 할로겐기를 갖는 화합물을 이용해도 좋다. 예를 들면, 할로겐 기로서 1개의 불소기를 갖는 트리에틸 클로르 실란을 이용한 것도 가능하다. 또한 알킬기로서는 메틸기, 프로필기, 부틸기 등의 다른 알킬기를 이용할 수 있다. 또한, 3개의 알킬기는 반드시 동일하지 않아도 좋고 예를 들면, 1개의 에틸기와 2개의 메틸기를 포함하는 구성물 등을 자유롭게 선택할 수 있음과 동시에, 할로겐기에 대해서도 각 종 선택을 할 수 있어 각각의 조합이 가능하다.
또한, 알킬기 대신에 트리플루오르 카본기(CF3) 등의 플루오르 카본기라도 마찬가지의 효과를 기대할 수 있다. 또한, 이들 알킬기나 플루오르기를 복수개 함유한 실리콘 화합물의 다량체라도 상관없다. 요컨대, 본 발명에 따른 알킬 할로겐 실리콘 화합물로서는 적어도 1개의 할로겐기를 포함하고 또한 다른 기가 화학적으로 불활성인 것이 중요하다.
도 3에 도시한 특성 B 및 특성 C는 각각 제1 실시 형태 및 제2 실시 형태의 제조 방법을 사용하여 0.5㎛의 직경을 갖는 접속 구멍을 매립한 후, 그 위에 알루미늄 배선을 형성하고 알루미늄 배선 간의 단락율의 배선간 간격 의존성을 측정한 결과를 도시하고 있다. 이 도면으로 부터 알 수 있듯이, 도 3에 특성 A로 도시한 종래 기술을 이용한 방법에 비해 단락율을 현저하게 개선할 수 있었다.
또한, 제1 실시 형태 및 제2 실시 형태에서의 선택 균열의 억제 효과를 도시하기 위해 반도체 기판(웨이퍼) 상에 두께 100㎚의 절연막(SiO2)을 열산화법에 의해 형성하고 이 웨이퍼를 여러장 처리한 경우의 절연막 표면에 발생한 선택 균열에 기인하는 텅스텐 입자의 총 갯수를 먼지 측정기(dust counter)를 이용하여 측정하였다.
즉, 상기 절연막이 일면에 형성된 반도체 기판을 통상의 텅스텐 선택 CVD로 행할 때의 일련의 공정인 BCl3플라즈마에 의한 전 처리를 행한 후, CVD 반응 용기에 도입하고 제1 실시 형태에서는 트리에틸 실라놀을, 제2 실시 형태에서는 트리에틸 클로르 실란을 도입하면서 동시에 WF6와 SiH4를 반응 용기에 도입하였다. 한편, 종래 기술을 이용한 예로서 상기와 마찬가지로 BCl3플라즈마에 의한 전 처리를 행한 후, 기판을 CVD 반응 용기로 도입하고 트리에틸 실라놀 또는 트리에틸 클로르 실란을 도입시키지 않고, WF6와 SiH4만을 반응 용기에 도입하였다. 또, 기판 온도는 양자 모두 220℃로 조정하고 WF6와 SiH4의 도입 시간은 양자 모두 2분으로 하였다.
도 4는 상기 일련의 공정을 각각 24장의 반도체 기판에 대해 행했을 때 절연막 상에 생긴 0.2㎛ 이상의 크기의 텅스텐 입자 총 갯수의 처리 웨이퍼 매수에 대한 변화를 도시한 것이다. 도 4의 A에 도시한 종래 기술을 이용한 예에서는 텅스텐 입자의 웨이퍼 1장당 발생수는 어느 것도 1000개 이상이고 반도체 장치의 제조 공정에서 문제가 된다고 생각되는 개수의 선택 균열이 생기고 있다. 한편, 도 4의 B 및 C에 도시한 제1 실시 형태 및 제2 실시 형태의 방법을 이용한 예에서는 24장의 반도체 기판 처리에 대해 텅스텐 입자의 웨이퍼 1장당의 발생수는 100개 미만이고 종래 기술을 이용한 경우에 비해 극히 선택 균열이 초래되는 것이 어렵게 할 수 있었다.
다음에, 도 1에 도시한 제조 장치를 이용한 본 발명의 제3 실시 형태에 대해 도 2를 참조하여 설명한다. 본 실시 형테에서는 알루미늄 CVD의 선택 성장을 예로 들어, 본 발명에서의 실리콘 화합물의 CVD 공정으로의 도입이 양호한 알루미늄의 선택 성장 및 양호한 선택성을 실현하는 데다가 효과적인 것을 설명한다.
우선, 제1 실시 형태와 마찬가지로 해서 도 2e에 도시한 바와 같은 구조를 작성하였다. 계속해서, 알루미늄을 성장시키기 이전에, 트리알킬 할로겐 실리콘 화합물을 도입하였다. 도입한 트리알킬 할로겐 실리콘 화합물로서는 트리에틸 클로르 실란(Si(C2H5)3Cl)을 선택하였다.
도 2e의 미세 구조를 갖는 반도체 기판을 도 1에 도시한 반응 용기(401)에 도입한 후, 반도체 기판을 히터(409)로써 300℃로 가열하였다. 다음에, 트리에틸 클로르 실란을 매스플로우 컨트롤러(425)를 통해 유량 제어하면서 반응 용기(401)에 도입하였다. 도입한 트리에틸 클로르 실란은 도 1의 용기(421) 내에 수용된 액체 상태의 트리에틸 클로르 실란(422)을 가열 수단(424)으로 가열함과 동시에, 아르곤 가스를 캐리어 가스로 하는 통상의 버블링법에 의해 기화시킨 것이다. 또 캐리어 가스인 아르곤 가스의 버블링 시의 압력과 트리에틸 클로르 실란의 증기압으로부터 견적한 결과, 반응 용기(401) 내의 트리에틸 클로르 실란의 분압은 약 10-5Pa이었다.
반도체 기판이 트리에틸 클로르 실란 혹은 트리에틸 클로르 실란의 분해 생성물로 이루어진 분위기에 노출됨으로써 트리에틸 클로르 실란은 절연막 표면 상의 결함에 선택적으로 화학 흡착하고, 결함이 알루미늄의 성장의 핵이 되는 것이 방지된다.
본 실시 형태에서는 선택 CVD법에 이용한 알루미늄의 원료 가스로서 트리 인부틸 알루미늄(Al(i-C4H9)3)을 이용하였다. 트리 인 부틸 알루미늄은 실온에서 액체이기 때문에, 반응 용기로의 트리 인 부틸 알루미늄의 도입에는 통상의 버블링법을 이용하였다. 버블링 가스로서는 아르곤 가스를 이용하였다.
상기 알루미늄 원료 가스의 분해에는 기판 표면으로부터의 전자 수수(授受)가 필요해지고, 청정한 SiO2표면이나 트리에틸 클로르 실란에 의해 수식된 SiO2표면에서의 알루미늄 원료 가스의 분해는 텅스텐 CVD의 경우와 마찬가지로 억제된다. 한편, 접속 구멍 내에서는 도전성의 접속 구멍 저부에서의 알루미늄 원료 가스의 알루미늄으로의 분해가 진행하고 하층 배선 상에만 알루미늄을 선택적으로 성장시킬 수 있다.
또, 알루미늄 CVD의 원료 가스로서는 상기 트리 인 부틸 알루미늄 이외에도 다른 알킬 알루미늄이나 알킬 아미노알란을 이용해도 좋다. 예를 들면, 디메틸 알루미늄 하이드라이드(Al(CH3)2H)나 트리 메틸 아미노알란(AlH3N(CH3)3)을 이용할 수 있다.
또한, 선택 균열을 억제하는 가스(트리에틸 클로르 실란)의 반응 용기로의 도입 시기와 선택 성장된 금속을 형성하는 가스(트리 인 부틸 알루미늄 등)의 반응 용기로의 도입 시기와의 관계에 대해서는 먼저 설명한 제1 실시 형태와 마찬가지라도 좋지만, 알킬 알루미늄은 상당히 반응성이 좋기 때문에 알루미늄 원료 가스가 반응 용기에 도입되기 이전에, 트리에틸 클로르 실란의 도입을 멈추는 것이 바람직하다. 이것은 알킬 알루미늄과 트리에틸 클로르 실란의 기상 반응을 야기시키지 않기 때문이다.
또한, 반도체 기판을 반응 용기로 도입하기 전에 미리 선택 균열을 억제하는 가스를 반응 용기로 도입하고 반응 용기 내의 석영 부품의 표면을 화학적으로 수식해 두는 점에 대해서도 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에서는 알킬 할로겐 실리콘 화합물로서 트리에틸 클로르 실란을 이용하여 설명했지만, 제2 실시 형태에서 서술한 것과 마찬가지로 다른 할로겐기나 알킬기를 갖는 화합물을 이용해도 마찬가지인 선택성 향상 효과가 있다. 또한, 제1 실시 형태에서 서술한 것과 마찬가지로 알킬 실라놀을 이용해도 좋고 또한 알킬기 대신에 트리플루오르 카본기 등의 플루오르 카본기라도 마찬가지의 효과를 기대할 수 있다.
다음에, 도 1에 도시한 제조 장치를 이용한 본 발명의 제4 실시 형태에 대해 도 5를 참조하여 설명한다. 본 실시 형태에서는 구리 CVD의 선택 성장을 예로 들어, 본 발명에서의 실리콘 화합물의 CVD 공정으로의 도입이 양호한 구리의 선택 성장 및 양호한 선택성을 실현하는 데다가 효과적인 것을 설명한다.
본 실시 형태에서도 구리를 성장시키기 이전에, 트리알킬 할로겐 실리콘 화합물을 도입하였다. 도입한 트리알킬 할로겐 실리콘 화합물로는 트리에틸 클로르 실란(Si(C2H5)3Cl)을 선택하였다.
본 실시 형태에 사용한 반도체 기판의 미세 구조 및 반도체 기판의 전 처리 방법은 이하와 같다.
도 5의 (a)는 반도체 기판의 미세 구조를 도시한 모식도이다. 우선 실리콘 기판(21)에 열 산화법에 의해 SiO2막(22)을 50㎚의 두께로 형성한다. 계속해서, 플라즈마 CVD법에 의해 SiN막(23)을 50㎚의 두께로 형성하고, 그 위에 TEOS와 O2를 원료 가스로 하는 플라즈마 CVD법에 의해 SiO2막(24)을 400㎚의 두께로 형성한다. 계속해서, 통상의 광노광법과 반응성 이온 에칭법을 이용하여 SiO2막(24)에 폭 400㎚의 홈을 형성한다. 다음에, 두께 30㎚의 TiN(25) 및 구리(26)를 스퍼터링법을 이용하여 적층하고, SiO2막(24)에 형성된 홈을 구리로써 매립한다. 계속해서, 홈 내부 이외의 구리를 화학적 기계 연마법(CMP법)에 의해 제거하여 홈 내부에 구리 배선(26)을 형성한다. 다음에, 이 구리 배선층(26) 상에 플라즈마 CVD법에 의해 SiN막(27)을 50㎚의 두께로 형성하고, 이 위에 TEOS와 O2를 원료 가스로 하는 플라즈마 CVD법에 의해 SiO2막(28)을 800㎚의 두께로 형성한다. 그리고 광노광법과 반응성 이온 에칭을 이용해서 구리 배선(26) 상에 위치하는 SiO2막(28) 및 SiN막(27)에 접속 구멍(29)을 형성한다.
이와 같이 해서 준비한 반도체 기판을 반응 용기에 도입하고 우선 최초에 수소 환원 분위기 중에서 가열함으로써 접속 구멍(29)의 저부에 노출한 구리 배선(26)의 표면에 존재하는 산화 구리를 구리로 환원하였다.
다음에, 환원한 구리 표면이 재산화하지 않도록 하여 반도체 기판을 도 1에 도시한 반응 용기(401)에 도입하고, 반도체 기판을 히터(409)에 의해 160℃로 가열하였다. 다음에, 트리에틸 클로르 실란을 매스플로우 컨트롤러(425)를 통해 유량 제어하면서 반응 용기(401)에 도입하였다. 도입한 트리에틸 클로르 실란은 도 1의 용기(421) 내에 수용된 액체 상태의 트리에틸 클로르 실란(422)을 가열 수단(424)으로 가열함과 동시에, 아르곤 가스를 캐리어 가스로 하는 통상의 버블링법에 의해 기화시킨 것이다. 또, 캐리어 가스인 아르곤 가스의 버블링 시의 압력과 트리에틸 클로르 실란의 증기압으로부터 견적한 결과, 반응 용기(401) 내의 트리에틸 클로르 실란의 분압은 약 10-5Pa이었다.
반도체 기판이 트리에틸 클로르 실란 혹은 트리에틸 클로르 실란의 분해 생성물로 이루어진 분위기에 노출됨으로써, 트리에틸 클로르 실란은 절연막 표면 상의 결함에 선택적으로 화학 흡착하고 결함이 구리의 성장의 핵이 되는 것이 방지된다.
본 실시 형태에서는 선택 CVD법에 이용되는 구리의 원료 가스로서 헥사 플루오르 아세틸 아세톤·트리 메틸 비닐 실란 구리([CF3CO]2CH·C5H12Si·Cu)를 이용하였다. 헥사 플루오르 아세틸 아세톤·트리 메틸 비닐 실란 구리는 실온에서 액체를 위해 반응 용기로의 상기 원료 가스 도입에는 통상의 버블링법을 이용하여 버블링 가스로서는 아르곤 가스를 이용하였다.
상기 구리 원료 가스의 분해는 기판 표면으로부터의 전자 수수에 의해 촉진된다고 예상되고, 청정한 SiO2표면이나 트리에틸 클로르 실란에 의해 수식된 SiO2표면에서의 구리 원료 가스의 분해는 기판 온도가 충분히 낮아지면 억제된다. 한편, 접속 구멍 내에는 하층 구리 배선으로 이루어지는 도전성의 접속 구멍 저부에서 구리 원료 가스의 구리로의 분해가 진행하기 때문에, 하층 배선 상에만 구리를 선택적으로 성장시킬 수 있다. 따라서, 도 5의 (b)에 도시한 바와 같이, 접속 구멍(29) 내에 구리(30)를 선택적으로 매립하는 것이 가능해진다.
또, 구리 CVD의 원료 가스로서는 상기 헥사 플루오르 아세틸 아세톤·트리 메틸 비닐 실란 구리 이외의 아세틸 아세톤 구리 화합물을 이용해도 좋다. 예를 들면 헥사 아세틸 아세톤·올레핀·구리 화합물이나 헥사 아세틸 아세톤·알킬·구리 화합물을 이용할 수 있다.
또한, 선택 균열을 억제하는 가스(트리에틸 클로르 실란)의 반응 용기로의 도입 시기와 선택 성장되는 금속을 형성하는 가스(헥사 플루오르 아세틸 아세톤·트리 메틸 비닐 실란 구리 등)의 반응 용기로의 도입 시기의 관계에 대해서는 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 반도체 기판을 반응 용기에 도입하기 전에 미리 선택 균열을 억제하는 가스를 반응 용기에 도입하고, 반응 용기 내의 석영 부품의 표면을 화학적으로 수식해 두는 점에 대해서도 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에서는 알킬 할로겐 실리콘 화합물로서 트리에틸 클로르 실란을 이용하여 설명했지만, 제2 실시 형태에서 서술한 것과 마찬가지로 다른 할로겐기나 알킬기를 갖는 화합물을 이용해도 마찬가지의 선택성 향상 효과가 있다. 또한, 제1 실시 형태에서 서술한 것과 마찬가지로 알킬 실라놀을 이용해도 좋고 더욱 알킬기 대신에 트리플루오르 카본기 등의 플루오르 카본기라도 마찬가지의 효과를 기대할 수 있다.
다음에, 도 1에 도시한 제조 장치를 이용한 본 발명의 제5 실시 형태에 대해 도 6을 참조하여 설명한다. 본 실시 형태에서는 구리 CVD의 선택 성장을 예로 들어, 본 발명에서의 실리콘 화합물의 CVD 공정으로의 도입이 양호한 구리의 선택 성장 및 양호한 선택성을 실현하는 데다가 효과적임과 동시에, 절연막으로 형성한 홈에 구리를 선택적으로 매립함으로써 매립형의 구리 배선을 형성하는 것이 가능한 것을 설명한다.
본 실시 형태에서도 구리를 성장시키기 이전에 트리알킬 할로겐 실리콘 화합물을 도입하였다. 도입한 트리알킬 할로겐 실리콘 화합물로서는 트리에틸 클로르 실란(Si(C2H5)3Cl)을 선택하였다.
우선, 도 6의 (a)에 도시한 바와 같이, 실리콘 기판(41) 상에 SiO2막(42)을 100㎚의 막 두께로 형성하고, 이 위에 TEOS와 O2를 원료 가스로 하는 플라즈마 CVD법에 의해 SiO2막(43)을 400㎚의 막 두께로 형성하였다. 계속해서, 도 6의 (b)에 도시한 바와 같이, 통상의 광 리소그래피법과 반응성 이온 에칭법을 이용하여 SiO2막(43)에 홈(44)을 형성하였다.
다음에, 도 6의 (c)에 도시한 바와 같이, 막 두께 30㎚의 TiN막(45)을 스퍼터링법을 이용하여 적층하였다. 계속해서, 도 6의 (d)에 도시한 바와 같이, 막 두께 1.4㎛의 레지스트(46)를 도포하고 이 표면을 평탄화하였다. 그리고, 홈 내부 이외의 부분의 TiN막(45)이 제거되기까지 레지스트(46)를 에치 백하였다. 또한, 산소 플라즈마를 이용한 애싱(ashing) 공정에 의해 홈 내부에 잔류한 레지스트를 제거하였다. 이와 같이 해서, 도 6의 (e)에 도시한 바와 같이, 홈(44)의 내면에만 TiN막(45)이 형성된 구조를 제작하였다. 이 때, 절연막(43) 상에는 플라즈마 처리에 기초해서 결함(47a, 47b)이 생긴다.
이와 같이 해서 준비한 반도체 기판을 전 처리실로 도입하고, BCl3를 에칭 가스로 하는 반응성 이온 에칭에 의해 TiN막(45) 표면에 존재하는 티탄 산화물이나 RIE 오염층을 제거하였다. 그 후, 반도체 기판을 산화 분위기에 노출시키지 않고 도 1에 도시한 반응 용기(401)로 이송하고 히터(409)를 이용하여 기판 온도를 160℃로 유지하였다.
다음에, 트리에틸 클로르 실란을 매스플로우 컨트롤러(425)를 통해 유량 제어하면서 반응 용기(401)에 도입하였다. 도입한 트리에틸 클로르 실란은 용기(421) 내에 수용된 액체 상태의 트리에틸 클로르 실란(422)을 가열 수단(424)으로 가열함과 동시에, 아르곤 가스를 캐리어 가스로 하는 통상의 버블링법에 의해 기화시킨 것이다. 또, 캐리어 가스인 아르곤 가스의 버블링 시의 압력과 트리에틸 클로르 실란의 증기압으로부터 견적한 결과, 반응 용기(401) 내의 트리에틸 클로르 실란의 분압은 약 10-5Pa이었다. 반도체 기판이 트리에틸 클로르 실란 혹은 트리에틸 클로르 실란의 분해 생성물로 이루어진 분위기에 노출됨으로써 도 6의 (f)에 도시한 바와 같이, 트리에틸 클로르 실란은 절연막(43) 표면 상의 결함에 선택적으로 화학 흡착하고 결함이 구리의 성장의 핵이 되는 것이 방지된다.
본 실시 형태에서는 선택 CVD법에 이용하는 구리의 원료 가스로서 헥사 플루오르 아세틸 아세톤·트리 메틸 비닐 실란 구리([CF3CO]2CH·C5H12Si·Cu)를 이용하였다. 헥사 플루오르 아세틸 아세톤·트리 메틸 비닐 실란 구리는 실온에서 액체이기 때문에, 반응 용기로의 상기 원료 가스 도입에서는 통상의 버블링법을 이용하여 버블링 가스로서는 아르곤 가스를 이용하였다.
상기 구리 원료 가스의 분해는 기판 표면으로부터의 전자 수수에 의해 촉진된다고 예상되어 청정한 SiO2표면이나 트리에틸 클로르 실란에 의해 수식된 SiO2표면에서의 구리 원료 가스의 분해는 기판 온도가 충분히 낮아지면 억제된다. 한편, 홈(44)의 내부에서는 TiN막(45)으로 이루어진 도전성의 홈 내면에서 구리 원료 가스의 구리로의 분해가 진행하기 때문에, TiN막(45) 상에만 구리를 선택적으로 성장시킬 수 있다. 따라서, 도 6의 (g)에 도시한 바와 같이, 홈 내에 구리(48)를 선택적으로 매립할 수 있다.
또, 구리 CVD의 원료 가스로서는 상기 헥사 플루오르 아세틸 아세톤·트리 메틸 비닐 실란 구리 이외의 아세틸 아세톤 구리 화합물을 이용해도 좋다. 예를 들면, 헥사 아세틸 아세톤·올레핀·구리 화합물이나 헥사 아세틸 아세톤·알킬·구리 화합물을 이용할 수 있다.
또한, 선택 균열을 억제하는 가스(트리에틸 클로르 실란)의 반응 용기로의 도입 시기와 선택 성장된 금속을 형성하는 가스(헥사 플루오르 아세틸 아세톤·트리 메틸 비닐 실란 구리 등)의 반응 용기로의 도입 시기의 관계에 대해서는 먼저 설명했던 제1 실시 형태와 마찬가지이다.
또한, 반도체 기판을 반응 용기에 도입하기 전에 미리 선택 균열을 억제하는 가스를 반응 용기에 도입하고, 반응 용기 내의 석영 부품의 표면을 화학적으로 수식해 둔 점에 대해서도 먼저 설명했던 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에서는 알킬 할로겐 실리콘 화합물로서 트리에틸 클로르 실란을 이용하여 설명했지만, 제2 실시 형태에서 서술한 것과 마찬가지로 다른 할로겐기나 알킬기를 갖는 화합물을 이용해도 마찬가지의 선택성 향상 효과가 있다. 또한, 제1 실시 형태에서 서술한 것과 마찬가지로 알킬 실라놀을 이용해도 좋고, 더욱 알킬기 대신에 트리플루오르 카본기 등의 플루오르 카본기라도 마찬가지의 효과를 기대할 수 있다.
다음에, 도 1에 도시한 제조 장치를 이용한 본 발명의 제6 실시 형태에 대해 도 7을 참조하여 설명한다. 본 실시 형태에서는 텅스텐 CVD의 선택 성장을 예로 들어, 본 발명에서의 텅스텐 CVD의 전 처리 및 실리콘 화합물의 CVD 공정으로의 도입이 양호한 텅스텐의 선택 성장 및 선택성을 실현함과 동시에, 전기적 특성이 우수한 텅스텐 플러그를 형성하는 데다가 효과적인 것을 설명한다.
우선, 도 7의 (a)에 도시한 바와 같이, 실리콘 기판(51) 상에 절연막(SiO2)(52)을 100㎚ 형성하고, 이 위에 10㎚의 티탄(Ti)막(54a)과 20㎚의 질화 티탄(TiN)막(54b)을 스퍼터링법에 의해 형성하고, 계속해서 Al 합금막(55)을 스퍼터링법에 의해 400㎚ 형성하였다. 또한, 5㎚의 Ti막(56a)과 60㎚의 TiN막(56b)을 스퍼터링법에 의해 형성하였다.
다음에, 도 7의 (b)에 도시한 바와 같이, 통상의 광 리소그래피법과 반응성 이온 에칭(RIE)법을 이용하여 상기 적층 금속 박막층, 즉 TiN/Ti/Al 합금/TiN/Ti를 소정의 적층 배선(57)에 패터닝하였다.
그 후, 도 7의 (c)에 도시한 바와 같이, TEOS(테트라 엑톡시 실란)와 O2를 원료 가스로 하는 플라즈마 CVD법에 의해 배선층간 막에 상당하는 SiO2막(58)을 1㎛ 적층하였다.
다음에, 도 7의 (d)에 도시한 바와 같이, 리소그래피법과 반응성 이온 에칭을 이용해서 배선(57) 상에 위치하는 SiO2막(58)에 접속 구멍(59)을 형성하였다. 이 때, 접속 구멍(59)은 Ti막(56a) 및 TiN막(56b)을 관통하고 접속 구멍(59) 저면에는 Al 합금막(55)이 노출한다.
이와 같이 형성된 절연막(58)의 표면에는 화학 양론 조성적으로 과잉의 실리콘에 기인하는 댕글링 본드(60a)나 수산기(OH-)에서 종단된 개소(60b)와 같은 결함이 존재한다. 또한, 접속 구멍(59)의 저면에는 접속 구멍 형성 시의 RIE 나머지나 접속 구멍 형성 후에 반도체 기판을 대기로 노출함으로써 알루미늄의 산화물층 등의 오염층(60c)이 존재한다.
이와 같은 접속 구멍 저부의 RIE 오염층은 접속 구멍 저부에 노출한 Al 합금층으로의 텅스텐(W)의 화학 기상 성장(CVD)을 억제하는 바람직하지 않은 효과가 있기 때문에, W의 CVD를 행하기 이전에 RIE 오염층을 제거할 필요가 있다. 그래서, 본 실시 형태에서는 W-CVD 공정에 앞서서, Ar+이온에 의한 스퍼터 에칭을 이용하여 RIE 오염층의 제거를 목적으로 하는 전 처리를 행하였다. 이하, 이 스퍼터 에칭을 이용한 전 처리에 대해 서술한다.
상술한 RIE를 이용하여 접속 구멍을 형성한 반도체 기판은 RIE 시에 마스크로서 이용한 유기 레지스트를 박리한 후, 도 1에 도시한 로드 록 실(101)에 도입되어 진공 배기되어 반송용 로봇(205)에 의해 전 처리실(301) 내의 서셉터(302) 상으로 이송된다. 계속해서, 전 처리실(301)에 매스플로우 컨트롤러(308), 배관(307) 및 밸브(306)를 통해 소정량의 Ar 가스를 도입하고 컨덕턴스 밸브(303)의 개구도(開口度)를 조정함으로써 전 처리실 내의 Ar 압력을 5×10-2Pa로 조정하였다. 그 후, 서셉터(302) 내에 매립된 고주파 전극에 13.56㎒의 고주파를 인가하고 전 처리실(301) 내에 플라즈마를 발생시킨다. 또한, 고주파 전극에 동시에 약 -100V의 직류 전압을 중첩하고, Ar+이온의 반도체 기판으로의 입사 에너지를 증가시킴과 동시에, 입사 Ar+이온의 직진성을 향상하여 접속 구멍 저부에 노출한 Al 합금 표면의 스퍼터 에칭 효과를 촉진시키도록 하였다.
소정 시간, 상기 스퍼터 에칭에 의해 접속 구멍 저부에 노출한 Al 합금의 표면을 청정화한 후(도 7의 (e)), 고주파 및 직류 전압의 인가를 정지하고, 계속해서, Ar의 공급을 정지하고 전 처리실을 1×10-4Pa 이하로 될 때까지 진공 배기하였다. 그 후, 반송용 로봇(205)에 의해 반도체 기판을 반응실(401) 내의 서셉터(410)로 이송하였다. 이 이송하는 동안, 전 처리실(301), 반송실(201) 및 반응실(401)을 진공 펌프에 의해 5×10-4Pa 이하의 압력으로 유지하고 청정화했던 접속 구멍 저부의 Al 합금 표면이 극히 재산화되지 않도록 하였다.
다음에, 반응실(401) 내의 서셉터(410) 상에 놓여진 반도체 기판을 서셉터에 내장된 히터(409)에 의해 220℃로 가열하였다. 반도체 기판이 상기 설정 온도에 도달한 것을 기다려 반응실(401) 내에 트리에틸 실라놀 Si(C2H6)3OH를 유량 제어 하면서 소정 도입하였다. 액체의 트리에틸 실라놀(422)은 밀폐 가능한 용기(실린더)(421)에 비축해 두고, 이것을 아르곤 가스를 캐리어 가스로 하는 버블링법에 의해 기화시켜 배관(427), 매스플로우 컨트롤러(425), 밸브(426)를 통해 반응실(401)에 도입하였다. 이 때, 실린더(421), 배관(427), 매스플로우 컨트롤러(425) 및 밸브(426)는 트리에틸 실라놀의 증기압을 올리기 위해 및 상기 도입 경로 도중에서의 응축을 방지하기 위해 가열 수단(424)에 의해 약 50℃로 가열하였다.
또, 캐리어 가스인 아르곤 가스의 버블링 시의 압력과 트리에틸 실라놀의 증기압으로부터 견적한 결과, 반응 용기 내의 트리에틸 실라놀의 분압은 약 10-5Pa이었다.
반도체 기판을 트리에틸 실라놀의 도입과 거의 동시에 반응 용기에 도입하므로, 반도체 기판은 트리에틸 실라놀 혹은 트리에틸 실라놀의 분해 생성물로 이루어진 분위기에 노출된다. 이 때, 도 7의 (f)에 도시한 바와 같이, 트리에틸 실라놀은 절연막(58) 표면 상의 결함(60a, 60b)에 선택적으로 화학 흡착하고 CVD의 원료 가스인 WF6나 SiH4도입 시에 이들의 결함이 텅스텐의 성장의 핵이 되는 것을 방지하는 것으로 생각된다. 트리에틸 실라놀은 수산기를 통해 절연막 표면에 접근·물리 흡착하고, 그 후, 바로 댕글링 본드(60a)나 표면을 종단하고 있는 수산기(60b)와 반응함으로써 Si-O-Si로 이루어지는 강고한 화학 결합을 형성하여 화학 흡착한다고 생각된다. 그 결과, 결함(60a, 60b)이 존재한 개소는 트리에틸 실라놀의 3개의 에틸기로 종단된 상태가 된다고 생각된다. 에틸기는 전자 구조적으로 닫혀 있기 때문에, 도 7의 (f)에 도시한 바와 같이, 절연막(58)의 표면 상에는 WF6와 SiH4가 흡착하기 어렵게 되어 텅스텐의 성장을 억제할 수 있다. 즉, 「선택 균열」이 생기는 것을 억제할 수 있다.
또한, 접속 구멍(59) 내에서는 도전성의 접속 구멍 저부의 표면에서 WF6의 텅스텐으로의 분해가 진행하고, 도 7의 (g)에 도시한 바와 같이, Al 합금막(55) 상에 텅스텐(61)을 선택적으로 성장시킬 수 있다. 소정 시간 텅스텐의 성막을 행한 후, WF6와 SiH4의 반응실로의 공급을 정지함으로써 텅스텐 성막이 완료한다. 이 때, 동시에 트리에틸 실라놀의 반응실로의 공급도 정지한다.
도 8에 도시한 특성 B는 본 실시 형태의 제조 방법을 사용하여 0.5㎛의 직경을 갖는 접속 구멍을 W로 매립한 후, 그 위에 알루미늄 배선을 형성하고 알루미늄 배선 간의 단락율의 배선간 간격 의존성을 측정한 결과를 도시한 것이다. 특성 A는 본 실시 형태와 마찬가지의 Ar 이온에 의한 전 처리를 행한 후, 알킬 실라놀을 반응실로 도입하지 않고 WF6와 SiH4만을 CVD 원료 가스로서 이용하여 W 플러그의 형성을 행한 결과의 측정 결과이다.
본 실시 형태의 제조 방법에 의하면, 도 3의 특성 A로 도시한 종래의 방법에 비해 단락율을 현저히 개선할 수 있는 것을 알 수 있다. 즉, 접속 구멍 저부에 부분적으로 노출한 하층 Al 배선 표면의 알루미나 산화물이나 RIE 오염층을 제거한다고 하는 목적에서는 높은 지향성을 갖는 Ar 이온 등의 불활성 가스 이온에 의한 스퍼터 에칭은 효과가 있지만, 이 Ar 스퍼터 에칭에 의한 전 처리와 종래의 W-CVD를 조합시키는 것만으로는 반도체 장치의 제조 방법으로서 충분한 선택성을 갖는 W 선택 성장은 실현할 수 없다.
또한, 본 발명에 따라 형성된 W 플러그의 전기적 특성을 조사하기 위해, 도 9에 도시된 바와 같이 20만개의 비아 체어(via chain)를 형성하여 전기 저항을 측정하였다. 71은 실리콘 기판, 72는 절연막, 74a, 74b, 75, 76a, 76b, 78a, 78b, 79, 80a, 80b는 각각 Ti, TiN, Al 합금, Ti, TiN, Al 합금, Ti, TiN의 접층막, 81은 W 비아 플러그, 82, 83은 절연막이다. W 비아 플러그의 길이(접속 구멍 깊이)는 1㎛이고, 비아 플러그 직경은 0.3㎛ 내지 1.4㎛로 하였다.
도 10은 제작한 20만개의 비아 체인으로 1개당 비아 저항의 비아 홀 직경 의존성을 나타낸 것이다. 특성 B는 상술된 실시 형태와 동일한 방법, 즉 Ar 이온 스퍼터에 의한 전 처리 및 트리에틸 실라놀 공급하에서의 W선택 성장을 행함으로써 제작한 비아 플러그의 평균 저항이다. 한편, 특성 A는 BCl3의 RIE 처리에 따라 접속 구멍(비아 홀) 저부에 노출된 Al 합금 배선 표면의 전처리를 행한 후, 트리에틸실라놀 공급하에 W 선택 성장을 행함으로써 제작한 W 비아 플러그의 평균 저항이다. 특성 A와 특성 B를 비교하면, 특성 B가 비아 저항이 전체적으로 떨어지고, 또한 보다 미세한 비아로 비아 저항의 저하가 현저하다는 것을 알 수 있다.
이상과 같이, 본 발명에 따른 지향성이 높은 불활성 가스 이온에 의한 스퍼터 에칭 전 처리와 트리에틸 실라놀로 대표되는 알킬 실라놀의 도입에 따라, 양호한 W의 선택 성장이 실현됨과 동시에 전기적 특성이 우수한 W플러그를 효과적으로 형성할 수 있는 것으로 나타난다.
또한, 선택 균열을 억제하는 가스(트리에틸 실라놀)의 반응층으로의 도입 시기와 선택 성장되는 금속을 형성하는 가스(WF6및 SiH4)의 반응 용기에의 도입 시기의 관계에 대해서는 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 반도체 기판을 반응 용기로 도입하기 전에 미리 선택 균열을 억제하는 가스를 반응 용기로 도입하고, 반응 용기내의 석영 부품의 표면을 화학적으로 수식해 둘 점에 대해서도 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에서는 알킬 실라놀로서 트리에틸 실라놀을 이용하여 설명했지만, 제1 실시 형태에서 상술한 것과 마찬가지로 다른 알킬기를 갖는 실리콘 화합물을 이용해도 좋고, 또한 알킬기 대신에 트리플루오르 카본기등의 플루오르 카본기를 갖는 실리콘 화합물을 이용해도 동일한 효과를 기대할 수 있다.
다음에, 도 1에 도시된 제조 장치를 이용한 본 발명의 제7 실시 형태에 대해 도 7을 참조하여 설명한다. 본 실시 형태에서는 텅스텐 CVD의 선택 성장을 예로 하고, 본 발명에서의 실리콘 화합물의 CVD 공정에의 도입이 양호한 텅스텐의 선택 성장 및 선택성을 실현하는 데다가 효과적이라는 것을 설명한다.
본 실시 형태에서는, 텅스텐을 성장시키기 이전에 트리알킬 할로겐 실리콘 화합물을 도입하였다. 도입한 트리알킬 할로겐 실리콘 화합물로서는 실리콘의 주위에 3개의 에틸기(C2H5)와 하나의 염소기(Cl)가 결합한 트리에틸 클로르 실란(Si(C2H5)3Cl)을 선택한다.
도 7의 (d)의 미세 구조를 갖는 반도체 기판을 도 1에 도시된 로드 록 실(101)로 도입하여 진공 배기한 후, 전처리실(301) 내의 서셉터(302) 상으로 이송하였다. 다음에, 전처리실(301)에 매스플로우 컨트롤러(308), 배관(307) 및 버블(306)을 통해 소정량의 Ar 가스를 도입하고, 컨덕턴스 버블(303)의 개구도를 조정함으로써, 전 처리실 내의 압력을 5×10-2Pa로 조정하였다. 이어서, 서셉터(302) 내에 매립된 고주파 전극에 13.56㎒의 고주파를 인가하고, 전처리실(301) 내에 플라즈마를 발생시켰다. 또한, 고주파 전극에 동시에 약 -100V의 직류 전압을 중첩시키고, Ar+이온의 반도체 기판에의 입사 에너지를 증가시킴과 동시에, 입사 Ar+이온의 직진성을 향상시키고, 접속 구멍 저부에 노출된 Al 합금 표면의 스퍼터 에칭 효과를 촉진시켰다.
소정 시간, 스퍼터 에칭에 따라 접속 구멍 저부에 노출된 Al 합금의 표면을 청정화한 후(도 7의 (e)), 고주파 및 직류 전압의 인가를 정지시키고, 계속하여 Ar의 공급을 정지시키고, 전처리실이 1×10-4Pa 이하가 될 때까지 진공 배기하고, 그 후 잔송용 로봇(205)에 의해 반도체 기판을 반응실(401) 내의 서셉터(410)로 이송하였다. 이 이송하는 동안, 전처리실(301), 반송실(201) 및 반응실(401)을 진공 펌프에 의해 5×10-4Pa 이하의 압력으로 유지하고, 청정화한 접속 구멍 저부의 Al 합금 표면이 극히 재산화되지 않도록 하였다. 반응실내의 서셉터(410) 상에 놓여진 반도체 기판은 서셉터에 내장된 히터(409)에 의해 230℃로 가열하도록 하였다.
반응 용기에 반도체 기판을 도입한 후, 트리에틸 클로르 실란을 매스플로우 컨트롤러를 통해 유량 제어하면서 반응 용기로 도입하였다. 트리에틸 클로르 실란은, 아르곤 가스를 캐리어 가스로 하는 통상의 버블링법에 의해 기체화시키고, 반응 용기까지 이송하였다. 캐리어 가스인 아르곤 가스의 버블링시의 압력과 트리에틸 클로르 실란의 증기압으로부터 견적한 결과, 반응 용기 내의 트리에틸 클로르 실란의 분압은 약 10-5Pa이었다.
반도체 기판을 트리에틸 클로르 실란의 도입과 거의 동시에 반응 용기로 도입했기 때문에, 반도체 기판은 트리에틸 클로르 실란 혹은 트리에틸 클로르 실란의 분해 생성물로 이루어진 분위기에 노출된다. 이 때, 도 7의 (f)에 도시된 바와 같이, 트리에틸 클로르 실란은 절연막(58) 표면 상의 결함(60a, 60b)에 선택적으로 화학 흡착하고, 이들의 결함이 텅스텐의 성장의 핵이 되는 것이 방지된다. 트리에틸 클로르 실란은 염소기를 통해 절연막 표면에 접근·물리 흡착하고, 그 후 곧바로 댕글링 본드(60a)나 표면을 종단하고 있는 수산기(60b)와 반응함으로써, Si-O-Si, Si-Si 또는 Si-Cl로 이루어진 강고한 화학 결합을 형성하여 화학 흡착한다고 생각할 수 있다. 그 결과, 상기 결합이 존재한 개소는, 트리에틸 클로르 실란의 3개의 에틸기로 종단된 상태, 또는 염소 종단된 상태가 된다고 생각할 수 있다. 따라서, 절연막(58)의 표면 상에는 WF6과 SiH4가 흡착하기 힘들게 되어 텅스텐의 성장을 억제할 수 있다. 즉, 「선택 균열」이 생기는 것을 억제할 수 있다.
또한, 접속 구멍(59) 내에서는 접속 구멍 저부의 표면에서 WF6의 텅스텐으로의 분해가 진행하고, 도 7의 (g)에 도시된 바와 같이, Al 합금막(55) 상에 텅스텐(61)을 선택적으로 성장시킬 수 있다. 이 때, 선택성 향상 때문에 도입한 트리에틸 클로르 실란은 접속 구멍 저부에 노출된 알루미늄 표면과 반응하여 알루미나 염화물을 형성한다고 생각할 수 있지만, 이 화합물은 비교적 증기압이 높아 텅스텐 성장시의 기판 가열 온도 정도에서 증발하고, 청정한 알루미늄 표면이 형성된다고 생각할 수 있기 때문에, 알루미늄 상으로의 텅스텐의 선택 성장을 저해하는 일이 없다고 하는 이점이있다.
본 실시 형태에 따라 형성된 W 플러그의 전기적 특성을 조사하기 위해, 도 9에 도시된 바와 같이 20만개의 비아 체인을 형성하여 전기 저항을 측정하였다. 특성 C는 상술된 실시 형태와 동일한 방법, 즉 Ar 이온 스퍼터에 의한 전처리 및 트리에틸 클로르 실란 공급하에 W 선택 성장을 행함으로써 제작한 비아 플러그의 평균 저항이다. 한편, 특성 A는 전처리 방법으로서 BCl3의 RIE 처리에 의해 접속 구멍(비아 홀) 저부에 노출된 Al합금 배선 표면의 전처리를 행한 후, 트리에틸 클로르 실란 공급하에 W 선택 성장을 행함으로써 제작한 W 비아 플러그의 평균 저항이다. 특성 A와 특성 C를 비교하면, 특성 C가 비아 저항이 전체적으로 떨어지고, 또한 보다 미세한 비아에서 비아 저항의 저항이 현저하다는 것을 알 수 있다.
이상의 것으로부터, 본 발명에 따른 지향성이 높은 불활성 가스 이온에 따른 스퍼터 에칭 전처리와 트리에틸 클로르 실란으로 대표되는 알킬 할로겐 실리콘 화합물의 도입에 따라, 양호한 W의 선택 성장이 실현됨과 동시에 전기적 특성이 뛰어난 W플러그를 효과적으로 형성할 수 있는 것으로 나타난다.
또한, 선택 균열을 억제하는 가스의 반응 용기로의 도입 시기와, 선택 성장되는 금속을 형성하는 가스의 반응 용기로의 도입 시기의 관계에 대해서는 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 반도체 기판을 반응 용기로 도입하기 전에 미리 선택 균열을 억제하는 가스를 반응 용기로 도입하고, 반응 용기내의 석영 부품의 표면을 화학적으로 수식해 두는 점에 대해서도 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에서는 알킬 할로겐 실리콘 화합물로서 트리에틸 클로르 실란을 이용하여 설명했지만, 제2 실시 형태등에서 설명한 바와 마찬가지로 다른 할로겐기나 알킬기를 갖는 화합물을 이용해도 좋고, 또한 알킬기를 대신하여 트리플루오르 카본기등의 플루오르 카본기를 갖는 실리콘 화합물을 이용해도 동일한 효과를 기대할 수 있다.
이어서, 도 1에 도시된 제조 장치를 이용한 본 발명의 제8 실시 형태에 대해, 도 11을 참조하여 설명한다. 본 실시 형태는 W선택 성장에 따른 비아 플러그 형성에서, 상기 제6 및 제7 실시 형태와는 다른 미세 구조를 이용한 경우의 예이다.
우선, 도 11의 (a)에 도시된 바와 같이 실리콘 기판(51) 상에 절연막(SiO2)(52)을 100㎚ 형성하고, 이 위에 10㎚의 티탄(Ti)막(54a)과 20㎚의 질화 티탄(TiN)막(54b)을 스퍼터링법에 의해 형성하고, 계속해서 Al 합금막(55)을 스퍼터링법에 의해 400㎚ 형성하였다. 또한, 5㎚의 Ti막(56a)과 60㎚의 TiN막(56b)을 스퍼터링법에 의해 형성하였다.
다음에, 도 11의 (b)에 도시된 바와 같이, 통상의 광 리소그래피법과 반응성 이온 에칭법을 이용하여 상기 적층 금속 박막층, 즉 TiN/Ti/Al 합금/TiN/Ti를 소정의 적층 배선(57)에 패터닝하였다.
그 후, 도 11의 (c)에 도시된 바와 같이, TEOS(테트라에톡시실란)와 O2를 원료 가스로 하는 플라즈마 CVD법에 의해 배선층간 막에 상당하는 SiO2막(58)을 1㎛ 적층하였다.
다음에, 도 11의 (d)에 도시된 바와 같이, 리소그래피법과 반응성 이온 에칭법을 이용하여 배선(57) 상에 위치하는 SiO2막(58)에 접속 구멍(59)을 형성하였다. 이 때, 접속 구멍(59)의 저부가 TiN막(56b)으로 되도록 구멍을 형성하였다.
이 반도체 기판을 도 1의 로드 록 실(101)로 도입하여 진공 배기한 후, 전처리실(301) 내의 서셉터(302) 상으로 이송하였다. 다음에, 전처리실(301)에 매스플로우 컨트롤러(308), 배관(307) 및 밸브(306)를 통해 소정량의 Ar 가스를 도입하고, 컨덕턴스 밸브(303)의 개구도를 조정함으로써 전처리실 내의 Ar 압력을 5×10-2Pa로 조정하였다. 계속해서, 서셉터(302) 내에 매립된 고주파 전극에 13.56㎒의 고주파를 인가하고, 전처리실(301) 내에 플라즈마를 발생시켰다. 또한, 고주파 전극에 동시에 약 -100V의 직류 전압을 중첩하고, Ar+이온의 반도체 기판으로의 입사 에너지를 증가시킴과 동시에, 입사 Ar+이온의 직진성을 향상시키고, 접속 구멍 저부에 노출된 TiN 표면의 스퍼터 에칭 효과를 촉진시켰다.
소정 시간, 상기된 스퍼터 에칭에 의해, 접속 구멍 저부에 노출한 TiN막(56b) 표면의 RIE 오염층(60c) 등을 제거하여 청정화한 후(도 11의 (e)), 고주파 및 직류 전압의 인가를 정지시키고, 계속해서 Ar의 공급을 정지시키고, 전처리실이 1×10-4Pa 이하가 될 때까지 진공 배기하고, 그 후 반송용 로봇(205)에 의해, 반도체 기판을 반응실(401) 내의 서셉터(410)로 이송하였다. 이 이송하는 동안, 전처리실(301), 반송실(201) 및 반응실(401)을 진공 펌프에 의해 5×10-4Pa이하의 압력으로 유지하고, 청정화한 접속 구멍 저부의 TiN 표면이 극히 재산화되지 않도록 하였다. 반응실내의 서셉터(410) 상에 놓여진 반도체 기판은, 서셉터(410)에 내장된 히터(409)에 의해 300℃로 가열하도록 하였다.
반응 용기에 반도체 기판을 도입한 후, 트리에틸 실라놀을 매스플로우 컨트롤러를 통해 유량 제어하면서 반응 용기로 도입하였다. 트리에틸 실라놀은 아르곤 가스를 캐리어 가스로 하는 통상의 버블링법에 의해 기체화시키고, 반응 용기까지 이송하였다. 캐리어 가스인 아르곤 가스의 버블링시의 압력과 트리에틸 실라놀의 증기압으로부터 견적한 결과, 반응 용기 내의 트리에틸 실라놀의 분압은 약 10-5Pa이었다. 반도체 기판은 트리에틸 실라놀 또는 트리에틸 실라놀의 분해 생성물로 이루어지는 분위기에 노출되기 때문에, 도 11의 (f)에 도시된 바와 같이, 트리에틸 실라놀은 절연막(58) 표면상의 결함(60a, 60b)에 선택적으로 화학 흡착하여 이들의 결함이 텅스텐의 성장의 핵이 되는 것이 방지된다.
다음에, CVD 원료 가스인 WF6과 SiH4를 반응실로 도입하고, 소정 시간 W의 적층을 행하였다. 적층의 종료는 WF6과 SiH4의 반응실로의 공급을 정지시킴으로써 행하였다. 이 때, 동시에 트리에틸 실라놀의 반응실에의 공급도 정지시켰다. 그 결과, 도 11의 (g)에 도시된 바와 같이 배선(57) 상에 텅스텐(61)을 선택적으로 성장시킬 수 있다.
도 8에 도시된 특성C는 본 실시 형태의 제조 방법을 사용하여 0.5㎛의 직경을 갖는 접속 구멍을 W로 매립한 후, 그 위에 알루미늄 배선을 형성하고, 알루미늄 배선간의 단락율의 배선간 간격 의존성을 측정한 결과를 도시한 것이다. 특성 A는 Ar 이온에 의한 전처리를 행한 후, 알킬 실라놀을 반응실로 도입하지 않고 WF6과 SiH4만을 CVD 원료 가스로서 이용하여 W 플러그의 형성을 행한 경우의 측정 결과이다.
본 실시 형태에서는, W를 선택 성장시키는 하지(下地)로서 Al을 대신하여 TiN을 이용했지만, 일반적으로 Al와 비교하여 TiN 상에는 W는 성장시키기 어렵고, Al 하지를 이용한 경우에 비교하여 높은 성장 온도가 필요해진다. 이 적층 온도의 고온화는 절연막(SiO2) 상으로의 W의 핵 발생(선택 균열)을 보다 발생하기 쉽게 하지만, 본 발명을 이용함으로써 도 8에 도시된 바와 같이, 이와 같은 선택 균열이 발생하기 쉬운 상황하에서도 충분한 선택성을 확보한 상태에서 W플러그의 선택 성장이 가능한 것으로 나타난다.
또한, 본 실시 형태에서 나타난 TiN 외에도, 질화 텅스텐, 티탄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등 다른 도전성 질화물이나 도전성 규화물을 W선택 성장의 하지(下地)로서 이용하는 것이 가능하다.
또한, 선택 균열을 억제하는 가스의 반응 용기로의 도입 시기와, 선택 성장되는 금속을 형성하는 가스의 반응 용기로의 도입 시기의 관계에 대해서는 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 반도체 기판을 반응 용기로 도입하기 전에 미리 선택 균열을 억제하는 가스를 반응 용기로 도입하고, 반응 용기 내의 석영 부품의 표면을 화학적으로 수식해 두는 점에 대해서도 먼저 설명한 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에서는 알킬 실라놀로서 트리에틸 실라놀을 이용하여 설명했지만, 제1 실시 형태에서 상술한 것과 마찬가지로, 다른 알킬기를 갖는 알킬 실라놀을 이용해도 좋다. 또한, 제2 실시 형태에서 설명한 것과 마찬가지로 알킬 할로겐 실리콘 화합물을 이용해도 좋고, 또한 알킬기 대신에 트리플루오르 카본기등의 플루오르 카본기를 갖는 실리콘 화합물을 이용해도 동일한 효과를 기대할 수 있다.
또한, 상기 제6 내지 제8 실시 형태에서, Ar등의 불활성 가스 이온을 이용한 스퍼터링에 의해 접속 구멍 저부의 청정화를 행할 때, 할로겐 원소를 함유한 가스를 미량 (예를 들면, Ar 가스에 대해 10% 이하) 첨가하여도 좋다. 이렇게 하면, 불활성 가스 이온에 의한 물리적 스퍼터링에 의해 생긴 표면 손상을 할로겐 원소에 따른 화학적인 에칭 효과로써 복원시키는 것이 가능하게 된다. 첨가하는 할로겐 원소를 함유한 가스로서는 F2, NF3, HBr, BC13, Cl2등을 이용할 수 있다. 할로겐 원소를 함유한 가스의 반응실로의 도입 시기와 스퍼터링 개시와 동시에 또는 스퍼터링 개시전에도 개시후에도 좋지만, 도입 종료 시기는 스퍼터링 종료와 동시인 것이 바람직하다. 또한, 불활성 가스에 미량의 할로겐 원소를 함유한 가스를 미리 첨가한 혼합 가스(예를 들면, Ar 가스에 대해 10% 이하의 F2가스를 혼합한 가스)를 도입하여도 좋다.
또한 상기 제1 내지 제5 실시 형태에서는 Ar등의 불활성 가스 이온을 이용한 스퍼터링에 의해 접속 구멍 저부의 청정화를 행하는 공정에 대해서는 특별히 다루지 않았지만, 물론 상기 제6 내지 제8 실시 형태와 마찬가지로 이러한 불활성 가스 이온을 이용한 스퍼터링 공정을 행해도 좋다. 이 경우, 필요에 따라, 상술된 바와 같이 할로겐 원소를 함유한 가스를 미량 첨가하여도 좋다.
이상, 본 발명의 각 실시 형태에 대해 설명했지만, 본 발명은 이들 실시 형태에 한정되는 것이 아니라, 그 취지를 일탈하지 않는 범위내에서 종종 변화하여 실시 가능하다.
본 발명에서의 반도체 장치의 제조 방법 및 제조 장치에 따르면, 실리콘 화합물 또는 그 분해 생성물에 따라 절연막의 표면이 화학적으로 수식되기 때문에 절연막의 표면을 불활성 상태로 할 수 있다. 따라서, 금속막을 선택적으로 성장시킬 때에 절연막의 표면에 금속막이 성장하는 것을 억제할 수 있고, 금속의 안정한 선택 성장 및 선택 성장한 금속과 하층 배선등 사이의 뛰어난 전기적 접속 특성을 얻는 것이 가능하게 된다. 또한, 실리콘 화합물 또는 그 분해 생성물을 포함한 분위기에 따라 반응 용기 내의 석영 부품의 표면을 화학적으로 수식하도록 하면, 석영 부품으로의 금속막의 적층을 억제하는 것이 가능하게 되고, 반응 용기 내에서의 먼지의 발생 등을 억제할 수 있다.

Claims (57)

  1. 반도체 기판의 주요면측에 형성되고 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 갖고, 상기 제거부 내에 상기 제1 금속막과 전기적으로 접속되는 제2 금속막을 선택적으로 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 제거부 내에 상기 제2 금속막을 선택적으로 형성하는 공정시에, 상기 절연막 및 상기 제1 금속막이 형성된 상기 반도체 기판을 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 액체 상태의 실리콘 화합물을 기화시킨 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식(修飾)하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 반도체 기판의 주요면측에 형성되고 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 갖고, 상기 제거부 내에 상기 제1 금속막과 전기적으로 접속되는 제2 금속막을 선택적으로 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 제거부 내에 상기 제2 금속막을 선택적으로 형성하는 공정시에, 상기 절연막 및 상기 제1 금속막이 형성된 상기 반도체 기판을 트리알킬 실라놀 혹은 그 다량체로 이루어지는 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기, 또는 상기 트리알킬 실라놀 혹은 그 다량체를 구성하는 적어도 하나의 알킬기를 플루오르 카본기로 치환한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식(修飾)하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 트리알킬 실라놀은 적어도 3개의 알킬기와 적어도 1개의 수산기를 갖고, 상기 알킬기는 메틸기, 에틸기, 프로필기 및 부틸기 중에서 선택되는 적어도 한 기(基)인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 기판의 주요면측에 형성되고 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 갖고, 상기제거부 내에 상기 제1 금속막과 전기적으로 접속되는 제2 금속막을 선택적으로 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 제거부 내에 상기 제2 금속막을 선택적으로 형성하는 공정시에 상기 절연막 및 상기 제1 금속막이 형성된 상기 반도체 기판을 트리알킬 할로겐 실리콘 화합물 혹은 그 다량체로 이루어지는 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기, 또는 상기 트리알킬 할로겐 실리콘 화합물 혹은 그 다량체를 구성하는 적어도 하나의 알킬기를 플루오르 카본기로 치환한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식(修飾)하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 트리알킬 할로겐 실리콘 화합물은 적어도 3개의 알킬기와 적어도 1개의 할로겐기를 갖고, 상기 알킬기는 메틸기, 에틸기, 플로필기 및 부틸기 중에서 선택되는 적어도 하나의 기(基)이고, 상기 할로겐기는 염소기 및 불소기 중에서 선택되는 적어도 하나의 기인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 반도체 기판의 주요면측에 형성되고 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 갖고, 상기 제거부 내에 상기 제1 금속막과 전기적으로 접속되는 제2 금속막을 선택적으로 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 제거부 내에 제2 금속막을 선택적으로 형성하는 공정 이전에 상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정을 갖고, 그 후, 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 공정시, 상기 절연막 및 상기 제1 금속막이 형성된 상기 반도체 기판을 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물로 화학적으로 수식(修飾)하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제거부 내에 제2 금속막을 선택적으로 형성하는 공정 이전에, 상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제2항에 있어서,
    상기 제거부 내에 제2 금속막을 선택적으로 형성하는 공정 이전에, 상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법 .
  9. 제3항에 있어서,
    상기 제거부 내에 제2 금속막을 선택적으로 형성하는 공정 이전에, 상기 제거부 내에 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제4항에 있어서,
    상기 제거부 내에 제2 금속막을 선택적으로 형성하는 공정 이전에, 상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제6항에 있어서,
    상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정 시에 할로겐 원소를 함유한 가스를 첨가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제7항에 있어서,
    상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정 시에 할로겐 원소를 함유한 가스를 첨가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제8항에 있어서,
    상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정 시에 할로겐 원소를 함유한 가스를 첨가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정 시에 할로겐 원소를 함유한 가스를 첨가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 제거부 내의 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 공정 시에 할로겐 원소를 함유한 가스를 첨가하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제6항에 있어서,
    상기 불활성 가스 이온을 불활성 가스의 플라즈마에 의해 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제7항에 있어서,
    상기 불활성 가스 이온을 불활성 가스의 플라즈마에 의해 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제8항에 있어서,
    상기 불활성 가스 이온을 불활성 가스의 플라즈마에 의해 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제9항에 있어서,
    상기 불활성 가스 이온을 불활성 가스의 플라즈마에 의해 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제10항에 있어서,
    상기 불활성 가스 이온을 불활성 가스의 플라즈마에 의해 발생시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제1항에 있어서,
    상기 제거부는 상기 절연막에 형성된 기공 또는 홈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제2항에 있어서,
    상기 제거부는 상기 절연막에 형성된 기공 또는 홈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제3항에 있어서,
    상기 제거부는 상기 절연막에 형성된 기공 또는 홈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제4항에 있어서,
    상기 제거부는 상기 절연막에 형성된 기공 또는 홈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제6항에 있어서,
    상기 제거부는 상기 절연막에 형성된 기공 또는 홈인 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제1항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반도체 기판이 도입되는 반응 용기 내로의 도입의 개시는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 개시되는 것과 동시 또는 그 이전인 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제2항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반도체 기판이 도입되는 반응 용기 내로의 도입의 개시는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 개시되는 것과 동시 또는 그 이전인 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제3항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반도체 기판이 도입되는 반응 용기 내로의 도입의 개시는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 개시되는 것과 동시 또는 그 이전인 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제4항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반도체 기판이 도입되는 반응 용기 내로의 도입의 개시는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 개시되는 것과 동시 또는 그 이전인 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제6항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반도체 기판이 도입되는 반응 용기 내로의 도입의 개시는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 개시되는 것과 동시 또는 그 이전인 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제26항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반응 용기 내로의 도입의 종료는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 종료하는 것과 동시 또는 그 이후인 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제27항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반응 용기 내로의 도입의 종료는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 종료하는 것과 동시 또는 그 이후인 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제28항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반응 용기 내로의 도입의 종료는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 종료하는 것과 동시 또는 그 이후인 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제29항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반응 용기 내로의 도입의 종료는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 종료하는 것과 동시 또는 그 이후인 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제30항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 상기 반응 용기 내로의 도입의 종료는, 상기 제2 금속막을 형성하는 가스의 상기 반응 용기 내로의 도입이 종료하는 것과 동시 또는 그 이후인 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제1항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 분압 P는 10-6Pa < P < 10-4Pa로 설정되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제2항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 분압 P는 10-6Pa < P < 10-4Pa로 설정되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제3항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 분압 P는 10-6Pa < P < 10-4Pa로 설정되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제4항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 분압 P는 10-6Pa < P < 10-4Pa로 설정되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제6항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 구성하는 가스의 분압 P는 10-6Pa < P < 10-4Pa로 설정되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제1항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기는, 상기 반도체 기판이 도입되는 반응 용기 내의 석영 부품의 표면을 화학적으로 수식(修飾)하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제2항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기는, 상기 반도체 기판이 도입되는 반응 용기 내의 석영 부품의 표면을 화학적으로 수식하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제3항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기는, 상기 반도체 기판이 도입되는 반응 용기 내의 석영 부품의 표면을 화학적으로 수식하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 제4항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기는, 상기 반도체 기판이 도입되는 반응 용기 내의 석영 부품의 표면을 화학적으로 수식하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제6항에 있어서,
    상기 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기는 상기 반도체 기판이 도입되는 반응 용기 내의 석영 부품의 표면을 화학적으로 수식하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제1항에 있어서,
    상기 선택적으로 형성되는 제2 금속막은 텅스텐, 구리, 알루미늄 또는 티탄인 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제2항에 있어서,
    상기 선택적으로 형성되는 제2 금속막은 텅스텐, 구리, 알루미늄 또는 티탄인 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제3항에 있어서,
    상기 선택적으로 형성되는 제2 금속막은 텅스텐, 구리, 알루미늄 또는 티탄인 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제4항에 있어서,
    상기 선택적으로 형성되는 제2 금속막은 텅스텐, 구리, 알루미늄 또는 티탄인 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제6항에 있어서,
    상기 선택적으로 형성되는 제2 금속막은 텅스텐, 구리, 알루미늄 또는 티탄인 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 반도체 기판의 주요면측에 제1 금속막을 이용한 배선을 형성하는 공정과, 상기 배선이 형성된 상기 반도체 기판의 주요면측에 절연막을 형성하는 공정과, 상기 절연막의 일부를 제거하여 상기 배선의 상면을 노출시키는 접속 구멍을 형성하는 공정과, 상기 접속 구멍 내에 상기 배선과 전기적으로 접속되는 제2 금속막을 이용한 금속 플러그를 선택적으로 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 접속 구멍 내에 상기 금속 플러그를 선택적으로 형성할 때에, 상기 반도체 기판을 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 액체 상태의 실리콘 화합물을 기화시킨 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식(修飾)하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 반도체 기판의 주요면측에 절연막을 형성하는 공정과, 상기 절연막의 일부를 제거하여 배선 홈을 형성하는 공정과, 상기 절연막 위와 상기 배선 홈 내면에 제1 금속막을 형성하는 공정과, 상기 절연막 상의 제1 금속막을 제거하여 상기 배선 홈 내면에 상기 제1 금속막을 잔류시키는 공정과, 상기 제1 금속막이 잔류된 배선 홈 내에 제1 금속막과 전기적으로 접속되는 제2 금속막을 이용한 배선을 선택적으로 형성하는 공정을 갖는 반도체 장치의 제조 방법에 있어서,
    상기 배선 홈 내에 상기 배선을 선택적으로 형성할 때에, 상기 반도체 기판을 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 액체 상태의 실리콘 화합물을 기화시킨 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기에 노출시키고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 그 분해 생성물에 의해 화학적으로 수식(修飾)하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 구비한 반도체 기판이 도입되는 반응 용기(401)와,
    상기 반응 용기 내에 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 액체 상태의 실리콘 화합물을 기화시킨 기체 상태의 실리콘 화합물또는 그 분해 생성물을 포함하는 분위기를 공급하고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식(修飾)시키는 공급 수단(420)과,
    상기 반응 용기 내에 원료 가스를 도입하여 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 형성 수단(405,406,407,408)
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 장치.
  54. 제53항에 있어서,
    상기 공급 수단은 상기 반응 용기의 외부에 설치되고 상기 액체 상태의 실리콘 화합물을 기화시켜서 상기 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 발생하는 발생 수단(421,422,423,424)과, 상기 발생 수단에 의해 발생한 상기 기체 상태의 실리콘 화합물 또는 그 분해 생성물을 상기 반응 용기 내에 도입하는 도입 수단(425,426,427)을 구비하는 것을 특징으로 하는 반도체 장치의 제조 장치.
  55. 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 구비한 반도체 기판이 도입되는 반응 용기(401)와,
    상기 반응 용기 내에 트리알킬 실라놀 혹은 그 다량체로 이루어지는 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기, 또는 상기 트리알킬 실라놀 혹은 그 다량체를 구성하는 적어도 하나의 알킬기를 플루오르 카본기로 치환한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 공급하고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식(修飾)시키는 공급 수단(420)과,
    상기 반응 용기 내에 원료 가스를 도입하여 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 형성 수단(405,406,407,408)
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 장치.
  56. 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 구비한 반도체 기판이 도입되는 반응 용기(401)와,
    상기 반응 용기 내에 트리알킬 할로겐 실리콘 화합물 혹은 그 다량체로 이루어지는 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기, 또는 상기 트리알킬 할로겐 실리콘 화합물 혹은 그 다량체를 구성하는 적어도 하나의 알킬기를 플루오르 카본기로 치환한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 공급하고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식시키는 공급 수단(420)과,
    상기 반응 용기 내에 원료 가스를 도입하여 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 형성 수단(405,406,407,408)
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 장치.
  57. 두께 방향으로 그 일부가 제거된 제거부를 갖는 절연막과, 상기 제거부의 적어도 저부에 형성된 제1 금속막을 구비한 반도체 기판이 도입되는 반응 용기(401)와,
    상기 반응 용기 내에 도입된 반도체 기판에 설치된 상기 제거부의 적어도 저부에 형성된 제1 금속막의 노출 표면을 불활성 가스 이온으로 스퍼터링하여 청정화하는 청정화 수단(301)과,
    상기 반응 용기 내에 탄소, 수소, 산소, 염소, 불소 중 적어도 하나 이상의 원소를 함유한 실리콘 화합물 또는 그 분해 생성물을 포함하는 분위기를 공급하고, 상기 절연막의 표면을 상기 실리콘 화합물 또는 상기 분해 생성물에 의해 화학적으로 수식(修飾)시키는 공급 수단(420)과,
    상기 반응 용기 내에 원료 가스를 도입하여 상기 제거부 내에 제2 금속막을 선택적으로 형성하는 형성 수단(405,406,407,408)
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 장치.
KR1019970064019A 1996-11-29 1997-11-28 반도체 장치의 제조 방법 및 제조 장치 KR100295567B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP96-319656 1996-11-29
JP31965696 1996-11-29
JP9211979A JPH10214896A (ja) 1996-11-29 1997-08-06 半導体装置の製造方法及び製造装置
JP97-211979 1997-08-06

Publications (2)

Publication Number Publication Date
KR19980042907A KR19980042907A (ko) 1998-08-17
KR100295567B1 true KR100295567B1 (ko) 2001-09-07

Family

ID=26518943

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970064019A KR100295567B1 (ko) 1996-11-29 1997-11-28 반도체 장치의 제조 방법 및 제조 장치

Country Status (4)

Country Link
US (1) US5990007A (ko)
JP (1) JPH10214896A (ko)
KR (1) KR100295567B1 (ko)
TW (1) TW358965B (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2985858B2 (ja) * 1997-12-19 1999-12-06 日本電気株式会社 エッチング方法
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
US6668445B1 (en) * 2000-01-11 2003-12-30 Lexmark International, Inc. Method of increasing tab bond strength using reactive ion etching
JP2001196373A (ja) 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP3516918B2 (ja) * 2000-01-19 2004-04-05 株式会社日立国際電気 半導体装置の製造方法及び半導体製造装置
JP4041945B2 (ja) * 2000-05-22 2008-02-06 セイコーエプソン株式会社 ヘッド部材及び撥インク処理方法並びに処理装置
KR20020004539A (ko) * 2000-07-06 2002-01-16 박종섭 수소확산을 방지할 수 있는 강유전체 메모리 소자 제조 방법
US6218301B1 (en) * 2000-07-31 2001-04-17 Applied Materials, Inc. Deposition of tungsten films from W(CO)6
JP4327644B2 (ja) * 2004-03-31 2009-09-09 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
KR100536808B1 (ko) * 2004-06-09 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
JP4941921B2 (ja) 2005-03-14 2012-05-30 株式会社アルバック 選択Ｗ−ＣＶＤ法及びＣｕ多層配線の製作法
US7732329B2 (en) * 2006-08-30 2010-06-08 Ipgrip, Llc Method and apparatus for workpiece surface modification for selective material deposition
US7488687B2 (en) * 2006-09-12 2009-02-10 Samsung Electronics Co., Ltd. Methods of forming electrical interconnect structures using polymer residues to increase etching selectivity through dielectric layers
JP2008166062A (ja) * 2006-12-27 2008-07-17 Hitachi High-Technologies Corp 真空容器を持つ装置
JP5788274B2 (ja) 2011-09-14 2015-09-30 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
JP2018532271A (ja) * 2015-10-15 2018-11-01 東京エレクトロン株式会社 インターコネクトのための選択的なボトムアップ式金属フィーチャ充填
US11410880B2 (en) * 2019-04-23 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Phase control in contact formation
US20230136499A1 (en) * 2021-10-31 2023-05-04 Applied Materials, Inc. Selective Passivation Of Damaged Nitride

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3211752C2 (de) * 1982-03-30 1985-09-26 Siemens AG, 1000 Berlin und 8000 München Verfahren zum selektiven Abscheiden von aus Siliziden hochschmelzender Metalle bestehenden Schichtstrukturen auf im wesentlichen aus Silizium bestehenden Substraten und deren Verwendung
JP2947818B2 (ja) * 1988-07-27 1999-09-13 株式会社日立製作所 微細孔への金属穴埋め方法
EP0370775B1 (en) * 1988-11-21 1996-06-12 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
EP0560617A3 (en) * 1992-03-13 1993-11-24 Kawasaki Steel Co Method of manufacturing insulating film on semiconductor device and apparatus for carrying out the same
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure

Also Published As

Publication number Publication date
KR19980042907A (ko) 1998-08-17
US5990007A (en) 1999-11-23
JPH10214896A (ja) 1998-08-11
TW358965B (en) 1999-05-21

Similar Documents

Publication Publication Date Title
KR100295567B1 (ko) 반도체 장치의 제조 방법 및 제조 장치
US6955983B2 (en) Methods of forming metal interconnections of semiconductor devices by treating a barrier metal layer
US6656840B2 (en) Method for forming silicon containing layers on a substrate
US6313042B1 (en) Cleaning contact with successive fluorine and hydrogen plasmas
EP1081751A2 (en) Methods of pre-cleaning dielectric layers of substrates
TWI528454B (zh) 半導體裝置及半導體裝置之製造方法
KR20010050283A (ko) 유전상수 ｋ가 낮은 유전체의 손상을 최소화하는, 금속플러그를 위한 예비세정 방법
KR20080100153A (ko) 낮은 Ｋ 금속간 유전체 및 에칭 스톱과의 통합을 위한 무전해 Ｃｏ 합금막 상에서의 산화를 감소시키고 접착력을 강화시키는 방법
US6825124B2 (en) Method of forming metal line in semiconductor device
JP4058669B2 (ja) シリコン基板上への導電性珪化物層の形成方法および導電性珪化物接点の形成方法
JP5025679B2 (ja) 半導体装置
JP3270196B2 (ja) 薄膜形成方法
WO2000054328A1 (fr) Systeme de fabrication de dispositif semi-conducteur
US7745335B2 (en) Semiconductor device manufactured by reducing hillock formation in metal interconnects
JP2000058643A (ja) プラグの形成方法
EP0420590A2 (en) Process for forming deposited film and process for producing semiconductor device
KR100670618B1 (ko) 비아 및 컨택트의 순차적인 스퍼터 및 반응적 예비세정
JP3628570B2 (ja) タングステン薄膜の形成方法、半導体装置の製造方法
WO2002046489A1 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
JP2937998B1 (ja) 配線の製造方法
US7488681B2 (en) Method for fabricating Al metal line
US7442639B2 (en) Method of forming plug of semiconductor device
KR100714049B1 (ko) 반도체 소자의 금속 배선 형성 방법
EP0805490A1 (en) Process for overcoming selectivity loss
US20040192051A1 (en) Method of forming a damascene structure

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120418

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee