KR100286461B1 - 박막트랜지스터어레이의 제조방법 - Google Patents

박막트랜지스터어레이의 제조방법 Download PDF

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Abstract

본 발명에 따른 박막트랜지스터어레이의 제조방법은 상기 기판상에 금속막을 형성하고, 상기 금속막에 포토레지스트를 도포하고, 상기 포토레지스트를 노광시켜 현상으로 포토레지스트패턴을 형성하고, 에칭마스크로서 상기 포토레지스트패턴으로 상기 금속막을 에칭하고, 상기 포토레지스트패턴을 갖는 상기 절연기판을 액상석출용처리액(液相析出用處理液)에 접촉시켜 상기 절연기판상에 절연막을 형성하고, 포토레지스트패턴과, 포토레지스트패턴 및 이 포토레지스트패턴상의 절연막의 조합체를 제거하는 단계를 구비하며, 이러한 단계를 통해 TFT전극과 접촉하는 금속배선으로서 이용되는 금속막을 절연기판의 표면내에 매설할 수 있다. 따라서, 금속배선의 저항이 크게 저하되어 큰 면적과 큰 용량의 표시가 가능한 동시에 레벨차를 제거한 액정표시장치를 실현할 수 있는 박막트랜지스터어레이를 제조하게 된다.

Description

박막트랜지스터 어레이의 제조방법
제1도는 본 발명의 제1실시예를 나타내는 단면도.
제2도는 본 발명의 제2실시예를 나타내는 단면도.
제3a도 내지 제3f도는 본 발명의 제1실시예를 나타내는 계략공정도.
제4a도 내지 제4g도는 본 발명의 제2실시예를 나타내는 개략공정도.
제5도는 본 발명의 실시예에 사용된 절연막형성장치의 계통설명도.
제6도는 종래의 TFT어레이의 단면구조도.
제7도는 종래의 TFT어레이의 평면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 글라스기판 2 : 금속배선
3 : 절연막 4 : 게이트절연막
5 : 화소전극 6 : 비정질실리콘층
7 : n형비정질실리콘층 8 : n형비정질실리콘층
9 : 드레인전극 10 : 소스전극
11 : 보호막 12 : TFT
본 발명은 액정표시장치, 이미지센서 등에 사용되는 박막트랜지스터어레이의 성능향상을 위한 제조방법에 관한 것이다.
액티브매트릭스구동 액정표시 장치는 고화질이라는 이유로 그 이용이 증대하고 있다. 그러나, 종래의 액정구동 디스플레이어에 있어서는 큰면적과 큰용량의 표시를 행하는데 여러가지 문제가 있다.
제6도는 종래의 액정표시장치에 사용되는 박막트랜지스터(TFT)의 단면구조를 나타낸다. 이 도면에 있어서, 1은 글라스기판, 31은 게이트전극, 32은 게이트절연막, 33은 화소전극, 34는 비정질실리콘층이다. 또, 35는 화소전극(33)에 접속되는 드레인 전극이고, 36는 비정질실리콘층(34)과 드레인전극(35)사이에서 옴접촉을 행하기위한 n형비정질실리콘층이다. 또, 37은 외부로부터의 화상신호를 공급하는 소스전극으로서, n형비정질실리콘층(38)을 통해서 비정질실리콘층(34)에 접속된다. 또, 소스전극(37)은 전극(39)에 접속되고, 이 전극(39)은 각 화소의 TFT로 화상신호를 공급하는 배선이다.
제7도는 TFT 어레이의 평면도를 나타낸다. 도면에 있어서, 40은 게이트선택선으로서, 이 선택선(40)은 제6도의 게이트전극(31)과 전기적으로 접속되고, 이 게이트전극(31)과 게이트선택선(40)은 동일한 재질의 금속박막으로 형성된다. 한편, 41은 TFT를 나타낸다.
또한, 제7도의 TFT어레이를 동작시키려면, 게이트선택선(40)에 선택전압을 인가하고, 이 인가에 의해 일체의 게이트선택선(40)에 접속된 모든 TFT(41)가 온상태로 된다. 이 타이밍으로 전극(39)에 화소신호전압을 인가하면, 전압이 화소전극(33)에 기입된다. 다음 시기에 인접하는 게이트선택선(40)에 선택전압이 인가되면 동일한 화상신호접압이 TFT에 접속된 화소전극(33)에 기입된다. 이 동작을 반복함으로써 TFT어레이 상에 형성된 액정의 배향을 제어하여 화상의 표시를 할 수 있다.
그러나, 액정표시장치의 표시용량이 커지면 여러가지 문제가 발생할 수 있다. 이러한 문제점을 요약하면 다음과 같다.
즉, 표시용량이 크면, 필연적으로 한개의 화소에 할당되는 면적이 작아진다. 이에대하여, 게이트선택선(40), 화상공급전선의 점유면적이 상대적으로 작아지므로 TFT(41)의 개구율(전체면적대 표시가능한 면적의 비율)이 작아진다. 따라서, 조명광의 이용효율이 감소하고, 표시화상이 어두워지게된다.
또, 개구율의 향상을 위해 게이트선택선(40)의 폭을 좁게하면, 게이트선택선(40)의 저항값이 상승하고, 기생용량과의 관계로 인해 게이트선택선(40)의 응답속도가 저하되고만다. 따라서, TFT(41)의 게이트에 인가된 전압이 불충분하게 되고, 화상신호의 화소전극기입이 불충분하게 된다. 이 현상은 큰면적과 큰용량을 표시할 때 특히 문제가 된다. 이 문제를 해결하기 위한 방법으로서, 배선박막의 막두께를 두껍게하는 것을 고려해 볼 수 있다. 그러나, 막두께를 두껍게 하면, 제6도에 도시한 게이트전극(31)의 막두께가 두껍게 되어 레벨차가 크게된다. 이 때문에 레벨차부분에 단락을 유발하여 TFT의 제조공정상의 문제를 야기한다.
한편, 종래의 TFT어레이에 있어서, 게이트전극(31)으로서 Ta(티타늄) 금속재료를 사용하는 경우 그 막두께는 통상 0.3 ㎛, 폭 10㎛ 정도이다. 또, Ta 자체의 전기저항율은 [12μΩ·㎝], 즉 0.4Ω/ㅁ(12μΩ·㎝÷0.3㎛)이고, 배선저항R은 식 R = ρㆍ(1/A)(ρ: 저항율, A: 단면, 1: 길이)에 의해 산출되므로 1㎜ 길이당 약 40[Ω] 정도이다.
종래 한변이 30㎝ 정도인 대형액정 표시장치에 있어서, 기판 종단까지의 저항값은 12㏀ 정도이고, 이 저항값으로 1000㎊의 기생용량을 구동하는 것을 고려할 경우 RC시정수는 12㎲ 이다. 따라서, RC시정수만으로 상승, 하강을 포함하여 24㎲를 필요로 한다. 한편 텔레비젼 방식의 경우 1 라인당 30㎲ 이하로 기입을 종료해야만 한다. 화상데이터의 완전한 기입에는 최소한 RC시정수의 2내지 3배 이상의 시간, 즉 75㎲ 정도의 시간이 필요하다. 따라서, 게이트전극(31)의 종단근방에 있어서는 전력공급점 부근에서 그 데이터 기입이 충분히 가능하겠지만 그 기입이 불충분하게 되고, 그 결과 화상품질을 저하시킨다.
본 발명은 이와같은 종래의 문제점을 해소하기 위한 것으로서, 큰 면적화가 용이하고, 큰 면적 및 큰 용량의 표시가 가능하면서도 레벨차가 없는 TFT어레이를 제조하기 위한 방법을 제공하는 것을 목적으로 한다.
즉, 본 발명의 TFT어레이의 제조방법은 절연기판상에 금속막을 형성하고, 다음에 이 금속막상에 포토레지스트를 도포하여, 이 레지스트를 빛에 노출시켜 현상함으로써 레지스트패턴을 형성한 후 이 레지스트패턴을 에칭용 마스크로하여, 금속막을 에칭하고, 다시 이 레지스트패턴을 갖는 절연기판과 액상석출용처리액(液相析出用處理液)을 접촉시켜, 이 절연기판상에 절연막을 형성한 후, 이 레지스트패턴, 또는 레지스트패턴 및 이 레지스트패턴상의 절연막을 제거함으로써 달성한다.
본 발명에 있어서는 상기 액상석출용 처리액으로서 이산화규소가 과포화 상태로 된 규불화수소산수 용액을 함유하는 처리액을 이용하는 것이 바람직하다.
다음에, 본 발명의 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
제1도는 본 발명의 제조방법에의해 제조된 TFT어레이의 요부단면도로서, 1은 절연기판(2)의 일예인 글라스기판이고, 2는 글라스기판(1)상에 있어서 그 표면부분이 절연막(3)과 면하는 곳에 형성된 금속배선이다. 또, 상기 금속배선(2) 및 절연막(3)표면에 형성된 TFT(12)의 구조는 종래의 TFT의 구조와 대략 동일하다. 즉, 금속배선(2)및 절연막(3)상에 게이트절연막(4)이 형성되고, 이 게이트절연막(4)상의 일부에 화소전극(5) 및 비정질실리콘층(6)이 형성되며, 이 비정질실리콘층(6)상에는 이 비정질실리콘층(6)과 드레인전극(9) 사이의 옴접촉을 행하기 위해 n형비정질실리콘층(7)이 형성되어있다. 또, 10은 외부로부터의 화소신호를 공급하는 소스전극이고, n형비정질실리콘층(8)을 통해서 비정질실리콘층(6)에 접촉된다.
제2도에 도시한 본 발명의 제2실시예는 금속배선(2)이 절연막(3)에 매설되고, 이 절연막(3)의 표면은 평활하게 형성되어 있다. 또, 절연막(3)의 표면에 형성되는 TFT(12)의 구조는 제1도의 TFT어레이의 구조와 동일하다.
글라스기판(1)으로는 소다석회글라스, 석영글라스, 붕규산글라스 등을 이용할 수 가있고, 금속배선(2)으로서는 액상석출처리액에 대하여 내식성을 갖는 금속재료를 이용하는 것이 바람직하다. 단, 금속재료 표면에 산화피막을 형성함으로써 액상석출처리액에 대하여 내식성을 부여하지만 이것에 한정되는 것은 아니다. 또, 금속재료는 게이트선택선으로서 낮은 저향율이 바람직하며, 이러한 점으로부터 Ta, Cr, Al, 또는 Cu등이 이용하기에 접합하다.
다음에, 제3도, 제4도를 참조하여 본 발명의 제조방법에 대하여 설명한다. 제3a도 내지 제3f도는 제1도의 TFT어레이에 대한 개략제조 공정도이고, 제4a도 내지 제4g도는 제2도의 TFT 어레이에대한 개략제조 공정도이다.
먼저, 글라스기판(1)상에 금속막(13)을 형성한다(제3a도, 제4a도). 막형성법으로서 스패터법, 증착법, 또는 CVD 법 등을 이용할 수 가있다. 또, 형성되는 금속막(13)의 두께는 0.5 내지 10 ㎛ 정도이다.
다음에, 금속막(13)상에 포토레지스트(14)를 도포한다(제3b도, 제4b도). 포토레지스트(14)의 조성물은 특별한 제한이 없지만 무기물을 이용하는 경우에는 후술하는 절연막형성시에 이 포토레지스트(14)상에도 절연막이 형성되므로 그 후에 행해지는 포토레지스트의 제거가 곤란하게 된다. 이 때문에 포토레지스트(14)로서는 유기물을 이용하는 것이 바람직하다. 또, 유기물은 감광성수지 이기만하면 포지티브형(감광된 부분이 용이하게 분해되는 형)이나 네가티브형(감광된 부분이 용이하게 분해되지 않는 형)중 어느 것이라도 좋다.
다음에, 소정의 포토마스크를 통해서 포토레지스트(14)를 노광(露光) 시킨 후 이 포토레지스트(14)를 현상함으로써 에칭할 부분이 개구된 포토레지스트패턴(15)을 얻는다(제3c도, 제4c도). 그리고, 포토레지스트패턴(15)을 에칭용 마스크로서 금속막(13)을 에칭한다. 이 에칭에 의해 글라스기판(1)상에 금속배선(2)을 형성한다(제3d도, 제4d도).
다음에, 금속배선(2)상에 포토레지스트패턴(15)이 형성된 글라스기판(1)과 액상석출용 처리액을 접촉시키고, 이 글라스기판(1)상에 절연막(3)을 형성한다. 포토레지스트(14)로서 유기물의 감광성수지를 이용할 경우에는 절연막(3)이 글라스기판(1)상의 금속배선(2) 이외의 부분에 형성된다(제3e도, 제4e도). 또, 절연막(3)의 막두께는 금속배선(2)과 대략 동일한 두께로 형성되는 것이 바람직하다.
또, 액상석출용 처리액과 글라스기판(1)을 접촉시키는 방법은 글라스기판(1)표면에 처리액을 가하여 흐르게하는 등의 접촉방법으로도 가능하지만 처리액을 채운 침지조(浸漬槽)에서 글라스기판을 침지하는 방법이 간단하며, 더욱이 균일한 막이 얻어진다는 점에서 바람직하다.
침지조에 글라스기판을 침지하는 방법으로서는 예를들면 제5도에 도시한 공지의 절연막형성장치를 이용할 수 있다. 즉, 상기 절연막 형성장치는 외조(外槽)(20)와 내조(內槽)(21)로 이루어지고, 이들 외조(20)와 내조(21) 사이에는 물(22)이 가득차있다. 이 물은 온도조절기(23)에 의해 일정온도로 조절되어 있다. 내조(21)는 전방부(24), 중앙부(25), 후방부(26)로 이루어지고, 이들 각 부에는 포화수용액이 처리액으로서 가득차있다. 27은 순환펌프, 28은 필터이다.
다음에, 절연막(3)이 형성된 글라스기판(1)을 박리액 속에서 침지하고, 포토레지스트패턴(15), 또는 포토레지스트패턴(15) 및 이 레지스트패턴 상의 절연막(3)을 제거한다(제3f도, 제4f도). 상기 절연형성 방법에 의하면, 레지스트패턴(15)상에 절연막(3)이 형성되어 있으며, 더욱이 이 형성은 입자상으로 되어있으므로 (원인은 레지스트패턴의 감광성수지와 처리액 간의 습성(濕性)특성에 기인하는 것으로 생각된다.) 레시스트패턴(15)의 제거가 용이해진다.
이후, 금속배선(2)이 형성된 글라스기판(1)상에 TFT(12)를 형성시킬 수도 있지만, 다시 글라스기판(1)을 침지조에 담그고, 금속배선(2)상 및 절연막(3) 상에 다시 별도의 절연막(3')을 형성하는 것도 가능하다(제4g도). 이 때, 금속배선(2)상 및 절연막(3)상에 형성되는 별도의 절연막(3') 두께는 0.05 - 0.5 ㎛ 정도가 바람직하다.
또, 형성된 절연막(3.3')은 충분히 치밀한 두께이지만 또 400℃ - 500℃ 에서 30 분 정도의 열처리를 행함으로서 보다 치밀한 막을 얻을 수 있다.
그리고, 글라스기판(1)상에 TFT(12)을 종래의 방법으로 형성시킨다. 또, 금속배선(2)은 역스태거(reverse stagger)구조의 TFT에 있어서는 게이트선택선이 되고, 순스태거(forward stagger)구조를 갖는 TFT에서는 소스/드레인 전극선이 된다. 본 발명에 있어서는 TFT 에 전극접촉용 금속배선이 되는 금속막이 절연기판표면에 매설되어 레벨차을 제거하므로, 금속배선에 단락을 발생시키지 않고, 또 금속배선의 단면적을 크게하는 것이 가능하다. 따라서, 금속배선의 저항값을 크게 저감시키는 것이 가능하게 되고, 금속배선의 내부기생 저항에 의해 발생하는 게이트선에 대한 전파지연의 문제를 해결할 수 있다. 또, 절연기판 표면이 평활해지므로 절연기판으로의 TFT형성 및 결합효율이 향상된다.
또, 금속배선의 저항값을 일정하게 하여 폭을 변하시킨 금속선을 형성시킬 수 도있고, 개구율의 향상에도 기여할 수 있다.
[예 1]
먼저, 소다석회글라스기판(1)을 0.5중량%의 HF수용액 속에 5분간 침지시킨 후, 충분히 세정하여 건조했다. 다음에, 이 글라스키판(1)에 진공증착법을 이용하여 약 1 ㎛ 두께의 Cr막(13)을 형성했다.
이후, 글라스기판(1)의 Cr막(13) 표면에 네가티브형 포토레지스트(14)(상품명: OMR - 85, 東京應化工業製, 일본국)를 도포한다. 이 도포 후 즉시 온풍순환식 건조기에서 70 ℃ 로 20분간 예비베이킹을 행한다. 그리고, 노광기(露光機)를 이용하여 1.5초간 노광을 행하고, Cr막(13)표면에 레지스트패턴(15)을 형성한다. 노광 후 OMR현상액에 1분간 침지하여 현상하고, 다음에 린스액(OMR린스액)으로 1분간 린스를 행하며, 다시 순수한 물로 충분히 세정한 후 건조했다. 그리고, 상기 포토레지스트패턴(15)을 에칭용 마스크로서 Cr막(13)을 에칭하고, Cr배선(2)을 형성했다.
절연막형성장치에있어서, 글라스기판(1)상에 이산화규소막(3)을 형성했다. 먼저, 순환펌프(27)를 동작시켜, 내조후방부(26)의 처리액을 일정량씩 방출하여 필터(28)로 여과하고, 내조전방부(24)로 복귀하는 처리액순환을 개시한다. 처리액순환량은 240㎖/min 이다. 그리고, 포토레지스트패턴(15)을 Cr배선(2)상에 부착시킨상태에서 글라스기판(1)을 내조중앙부(25)에 수평상태로 침지했다. 이 상태에서 약 10시간 유지함으로써 글라스기판(1)상에 Cr배선(2) 이외에 부분에 이 Cr배선(2)과 대략 동일한 두께(약 1㎛의 두께)의 이산화규소막(3)이 형성된다.
다음에 상기 글라스기판(1)을 박리액(OMR용 박리액-502)으로 침지하고, 포토레지스트패턴(15)을 제거한다. 그리고, 글라스기판(1)을 400℃ 로 30분간 열처리한다. 또, 글라스기판(1)상에 TFT(12)를 형성하고, Cr배선(2)을 게이트배선 및 게이트전극으로 기능하게 한다.
[예 2]
실시예1에서 이용한 글라스기판(1)을 준비하고, 이 글라스기판(1)상에 스패터(spatter)법을 이용하여 약 1㎛ 두께의 A1막(13)을 형성했다. 다음에, 상기 글라스기판(1)의 A1막(13)상에 실시예1과 같은 조건으로 도포, 현상 및 에칭을 행하여 A1배선(2)을 형성했다.
상기 A1배선(2)은 액상석출용 처리액에 대하여 내식성이 낮으므로 미리 A1배선(2)의 표면을 양극산화(陽極酸化)하여 알루미나피막을 형성했다. 알루미나피막은 A1막을 양극으로 하고, 구연산용액으로 침지된 음극과 직류전원을 통해서 접속하여 이것에 전압을 인가함으로써 양극산화(陽極酸化)하여 형성했다.
그리고, 절연막형성장치를 이용하여 글라스기판(1)상에 A1배선 이외에 부분에 이산화규소막(3)을 형성했다.
글라스기판(1)을 내조중앙부(25)에 침지시킨 채로 약 10시간을 유지하고, 글라스기판(1)상에 형성된 이산화규소막(3)이 A1배선(2)과 대략 동일한 두께(약 1㎛ 두께)가 되는 시점에서 글라스기판(1)을 내조중앙부(25)로부터 꺼낸다. 그리고, 글라스기판(1)을 박리액(OMR용 박리액-502)으로 침지하고, 포토레지스트패턴(15)을 제거한다.
이 후, 다시 글라스기판(1)을 절연막형성장치의 내조중앙부(25)에 침치하고, A1배선(2)상 및, 이산화규수(3)상에 다시 약 0.1㎛ 두께의 이산화규소막(3)을 형성했다. 그리고, 글라스기판(1)을 400℃로 30분간 열처리했다. 이 후, 글라스기판(1)상에 TFT(12)을 형성하고, A1배선(2)을 게이트배선 및 게이트전극으로서 기능하게한다.
이상설명한 바와같이, 본 발명의 TFT어레이에 있어서, 간단한 제조공정에 의해 금속배선이 되는 금속막을 매설한 절연기판을 얻을 수 있다.
또한, 금속배선이 절연기판표면에 매설되어 있으므로, 금속배선의 저항을 크게 저감시킬 수 있는 동시에 레벨차에 의한 TFT의 단락고장을 방지할 수 있고, 대용량, 대면적의 액정표시 장치에 적용할 경우에도 금속배선의 전파지연을 저감하여 화질의 저하를 방지할 수 있다. 또, 종횡비가 큰 금속배선을 형성함으로써 금속배선의 폭을 좁게할 수 가 있고, 개구율을 크게하는 것이 가능하다.

Claims (5)

  1. 절연기판(1)상에 복수개의 박막트랜지스터를 형성함으로써 박막트랜지스터어레이를 제조하기위한 방법에 있어서, 상기 기판(1)상에 금속막(13)을 형성하고, 상기 금속막(13)에 포토레지스트(14)를 도포하고, 상기 포토레지스트(14)를 노광시켜 현상에 의해 포토레지스트패턴(15)을 형성하고, 에칭용 마스크로서 상기 포토레지스트패턴(15)으로 상기 금속막(13)을 에칭하고, 상기 포토레지스트패턴(15)을 갖는 상기 절연기판(1)을 액상석출용처리액(液相析出用處理液)에 접촉시켜 상기 절연기판상에 절연막(13)을 형성하고, 포토레지스트패턴(15)과, 포토레지스트패턴 및 이 포토레지스트패턴상의 절연막(3)의 조합체를 제거하는 단계를 구비하는 것을 특징으로하는 박막트랜지스터어레이의 제조방법.
  2. 제1항에 있어서, 상기 액상석출용처리액은 이산화규소가 과포화상태로 된 규불화수소산 수용액을 함유하고, 상기 포토레지스트(14)는 유기물의 감광성수지인 것을 특징으로하는 박막트랜지스터어레이의 제조방법.
  3. 제1항에 있어서, 상기 절연막(3)은 상기 금속막(13)이 배제된 영역에서는 실질적으로 상기 금속막의 두께와 같은 두께를 갖는 것을 특징으로 하는 박막트랜지스터어레이의 제조방법.
  4. 제3항에 있어서, 상기 절연막(3)과 상기 금속막(13)상에는 별도의 다른 절연막(3')이 형성되어 있는 것을 특징으로 하는 박막트랜지스터어레이의 제조방법.
  5. 제1항에 있어서, 상기 절연막(3)과 상기 금속막(13)상에는 별도의 다른 절연막이 형성되어 있는 것을 특징으로 하는 박막트랜지스터어레이의 제조방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3176253B2 (ja) * 1995-05-25 2001-06-11 シャープ株式会社 回路基板
US6181723B1 (en) 1997-05-07 2001-01-30 Sharp Kabushiki Kaisha Semiconductor light emitting device with both carbon and group II element atoms as p-type dopants and method for producing the same
KR100590742B1 (ko) 1998-05-11 2007-04-25 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법
US6104062A (en) * 1998-06-30 2000-08-15 Intersil Corporation Semiconductor device having reduced effective substrate resistivity and associated methods
US20070042549A1 (en) * 2000-04-17 2007-02-22 Fairchild Semiconductor Corporation Semiconductor device having reduced effective substrate resistivity and associated methods
US7687889B2 (en) * 2005-04-19 2010-03-30 Lg Electronics Inc. Organic electroluminescent display device having electrical communication between conducting layer and cathode layer
KR101525805B1 (ko) 2008-06-11 2015-06-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4389481A (en) * 1980-06-02 1983-06-21 Xerox Corporation Method of making planar thin film transistors, transistor arrays
US4432134A (en) * 1982-05-10 1984-02-21 Rockwell International Corporation Process for in-situ formation of niobium-insulator-niobium Josephson tunnel junction devices
JPS60196959A (ja) * 1984-03-21 1985-10-05 Oki Electric Ind Co Ltd 半導体集積回路の製造方法
DE3604368A1 (de) * 1985-02-13 1986-08-14 Sharp K.K., Osaka Verfahren zur herstellung eines duennfilm-transistors
US5068207A (en) * 1990-04-30 1991-11-26 At&T Bell Laboratories Method for producing a planar surface in integrated circuit manufacturing
US5064775A (en) * 1990-09-04 1991-11-12 Industrial Technology Research Institute Method of fabricating an improved polycrystalline silicon thin film transistor
JP2912457B2 (ja) * 1991-02-01 1999-06-28 日本板硝子株式会社 薄膜コンデンサ
US5236874A (en) * 1991-03-08 1993-08-17 Motorola, Inc. Method for forming a material layer in a semiconductor device using liquid phase deposition
JP2982383B2 (ja) * 1991-06-25 1999-11-22 日本電気株式会社 Ｃｍｏｓトランジスタの製造方法
KR960012587B1 (ko) * 1991-10-01 1996-09-23 니뽄 덴끼 가부시끼가이샤 비대칭적으로 얇게 도핑된 드레인-금속 산화물 반도체 전계효과 트랜지스터(ldd-mosfet) 제조 방법
US5614270A (en) * 1996-02-09 1997-03-25 National Science Council Method of improving electrical characteristics of a liquid phase deposited silicon dioxide film by plasma treatment

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