KR100262472B1 - 위상 에러 신호 발생기 - Google Patents

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니시무로 타이죠
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Abstract

위상 에러 신호 발생기는 2개의 입력 펄스 신호의 위상을 비교하여, 상기 입력 펄스 신호 사이의 앞선 위상 또는 지연된 위상에 따라 출력 극성을 변화시켜, 상기 펄스 신호 사이의 시간차에 비례하는 전하를 출력하는 위상 비교기와, 상기 시간차에 따라 전하를 충전하는 전단 캐패시터와, 상기 전단 캐패시터에 에미터가 연결되고 베이스가 접지된 트랜지스터와, 상기 트랜지스터의 콜렉터에 연결된 후단 캐패시터와, 상기 2개의 입력 펄스 신호에 대응하는 에지를 검출한 후, 다음 에지가 도달할 때까지 상기 트랜지스터를 바이어싱하는 스위치 제어기를 포함하는데, 상기 2개의 입력 펄스 신호의 위상 에러에 대한 적분 정보는 상기 전단 캐패시터에서 순차로 발생된 입력 펄스 신호의 각 에지의 시간차에 비례하는 전하에 의해 상기 후단 캐패시터로부터 획득된다.

Description

위상 에러 신호 발생기
본 발명은 디지탈 비디오 디스크(digital video disc:DVD) 시스템과 같은 광 디스크 시스템에서 트래킹 서보 신호(tracking servo signal)를 발생시키는 위상 에러 신호 발생기에 관한 것이다.
최근에, 개인용 컴퓨터 등에서 디지탈로 압축된 비디오 신호 또는 데이터로 된 광 기록 정보를 전송하는데 사용되는 디지탈 비디오 디스크와 같은 광 디스크용 재생 장치가 제안되어 왔으며, 상업적으로 실현하기 위해 꽤 많은 노력을 하고 있다. DVD는 종래의 콤팩트 디스크보다 훨씬 더 높은 기록 밀도를 가지기 때문에, 2시간이 넘는 영화도 12cm 직경을 갖는 단일 디스크의 한 면에 콤팩트 디스크와 동일하게 기록할 수 있다.
이러한 기록 매체로부터 정보를 정확하게 재생하기 위해서는 정확한 트래킹 서보가 필요하게 된다. 그러므로, 픽업 신호로부터 트래킹 에러 신호를 정확하게 발생시키는 것이 필요하게 되었다. DVD 시스템에 있어서, 대각선으로 정렬된 4개의 광수용 셀로 분리되어 있는 하나의 광검출기를 이용하여 레이저에서 방사된 빔 스폿으로부터 반사된 광을 수신함으로써 트래킹 에러를 검출하고, 트래킹 에러로서 출력간의 위상 에러를 검출하기 위해 2개의 대각선 셀의 출력을 가산하는 방법은 DVD 시스템의 표준 특성으로부터 이러한 방법에 대해 최상이라고 생각된다.
이 방법은 위상 에러가 트래킹 에러에 의해 대각 성분인 2개 세트의 합 사이에서 발생한다는 원리에 기초한다. 그래서, "위상 에러에 기초한 트래킹 에러 발생"이라 불린다.
일본 공개공보 소하58(1983)-150114에는 시스템을 구현한 트래킹 에러 발생기에 대해 개시되어 있으나, 일본 특허 평성05(1993)-80053에는 트래킹 에러 발생기의 종류를 향상시킨 것에 대해 개시되어 있다. 매우 높은 기록 밀도를 갖는 DVD용의 트래킹 에러 신호 발생기의 실제 구성에 있어서는, 매 펄스마다 고속이며 높은 정확도로 위상 에러를 검출하는 것이 필요하다. 그러므로, 이러한 트래킹 에러 신호 발생기는 매우 어려운 문제점들을 갖고 있다. 예컨대, 일본 특허 평성05(1993)-80053에는 도 6에 도시된 트래킹 에러 신호 발생기가 개시되어 있으며, 이 트래킹 에러 신호 발생기는 펄스 신호의 합성으로 발생하는 어떤 결함 파형 일치로 인한 영향을 제거하기 위해 매 펄스에 해당하는 위상 비교 결과를 합하게 된다.
지금부터, 도 6에 도시된 종래의 회로에 관한 동작이 도 7에 도시된 파형도를 참조하여 기술될 것이다. 4개의 광수용 셀 A, B, C 및 D를 갖는 광검출기로부터 획득되며 세트로된 2개의 대각선 합 신호 A+C 및 B+D는 도 7에 도시된 트래킹 에러의 합에 응답하여 그 사이에 위상 에러를 갖는 것으로 가정한다. 입력 펄스 신호(1)는 대각선 합 신호 A+C를 파형으로 형성하여 획득된 이진 사각 펄스 신호이고, 다른 입력 펄스 신호(2)는 다른 대각선 합 신호 B+D를 파형으로 형성하여 획득된 다른 이진 사각 펄스 신호이다. 기준 극성(RP) 신호는 입력 펄스 신호(1 및 2)로부터 생성되어, 입력 펄스 신호(1 및 2)에서의 대응하는 펄스중 지연된 펄스의 리딩에지에서 상승하는 트레일링에지와, 입력 펄스 신호(1 및 2)에서의 대응하는 펄스중 지연된 펄스의 트레일링에지에서 상승하는 트레일링에지를 갖는다.
3개의 입력 신호(1, 2 및 RP)는 도 6에 도시된 바와 같이, 위상 비교기(61)에 공급된다. 이 위상 비교기(61)는 입력 펄스 신호(1)와 기준 극성 신호(RP)의 제 1 합성을 EX-OR 연산하고, 입력 펄스 신호(2)와 기준 극성 신호(RP)의 제 2 합성을 EX-OR 연산하는 동작을 한다. 위상 비교기(61)에 있어서, EX-OR 출력은 저항(R4 및 R5)을 통해 전류 신호로 변환되어, 전단 캐패시터(C1)를 충전시키게 된다. 입력 펄스 신호(1)가 입력 펄스 신호(2)에 비해 위상이 앞서 진행 된다면, 입력 펄스 신호(1)와 관련된 EX-OR 출력은 위상 에러의 주기에 대해 하이 레벨을 갖게 될 것이므로, 전류(I1)는 저항(4)을 통해 흐르고, 하이 레벨이 지속되는 동안, 캐패시터(C1)를 충전시키게 된다. 한편, 입력 펄스 신호(1)가 입력 펄스 신호(2)에 비해 위상이 지연된다면, 입력 펄스 신호(2)와 관련된 EX-OR 출력은 위상 에러의 주기 동안 하이 레벨이 되므로, 전류(I2)는 저항(R5)을 통해 반대 방향으로 흘러 캐패시터(C1)를 충전시키게 된다.
상기 동작 동안, 스위치(SW1 및 SW2)는 개방된채로 있게 된다. 입력 펄스의 대응하는 2개의 에지가 도달된 때의 단계로부터 다음 펄스의 대응하는 에지중 하나가 도달된 때의 단계까지, 스위치(SW1)는 온 상태를 유지하게 된다. 스위치(SW1)가 온으로 유지하고 있는 상태는 논리회로로 구성된 스위치 제어기(62)에 의해 결정된다. 스위치(SW1)가 온이면, 캐패시터(C1)는 연산 증폭기(OP)와 캐패시터(C2)로 구성된 적분기(63)에 접속된다. 연산 증폭기(OP)는 입력 사이의 전압을 제로(0)로 하는 동작을 한다.
캐패시터(C1)에 충전된 전하는 위상 에러에 비례하는 전하량을 가지며, 캐패시터(C2)로 전달(전류 I3를 참조)된다. 그러므로, 캐패시터(C1) 양단의 전하는 연산 증폭기의 동작에 의해 다음 입력이 도달하기 전에 자동적으로 제로(0)로 리셋된다. 연산 증폭기의 대역폭이 제한되어 있으므로, 전하는 제한된 속도로 전달된다. 이러한 전하 전달 동작에서는 상대적으로 크고 급격한 전류가 흐르게 된다. 이후, 저항(R6 및 R7)이 전류 경로를 따라 삽입되어, 급격한 전류를 적당한 전류 레벨로 억제하게 된다.
그러므로, 매 입력 펄스마다 캐패시터(C1)에 충전된 전하는 후단 캐패시터(C2)로 전달되어, 캐패시터(C2)를 충전시키게 된다. 위상 에러에 대응하는 평균값을 갖는 전압은 적분기(63)의 출력에서 생성되므로, 전압 출력이 트래킹 에러 신호로서 이용된다. 어떤 결함 파형 일치가 입력(I1 및 I2)의 합성에서 발생한다면, 결함 파형 일치 검출기(64)는 결함 파형 일치를 검출하여, 캐패시터(C1)의 전하를 리셋하도록 스위치(SW3)를 폐쇄할 수 있다. 그러므로, 적분기(63)로부터 생성된 트래킹 에러 신호는 결함 파형으로부터 영향을 받지 않게 된다. 도 7에 도시된 바와 같이, 대각선 합 신호 A+C의 제 2 피크는 이진화하기 위한 임계 레벨에 도달하지 못하므로, 다른 대각선 합 신호 B+D와 대응하는 제 2 피크의 이진화된 사각 펄스 신호는 분리된(isolated) 펄스가 된다.
이러한 경우에 있어서, 스위치 제어기(62)는 스위치(SW1)를 개방시켜, 캐패시터(C1)의 전하를 전달하지 않을 수 있다. 스위치(SW3)는 입력 펄스 신호(2)의 트레일링에지 직후, 결함 파형 일치 검출기(64)에 의해 턴 온되고, 전단 캐패시터(C1)의 양 단자가 단락된다. 그 결과, 결함 파형이 발생할 때, 전단 캐패시터(C1)의 전하는 후단 캐패시터(C2)에 전달되지 않고 리셋된다.
그러나, 도 6에 도시된 종래의 회로는 DVD 시스템에 필요한 고속 동작에 사용하기 어렵고, 이러한 고속 동작 시스템에서는 정확하게 동작하지도 않는다. IC는 고속 실행, 낮은 오프셋 및 낮은 신호 대 잡음비(S/N)를 필요로 하기 때문에, 바이폴라 공정에 의해 실행된다. 그러나, 도 6에 도시된 종래의 회로는 바이폴라 공정에 의한 IC 집적화를 하는데 여러 가지 문제점을 갖는다.
이러한 문제점으로서는 먼저, 제 1 스위치(SW1)에 대해 양방향 전류의 ON/OFF(온/오프)를 실현하기 어렵다는 것이다. 이러한 양방향 전류 스위치를 실현하기 위해서는, 도 8에 도시된 것과 같은 다이오드 브리지를 사용하여 양방향 전류 스위치 기능을 실현하는 장치가 있으며, 이 다이오드 브리지는 바이어스 전류의 구동/비구동을 통해 온 또는 오프된다.
이러한 양방향 전류 스위치에 있어서, 전력 공급원(Vcc)과 관련된 바이어스 전류 공급원(IS1)은 PNP 트랜지스터로 구성되며, 접지와 관련된 다른 바이어스 전류 공급원(IS2)은 NPN 트랜지스터로 구성된다. PNP 트랜지스터 및 NPN 트랜지스터는 서로가 갖는 응답 특성이 상이하기 때문에, 상이한 전도율을 갖는 트랜지스터를 이용한 바이어스 전류 공급원은 완전히 동일 시간에 턴 온 또는 턴 오프되지 못한다. 게다가, 바이어스 전류 공급원의 전류 용량은 전하를 전달하기 위해 흐르는 최대 전류보다 더 클 필요가 있다. 바이어스 전류 공급원의 용량은 감소되어서는 않된다.
따라서, 도 8에 도시된 종래기술인 양방향 전류 스위치를 이용한 위상 에러 검출기에 있어서, PNP 트랜지스터와 NPN 트랜지스터의 온/오프 응답 시간이 짧다면, 큰 오프셋 전류가 전단 및 후단 캐패시터(C1 및 C2)로 흐르게 되어, 위상 에러 신호 발생의 정확성이 낮아지게 된다. 실제로, DVD 시스템에서는 위상 에러 오프셋을 수 나노초(nsec) 이하로 억제하는 것이 필요하다. 그러므로, 온/오프 시간차는 수 나노초 이하가 되어야 한다. 그러나, 현재는 온/오프 시간차를 충분히 감소시킬 필요가 없다. 게다가, 전류는 바이어스 전류 공급원이 턴 온된 시간에서 전하 전달이 완료된 후에도 계속 흐르게 된다. 그러므로, 바이어스 전류 공급원의 전류 차는 전하 전달이 완료된 후에도 적분기(63)로 흐르게 되어, 정확한 위상 에러 신호를 발생시키게 된다.
이러한 경우에도, 이 트랜지스터들은 상이한 도전율을 갖는 트랜지스터로 만들어지기 때문에, 바이어스 전류 공급원의 정확성에 대한 균형을 맞추기가 어려워 여러 문제점이 발생하게 된다. 거의 정확한 트래킹이 실행되면, 위상 에러 신호 출력은 제로에 가깝게 된다. 이 상태에서, 에러 검출 동작 시간은 다음 펄스때 까지의 매우 짧은 부분에 대해 짧아지게 되지만, 전하를 전달하기 위한 스위치(SW1)의 온 상태는 전체 지속기간으로 연장된다. 전류 오프셋의 양이 작다면, 발생된 에러 신호내에서 상당한 양의 에러가 생기게 된다. 다이오드 브리지 대신에, 도 9에 도시된 것과 같은 포화(saturation) 스위치를 사용하여 양방향 전류 스위치 기능을 실현하는 장치가 있다. 이러한 경우에 있어서도, 포화 스위치는 대량의 전압 오프셋과 저속 동작이라는 문제점을 여전히 갖게 된다. 그러므로, 포화 스위치의 경우에도 상당한 양의 에러를 갖게 된다.
더욱이, 도 6에 도시된 종래의 회로는 연산 증폭기(OP)가 충분한 특성을 갖는 것이 어렵다는 문제점을 갖는다. 일반적으로, 연산 증폭기의 출력단은 PNP 및 NPN 트랜지스터를 구비한 푸시-풀 회로로 구성된다. 이 푸시-풀 구성에 있어서, 트랜지스터의 구동측은 전하의 전달이 후단 캐패시터(C2)를 충전시키느냐 방전시키느냐에 따라 변하게 된다. 일반적인 바이폴라 IC에 있어서, PNP 트랜지스터는 측면 구조를 갖는 반면, NPN 트랜지스터는 수직 구조를 가짐으로써, 이들 트랜지스터는 구조 차이에 따른 고속 동작 특성에서 상당한 차이를 갖게 된다.
그러므로, 충전 동작 및 방전 동작의 속도에는 큰 차가 있게 된다. 이러한 동작 속도의 차로 인해, 앞선 위상과 지연된 위상의 차가 생기게 된다. 위상 에러 특성 곡선을 보면, 제로 위상의 최초점에 대하여 서로 대향하는 측면에서 곡선의 경사량의 차가 발생하게 된다. 출력단이 NPN 에미터-팔로워 구성인 경우와, 푸시-풀 형인 경우에, 동작 속도의 차로 인해, NPN 트랜지스터의 에미터 전극으로 충전이 되고, NPN 트랜지스터의 콜렉터 전극으로부터는 일정 전류가 방전된다. 충전과 일정 전류의 방전으로, 앞선 위상과 지연된 위상 사이에 큰 특성차가 생기게 된다. 게다가, 2개의 입력 전류 사이의 오프셋은 상기 위상차를 발생시키는 요인으로 고려된다.
이로써, 연산 증폭기와 온/오프 스위치를 이용하여 전하를 전달하는 종래의 위상 에러 신호 발생기의 경우에는 높은 정확성과 고속 동작을 필요로 하는 DVD와 같은 디스크에 대해 충분한 성능을 획득하는 것이 어렵다는 문제점을 갖게 된다.
본 발명의 목적은 높은 정확성과 고속 동작을 필요로 하는 DVD와 같은 광 디스크를 재생할 때, 트래킹 에러를 발생시키기 위한 전하를 순차적으로 전달함으로써, 충분한 성능을 갖는 위상 에러 신호 발생기를 제공하는데 있다.
도 1은 본 발명에 따른 위상 에러 신호 발생기의 제 1 실시예를 설명하는 회로도.
도 2는 본 발명에 따른 위상 에러 신호 발생기의 제 2 실시예를 설명하는 회로도.
도 3은 도 2에 도시된 후단 캐패시터가 제 1 및 제 2 후단 서브-캐패시터로 분리된 경우의 본 발명에 따른 위상 에러 신호 발생기의 제 3 실시예를 설명하는 회로도.
도 4는 도 2에 도시된 전단 캐패시터가 제 1 및 제 2 전단 서브-캐패시터로 분리된 경우의 본 발명에 따른 위상 에러 신호 발생기의 제 4 실시예를 설명하는 회로도.
도 5는 도 2에 도시된 전류 스위치가 한쌍의 차동 트랜지스터 회로로 구성된 경우의 본 발명에 따른 위상 에러 신호 발생기의 제 5 실시예를 설명하는 회로도.
도 6은 트래킹 에러 신호를 발생하는 종래의 위상 에러 신호 발생기를 설명하는 회로도.
도 7은 도 6에 도시된 종래의 회로 동작을 설명하는 파형도.
도 8은 도 6에 도시된 종래의 회로에 사용된 스위치의 한정된 예를 설명하는 회로도.
도 9는 도 6에 도시된 종래의 회로에 사용된 스위치의 한정된 다른 예를 설명하는 회로도.
〈도면의주요부분에대한부호의설명〉
1, 2: 입력 펄스 신호
11 : 위상 비교기
12 : 스위치 제어기
14 : 결함 파형 일치 검출기
C1 : 전단 캐패시터
C2 : 후단 캐패시터
Q1, Q2 : 트랜지스터
상기 목적을 달성하기 위해, 본 발명의 제 1 관점에 따른 위상 에러 신호 발생기는 위상 비교기를 구비한다. 이 위상 비교기에서 2개의 입력 펄스 신호의 위상이 비교되어, 출력 극성은 펄스 신호의 선행 및 지연에 따라 변하고, 입력 펄스 신호 사이의 시간차에 비례하는 전하가 출력된다. 또한, 상기 위상 에러 신호 발생기는 시간차에 대응하는 전하를 충전시키는 전단 캐피시터와, 이 전단 캐패시터에 에미터가 연결되고 베이스가 접지된 트랜지스터와, 이 트랜지스터의 콜렉터에 연결된 후단 캐패시터와, 2개의 입력 펄스 신호의 대응하는 에지를 검출한 후, 다음 에지가 도달할 때까지 트랜지스터를 바이어스하는 스위치 제어기를 구비한다. 여기서, 전단 캐패시터에서 발생한 입력 펄스 신호의 각 에지에 대한 시간차에 따른 전압은 트랜지스터에 의해 후단 캐패시터로 순차적으로 전달되어, 후단 캐패시터로부터 2개의 입력 펄스 신호에서의 위상 에러의 축적된 전압을 얻을 수 있다.
상기 구성에 따라, 베이스가 접지된 트랜지스터는 베이스에 공급된 펄스 전압에 응답하여, 펄스 전압이 하이 또는 로우일 때 전단 캐패시터에 충전된 전하를 후단 캐패시터로 전달할 수 있다. 반면에, 베이스가 접지된 트랜지스터는 에미터에 공급된 펄스 전류에 응답하여, 펄스 전류가 온일 때만 전단 캐패시터에 충전된 전하를 후단 캐패시터로 전달할 수 있다.
본 발명의 제 2 관점에 따른 위상 에러 신호 발생기는 2개의 입력 펄스 신호의 시간차 신호를 생성하기 위해 제 1 및 제 2 출력 사이의 구동 출력을 변화시키는 2개의 입력 펄스 신호를 비교하는 위상 비교기와, 시간차에 대응하는 전하를 충전하는 전단 캐패시터와, 이 전단 캐패시터의 각 단자에 에미터가 연결되고 베이스가 접지된 제 1 및 제 2 트랜지스터와, 이 트랜지스터의 콜렉터 사이에 연결된 후단 캐패시터와, 2개의 입력 펄스 에지가 위상 비교기에 의해 검출된 때로부터 다음 에지가 위상 비교기에 도달한 때까지의 주기 동안 베이스가 접지된 트랜지스터를 바이어싱하는 스위치 제어기를 구비한다. 여기서, 전단 캐패시터의 양단에 나타나는 입력 펄스 신호의 에지에 대한 시간차 정보는 매 주기마다 트랜지스터에 의해 후단 캐패시터로 순차적으로 전달되어 후단 캐패시터의 단자로부터 입력 펄스 신호에서의 위상 에러의 축적된 정보를 얻게 된다.
본 발명의 제 3 관점에 따른 위상 에러 신호 발생기는 에미터가 서로 연결된 한쌍의 제 1 및 제 2 차동 트랜지스터 회로와, 한쌍의 캐패시터를 포함하는데, 제 1 및 제 2 차동 트랜지스터 회로의 공통 에미터 노드는 베이스가 접지된 대응 트랜지스터의 콜렉터에 연결되고, 제 1 및 제 2 차동 트랜지스터 회로의 한 트랜지스터는 콜렉터를 통해 제 2 및 제 3 캐패시터와 연결되며, 제 1 및 제 2 차동 트랜지스터 회로의 다른 트랜지스터는 콜렉터를 통해 전력 공급원 또는 접지와 같은 일정 전압 노드에 연결된다. 그리고, 입력 신호의 합성으로 결함 파형 일치가 발생하는 경우에, 한쌍의 제 1 및 제 2 트랜지스터 회로는 베이스 바이어스를 제어함으로써 전단 캐패시터에 충전된 전하를 제 2 및 제 3 캐패시터로 전달되는 것을 방지하여, 전하를 전력 공급원 또는 접지와 같은 일정 전압 노드로 바이패스하게 된다.
본 발명의 전술한 내용과, 기타의 목적 및 특징은 본 발명에 관한 기술분야의 당업자가 첨부 도면을 참조하여 발명의 아래 설명을 고찰해 보면 더욱 명확해질 것이다.
본 발명은 도 1 내지 도 5를 참조하여 상세히 기술될 것이다. 도면을 통해, 도 6에서의 참조 번호나 문자는 설명의 용이성을 위해 유사하거나 동등한 구성요소를 나타내는데 사용될 것이다.
도 1은 본 발명에 따른 위상 에러 신호 발생기의 제 1 실시예를 설명하는 회로이다. 제 1 실시예에 있어서, 도 6에 도시된 종래의 회로에 있는 연산 증폭기(OP) 대신에, 베이스가 접지된 트랜지스터(Q1)가 사용되었다. 위상 비교기(11)에 있는 2개의 EX-OR 유닛은 위상 비교기(11)로부터 전류 출력(I1 및 I2)을 출력하는 전압-전류 변환기를 구비한다. 전류 출력(I2)은 전류 미러 접속(CM)을 통해 다른 전류 출력(I1)과 다른 경로를 갖는다. 그래서, 이 전류 출력(I1 및 I2) 사이의 차로 인해, 한 단자가 접지된 전단 캐패시터(C1)가 충전된다. 베이스가 접지된 트랜지스터(Q1)는 한 단자가 접지된 전단 및 후단 캐패시터(C1 및 C2) 사이에 연결된다. 트랜지스터가 연결되는 방식은 트랜지스터의 에미터가 전단 캐패시터(C1)에 연결되고, 트랜지스터의 콜렉터가 후단 캐패시터(C2)에 연결된다. 전하는 트랜지스터(Q1)의 콜렉터 전류 경로를 따라 전달된다. 스위치 제어기(12)는 입력 펄스 신호(1 및 2)를 기준으로, 스위치(SW1)를 작동시켜 접지 또는 바이어스 전압원(Vb)에 연결되도록 하기 위해 제공된다.
입력(1 및 2)의 대응하는 펄스의 에지중 하나만이 위상 비교기(11)에 도달하고 다른 하나는 도달하지 않았다면, 스위치(SW1)는 접지에 연결되어, 트랜지스터(Q1)가 턴 오프됨으로써, 전류차 출력으로 전단 캐패시터(C1)가 충전된다. 이와 반대로, 다른 펄스의 대응하는 에지가 위상 비교기(11)에 도달하게 되면, 위상 에러 정보가 검출되고, 스위치(SW1)는 바이어스 전압원(Vb)과 연결된다. 제 1 트랜지스터(Q1)가 구동되면, 전단 캐패시터(C1)의 전하는 후단 캐패시터(C2)로 전달된다. 이 전달이 완료된 후, 전단 캐패시터(C1)는 Vb-VBE전압(여기서 VBE는 트랜지스터(Q1)가 온이고 일정할 때의 베이스-에미터간 전압이다)의해 초기화된다. 이후, 도 6에 도시된 종래의 회로에서와 동일한 동작이 실행된다. 그 결과, 도 6에 도시된 회로의 소정 위치에 있는 모든 신호는 도 7에 도시된 종래 회로에서의 파형과 동일한 파형을 갖게 된다. 그러나, 전하는 트랜지스터(Q1)의 콜렉터로부터 에미터로 향하는 방향으로만 전달되므로, 전류(I2)에 일정 전류를 부가함으로써 바이어스를 셋업하는 것이 필요하다.
스위치 제어 전류는 전하 전달 경로에서 누설(leak)되지 않기 때문에, 베이스가 접지된 단일의 NPN 트랜지스터는 전하를 전달하는데 사용된다. 본 발명의 상기 실시예는 고속이며, 매우 낮은 에러율을 가지며, 매우 작은 오프셋으로 동작할 수 있다.
도 2를 참조하여, 본 발명의 제 2 실시예가 설명된다. 도 2는 위상 에러 신호 발생기의 제 2 실시예를 설명하는 회로도이다. 이 실시예에 있어서, 도 1에 도시된 제 1 실시예에서의 단일 구조 대신에, 완전한 차동 구조가 채택된다.
즉, EX-OR 유닛은 출력 레벨이 하이 레벨일 때 일정 전류를 출력한다. 게다가, 전단 캐패시터(C1)는 위상 비교기(11)의 EX-OR 유닛의 출력 단자 양단에 제공된다. 베이스가 접지된 한쌍의 트랜지스터(Q1 및 Q2)는 완전한 차동 구조로 전단 캐패시터(C1)와 후단 캐패시터(C2) 사이에 병렬로 위치한다. 이 한쌍의 트랜지스터의 에미터는 전단 캐패시터(C1)의 양단에 연결되며, 베이스는 공통의 일정 전압 바이어스 공급원(Vb)을 통해 접지에 연결된다. 게다가, 전단 캐패시터(C1)의 전하는 한쌍의 트랜지스터(Q1 및 Q2) 사이의 콜렉터 전류차에 의해 전달된다. 제 2 실시예에 있어서, 스위치(SW1a 및 SW1b)는 전단 캐패시터(C1)와 접지 사이에 위치하며, 이 스위치와 직렬로 각각 접속된 전류 공급원(Ia 및 Ib)도 접지에 접속된다. 그러므로, 스위치(SW1 및 SW2)는 위상 비교기(11)의 EX-OR 유닛으로부터의 전류 출력을 제어한다. 그러나, 스위치(SW1a 및 SW1b)는 도 1에 도시된 트랜지스터(Q1)와 같이 트랜지스터의 베이스 바이어스를 제어하기 위해 제공될 수 있다.
제 2 실시예에 있어서, 전단 캐패시터(C1)의 전하는 일정 전류로 전달된다. 제 1 및 제 2 실시예에서, 일정 전류의 양은 종래의 전류 제한 저항에 의해 획득된 전류 레벨과 동등한 규정 레벨로 설정될 수 있다. 일반적으로, 전하의 방전 기간이 전하의 충전 기간보다 길기 때문에, 일정 전류 레벨은 위상 비교기(11)에 있는 EX-OR 유닛으로부터의 전류 출력 레벨보다 조금 높게 설정되는게 충분하다. 일반적으로, 2개의 전류 공급원 사이의 전류차에 의해 결과 출력에서 오프셋이 생기게 된다. 그러나, 제 2 실시예에 있어서, 전하 전달 회로는 동일한 전도율을 갖는 트랜지스터(예컨대, 이 경우에서는 NPN 트랜지스터)로 구성된다. 그러므로, 전류차의 양은 적당히 낮은 레벨 이하로 억제된다. 모든 위상을 비교하기 위한 전단 캐패시터(C1)의 전하는 상기 기술된 바와 같이, 후단 캐패시터(C2)로 순차적으로 전달되어서 충전된다. 그러므로, 충전된 출력은 후단 캐패시터(C2)의 양단 전압으로서 생기게 된다. 충전된 출력은 차동/단일 변환기(13)를 통해 출력된다. 그러므로, 차동/단일 변환기(13)로부터의 위상 에러 신호 출력은 픽업의 트래킹 서보 제어에 사용된다.
더욱이, 제 2 실시예에 있어서, 제 1 및 제 2 입력 펄스와 관련된 스위칭 파형은 서로 동위상 상태에 있는 트랜지스터(Q1 및 Q2)에서의 공통-모드 펄스 전류가 나타난다. 차동/단일 변환기(13)는 공통-모드 제파비(rejection ratio)가 일반적으로 크기 때문에, 스위칭 파형의 영향은 차동/단일 변환기(13)에서 제거되어 출력에는 없게 된다. 그러나, 실제 회로에 있어서, 무시할 수 없는 양의 동위상 스위칭 파형은 차동/단일 변환기(13)의 출력으로 누설된다. 도 3에 도시된 것과 같은 본 발명의 제 3 실시예에는 동위상 스위칭 파형의 누설을 제거하는 장치가 제공된다. 제 3 실시예에 있어서는 도 3에 도시된 후단 서브-캐패시터(C2) 대신에, 한 단자가 접지에 연결된 한쌍의 제 1 및 제 2 후단 서브-캐패시터(C2a 및 C2b)가 제공된다. 제 1 및 제 2 후단 서브-캐패시터(C2a 및 C2b)와 관련된 시간 상수는 트래킹 서보 대역폭과 매칭되도록 값을 설정한다.
제 1 및 제 2 후단 서브-캐패시터(C2a 및 C2b)는 수천 PF범위에서 수만 PF범위까지의 상대적으로 대용량을 갖는 것이 바람직하다. 그러므로, 수백 KHz 범위에서 MHz 범위를 갖는 동위상 펄스의 중요한 부분은 제 1 및 제 2 후단 서브-캐패시터(C2a 및 C2b)의 합성에 의해 제파된다. 그러므로, 동위상 펄스는 결과적인 위상 에러 신호 검출 출력으로부터 완전히 제거된다.
이와 유사하게, 본 발명에 따른 위상 에러 신호 발생기의 제 4 실시예에 기초하여, 도 4에 도시된 전단 캐패시터는 한 단자가 각각 접지된 제 1 및 제 2 전단 서브-캐패시터(C1a 및 C1b)로 분리된다.
도 2에 도시된 것과 같은 제 2 실시예에 있어서, 회로의 중요한 부분은 위상 비교기(11)로부터 차동/단일 변환기(13)의 입력단까지 완전히 대칭적인 차동 회로로 구성됨으로써, 앞선 위상과 지연된 위상 사이의 위상에서의 비대칭 문제는 해결될 수 있다. 게다가, 전하 전달 채널로 흐르는 스위치 제어 전류의 누설이 제거되어, 높은 정확성을 갖는 위상 에러 신호가 고속 동작에서도 생성될 수 있다.
더욱이, 도 3에 도시된 것과 같은 제 3 실시예에서, 전류 스위치(SW2a 및 SW2b)는 베이스가 접지된 트랜지스터(Q1 및 Q2)와 제 1 및 제 2 후단 서브-캐패시터(C2a 및 C2b) 사이에 각각 삽입된다. 이들 스위치는 입력 펄스 신호(1 및 2)의 합성에서 결함 파형 일치가 발생하면 턴 오프되어, 제 1 및 제 2 후단 서브-캐패시터(C2a 및 C2b)의 충전 동작을 중지시킨다. 이러한 전류 스위치(SW2a 및 SW2b)의 턴 온/오프는 상기 기술된 바와 같은 입력 펄스 신호(1 및 2)의 합성으로 발생하는 어떤 결함 파형 일치를 검출하는 결함 파형 일치 검출기에 의해 제어된다.
도 5를 참조하여, 본 발명에 따른 위상 에러 신호 발생기의 제 5 실시예에서, 도 3에 도시된 전류 스위치(SW2a 및 SW2b)는 한쌍의 차동 트랜지스터 회로로 구성된다. 차동 트랜지스터 회로가 베이스가 접지된 트랜지스터(Q1 및 Q2)에 사용된 것과 같은 NPN 트랜지스터로 구성되면, 전하 전달과 관련된 실제 전류는 후단 서브-캐패시터(C2a 및 C2b)로부터 전단 서브-캐패시터(C1a 및 C1b)로 향하는 방향으로 흐른다. 그러므로, 상대적으로 비용이 많이 들고 복잡한 양방향 전류 스위치를 사용할 필요가 없다.
단반향 전류 스위치는 한쌍의 차동 트랜지스터 회로를 이용하여 구성될 수 있는데, 이중 하나의 차동 트랜지스터 회로는 에미터가 서로 연결된 한쌍의 NPN 트랜지스터(Q3 및 Q4)로 구성되며, 다른 차동 트랜지스터 회로는 에미터가 서로 연결된 다른 한쌍의 NPN 트랜지스터(Q5 및 Q6)로 구성된다. 이 장치에 있어서, 각각의 차동 트랜지스터 회로에 있어서의 회로 경로는 베이스에 공급된 바이어스 전압을 제어함으로써, 쌍으로된 트랜지스터(Q3 및 Q4, Q5 및 Q6) 사이에서 스위칭된다. 제 1 및 제 2 입력 펄스 신호(1 및 2)의 합성에서의 어떤 결함 파형 일치가 검출되면, 결함 파형 일치 검출기(14)는 트랜지스터(Q3 및 Q6)의 베이스를 하이 레벨로 바이어스한다. 그 결과로, 콜렉터를 통한 전력 공급원(Vcc)으로의 트랜지스터(Q3 및 Q6) 접속이 효율적으로 되며, 전단 서브-캐패시터(C1a 및 C1b)로부터의 전하는 전력 공급원(Vcc)으로 바이패스된다.
제 1 및 제 2 입력 펄스 신호(1 및 2)의 합성에서의 어떤 결함 파형 일치가 검출되지 않으면, 결함 파형 일치 검출기(14)는 트랜지스터(Q4 및 Q5)의 베이스를 하이 레벨로 바이어스한다. 그 결과로, 콜렉터를 통한 제 1 및 제 2 후단 서브-캐패시터(C2a 및 C2b)로의 트랜지스터(Q4 및 Q5) 접속이 효율적으로 되며, 전단 서브-캐패시터(C1a 및 C1b)로부터의 전하는 제 1 및 제 2 후단 서브-캐패시터(C2a 및 C2b)로 전달된다.
그러므로, 어떤 결함 파형 일치가 입력 펄스 신호의 합성에서 발생할 때, 트래킹 에러 신호 발생으로 위상 에러 검출 동작에서의 에러에 의해 영향을 받은 바람직하지 않은 오프셋을 방지하게 된다. 트랜지스터(Q1 내지 Q6)에 대한 베이스 바이어스가 제어되기 때문에, 바이어스 제어 신호로 인해 전하 전달 채널에 누설이 방지되므로, 위상 에러 신호 발생기로부터의 출력 성능은 악화되지 않는다.
상기 기술된 본 발명의 실시예에 있어서, DVD 시스템에 사용되는 트래킹 에러 발생은 상세히 설명되었다. 그러나, 본 발명은 이것에 한정되지 않으며, 변형이 가능하다. 이와 같은 변형은 위상이 2개의 신호의 평균 위상 에러를 발생시킴으로써 피드백 동작으로 제어되는 위상 제어 루프에도 적용될 수 있다. 특히, 높은 정확성과 고속으로 위상 에러를 검출하는 필요성을 갖는 장치에도 적당하다.
상기 기술된 바와 같이, 본 발명에 따른 위상 에러 신호 발생기는 매우 높은 정확성을 고속을 필요로하는 DVD 시스템에서의 트래킹 에러 신호 발생에도 향상된 특성을 제공할 수 있다.
상기 기술된 바와 같이, 본 발명은 가장 바람직하게 위상 에러 신호 발생기를 제공할 수 있다.
지금까지 본 발명을 양호한 실시예로서 설명하였지만, 본 발명은 상기 실시예에 의해 한정되는 것이 아니며, 본 기술분야의 당업자는 본 발명의 범위를 벗어나지 않고 동등한 구성 요소를 가지고 여러 가지 변경과 변형이 가능하다. 즉, 첨부된 청구범위의 개념과 범위는 본 명세서에 개시된 실시예에만 한정되지 않는다.
높은 정확성과 고속 동작을 필요로 하는 DVD와 같은 광 디스크를 재생할 때, 트래킹 에러를 발생시키기 위한 전하를 순차적으로 전달함으로써, 충분한 성능을 갖는 위상 에러 신호 발생기를 제공할 수 있다.

Claims (12)

  1. 2개의 입력 펄스 신호의 위상을 비교하여, 상기 입력 펄스 신호 사이에서 위상의 선행 또는 지연에 따라 출력 극성을 변화시켜, 상기 펄스 신호 사이의 시간차에 비례하는 전하를 출력하는 위상 비교기와;
    상기 시간차에 따라 전하를 충전하는 전단 캐패시터와;
    상기 전단 캐패시터에 에미터가 연결되고 베이스가 접지된 트랜지스터와;
    상기 트랜지스터의 콜렉터에 연결된 후단 캐패시터와;
    상기 2개의 입력 펄스 신호에 대응하는 에지를 검출한 후, 다음 에지가 도달할 때까지 상기 트랜지스터를 바이어싱하는 스위치 제어기를 구비하는데,
    상기 2개의 입력 펄스 신호의 위상 에러에 대한 적분 전압은 상기 전단 캐패시터에서 순차로 발생된 입력 펄스 신호의 각 에지의 시간차에 비례하는 전하에 의해 상기 후단 캐패시터로부터 획득되는 것을 특징으로 하는 위상 에러 신호 발생기.
  2. 2개의 입력 펄스 신호의 위상을 비교하여, 상기 입력 펄스 신호 사이에서 위상의 선행 또는 지연에 따라 제 1 및 제 2 출력 단자를 변화시켜, 상기 2개의 펄스 신호 사이의 시간차에 비례하는 전하를 출력하는 위상 비교기와;
    상기 시간차에 따라 전하를 충전하는 전단 캐패시터와;
    상기 전단 캐패시터의 각 단자에 에미터가 연결되고, 베이스가 접지된 제 1 및 제 2 트랜지스터와;
    상기 제 1 및 제 2 트랜지스터의 콜렉터 사이에 연결된 후단 캐패시터와;
    상기 2개의 입력 펄스 신호의 대응하는 에지를 검출한 후, 다음 에지가 도달할 때까지 상기 트랜지스터를 바이어싱하는 스위치 제어기를 구비하는데,
    상기 2개의 입력 펄스 신호의 위상 에러에 대한 적분 전압은 상기 전단 캐패시터에서 순차로 발생된 입력 펄스 신호의 각 에지의 시간차에 비례하는 전하에 의해 상기 후단 캐패시터의 각 단자로부터 획득되는 것을 특징으로 하는 위상 에러 신호 발생기.
  3. 제 2 항에 있어서, 상기 전단 캐패시터는 상기 위상 에러 비교기의 제 1 및 제 2 출력 단자 각각에 연결된 한쌍의 전단 서브-캐패시터로 분리되는 것을 특징으로 하는 위상 에러 신호 발생기.
  4. 제 2 항에 있어서, 상기 후단 캐패시터는 상기 제 1 및 제 2 트랜지스터의 콜렉터에 연결된 한쌍의 후단 서브-캐패시터로 분리되는 것을 특징으로 하는 위상 에러 신호 발생기.
  5. 제 1 항에 있어서, 상기 전단 캐패시터에 충전된 전하는 펄스가 하이 또는 로우일 때만 상기 스위치 제어기에 의해 상기 베이스가 접지된 트랜지스터의 베이스에 펄스 전압이 인가됨으로써, 상기 후단 캐패시터로 전달되도록 제어되는 것을 특징으로 하는 위상 에러 신호 발생기.
  6. 제 2 항에 있어서, 상기 전단 캐패시터에 충전된 전하는 펄스가 하이 또는 로우일 때만 상기 스위치 제어기에 의해 상기 베이스가 접지된 트랜지스터의 베이스에 펄스 전압이 인가됨으로써, 상기 후단 캐패시터로 전달되도록 제어되는 것을 특징으로 하는 위상 에러 신호 발생기.
  7. 제 1 항에 있어서, 상기 전단 캐패시터에 충전된 전하는 전류가 온일 때만 상기 스위치 제어기에 의해 상기 베이스가 접지된 트랜지스터의 에미터에 온-오프 제어 펄스 전류가 인가됨으로써, 상기 후단 캐패시터로 전달되도록 제어되는 것을 특징으로 하는 위상 에러 신호 발생기.
  8. 제 2 항에 있어서, 상기 전단 캐패시터에 충전된 전하는 전류가 온일 때만 상기 스위치 제어기에 의해 상기 베이스가 접지된 트랜지스터의 에미터에 온-오프 제어 펄스 전류가 인가됨으로써, 상기 후단 캐패시터로 전달되도록 제어되는 것을 특징으로 하는 위상 에러 신호 발생기.
  9. 제 1 항에 있어서, 각각의 에미터가 공통으로 접속된 한쌍의 제 1 및 제 2 차동 트랜지스터 회로를 추가로 구비하며, 공통 에미터 노드는 베이스가 접지된 상기 제 1 및 제 2 트랜지스터의 콜렉터에 연결되고, 상기 제 1 및 제 2 트랜지스터 회로에서 한 트랜지스터의 콜렉터는 상기 제 1 및 제 2 후단 서브-캐패시터에 각각 연결되고, 상기 제 1 및 제 2 트랜지스터 회로에서 다른 트랜지스터의 콜렉터는 일정 전압 노드에 각각 연결되며,
    입력 펄스 신호를 합성할 때 어떤 결함 파형 일치가 발생하는 경우, 상기 한쌍의 제 1 및 제 2 차동 트랜지스터 회로는 베이스 바이어스를 제어함으로써, 상기 전단 캐패시터에 충전된 전하가 제 2 및 제 3 캐패시터로 전달되는 것을 방지하여, 상기 전하를 전력 공급원 또는 접지와 같은 일정 전압 노드로 바이패스하는 것을 특징으로 하는 위상 에러 신호 발생기.
  10. 제 2 항에 있어서, 각각의 에미터가 공통으로 접속된 한쌍의 제 1 및 제 2 차동 트랜지스터 회로를 추가로 구비하며, 공통 에미터 노드는 베이스가 접지된 상기 제 1 및 제 2 트랜지스터의 콜렉터에 연결되고, 상기 제 1 및 제 2 트랜지스터 회로에서 한 트랜지스터의 콜렉터는 상기 제 1 및 제 2 후단 서브-캐패시터에 각각 연결되고, 상기 제 1 및 제 2 트랜지스터 회로에서 다른 트랜지스터의 콜렉터는 일정 전압 노드에 각각 연결되며,
    입력 펄스 신호를 합성할 때 어떤 결함 파형 일치가 발생하는 경우, 상기 한쌍의 제 1 및 제 2 차동 트랜지스터 회로는 베이스 바이어스를 제어함으로써, 상기 전단 캐패시터에 충전된 전하가 제 2 및 제 3 캐패시터로 전달되는 것을 방지하여, 상기 전하를 전력 공급원 또는 접지와 같은 일정 전압 노드로 바이패스하는 것을 특징으로 하는 위상 에러 신호 발생기.
  11. 제 1 항에 있어서, 상기 입력 펄스 신호의 합성시에 발생하는 어떤 결함 파형 일치에 응답하여 상기 위상 비교기의 출력을 차단하는 것을 특징으로 하는 위상 에러 신호 발생기.
  12. 제 2 항에 있어서, 상기 입력 펄스 신호의 합성시에 발생하는 어떤 결함 파형 일치에 응답하여 상기 위상 비교기의 출력을 차단하는 것을 특징으로 하는 위상 에러 신호 발생기.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6160434A (en) * 1998-05-14 2000-12-12 Mitsubishi Denki Kabushiki Kaisha Ninety-degree phase shifter
US6061551A (en) 1998-10-21 2000-05-09 Parkervision, Inc. Method and system for down-converting electromagnetic signals
US7515896B1 (en) 1998-10-21 2009-04-07 Parkervision, Inc. Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships
US6694128B1 (en) 1998-08-18 2004-02-17 Parkervision, Inc. Frequency synthesizer using universal frequency translation technology
US6542722B1 (en) 1998-10-21 2003-04-01 Parkervision, Inc. Method and system for frequency up-conversion with variety of transmitter configurations
US7236754B2 (en) 1999-08-23 2007-06-26 Parkervision, Inc. Method and system for frequency up-conversion
US6560301B1 (en) 1998-10-21 2003-05-06 Parkervision, Inc. Integrated frequency translation and selectivity with a variety of filter embodiments
US6061555A (en) 1998-10-21 2000-05-09 Parkervision, Inc. Method and system for ensuring reception of a communications signal
US7039372B1 (en) 1998-10-21 2006-05-02 Parkervision, Inc. Method and system for frequency up-conversion with modulation embodiments
US6370371B1 (en) 1998-10-21 2002-04-09 Parkervision, Inc. Applications of universal frequency translation
US6813485B2 (en) 1998-10-21 2004-11-02 Parkervision, Inc. Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same
US6128359A (en) * 1998-10-27 2000-10-03 Intel Corporation Phase difference magnifier
FI106415B (fi) 1998-12-22 2001-01-31 Nokia Mobile Phones Ltd Parannettu menetelmä ja piirijärjestely signaalin käsittelemiseksi
US6879817B1 (en) 1999-04-16 2005-04-12 Parkervision, Inc. DC offset, re-radiation, and I/Q solutions using universal frequency translation technology
US6853690B1 (en) 1999-04-16 2005-02-08 Parkervision, Inc. Method, system and apparatus for balanced frequency up-conversion of a baseband signal and 4-phase receiver and transceiver embodiments
JP4001431B2 (ja) * 1999-03-24 2007-10-31 パイオニア株式会社 光ピックアップのトラッキング制御装置、及び光ピックアップのトラッキング制御方法
US7065162B1 (en) 1999-04-16 2006-06-20 Parkervision, Inc. Method and system for down-converting an electromagnetic signal, and transforms for same
US7110444B1 (en) 1999-08-04 2006-09-19 Parkervision, Inc. Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments and circuit implementations
US7693230B2 (en) 1999-04-16 2010-04-06 Parkervision, Inc. Apparatus and method of differential IQ frequency up-conversion
SG97805A1 (en) * 1999-08-04 2003-08-20 Texas Instr Singapore Pte Ltd Differential phase tracking circuit
US8295406B1 (en) 1999-08-04 2012-10-23 Parkervision, Inc. Universal platform module for a plurality of communication protocols
AU2284901A (en) * 1999-12-22 2001-07-03 Michael J. Bultman Methods and systems for utilizing universal frequency translators for phase and/or frequency detection
US7010286B2 (en) 2000-04-14 2006-03-07 Parkervision, Inc. Apparatus, system, and method for down-converting and up-converting electromagnetic signals
US7454453B2 (en) 2000-11-14 2008-11-18 Parkervision, Inc. Methods, systems, and computer program products for parallel correlation and applications thereof
US7072427B2 (en) 2001-11-09 2006-07-04 Parkervision, Inc. Method and apparatus for reducing DC offsets in a communication system
US7460584B2 (en) 2002-07-18 2008-12-02 Parkervision, Inc. Networking methods and systems
US7379883B2 (en) 2002-07-18 2008-05-27 Parkervision, Inc. Networking methods and systems
EP1473828A1 (en) * 2003-04-30 2004-11-03 STMicroelectronics S.r.l. Phase detector and method of generating a differential signal representative of a phase-shift
GB2454163A (en) * 2007-08-28 2009-05-06 Toumaz Technology Ltd Phase Detector and Phase Locked Loop
US20160241231A1 (en) * 2015-02-17 2016-08-18 Infineon Technologies Ag RF Switch

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151473A (en) * 1977-11-18 1979-04-24 Harris Corporation Phase detector circuit
US4740940A (en) * 1985-03-11 1988-04-26 Matsushita Electric Industrial Co., Ltd. Optical information read apparatus
JPS6220145A (ja) * 1985-07-18 1987-01-28 Matsushita Electric Ind Co Ltd 光学的情報再生装置
US5157014A (en) * 1988-11-23 1992-10-20 Arch Development Corp. High temperature crystalline superconductors from crystallized glasses
JP2938562B2 (ja) * 1990-11-28 1999-08-23 株式会社日立製作所 位相同期回路ｉｃ
JPH04262618A (ja) * 1991-02-18 1992-09-18 Advantest Corp 位相検波器
JPH0580053A (ja) * 1991-03-22 1993-03-30 Shiro Nozawa ヒト子宮体癌細胞の免疫化学的検出方法
JP2768070B2 (ja) * 1991-08-02 1998-06-25 日本電気株式会社 位相比較器
JP2897795B2 (ja) * 1991-10-31 1999-05-31 日本電気株式会社 サンプルホールド型位相比較回路

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