JP3198687B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- resistor
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Description
【０００１】
【産業上の利用分野】この発明は、例えば、光記録媒体
の記録／再生装置のクロック再生に用いられるＰＬＬ回
路に関する。
の記録／再生装置のクロック再生に用いられるＰＬＬ回
路に関する。
【０００２】
【従来の技術】書き込み可能な光記録媒体、例えばＣＤ
−Ｒが知られている。また、このような光記録媒体に対
して記録や再生を行う記録／再生装置が知られている。
この装置において、ディスクから読み出された信号は、
アシンメトリ補正等を経た後でその立ち上がり及び立ち
下がりエッジが取り出される。取り出された信号は、変
調時の基本単位のクロック成分を有している。ところ
で、例えば光記録媒体を再生する場合には、単一周波数
の成分であり連続するクロックを得る必要がある。そこ
で、ＰＬＬ回路が使用される。また、ジッタ特性等を改
善するために、ＰＬＬ回路が使用される。
−Ｒが知られている。また、このような光記録媒体に対
して記録や再生を行う記録／再生装置が知られている。
この装置において、ディスクから読み出された信号は、
アシンメトリ補正等を経た後でその立ち上がり及び立ち
下がりエッジが取り出される。取り出された信号は、変
調時の基本単位のクロック成分を有している。ところ
で、例えば光記録媒体を再生する場合には、単一周波数
の成分であり連続するクロックを得る必要がある。そこ
で、ＰＬＬ回路が使用される。また、ジッタ特性等を改
善するために、ＰＬＬ回路が使用される。
【０００３】温度特性等のために、ＰＬＬ回路の全変動
幅をキャプチャーレンジに入れてロックさせることが困
難な場合には、例えば、図４や図５に示されるようなＰ
ＬＬ回路が使用される。図４は、位相ループと共に速度
ループを設けるものである。図４において、端子４１か
らは、光記録媒体から読み出された再生信号が入力され
る。この再生信号は、速度比較回路４２及び位相比較回
路４３にそれぞれ入力され、また、それぞれの出力信号
は、完全積分型積分回路４４に供給される。完全積分型
積分回路４４の積分出力信号はＶＣＯ４５に供給され
る。ＶＣＯ４５の出力が速度比較回路４２及び位相比較
回路４３に供給される。このように、速度ループを付加
することで、キャプチャーレンジに入れてロックさせる
ことができる。
幅をキャプチャーレンジに入れてロックさせることが困
難な場合には、例えば、図４や図５に示されるようなＰ
ＬＬ回路が使用される。図４は、位相ループと共に速度
ループを設けるものである。図４において、端子４１か
らは、光記録媒体から読み出された再生信号が入力され
る。この再生信号は、速度比較回路４２及び位相比較回
路４３にそれぞれ入力され、また、それぞれの出力信号
は、完全積分型積分回路４４に供給される。完全積分型
積分回路４４の積分出力信号はＶＣＯ４５に供給され
る。ＶＣＯ４５の出力が速度比較回路４２及び位相比較
回路４３に供給される。このように、速度ループを付加
することで、キャプチャーレンジに入れてロックさせる
ことができる。
【０００４】また、図５は、スキャン動作を行うように
した例である。図５において、端子５１からは、光記録
媒体から読み出された再生信号が入力される。この再生
信号は、位相比較回路５２に入力され、その出力信号は
完全積分型積分回路４４に供給される。また、完全積分
型積分回路５４には、スキャン回路５３からの信号が供
給される。完全積分型回路５４は、その出力信号をＶＣ
Ｏ５５に供給する。ＶＣＯ５５からは、連続発振の波形
が位相比較回路５２に供給される。このように、スキャ
ン動作を行うことにより、キャプチャーレンジに入れて
ロックさせることができる。
した例である。図５において、端子５１からは、光記録
媒体から読み出された再生信号が入力される。この再生
信号は、位相比較回路５２に入力され、その出力信号は
完全積分型積分回路４４に供給される。また、完全積分
型積分回路５４には、スキャン回路５３からの信号が供
給される。完全積分型回路５４は、その出力信号をＶＣ
Ｏ５５に供給する。ＶＣＯ５５からは、連続発振の波形
が位相比較回路５２に供給される。このように、スキャ
ン動作を行うことにより、キャプチャーレンジに入れて
ロックさせることができる。
【０００５】
【発明が解決しようとする課題】図４に示されるよう
に、位相ループと共に速度ループを求める構成としたの
で、ＰＬＬ回路においては、入力されるデータがランダ
ムな場合には、コスタスループの構成が必要になってし
まい、回路規模が大きくなってしまうという問題があ
る。また、図５に示されるようなスキャン動作を行うよ
うにしたＰＬＬ回路においては、スキャン電流が位相比
較回路のアンバランスによってキャンセルされてしまう
おそれがあり、位相比較回路の出力信号全域をゆっくり
とスキャンさせることが困難である。ここで、スキャン
電流を増加すると、スキャン時間が速くなってしまい、
狭帯域のループの引き込み可能スキャン速度を超過して
しまう。
に、位相ループと共に速度ループを求める構成としたの
で、ＰＬＬ回路においては、入力されるデータがランダ
ムな場合には、コスタスループの構成が必要になってし
まい、回路規模が大きくなってしまうという問題があ
る。また、図５に示されるようなスキャン動作を行うよ
うにしたＰＬＬ回路においては、スキャン電流が位相比
較回路のアンバランスによってキャンセルされてしまう
おそれがあり、位相比較回路の出力信号全域をゆっくり
とスキャンさせることが困難である。ここで、スキャン
電流を増加すると、スキャン時間が速くなってしまい、
狭帯域のループの引き込み可能スキャン速度を超過して
しまう。
【０００６】したがって、この発明の目的は、入力信号
に対して安定な引き込みを行うことが可能なＰＬＬ回路
を提供することである。
に対して安定な引き込みを行うことが可能なＰＬＬ回路
を提供することである。
【０００７】
【課題を解決するための手段】この発明は、位相比較出
力に応じて発振周波数が制御される電圧制御型発振器
と、入力信号の位相と電圧制御型発振器の出力信号の位
相とを比較する位相比較回路と、位相比較回路の出力が
供給される完全積分型の積分回路とからなり、完全積分
型積分回路の充電特性と放電特性とが異なるゲインとさ
れ、完全積分型積分回路の出力を一方向に向かわせるよ
うにしたＰＬＬ回路であって、完全積分型積分回路に対
してリセット回路が設けられ、リセット回路は、完全積
分型積分回路の出力を一方向とは逆方向の極に向かわ
せ、一方向と逆方向の極で固定させるものであるＰＬＬ
回路である。 この発明では、完全積分型積分回路は、そ
の非反転入力端子に所定電圧が印加され、その反転入力
端子とその出力端子との間にコンデンサが接続された演
算増幅器と、演算増幅器の反転入力端子に接続され、充
電電流を設定する第１の抵抗と、演算増幅器の反転入力
端子に接続され、放電電流を設定する第２の抵抗と、演
算増幅器の反転入力端子に接続され、リセット電流を設
定する第３の抵抗とを有し、第１の抵抗の抵抗値と、第
２の抵抗の抵抗値とが異なるようにしている。
力に応じて発振周波数が制御される電圧制御型発振器
と、入力信号の位相と電圧制御型発振器の出力信号の位
相とを比較する位相比較回路と、位相比較回路の出力が
供給される完全積分型の積分回路とからなり、完全積分
型積分回路の充電特性と放電特性とが異なるゲインとさ
れ、完全積分型積分回路の出力を一方向に向かわせるよ
うにしたＰＬＬ回路であって、完全積分型積分回路に対
してリセット回路が設けられ、リセット回路は、完全積
分型積分回路の出力を一方向とは逆方向の極に向かわ
せ、一方向と逆方向の極で固定させるものであるＰＬＬ
回路である。 この発明では、完全積分型積分回路は、そ
の非反転入力端子に所定電圧が印加され、その反転入力
端子とその出力端子との間にコンデンサが接続された演
算増幅器と、演算増幅器の反転入力端子に接続され、充
電電流を設定する第１の抵抗と、演算増幅器の反転入力
端子に接続され、放電電流を設定する第２の抵抗と、演
算増幅器の反転入力端子に接続され、リセット電流を設
定する第３の抵抗とを有し、第１の抵抗の抵抗値と、第
２の抵抗の抵抗値とが異なるようにしている。
【０００８】
【作用】完全積分回路の充電電流と放電電流とのピーク
値を異なるものとする。また、システムの立ち上げ時
に、リセットパルスを完全積分回路に印加する。これに
より、完全積分回路の出力は充電電流と放電電流とのピ
ーク値の差に基づいてどちらからの極に向かっていくよ
うにする。
値を異なるものとする。また、システムの立ち上げ時
に、リセットパルスを完全積分回路に印加する。これに
より、完全積分回路の出力は充電電流と放電電流とのピ
ーク値の差に基づいてどちらからの極に向かっていくよ
うにする。
【０００９】
【実施例】以下、この発明の一実施例を図面を参照して
説明する。図１には、例えばＣＤ−Ｒ等の記録／再生装
置に適用された、この発明によるＰＬＬ回路のブロック
図が示される。図１において、端子１１からは、ＣＤ−
Ｒ等の光記録媒体から読み出された再生信号が入力され
る。この再生信号は、位相比較回路１２に入力され、そ
の出力信号は、ＤＣゲインが無限大である完全積分型積
分回路１３に供給される。この完全積分型積分回路１３
に対する充電電流と放電電流はアンバランスに設定され
る。完全積分型積分回路１３には、リセットパルス入力
端子１４からリセットパルスが供給される。完全積分型
積分回路１３からの積分出力信号はＶＣＯ１５に印加さ
れる。ＶＣＯ１５からは、連続発振の波形が位相比較回
路１２に供給される。
説明する。図１には、例えばＣＤ−Ｒ等の記録／再生装
置に適用された、この発明によるＰＬＬ回路のブロック
図が示される。図１において、端子１１からは、ＣＤ−
Ｒ等の光記録媒体から読み出された再生信号が入力され
る。この再生信号は、位相比較回路１２に入力され、そ
の出力信号は、ＤＣゲインが無限大である完全積分型積
分回路１３に供給される。この完全積分型積分回路１３
に対する充電電流と放電電流はアンバランスに設定され
る。完全積分型積分回路１３には、リセットパルス入力
端子１４からリセットパルスが供給される。完全積分型
積分回路１３からの積分出力信号はＶＣＯ１５に印加さ
れる。ＶＣＯ１５からは、連続発振の波形が位相比較回
路１２に供給される。
【００１０】図２には、上述の完全積分型積分回路１３
の詳細な回路図が示される。図２において、演算増幅器
２３の非反転入力端子が端子３０に接続される。演算増
幅器２３の反転入力端子とその出力端子との間に、コン
デンサ３２と抵抗３３との直列接続が挿入される。ま
た、演算増幅器２３の出力が出力端子３１に接続され
る。演算増幅器２３の反転入力端子とリセットパルス入
力端子１４との間に、ダイオード２１及び抵抗２２の直
列接続が挿入される。演算増幅器２３の反転入力端子と
パルス入力端子２４との間にダイオード２５及び抵抗２
６の直列接続が挿入される。演算増幅器２３の反転入力
端子とパルス入力端子２７との間に、ダイオード２８と
抵抗２９との直列接続が接続される。
の詳細な回路図が示される。図２において、演算増幅器
２３の非反転入力端子が端子３０に接続される。演算増
幅器２３の反転入力端子とその出力端子との間に、コン
デンサ３２と抵抗３３との直列接続が挿入される。ま
た、演算増幅器２３の出力が出力端子３１に接続され
る。演算増幅器２３の反転入力端子とリセットパルス入
力端子１４との間に、ダイオード２１及び抵抗２２の直
列接続が挿入される。演算増幅器２３の反転入力端子と
パルス入力端子２４との間にダイオード２５及び抵抗２
６の直列接続が挿入される。演算増幅器２３の反転入力
端子とパルス入力端子２７との間に、ダイオード２８と
抵抗２９との直列接続が接続される。
【００１１】リセットパルス入力端子１４からは、リセ
ットパルスがダイオード２１及び抵抗２２を介して演算
増幅器２３の反転入力端子に供給される。また、パルス
入力端子２４からは、充電パルスPPが供給される。パル
ス入力端子２７からは、放電パルスPNが供給される。抵
抗２６及び２９は、充電電流及び放電電流を設定するも
のであり、抵抗２６の値は抵抗２９よりも大きいとされ
る。従って、充電電流のピーク値と放電電流のピーク値
とはアンバランスな値となる。さらに、ダイオード２
１、２５及び２８は、例えば同一の特性を有するシリコ
ンダイオードであり、各ダイオードでの電圧降下
（ＶD ）は同一とされる。
ットパルスがダイオード２１及び抵抗２２を介して演算
増幅器２３の反転入力端子に供給される。また、パルス
入力端子２４からは、充電パルスPPが供給される。パル
ス入力端子２７からは、放電パルスPNが供給される。抵
抗２６及び２９は、充電電流及び放電電流を設定するも
のであり、抵抗２６の値は抵抗２９よりも大きいとされ
る。従って、充電電流のピーク値と放電電流のピーク値
とはアンバランスな値となる。さらに、ダイオード２
１、２５及び２８は、例えば同一の特性を有するシリコ
ンダイオードであり、各ダイオードでの電圧降下
（ＶD ）は同一とされる。
【００１２】演算増幅器２３の非反転入力端子には、端
子３０から例えば電源電圧の１／２の電圧が供給され
る。演算増幅器２３の出力信号は、出力端子３１から出
力されると共に、コンデンサ３２及び抵抗３３を介して
反転入力端子に帰還される。なお、リセットパルスを印
加することにより、完全積分型積分回路１３はリセット
される。
子３０から例えば電源電圧の１／２の電圧が供給され
る。演算増幅器２３の出力信号は、出力端子３１から出
力されると共に、コンデンサ３２及び抵抗３３を介して
反転入力端子に帰還される。なお、リセットパルスを印
加することにより、完全積分型積分回路１３はリセット
される。
【００１３】ここで、充電パルスPPによる充電電流のピ
ーク値ｉchは、 ｉch＝（Ｖ−（Ｖ／２）−ＶD ）／Ｒ1 であり、放電パルスPNによる放電電流のピーク値ｉdis
は、 ｉdis ＝（Ｖ−（Ｖ／２）−ＶD ）／Ｒ2 （但し、ＶをPPパルス及びPNパルスの電圧のピーク値、
Ｒ1 を抵抗２６及びＲ2を抵抗２９とする）である。
ーク値ｉchは、 ｉch＝（Ｖ−（Ｖ／２）−ＶD ）／Ｒ1 であり、放電パルスPNによる放電電流のピーク値ｉdis
は、 ｉdis ＝（Ｖ−（Ｖ／２）−ＶD ）／Ｒ2 （但し、ＶをPPパルス及びPNパルスの電圧のピーク値、
Ｒ1 を抵抗２６及びＲ2を抵抗２９とする）である。
【００１４】従来では、このｉchとｉdis との値は等し
く設定されていた。これに対して、上述のように、この
発明の一実施例では、抵抗２６は抵抗２９の値よりも大
きいので、放電パルスPNの電流ピーク値ｉdis は充電パ
ルスPPの電流ピーク値ｉchの値よりも大きい電流とな
る。従って、ｉdis ＞ｉchとなり、演算増幅器２３の出
力信号は、徐々にプラス側に引き込まれる。ところで、
電流ｉdis と電流ｉchとの差により、スキャン速度が決
定されてしまう。このため、これら電流の差とコンデン
サ３２との時定数がループの引き込み可能速度よりも十
分低い必要がある。
く設定されていた。これに対して、上述のように、この
発明の一実施例では、抵抗２６は抵抗２９の値よりも大
きいので、放電パルスPNの電流ピーク値ｉdis は充電パ
ルスPPの電流ピーク値ｉchの値よりも大きい電流とな
る。従って、ｉdis ＞ｉchとなり、演算増幅器２３の出
力信号は、徐々にプラス側に引き込まれる。ところで、
電流ｉdis と電流ｉchとの差により、スキャン速度が決
定されてしまう。このため、これら電流の差とコンデン
サ３２との時定数がループの引き込み可能速度よりも十
分低い必要がある。
【００１５】この発明の一実施例では、システムが立ち
上がる時に、「Ｈ」のリセットパルスＲesetが完全積分
型積分回路１３に供給される。リセットパルスＲesetに
よる電流ｉRST が完全積分型積分回路１３に印加され
る。この電流ｉRST は、 ｉRST ＝（Ｖ−Ｖ／２−ＶD ）／ＲO （但し、ＶをPPパルス及びPNパルスの電圧のピーク値及
びＲ0 を抵抗２２とする。また、Ｒ0 は単にリセット電
流値を決定するのみのものであり、その抵抗値は特に限
定されるものではない）により求めることができる。こ
れより求められた電流ｉRST が印加された瞬間に、完全
積分型積分回路１３の出力信号は急速に減少する。最終
的に、その出力信号が０レベルになると、リセットパル
ス入力端子１４は開放状態となる。上述のように、ｉ
dis ＞ｉchとアンバランスな状態とされているので、完
全積分型積分回路１３の出力信号は、電流ｉdis と電流
ｉchとの差によって徐々にプラス側に引き込まれてい
く。この狭帯域のループは、キャプチャーレンジに入っ
た瞬間にロックを完了し、適切な位相関係を確立する。
上がる時に、「Ｈ」のリセットパルスＲesetが完全積分
型積分回路１３に供給される。リセットパルスＲesetに
よる電流ｉRST が完全積分型積分回路１３に印加され
る。この電流ｉRST は、 ｉRST ＝（Ｖ−Ｖ／２−ＶD ）／ＲO （但し、ＶをPPパルス及びPNパルスの電圧のピーク値及
びＲ0 を抵抗２２とする。また、Ｒ0 は単にリセット電
流値を決定するのみのものであり、その抵抗値は特に限
定されるものではない）により求めることができる。こ
れより求められた電流ｉRST が印加された瞬間に、完全
積分型積分回路１３の出力信号は急速に減少する。最終
的に、その出力信号が０レベルになると、リセットパル
ス入力端子１４は開放状態となる。上述のように、ｉ
dis ＞ｉchとアンバランスな状態とされているので、完
全積分型積分回路１３の出力信号は、電流ｉdis と電流
ｉchとの差によって徐々にプラス側に引き込まれてい
く。この狭帯域のループは、キャプチャーレンジに入っ
た瞬間にロックを完了し、適切な位相関係を確立する。
【００１６】図３には、この発明によるＰＬＬ回路の波
形図が示される。図３Ｂに示されるようなパルスが端子
１１及び位相比較回路１２を介して完全積分型積分回路
１３に入力される。なお、このパルスは、ランダムなラ
ンレングスリミテッド信号のエッジ部分である。図３Ａ
はクロックである。充電パルスPP（図３Ｃ参照）がパル
ス入力端子２４を介して完全積分型積分回路１３に入力
される。また、放電パルスＰ（図３Ｄ参照）がパルス入
力端子２７を介して完全積分型積分回路１３に入力され
る。
形図が示される。図３Ｂに示されるようなパルスが端子
１１及び位相比較回路１２を介して完全積分型積分回路
１３に入力される。なお、このパルスは、ランダムなラ
ンレングスリミテッド信号のエッジ部分である。図３Ａ
はクロックである。充電パルスPP（図３Ｃ参照）がパル
ス入力端子２４を介して完全積分型積分回路１３に入力
される。また、放電パルスＰ（図３Ｄ参照）がパルス入
力端子２７を介して完全積分型積分回路１３に入力され
る。
【００１７】なお、上述の一実施例では、完全積分型積
分回路の出力が徐々にプラス側に向かうようになってい
るが、徐々にマイナス側に向かうように変更しても何ら
問題はない。
分回路の出力が徐々にプラス側に向かうようになってい
るが、徐々にマイナス側に向かうように変更しても何ら
問題はない。
【００１８】
【発明の効果】この発明によれば、ＰＬＬ回路を構成す
る完全積分型積分回路の充電電流と放電電流とのピーク
値が異なるものとされる。また、システムの立ち上げ時
に、リセットパルスが完全積分回路に印加され、これに
より、完全積分型積分回路の出力は、徐々にどちらかの
極に向かっていき、キャプチャーレンジに入った瞬間に
ロックを完了できる。このような簡単な構成で所望のク
ロックを安定して得ることができ、ジッタ補正等を行う
ことができる。
る完全積分型積分回路の充電電流と放電電流とのピーク
値が異なるものとされる。また、システムの立ち上げ時
に、リセットパルスが完全積分回路に印加され、これに
より、完全積分型積分回路の出力は、徐々にどちらかの
極に向かっていき、キャプチャーレンジに入った瞬間に
ロックを完了できる。このような簡単な構成で所望のク
ロックを安定して得ることができ、ジッタ補正等を行う
ことができる。
【図１】この発明によるＰＬＬ回路のブロック図であ
る。
る。
【図２】完全積分型積分回路の詳細な回路図である。
【図３】この発明によるＰＬＬ回路の波形図である。
【図４】従来技術の説明に用いるＰＬＬ回路のブロック
図である。
図である。
【図５】従来技術の説明に用いるＰＬＬ回路のブロック
図である。
図である。
１３ 完全積分型積分回路 １４ リセットパルス入力端子 ２３ 演算増幅器 ２４、２７ パルス入力端子 ２６、２９ 抵抗
フロントページの続き (56)参考文献 特開 平４−296117（ＪＰ，Ａ) 特開 平１−188025（ＪＰ，Ａ) 特開 昭54−100639（ＪＰ，Ａ) 特開 昭61−1107（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/093 G11B 20/14 351
Claims (2)
- 【請求項１】 位相比較出力に応じて発振周波数が制御
される電圧制御型発振器と、 入力信号の位相と上記電圧制御型発振器の出力信号の位
相とを比較する位相比較回路と、 上記位相比較回路の出力が供給される完全積分型積分回
路とからなり、 上記完全積分型積分回路の充電特性と放電特性とが異な
るゲインとされ、上記完全積分型積分回路の出力を一方
向に向かわせるようにしたＰＬＬ回路であって、 上記完全積分型積分回路に対してリセット回路が設けら
れ、 上記リセット回路は、上記完全積分型積分回路の出力を
上記一方向とは逆方向の極に向かわせ、上記一方向と逆
方向の極で固定させるものであるＰＬＬ回路。 - 【請求項２】 上記完全積分型積分回路は、その非反転
入力端子に所定電圧が印加され、その反転入力端子とそ
の出力端子との間にコンデンサが接続された演算増幅器
と、 上記演算増幅器の反転入力端子に接続され、充電電流を
設定する第１の抵抗と、 上記演算増幅器の反転入力端子に接続され、放電電流を
設定する第２の抵抗と、 上記演算増幅器の反転入力端子に接続され、リセット電
流を設定する第３の抵抗とを有し、 上記第１の抵抗の抵抗値と、上記第２の抵抗の抵抗値と
が異なるようにした 請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35169692A JP3198687B2 (ja) | 1992-12-08 | 1992-12-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35169692A JP3198687B2 (ja) | 1992-12-08 | 1992-12-08 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177755A JPH06177755A (ja) | 1994-06-24 |
| JP3198687B2 true JP3198687B2 (ja) | 2001-08-13 |
Family
ID=18419006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35169692A Expired - Fee Related JP3198687B2 (ja) | 1992-12-08 | 1992-12-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3198687B2 (ja) |
-
1992
- 1992-12-08 JP JP35169692A patent/JP3198687B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177755A (ja) | 1994-06-24 |
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