KR100259412B1 - 집적회로 칩의 장착 패키지 및 집적회로 칩의장착 방법 - Google Patents

집적회로 칩의 장착 패키지 및 집적회로 칩의장착 방법 Download PDF

Info

Publication number
KR100259412B1
KR100259412B1 KR1019970052339A KR19970052339A KR100259412B1 KR 100259412 B1 KR100259412 B1 KR 100259412B1 KR 1019970052339 A KR1019970052339 A KR 1019970052339A KR 19970052339 A KR19970052339 A KR 19970052339A KR 100259412 B1 KR100259412 B1 KR 100259412B1
Authority
KR
South Korea
Prior art keywords
chip
integrated circuit
mounting
circuit chip
substrate
Prior art date
Application number
KR1019970052339A
Other languages
English (en)
Other versions
KR19980070016A (ko
Inventor
제임스 워렌 윌슨
스테펀 웨스리 맥콰리
웨인 러셀 스토르
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/783,775 external-priority patent/US6150716A/en
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19980070016A publication Critical patent/KR19980070016A/ko
Application granted granted Critical
Publication of KR100259412B1 publication Critical patent/KR100259412B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Abstract

본 발명은 회로기판 등에 집적회로 칩을 장착하기 위한 패키지를 제공한다. 본 발명에 의한 패키지는 제 1 및 제 2 대향면을 갖는 금속 기판을 구비하는 칩 캐리어를 포함한다. 유전체 코팅이 상기 대향면들중 최소한 일 면상에 제공되는데, 그 두께는 약 20 마이크론 이하이고 그리고 그 유전상수는 약 3.5 내지 약 4.0인 것이 바람직하다. 전기 회로는 유전체 코팅상에 배치되는데, 이 전기 회로는 칩 장착 패드와, 접속 패드와, 상기 칩 장착 패드 및 상기 접속 패드를 접속하는 회로 트레이스를 포함한다. IC 칩은 플립 칩 또는 와이어 본딩 또는 접착제 접속에 의해 그 위에 유전체 코팅을 갖는 금속 기판의 표면상에 장착된다. 어느 경우에도, IC 칩은 솔더 볼 또는 와이어 본드 접속부에 의해 칩 장착 패드에 전기적으로 접속된다. 전기 리드선은 칩 캐리어상의 접속 패드로부터 연장되어 IC 칩에 대한 I/O 신호를 제공하도록 회로기판 등의 대응 패드에 접속된다. 어떤 실시예들에서는, 히트싱크들이 칩 캐리어에 추가적으로 부착될 수 있으며, 또한 어떤 실시예들에서는 칩 캐리어의 용량을 증가시키기 위하여 칩들이 칩 캐리어의 양 측면상에 장착될 수 있다.

Description

집적회로 칩의 장착 패키지 및 집적회로 칩의 장착 방법
본 발명은 회로기판 등에 장착하기 위해 칩 캐리어상의 집적회로 칩을 패키징하는 것에 관한 것으로, 특히 소위 플랫 팩 외형(flat pack outline)으로 칩과 캐리어를 장착하는 기술에 관한 것이다.
칩 장착을 위해 다년간 사용된 종래 캐리어는 금속화된 세라믹 플랫 팩(metallized ceramic flat pack) 구조이다. 이 세라믹은 많은 장점을 가지고 있으나, 사용에 있어 몇가지 결점들도 가지고 있다. 예를 들어, 세라믹은 열전도성이 별로 좋지 않으므로, 열을 제거하기 위한 혁신적인 기술을 종종 필요로 한다. 또한, 세라믹은 특히 파손을 방지하기 위한 소성(firing)을 하기 전에 조심스러운 취급을 필요로 한다. 더욱이, 세라믹은 필요한 세라믹 캐리어를 형성하기 위하여 몇 번의 처리를 요하므로, 그 가격이 매우 비싸다.
세라믹 캐리어를 회로기판과 특성이 비슷한 유리 충전 에폭시(glass-filled epoxy)와 같은 유기물 캐리어(organic carrier), 즉 동일 재료로 대체하려는 노력이 있어왔다. 세라믹 캐리어의 어떤 결점들은 극복되었지만, 그럼에도 불구하고 이러한 캐리어들은 상대적으로 낮은 전도성과, 칩의 접속을 위해 캐리어의 표면상에 요구되는 미세한 회로선을 형성하는 것과 회로기판으로 신호를 전달하고 그리고 회로기판으로부터의 신호를 전달하는 것에 있어서의 기술적 문제점들과 같은 결점들을 가지고 있다.
따라서, 본 발명의 주요 목적은 집적회로 칩을 회로기판에 장착하기 위한 패키지를 제공하는데 있는 것으로, 이 패키지는 부동 접지면(floating ground plane)을 비롯하여, 향상된 열 전달 특성과 양호한 전기적 특성을 갖는 칩 캐리어를 구비한다.
본 발명에 따르면, 회로기판 등에 집접회로 칩을 장착하기 위한 패키지가 제공된다. 이 패키지는 제 1 및 제 2 대향면(opposed faces)을 갖는 금속 기판을 구비하는 칩 캐리어를 포함한다. 금속 기판은 그 일 면 또는 양 면이 크롬으로 도금된 구리 재료로 형성되는 것이 바람직하다. 유전체 코팅(dielectric coating)이 금속 기판의 최소한 일 면상에 제공되는데, 이 유전체 코팅은 폴리이미드(polyimide)인 것이 바람직하다. 유전체 코팅은 그 두께가 약 20 마이크론 이하이고, 그 유전상수가 약 3.5 내지 약 4.0 인 것이 바람직하다. 전기 회로는 유전체 코팅상에 배치되며, 상기 전기 회로는 칩 장착 패드(chip mounting pads)와, 접속 패드(connection pads)와, 상기 칩 장착 패드 및 상기 접속 패드를 접속하는 회로 트레이스(circuit traces)를 포함한다.
IC 칩은 그 위에 유전체 코팅을 갖는 금속 기판의 표면상에 장착된다. 이러한 장착은 기계적 및 전기적 상호접속을 위해 솔더(solder)를 이용하는 플립 칩 본딩(flip chip bonding)에 의해 이루어지거나, 또는 칩을 기판에 접착적으로(adhesively) 장착하고 그리고 와이어 본드 전기적 접속부(wire bond electrical connections)를 사용하는 것에 의해 이루어질 수 있다. 어느 경우에도, IC 칩은 솔더 볼(solder ball) 또는 와이어 본드(wire bond) 접속부에 의해 칩 장착 패드에 전기적으로 접속된다. 전기 리드선(electrical leads)은 칩 캐리어상의 접속 패드로부터 연장되며, IC 칩에 대한 I/O 신호를 제공하기 위하여 회로기판 등의 대응 패드에 접속된다. 어떤 실시예에서는 히트싱크(heat sinks)가 칩 캐리어에 추가적으로 부착될 수 있으며, 어떤 실시예에서는 칩 캐리어의 용량을 증가시키기 위하여 칩들이 칩 캐리어의 양 측면상에 장착될 수 있다.
도 1은 집적회로 칩과 칩 캐리어의 패키지의 일부에 대한 저면도이며,
도 2는 도 1의 칩과 칩 캐리어의 패키지가 회로기판에 설치된 것을 도시하는 종단면도이고,
도 3은 회로기판에 설치된, 본 발명에 따른 패키지의 다른 실시예의 종단면도이며,
도 4는 히트싱크가 추가된, 본 발명의 다른 실시예의 종단면도이고,
도 5는 다른 구조로 히트싱크가 추가된, 본 발명에 따른 다른 실시예의
종단면도이며,
도 6은 캐리어의 양 측면상에 칩이 설치되고 또한 히트싱크가 추가되는, 본 발명에 따른 실시예의 종단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 칩 캐리어 12 : 금속 기판
14 : 구리 코어 16, 18 : 크롬
20 : 유전체 22 : 칩 부착(장착) 패드
24 : 접속 패드 26 : 회로 트레이스
30 : 집적회로 칩 34 : I/O 접점
38 : 전기 리드선 42 : 보호 코팅
첨부된 도면들, 특히 도 1과 도 2에는 본 발명에 따라 회로기판에 장착된 집적회로 칩 패키지의 일 실시예가 도시되어 있다.
패키지는 일반적으로 참조번호 10으로 표시된 칩 캐리어를 포함하며, 이 칩 캐리어는 금속 기판(12)을 포함한다. 바람직하게는, 금속 기판은 그 대향면상에 도금된 크롬(16, 18)을 갖는 구리 코어(copper core)(14)이다. 그러나, 곧 기술되는 바와 같이, 순수한 구리, 인바르(invar), 구리-인바르-구리(C-I-C) 및 기타 재료와 같은 다른 금속들이 사용될 수 있다. 그러나 크롬 도금된 구리가 바람직한 재료인데, 이는 이 재료가 매우 우수한 전기 전도체일 뿐 아니라 양호한 열 전도 특성을 가지고 있으므로 히트싱크로서의 역할을 할 수 있기 때문이다. 기판(12)은 그 두께가 약 0.010 인치 내지 약 0.040 인치 범위내이지만, 약 0.025 인치의 두께가 일반적이다. 0.010 인치보다 얇은 기판은 열 스프레더(heat spreader)로서의 기판의 효율성이 크게 떨어지며, 0.040 인치보다 두꺼운 기판은 패키지를 크고 무겁게 하고 또 임의의 상당한 추가적인 열 분산을 제공하지 못한다.
유전체 재료(20)의 박층은 기판(10)의 크롬위에서 기판의 일 표면에 도포되며, 그 유전체는 약 3.5 내지 4.0 사이의 유전상수를 갖는 것이 바람직하다. 바람직한 유전체는 폴리이미드(polyimide)이다. 폴리이미드는 바람직하게는 균일한 얇은 코팅이 도포되는 것을 허용하는 스프레잉(spraying)에 의해 도포된다. 그러나 폴리이미드는 스핀 코팅(spin coating)될 수 있다. 에폭시, 폴리테트라플루오로에틸렌(polytetrafluoroethylene) 등과 같은 다른 유전체가 이용될 수 있다. 그러나 폴리이미드가 바람직한데, 이는 폴리이미드가 쉽게 도포될 수 있고, 균일한 코팅을 가지며, 또 상당히 큰 결점들 없이 표면상에서 약 6 마이크론의 두께에 이르기까지유지될 수 있기 때문이다. 여기서 약 6 마이크론은 바람직한 두께이다. 그러나 약 20 마이크론까지의 두께도 사용될 수 있다. 코팅은 얇을 수록 더 좋은데, 이는 코어가 부동 접지면(floating ground plane)의 역할을 하기 때문이다. 그리고 유전체가 얇을 수록 금속기판(12)의 효과는 커진다. 실제로, 폴리이미드(20)의 두께가 약 6 마이크론이면 기판(12)의 효율은 이론적인 효율의 약 95% 이며, 반면 20 마이크론 두께의 폴리이미드(20)일 때 그 효율은 이론적 효율의 약 50% 로 떨어진다. 그러므로, 유전체 재료의 두께는 약 20 마이크론을 넘지 않는 것이 바람직하다. 반면 약 6 마이크론 또는 그 이하의 두께가 바람직하다.
전기 회로는 유전체 재료(20)의 표면상에 형성되는데, 이 전기 회로는 칩 부착(장착) 패드(22), 접속 패드(24) 및 회로 트레이스(26)를 포함한다. 회로는 업계에 잘 알려진 바와 같은 스퍼터 증착된 금속을 이용하는 포토레지스트 기술과 감법 에칭 기술(subtractive etching techniques)에 의해 형성되는 것이 바람직하다. 금속은 약 6 마이크론 두께로 스퍼터 증착되는 것이 일반적이지만, 금속의 두께는 약 4 마이크론 내지 약 8 마이크론 범위까지는 가능하다. 약 4 마이크론보다 얇게 되면, 회로 단선(circuit discontinuities)을 야기시킬 수 있으며, 약 8 마이크론보다 두껍게 되면 미세한 회로 특징의 형성을 불가능하게 한다.
IC 칩(30)은 전도성 에폭시(32)에 의해 기판(12)의 표면에 고정되어 제공된다. IC 칩(30)은 와이어 본드 리드선(wire bond leads)(36)에 의해 칩 부착(장착) 패드(22)에 접속되는 다수의 I/O 접점(34)을 갖는다. 접속 패드(24)에는 전기 리드선(38)이 설치된다. 패드(22, 24)와 트레이스(26)를 형성한 후에, 폴리이미드등으로 보호 코팅(42)이 도포된다. 그러나, 에폭시와 같은 많은 다른 코팅들이 사용될 수 있다. 코팅은 패턴화되고 스크린닝될 수 있다. 만약 광감성 코팅이 사용되면, 코팅을 패턴화하기 위해 포토리소그래피 기술이 이용될 수 있다. 보호 코팅(42)이 접속을 위해 칩 부착 패드(22)와 접속 패드(24)가 노출된 상태로 남겨두고 회로 트레이스(26) 위에 도포된다.
와이어 본드(36)는 그들 각각의 I/O 접점(34)과 칩 부착 패드(22)에 바람직하게는 써머소닉 본딩(thermosonic bonding)에 의해 부착된다. 전기 리드선(38)은 그들 각각의 부착 패드(24)에 바람직하게는 솔더 접속(solder connections)(도시되지 않음)에 의해 고정된다. 당업계에 잘 알려진 것처럼, 전도성 에폭시와 같은 다른 형태의 접속도 사용될 수 있다.
IC 칩(30)이 기판(12)에 에폭시(32)에 의해 고정되고 또 전기 리드선(38)이 부착된 후, 기판(12)의 전 표면은 에폭시 캡슐재(epoxy encapsulant)(44)에 의해 코팅된다.
회로기판에 칩과 칩 캐리어 패키지를 장착하기 위하여, 전기 리드선(38)이 회로기판(48)상의 접점(46)에 부착된다.
금속 기판(12)을 사용하면 금속화된 세라믹 기판에 비하여 여러 장점을 제공한다. 이들 장점중 하나는, 금속 기판이 비교적 가요성을 가지므로, 특히 미가공 상태(green state)의 세라믹 캐리어와 비교하여 열적인 편의운동(thermal excursions) 또는 기계적 취급(mechanical handling)의 결과로 인한 균열의 경향을 감소시킨다는 것이다. 다른 중요한 장점은 열이 세라믹 기판의 경우 보다 효과적으로 신속하게 분산되는 것을 허용하는 금속 기판의 우수한 열전도 특성이다. 더욱이, 금속 기판은 접점 및 회로에 대한 부동 접지면을 제공하는데, 이 부동 접지면은 6 마이크론 정도의 얇은 유전체층에 의하여 특히 효과적으로 된다.
또한, 고려되어야 할 인자는 금속 기판(12)으로 인한 IC 칩(30)과 캐리어(10) 사이의 열 팽창계수의 상당한 차이이다. 실리콘으로 형성된 IC 칩은 약 3 - 4 ppm/℃ 범위의 열 팽창계수(CTE)를 갖는 반면, 구리는 18 ppm/℃ 범위의 열 팽창계수를 갖는다. 열적인 불일치(thermal mismatch)로 인한 고장의 위험을 감소시키기 위해서는, 칩을 매우 얇게 하여 칩의 가요성을 증가시키는 것을 보장해야 할 필요가 있다. 실제로, 칩은 20 mils보다 두꺼워서는 안되며, 18 mils보다 작은 것이 바람직하다. 칩이 이들 한계치보다 얇은 경우, 그 자체가 매우 가요성인 전도성 에폭시를 사용하여 칩을 장착하는 것에 의하여 가요성을 보장한다. 이것은 열적 싸이클링(thermal cycling)에 의해 손상될 가능성을 감소시킨다. 물론, 기판에 대해 구리-인바르-구리 또는 인바르와 같은 상이한 재료를 선택하면 칩(30)과 기판(12)의 CTE의 불일치를 감소시킬 수 있다.
도 3은 캐리어와 칩의 패키지를 형성하기 위하여 플립 칩 본딩이 이용될 수 있는, 본 발명의 다른 실시예를 도시하고 있다. 도 3에서 볼 수 있는 바와 같이, IC 칩(52)은 솔더 볼(54)에 의해 칩 부착 패드(22)에 장착되어 제공된다. 이러한 유형의 플립 칩 장착에서 통상적인 것처럼, 강화 에폭시(56)가 칩(52)과 캐리어(12) 사이에 배치되어 솔더 볼(54)을 둘러싼다. 이 강화 에폭시는 열적인 불일치(thermal mismatch)에 기인한 손상을 방지하는 것을 돕는다. 이 실시예에서, 절연 재료(58)가 기판(12)의 단부 둘레와 기판(12)의 대향면상에 제공되므로, 리드선(60)은 기판(12)으로부터 전기적으로 절연된다. 이 경우, 리드선(60)은 접속 패드(24)를 회로기판(48)상의 접점들(46)에 접속한다.
열 분산이 더 필요하면, 도 4에 도시된 실시예가 이용될 수 있다. 도 4에서 추가적인 히트싱크(62)는 칩이 부착되는 기판(12)의 반대측면에 고정된다.
히트싱크(62)는 잘 알려진 방법으로 전도성 에폭시(63)에 의해 부착될 수 있다. 또한, 도 4는 플립 칩(52)이 와이어 본드 칩(30)과 마찬가지로 캐리어의 동일한 측면에 결합될 수 있는 방법을 도시하고 있다.
도 5는 히트싱크가 추가되는 또 다른 실시예를 도시하고 있다. 그러나 이 경우, 히트싱크는 칩을 캡슐화하는 에폭시(44)의 상부에 전도성 에폭시(63)에 의해 고정된다.
도 6은 칩이 칩 캐리어(10)의 양 측면상에 설치될 수 있는 실시예를 도시하고 있다. 기판의 양 측면상의 칩에 대해, 도 3에 도시된 바와 같은 플립 칩 기술을 이용하는 실시예가 도시되어 있다. 물론, 와이어 본드는 양 측면상의 칩에 대해 사용될 수 있으며, 또는 일 측면은 와이어 본드 기술을 이용하고 다른 측면은 플립 칩 기술을 이용할 수 있다. 이 경우, 히트싱크(62)는 공간이 허용되는 경우 양 측면상에 제공될 수 있더라도, 일 측면에 선택적으로 고정된다.
상술한 바와 같이, 본 발명의 바람직한 실시예들이 기술되었다. 앞의 설명에도 불구하고, 이러한 설명은 단지 예로 든 것이며, 본 발명이 여기서 기술된 특정 실시예들에 제한되지 않는다는 것과 이후에 청구되는 바와 같은 본 발명의 진정한 정신에서 이탈하지 않고 다양한 재배열, 변경 및 대체가 가능하다는 것을 이해해야 한다.
집적회로 칩의 장착 패키지에 있어서, 금속 기판을 사용하여 금속화된 세라믹 기판에 비해 몇 가지의 잇점들을 제공한다. 금속 기판은 비교적 가요성을 가지므로 열적인 편의운동 또는 기계적 취급의 결과로 인한 균열을 감소시키며, 향상된 열 전달 특성과 양호한 전기적 특성을 갖는 칩 캐리어를 제공할 수 있다. 또한, 이 금속 기판은 접점과 회로에 대한 부동 접지면을 제공할 수 있다.

Claims (23)

  1. 회로기판 등에 집적회로 칩을 장착하기 위한 패키지에 있어서,
    제 1 및 제 2 대향면을 갖는 금속 기판과, 상기 대향면의 최소한 일 면상에 형성되고 그리고 두께가 약 20 마이크론 이하인 유전체 코팅을 구비하는 칩 캐리어와,
    상기 유전체 코팅상에 배치되며, 칩 장착 패드와, 접속 패드와, 상기 칩 장착 패드 및 상기 접속 패드를 접속하는 회로 트레이스를 갖는 전기 회로와,
    상기 기판의 상기 일 면에 장착되며, I/O 접점들을 갖는 집적회로 칩과,
    상기 칩 장착 패드에 상기 집적회로상의 상기 I/O 접점들을 접속시키는 전기적 접속부와,
    상기 집적회로 칩으로 I/O 신호를 제공하고 그리고 상기 집적회로 칩으로부터 I/O 신호를 제공하도록 상기 접속 패드로부터 연장되는 전기 리드선을 포함하는
    집적회로 칩의 장착 패키지.
  2. 제 1 항에 있어서,
    상기 유전체 재료는 폴리이미드인
    집적회로 칩의 장착 패키지.
  3. 제 1 항에 있어서,
    상기 집적회로 칩은 와이어 본드에 의해 상기 칩 장착 패드에 접속되는
    집적회로 칩의 장착 패키지.
  4. 제 1 항에 있어서,
    상기 집적회로 칩은 플립 칩 본딩 상호접속에 의해 상기 칩 장착 패드에 접속되는
    집적회로 칩의 장착 패키지.
  5. 제 1 항에 있어서,
    상기 금속 기판은 구리 층을 포함하며, 상기 집적회로 칩은 약 20 mils보다 두껍지 않은
    집적회로 칩의 장착 패키지.
  6. 제 1 항에 있어서,
    상기 유전체는 약 3.5 내지 약 4.0 의 유전상수를 갖는
    집적회로 칩의 장착 패키지.
  7. 제 1 항에 있어서,
    상기 유전체 층의 두께는 약 6 마이크론보다 크지 않은
    집적회로 칩의 장착 패키지.
  8. 제 1 항에 있어서,
    상기 금속 기판은 크롬으로 피복된 구리인
    집적회로 칩의 장착 패키지.
  9. 제 1 항에 있어서,
    상기 유전체는 상기 기판의 양 면상에 배치되며, 전기 회로가 상기 기판의 양 면상에 있고, 집적회로 칩이 상기 기판의 양 면상에 장착되는
    집적회로 칩의 장착 패키지.
  10. 제 1 항에 있어서,
    상기 칩 캐리어에 히트싱크가 부착되는
    집적회로 칩의 장착 패키지.
  11. 제 10 항에 있어서,
    상기 히트싱크는 칩이 그 위에 장착되지 않은 상기 기판의 표면에 부착되는
    집적회로 칩의 장착 패키지.
  12. 제 10 항에 있어서,
    상기 히트싱크는 칩이 부착된 상기 기판의 표면에 부착되는
    집적회로 칩의 장착 패키지.
  13. 제 1 항에 있어서,
    상기 전기 리드선에 회로기판 등이 부착되는 것을 특징으로 하는
    집적회로 칩의 장착 패키지.
  14. 집적회로 칩을 장착하는 방법에 있어서,
    제 1 및 제 2 대향면을 갖는 금속 기판을 구비하는 칩 캐리어를 제공하는 단계와,
    상기 대향면의 최소한 일 면에 두께가 약 20 마이크론 이하인 유전체 코팅을 도포하는 단계와,
    상기 유전체 코팅상에 칩 장착 패드, 접속 패드 및 상기 칩 장착 패드와 상기 접속 패드를 접속하는 회로 트레이스를 갖는 전기 회로를 제공하는 단계와,
    I/O 접점들을 갖는 집적회로 칩을 제공하는 단계와,
    상기 기판의 상기 일 면상에 상기 집적회로 칩을 장착하되, 전기 접속부로 상기 집적회로상의 상기 I/O 접점들을 상기 칩 장착 패드에 접속하는 단계와,
    상기 집적회로 칩으로 I/O 신호를 제공하고 그리고 상기 집적회로 칩으로부터 I/O 신호를 제공하도록 상기 접속 패드로부터의 전기 리드선을 접속하는 단계를 포함하는
    집적회로 칩의 장착 방법.
  15. 제 14 항에 있어서,
    상기 유전체 재료는 폴리이미드인
    집적회로 칩의 장착 방법.
  16. 제 14 항에 있어서,
    상기 집적회로 칩은 와이어 본드에 의해 상기 칩 장착 패드에 접속되는
    집적회로 칩의 장착 방법.
  17. 제 14 항에 있어서,
    상기 집적회로 칩은 플립 칩 본딩 상호접속에 의해 상기 칩 장착 패드에 접속되는
    집적회로 칩의 장착 방법.
  18. 제 14 항에 있어서,
    상기 유전체 층의 두께는 약 6 마이크론 보다 크지 않은
    집적회로 칩의 장착 방법.
  19. 제 14 항에 있어서,
    유전체 재료는 상기 기판의 양 면상에 코팅되며, 전기 회로가 상기 기판의 양 면상에 형성되고, 집적회로 칩이 상기 기판의 양 면상에 장착되는
    집적회로 칩의 장착 방법.
  20. 제 14 항에 있어서,
    상기 칩 캐리어에 히트싱크가 부착되는 것을 특징으로 하는
    집적회로 칩의 장착 방법.
  21. 제 20 항에 있어서,
    상기 히트싱크는 칩이 그 위에 장착되지 않은 상기 기판의 표면에 부착되는
    집적회로 칩의 장착 방법.
  22. 제 20 항에 있어서,
    상기 히트싱크는 칩이 부착된 상기 기판의 표면에 부착되는
    집적회로 칩의 장착 방법.
  23. 제 14 항에 있어서,
    상기 전기 리드선이 회로기판 등의 패드에 부착되는 것을 특징으로 하는
    집적회로 칩의 장착 방법.
KR1019970052339A 1997-01-15 1997-10-13 집적회로 칩의 장착 패키지 및 집적회로 칩의장착 방법 KR100259412B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/783,775 US6150716A (en) 1995-01-25 1997-01-15 Metal substrate having an IC chip and carrier mounting
US8/783,775 1997-01-15

Publications (2)

Publication Number Publication Date
KR19980070016A KR19980070016A (ko) 1998-10-26
KR100259412B1 true KR100259412B1 (ko) 2000-06-15

Family

ID=25130356

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970052339A KR100259412B1 (ko) 1997-01-15 1997-10-13 집적회로 칩의 장착 패키지 및 집적회로 칩의장착 방법

Country Status (10)

Country Link
JP (1) JP2903013B2 (ko)
KR (1) KR100259412B1 (ko)
CN (1) CN1132243C (ko)
CZ (1) CZ3498A3 (ko)
HU (1) HUP9701377A3 (ko)
MY (1) MY127468A (ko)
PL (1) PL324177A1 (ko)
RU (1) RU2191445C2 (ko)
SG (1) SG60170A1 (ko)
TW (1) TW473887B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2481754C1 (ru) * 2011-09-13 2013-05-10 Открытое акционерное общество "Научно-производственный комплекс "ЭЛАРА" имени Г.А. Ильенко" (ОАО "ЭЛАРА") Печатная плата на металлической подложке и способ ее изготовления
JP5912058B2 (ja) 2012-03-30 2016-04-27 株式会社フジクラ 撮像モジュール、レンズ付き撮像モジュール、内視鏡、撮像モジュールの製造方法、フレキシブル配線基板成形装置
CN104882531A (zh) * 2015-06-08 2015-09-02 杨子龙 一种led集成发光模组
CN113097162A (zh) 2017-10-10 2021-07-09 北京比特大陆科技有限公司 散热片、芯片及电路板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5390082A (en) * 1992-07-06 1995-02-14 International Business Machines, Corp. Chip carrier with protective coating for circuitized surface
US5635762A (en) * 1993-05-18 1997-06-03 U.S. Philips Corporation Flip chip semiconductor device with dual purpose metallized ground conductor
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package

Also Published As

Publication number Publication date
CZ3498A3 (cs) 1998-11-11
JPH10209332A (ja) 1998-08-07
TW473887B (en) 2002-01-21
HU9701377D0 (en) 1997-10-28
HUP9701377A2 (hu) 1998-08-28
MY127468A (en) 2006-12-29
KR19980070016A (ko) 1998-10-26
CN1132243C (zh) 2003-12-24
CN1188984A (zh) 1998-07-29
HUP9701377A3 (en) 2000-01-28
PL324177A1 (en) 1998-07-20
SG60170A1 (en) 1999-02-22
RU2191445C2 (ru) 2002-10-20
JP2903013B2 (ja) 1999-06-07

Similar Documents

Publication Publication Date Title
US6131278A (en) Metal substrate having an IC chip and carrier mounting
KR100188620B1 (ko) 전자적 패키지
JP3437369B2 (ja) チップキャリアおよびこれを用いた半導体装置
US5753974A (en) Electronic device assembly
US5939783A (en) Electronic package
US7327018B2 (en) Chip package structure, package substrate and manufacturing method thereof
JPH0546981B2 (ko)
JPS63307768A (ja) 半導体搭載用多層回路板
KR100259412B1 (ko) 집적회로 칩의 장착 패키지 및 집적회로 칩의장착 방법
US5966803A (en) Ball grid array having no through holes or via interconnections
JPH1022326A (ja) 半導体装置の実装構造
JPH0573079B2 (ko)
JP2002057238A (ja) 集積回路パッケージ
JPH06334286A (ja) 回路基板
KR100203932B1 (ko) 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지
US10881006B2 (en) Package carrier and package structure
JP4892791B2 (ja) マルチチップモジュール用の中間基板
JP2001085802A (ja) 配線基板及びそれを用いた電子装置及びその製造方法
KR20000044989A (ko) 멀티 칩 볼 그리드 어레이 패키지
JPH02271544A (ja) 配線基板およびこれを用いた半導体装置
CN117747553A (zh) 内埋元件的封装结构
JP2001267486A (ja) 半導体装置及び半導体モジュール
KR0122757B1 (ko) 인쇄회로기판을 이용한 멀티 칩 패키지
KR19980025878A (ko) 칩에 방열 기판이 부착된 볼 그리드 어레이 패키지
JPS61150251A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee