KR100232990B1 - 온도 의존성회로 및 그것을 사용한 전류발생회로와 인버터와 발진회로 - Google Patents

온도 의존성회로 및 그것을 사용한 전류발생회로와 인버터와 발진회로 Download PDF

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Abstract

온도 의존성이 있는 전류 발생회로와 그것을 사용한 인버터 및 온도가 상승하면 발진 주파수가 상승하는 발진회로를 제공한다.
정전류 발생회로(20)에서 정전류를 발생하고 분류회로(23)로 분류하는 동시에, 온도 의존성 회로(21)에서 온도 의존성이 있는 전류를 발생하고 양자를 가산회로(24)로 가산하고, 링 오실레이터(30)에 구동전류를 공급한다.
링 오실레이터는 기수단의 인버터의 한편의 게이트 입력을 전단의 인버터의 출력에 접속하고, 다른편의 게이트 입력을 그것 보다도 2단전의 인버터의 출력에 접속하도록 구성된다.

Description

온도 의존성회로 및 그것을 사용한 전류발생회로와 인버터와 발진회로
제1도는 본 발명의 원리를 설명하기 위한 도면.
제2도는 본 발명의 제1실시예의 링 오실레이터의 전류제어를 설명하기 위한 도면.
제3도는 본 발명의 제2실시예의 전류 발생회로의 개략 블록도.
제4도는 본 발명의 제3실시예의 전류 발생회로의 보다 구체적인 전기 회로도.
제5도는 제4도에 나타낸 전류 비교부의 다른 예를 표시하는 도면.
제6도는 전류 비교부의 또 다른 예를 표시하는 회로도.
제7도는 제6(d)도에 표시한 비교부의 출력에 n채널 트랜지스터 217를 접속한 예를 표시하는 회로도.
제8도는 전류 비교부의 출력에 증폭기를 접속한 예를 표시하는 회로도.
제9도는 제8도에 나타낸 전류 비교부의 입력 A에 기준전위를 제공하도록한 구체예를 표시하는 회로도.
제10도는 전류 비교부의 또 다른예를 표시하는 회로도.
제11도는 전류 비교부의 또 다른예를 표시하는 회로도.
제12도는 제11도에 나타낸 예의 변형예를 표시하는 회로도.
제13도는 전류 비교부의 또 다른예를 표시하는 회로도.
제14도는 제13도에 나타낸 분압회로의 예를 표시하는 회로도.
제15도는 전류 비교부의 또 다른예를 표시하는 회로도.
제16도는 제15도에 나타낸 전류 비교부의 변형예를 표시하는 회로도.
제17도는 제16도의 분압회로의 구체예를 표시하는 회로도.
제18도는 종래의 클록 인버터와 본 발명의 제4실시예의 클록 인버터의 구체예를 표시하는 회로도.
제19도는 종래의 클록 인버터의 동작을 설명하기 위한 타이밍 챠트.
제20도는 본 발명의 제4실시예의 인버터의 변형예를 나타낸 회로도.
제21도는 본 발명의 제5실시예의 인버터의 회로도.
제22도는 제21도에 표시한 인버터를 사용하며 구성한 링 오실레이터의 회로도.
제23도는 본 발명의 제5실시예의 인버터의 변형예를 표시하는 도면.
제24도는 본 발명의 다른 논리회로에 사용한 실시예를 표시하는 도면.
제25도는 제10도에 표시한 기준전위 발생회로에 포함되는 커런트 미러회로를 나타내는 도면.
제26도는 전원을 안정화한 전류 발생회로를 나타내는 도면.
제27도는 제26도에 나타낸 전류 발생회로의 전압의 상승 특성을 표시하는 도면.
제28도는 제26도에 나타낸 액티브 필터의 일예를 표시하는 회로도.
제29도는 제26도에 나타낸 전류 발생회로의 변형예를 표시하는 회로도.
제30도는 제29도에 나타낸 전류 발생회로의 전압의 상승 특성을 표시하는 도면.
제31도는 본 발명의 기본 전류 발생회로를 표시하는 도면.
제32도는 제31도에 표시한 기본 전류발생회로의 변형예를 표시하는 도면.
제33도는 제31도에 표시한 기본 전류발생회로의 다른 변형예를 표시하는 회로도.
제34도는 트랜지스터의 채널 저항성분을 이용한 전류 발생회로의 다른예를 표시하는 회로도.
제35도는 다이오드 접속된 n채널 트랜지스터와 저항에 의해 구성한 기본 전류발생회로를 p채널 트랜지스터로 구성한 예를 표시하는 회로도.
제36도는 제35도에 나타낸 기본 전류발생회로를 p채널 트랜지스터로 구성한 예를 표시하는 회로도.
제37도는 제31도에 나타낸 기본 전류발생회로의 n채널 트랜지스터에 대신하여 바이폴라 트랜지스터로 구성한 예의 회로도.
제38도는 제32도에 나타낸 기본 전류발생회로의 n채널 트랜지스터에 대신하여 바이폴라 트랜지스터로 구성한 예를 표시하는 회로도.
제39도는 제35도에 나타낸 기본 전류발생회로의 n채널 트랜지스터를 바이폴라 트랜지스터로 치환한 예를 표시하는 회로도.
제40도는 제36도에 나타낸 기본전류회로의 p채널 트랜지스터를 바이폴라 트랜지스터에 치환한 예를 표시하는 회로도.
제41도는 제40도에 표시한 바이폴라 트랜지스터를 구성한 트리플 웰 구조를 표시하는 도면.
제42도는 제37도~제39도에 나타낸 바이폴라 트랜지스터를 구성하는 트리플 웰 구조를 표시하는 도면.
제43도는 정 전류 발생회로의 블록도.
제44도는 정 전류 발생회로의 구체적인 회로도.
제45도는 정 전류 발생회로의 일예를 표시하는 회로도.
제46도는 정 전류 발생회로의 또 다른 예를 표시하는 회로도.
제47도는 정 전류 발생회로의 또 다른 예를 표시하는 회로도.
제48도는 회로단수를 감소시킨 정 전류 발생회로를 표시하는 회로도.
제49도는 제48도에 나타낸 정전류회로에서 정전류의 전압 의존성 특성을 표시하는 도면.
제50도는 전원 안정화 회로의 다른 예를 표시하는 회로도.
제51도는 제50도에 나타낸 전원 안정화 회로의 전압 상승 특성을 표시하는 도면.
제52도는 전원 안정화 회로의 다른 예를 표시하는 회로도.
제53도는 정 전류원을 다른 회로로 치환한 전원 안정화 회로를 표시하는 회로도.
제54도는 제51도에 나타낸 전원 안정화 회로의 변형예를 표시하는 도면.
제55도는 제54도에 나타낸 전원 안정화 회로의 변형예를 표시하는 도면.
제56도는 종래의 셀프 리프레시 모드를 가지는 DRAM의 개략 블록도.
제57도는 제56도에 나타낸 DRAM에서 셀프 리프레시 모드를 설명하기 위한 도면.
제58도는 종래의 링 오실레이터를 사용한 타이머 회로를 표시하는 회로도.
제59도는 종래의 DRAM에서 유지전하가 리크되는 이유를 설명하기 위한 도면.
제60도는 종래의 타이머 회로의 특성을 표시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
20 : 정전류 발생회로 21 : 온도 의존성 회로
23 : 분류회로 24 : 가산회로
30 : 링 오실레이터 40, 41 : 기준전위 발생회로
42 : 프로그래밍 43 : 내부전위 발생회로
44 : 높은 전위발생회로 45, 47 : 분압회로
46 : 낮은 전위발생회로
51, 51, 55, 59, 71, 201, 211, 212, 224, 225, 226, 227, 231, 241, 242, 251~253, 255, 401, 402, 405~408, 411~414, 458~460 : P채널 트랜지스터
53, 54, 56, 60, 203, 204, 213, 214, 217~220, 223~226, 228, 229, 233~235, 245, 246, 256, 403, 404, 422, 424, 425, 461~463 : n 채널 트랜지스터
229 : 증폭기 R, R1~R16 : 저항
[발명이 속하는 기술분야]
본 발명은 온도 의존성회로 및 이것을 사용한 전류 발생회로와 인버터와 발진회로에 관한 것으로, 예컨대 셀프 리프레시 기능을 가지는 DRAM에 사용되는 온도 의존성회로, 전류 발생회로, 인버터 및 발진회로에 관한 것이다.
[종래의 기술]
DRAM은 메모리 셀 트랜지스터와 메모리셀 용량을 사용한 메모리셀을 어레이상으로 배열한 것으로서 메모리셀은 휘발성 소자이기 때문에, 일정 기간 이내에 메모리 셀에 유지되어 있는 데이터를 리프레시할 필요가 있다.
그렇지만, 근년에는 어떤 특수한 모드로 설정되면 DRAM자신이 자동적으로 리프레시를 행할 수 있는 기능을 부가한 것이 있다.
이 기능에 의해 사용자는 리프레시의 규칙에 구애받지 않고 DRAM을 사용할 수 있도록 되어 있다.
동시에, 이 기능은 DRAM의 성능을 극한까지 인출하고 그의 소비전력을 저감시키는 것을 가능하게 하고 있다.
이것은 예컨대 DRAM 자신이 리프레시를 행하는 타이밍을 규칙이상으로 그의 간격을 늘리는 것으로 리프레시의 회수를 적게하고 DRAM이 동작하는 회수를 감소시킬 수 있다.
제56도는 그와 같은 리프레시 기능을 가지는 DRAM의 개략 블록도이다.
제56도에 있어서, 로우 어드레스 스트로브 신호 /RAS와 칼럼 어드레스 스트로브 신호 /CAS와 기록 이네이블 /WE은 신호 입력부(1)에 주어지고, 신호 입력부(1)에서 내부 RAS 신호가 멀티프렉서(4)의 한편 입력단자에 공급된다.
셀프 리프레시 검출회로(2)는 셀프 리프레시 모드로 된 것을 검출한다.
구체적으로는 통상의 액세스에서는 얻어질 수 없는 /RAS(CBR) 이전의 /CAS 로 불리우는 칼럼 어드레스 스트로브 신호 /CAS가 로우 어드레스 스트로브 신호 /RAS보다 더 먼저 하강한 후, 약 10μsec 경과한 타이밍을 리프레시 모드로서 검출한다.
이 검출 신호는 타이머(3)에 제공되는 동시에 멀티플렉서(4), (7)에 전환 신호로서 제공된다.
타이머(3)는 셀프 리프레시 검출신호에 따라서 발진을 개시한다.
이 타이머(3)의 출력은 멀티플렉서(4)의 다른편 입력단에 제공되는 동시에 어드레스 카운터(5)에 제공된다.
어드레스 카운터(5)는 타이머 출력을 계수하고 내부 어드레스 신호를 멀티플렉서(7)의 한편의 입력단자에 출력한다.
멀티플렉서(7)의 다른편 입력단자에는 어드레스 버퍼(6)에서 외부 어드레스 신호가 입력된다.
멀티플렉서(7)는 내부 어드레스 신호와 외부 어드레스 신호를 전환하며, X 어드레스 신호를 로우 디코더(9)에 제공하고, Y 어드레스 신호를 칼럼 디코더(10)에 제공한다.
로우 디코더(9)는 X어드레스 신호를 디코드 하고, 메모리 셀 어레이(8)의 X어드레스를 지정하고, 칼럼 디코더(10)는 Y어드레스 신호를 디코드하고 메모리셀 (8)의 Y어드레스를 지정한다.
지정된 메모리셀 어레이의 어드레스에 입출력부(12)에 입력되어 있는 외부에서의 데이터가 기록 되거나, 혹은 메모리 셀 어레이(8)의 지정된 어드레스의 메모리셀에서 데이터가 판독되고, 센스 앰프(11)로 증폭되어 입출력부(12)에 출력된다.
제57도는 제56도에서 DRAM의 셀프 리프레시 동작을 설명하기 위한 타임 챠트이다.
제56도에 나타낸 DRAM에서 통상의 판독 기록 동작시에 멀티플렉서(4)는 신호 입력부(1)의 출력을 선택하고, 멀티플렉서(7)는 어드레스 버퍼(6)의 출력의 외부 어드레스 신호를 선택하고 있다.
그리고, 외부 어드레스 신호에 의하여 메모리셀 어레이(8)의 어드레스가 지정된다.
한편, 셀프 리프레시 모드에서는 제57(a)도에 나타낸 바와 같이, 로우 어드레스 스트로브 신호 /RAS가 하강하기 전에, 제57(b)도에 나타낸 바와 같이, 칼럼 어드레스 스트로브 신호 /CAS가 하강하고, 또한 로우 어드레스 스트로브 신호 /RAS가 하강하고 나서 약 10μsec 경과한 것을 셀프 리프레시 검출회로(2)가 검출한다.
타이머(3)는 그의 검출 출력에 따라서 제57(c)도에 나타낸 바와 같이 발진을 개시한다.
이때, 멀티플렉서(4)는 셀프 리프레시 검출회로(2)의 검출 출력에 응답하여 타이머(3)의 출력측으로 전환되어 있고, 타이머(3)의 출력을 내부 RAS로서 도시 하지 않은 기록 판독회로에 제공한다.
어드레스 카운터(5)는 타이머(3)의 발진 출력을 계수하고, 내부 어드레스 신호를 출력한다.
멀티플렉서(7)는 셀프 리프레시 회로(2)의 검출 출력에 응답하여 어드레스 카운터(5)의 출력의 내부 어드레스 신호를 로우 디코더(9)와 칼럼 디코더(10)에 제공한다.
로우 디코더(9)는 X어드레스 신호에 응답하여 1조(組)의 워드선을 선택하고 그것에 접속되어 있는 복수의 메모리셀이 센스 앰프(11)에 의해 자동적으로 리프레시 된다.
제58도는 제56도에 나타낸 타이머 회로의 구체적인 회로도이다.
제58도에서 타이머 회로(3)는 링 오실레이터로 구성되어 있다.
즉, 기수단의 인버터 (301, 302, … 30n)가 루프 상으로 접속되어 발진단을 구성하고 있다.
각 인버터 (301, 302 … 30n)의 전원 단자와 전원라인 사이 및 접지단자와 접지라인의 사이에는 p채널 트랜지스터 (311, 312 … 31n), n채널 트랜지스터 (321, 322, … 32n)가 접속되어 있다.
이들 트랜지스터는 각 인버터 (301, 302 … 30)에 흐르는 전류를 제한하기 위한 전류 제한용으로서 삽입되어 있다.
이들 트랜지스터 (311, 312, … 31n) 및 (321, 322, … 32n)에 의하여 인버터(301, 302, … 30n)의 전원 전위측 및 접지 전위측에서의 전류량을 동등하게 하기 위하여 n채널 트랜지스터(34)가 설치되어 있다.
이 n채널 트랜지스터(34)의 게이트는 고정 전위인 전원라인에 접속되고, 소스는 접지되며, 드레인은 다이오드 접속된 p채널 트랜지스터(33)에 접속되어 있다.
n채널 트랜지스터(34)의 게이트는 n채널 트랜지스터 (321, 322, … 32n)의 게이트에 접속되고, p채널 트랜지스터(33)는 n채널 트랜지스터(34)에 흐르는 전류를 카피(copy)하고, p채널 트랜지스터 (311, 321, … 31n)의 게이트에 공급한다.
이와 같이 구성된 링 오실레이터의 출력은 게이트 전위가 고정 전위인 전원라인에 고정된 n채널 트랜지스터(34)로 결정되는 전류로 그의 발진 주파수가 결정된다.
따라서, 일정 주파수에서의 발진이 가능 하지만, 그것은 항상 조건이 일정한 것을 기초로 하고 있고, 조건이 변화하면 그의 발진 주파수는 변화한다.
예컨대, 제60(a)도에 나타낸 바와 같이, 전원전위가 변화하면 발진 주파수는 높게된다.
이것은 전원전위가 올라가면 게이트 전위가 고정전위인 전원전위에 고정된 n채널 트랜지스터(34)의 게이트 전위가 올라가는 것에 의해, 이 n채널 트랜지스터(34)에 흐르는 전류가 증가하고, 인버터 (301, 302, … 30n)중을 흐르는 전류가 증가하기 때문이다.
또, 제60(b)도에 나타낸 바와 같이, 온도가 상승하면 발진 주파수가 저하한다.
이것은 온도가 상승하면 n채널 트랜지스터(34)의 전류 구동능력이 저하하고 이 n채널 트랜지스터(34)로 흐르게 하는 전류가 저하하여 인버터 (301, 302, … 30n)중을 흐르는 전류가 저하하기 때문이다.
더욱이, 온도가 상승하면 인버터 (301, 302, … 30n)의 내부저항이 높게되어 전류가 흐르기 어렵게되고 이것에 의해서도 발진 주파수가 저하한다.
그렇지만, 이들의 변화 자체는 직접 나쁜 특성이라고 할 수 없다.
[발명이 해결하고자 하는 과제]
그런데, 제58도에 나타낸 링 오실레이터를 제56도에 표시한 타이머(3)로서 사용하면 DRAM에서 메모리셀의 데이터 유지 특성을 열화시킬 염려가 있다.
즉, DRAM에서 리프레시의 간격은 DRAM 내의 메모리셀이 가지는 데이터 유지 특성에 의해 결정된다.
메모리셀이 가지는 데이터 유지 특성이 길면 그 만큼 리프레시를 행하는 타이밍을 규칙이상으로 그의 간격을 늘려 리프레시의 회수를 적게하고 DRAM이 동작하는 회수를 감소시키는 것이 가능하다.
일반적으로, 메모리셀의 가지는 데이터 유지특성은 제59도에 나타낸 바와 같이 고온으로 될수록 짧게된다.
이것은 메모리셀의 셀플레이트(41)와 스트리지 노드(42)의 대향 전극에 전하로서 축적된 데이터가 스트리지 노드(42)측의 확산층 부분(43)으로 기판 방향으로 리크를 일으켜 전하가 감소하기 때문에 발생한다.
일반적으로, 소비 전력이 특히 요구되는 휴대형 컴퓨터에서는 상당한 고온에서 사용되는 일이 별로 없고, 그 만큼 리프레시 간격을 늘려도 좋다.
여기에서 이 리프레시 간격을 결정하는 타이머에 제58도에 나타낸 바와 같은 링 오실레이터를 사용하면 고온에서 타이머의 발진 주파수가 저하하고 말아 리프레시 간격이 연장되어 버린다.
이것에서는 고온이나 저온의 어느 것에 발진 주파수를 합해 버리면, 그의 역 상태에서 사용할 때 오버 스펙 상태로 되는 결점이 있다.
그러므로, 본 발명의 주 목적은 온도 의존성의 있는 전류를 발생하는 온도 의존성 회로와 그것을 사용한 전류 발생회로, 인버터 및 온도가 상승하면 발진 주파수가 상승하는 발진회로를 제공하는 것이다.
[과제를 해결하기 위한 수단]
제1항에 관한 발명은 온도 의존성을 가지는 전류 발생회로에 있어서, 미리 조정된 고정비율에 따라 변환되어 발생된 정전류에 의거한 전류를 공급하는 전류 공급수단과, 상기 정전류로부터 온도 의존성 전류를 생성하는 온도 의존성 전류 생성수단과, 상기 전류 공급수단으로부터의 전류와 상기 온도 의존성 전류 생성수단으로부터의 온도 의존성 전류를 가산하는 가산수단을 구비한다.
제2항에 관한 발명에서는, 제1항의 온도 의존성 전류생성 수단은 트랜지스터를 포함하는 기준 전류 발생회로에서 정전류에 따른 기준 전류를 흘리고, 이 기준 전류를 커런트 미러 회로에 포함되는 2개의 트랜지스터의 각각에 공급하고 커런트 미러 회로의 2개의 트랜지스터의 제2전극과 제1전원 라인의 사이에 온도 의존성이 다른 2개의 저항을 접속하여 구성된다.
제3항에 관한 발명에서는, 제2항의 온도 의존성 전류 생성수단은 커런트 미러회로에서 출력되는 온도 의존성이 있는 전류를 복수의 병렬 접속된 트랜지스터에 공급하여 증폭한다.
제4항에 관한 발명에서는, 제1항의 전류공급수단은 정전류를 받아 트랜지스터에서 기준전류를 출력하고, 이 기준전류를 병렬 접속된 복수의 트랜지스터에 의해 분류한다.
제5항에 관한 발명에서는, 정전류 발생수단에서 정전류를 발생하여 전류 공급수단과 온도 의존성 전류 생성수단에 제공한다.
제6항에 관한 발명은, 제1도전형의 제3트랜지스터와 제2도전형의 제4트랜지스터를 직렬 접속하고 각각의 입력전극을 한편의 게이트 입력으로 하고, 제3트랜지스터와 제1트랜지스터의 사이에 제1도전형의 제5트랜지스터를 접속하는 동시에 제4트랜지스터와 제2트랜지스터의 사이에 제2도전형의 제6트랜지스터를 접속하고, 제5트랜지스터의 입력전극과 제6트랜지스터의 입력 전극을 다른편의 게이트 입력으로 하고, 한편의 게이트 입력에 제1클록 신호를 제공하고, 다른편의 게이트 입력에 제2클록신호를 제공한다.
제7항에 관한 발명에서는, 제6항의 발명에 부가하여 제5트랜지스터와 제1전원라인의 사이에 제1도전형의 제1트랜지스터를 접속하고, 그의 입력 전극에는 게이트 전위를 제공하고 제6트랜지스터와 제2전원라인의 사이에 제2도전형의 제2트랜지스터를 접속하고 그의 입력전극에는 게이트 전위를 제공한다.
제8항에 관한 발명에서는, 제6항의 발명에 부가하여, 더욱 분류하여 극성이 다른 미소 전류신호를 미소 전류신호 발생수단에서 발생하고, 제5트랜지스터에 대하여 제1도전형의 제7트랜지스터를 병렬 접속하고, 그 입력전극에 한편의 극성의 미소신호를 제공하여 제6트랜지스터에 대하여 제8트랜지스터를 병렬 접속하고 그의 입력전극에는 다른편의 극성이 미소신호를 제공하여 제7 및 제8트랜지스터를 도통시키는 것에 의해, 인버터 수단의 출력이 플로우팅 상태로 되는 것을 방지한다.
제9항에 관한 발명에서는, 제6항에서 제5 및 제6트랜지스터는 디플레이션형 또는 낮은 문턱값 트랜지스터로 구성된다.
제10항에 관한 발명은 온도 의존성의 있는 발진회로에 있어서, 각각이 2개의 게이트 입력을 가지는 복수의 인버터 수단의 한편의 게이트 입력에 제1클록신호를 제공하고 다른편의 게이트 입력에는 제2클록신호를 제공하고 각 인버터 수단의 제1전원측 단자와 제1전원라인의 사이에 제1도전형의 제1트랜지스터를 접속하고, 제1트랜지스터의 입력 전극에 한편의 극성의 전류신호를 제공하여 각 인버터 수단의 제2전원측 단자와 제2전원라인의 사이에 제2도전형의 제2트랜지스터를 접속하고 그의 입력전극에 다른편의 극성의 전류신호를 제공하여 제1트랜지스터와 제2트랜지스터에 의해 인버터 수단에 흐르는 전류를 제한하도록 구성된다.
제11항에 따른 발명에서 제10항의 인버터 수단은 제1도전형의 제3트랜지스터와 제2도전형의 제4트랜지스터를 직렬 접속하고, 각각의 입력전극을 한편의 게이트 입력으로하고, 제3트랜지스터와 제1트랜지스터의 사이에 제1도전형의 제5트랜지스터를 접속하고, 제4트랜지스터와 제2트랜지스터의 사이에 제2도전형의 제6트랜지스터를 접속하고 그의 입력전극과 제5트랜지스터의 입력전극을 다른 편의 게이트 입력으로 한다.
제12항에 따른 발명에서는 제7항에 관한 발명에 부가하여 더욱 극성이 다른 미소 전류신호를 미소 전류신호 발생수단에서 발생하고, 제5트랜지스터에 대하여 제7트랜지스터를 병렬 접속하고, 그의 입력전극에 한편의 극성의 미소 전류신호가 제공되는 제6트랜지스터에 대하여 제8트랜지스터를 병렬접속하고, 그의 입력전극에 다른편의 극성의 미소전류 신호를 제공하고, 제7트랜지스터와 제8트랜지스터에 의해 인버터 수단의 출력이 플로우팅 상태로 되는 것을 방지한다.
제13항에 따른 발명에서는 커런트 미러회로를 구성하는 한편의 트랜지스터와 다른편의 트랜지스터의 입력전극이 공통접속 되고, 한편의 트랜지스터의 제1전극과 입력전극에 전류가 공급되고 다른편의 트랜지스터의 입력전극에 전류가 공급되어 각 트랜지스터의 제2전극과 제1전원라인의 사이에 온도 특성이 다른 저항소자가 접속된다.
제14항에 따른 발명에서 제13항의 저항소자는 각각의 도통시의 저항값의 온도특성이 다른 트랜지스터이다.
제15항에 따른 발명에서는 또한 기준전위를 발생하는 기준전위 발생수단과, 커런트 미러회로의 출력에 따라서 내부 전위를 발생하는 내부전위 발생수단을 포함하고, 상기 저항성 소자는 커런트 미러회로의 한편의 트랜지스터에 직렬접속된 제1트랜지스터를 포함한다.
제16항에 따른 발명에서 제15항의 내부 전위 발생수단은 전원전압보다도 높은 전위 또는 접지전위 보다도 낮은 전위를 발생한다.
제17항에 따른 발명에서는 더욱 내부전위를 분압하여 제2트랜지스터의 입력전극에 제공하는분압수단을 포함한다.
제18항에 따른 발명에서는 커런트 미러회로의 출력을 증폭하여 활성화 신호를 내부 전위 발생수단에 제공하는 증폭수단을 포함한다.
제19항에 따른 발명에서는 전류원에서의 정전류를 커런트 미러를 구성하는 제1트랜지스터의 제1전극에 공급하고, 제2트랜지스터의 제1전극에서 전류를 꺼내고, 제2트랜지스터의 제2전극과 기준전위의 사이에 저항소자를 접속하여 전류 발생회로가 구성된다.
제20항에 따른 발명에서 제19항의 제1트랜지스터의 제2전극과 기준전위의 사이에 제2저항소자가 접속된다.
제21항에 따른 발명에서 제19항 또는 제20항의 제1트랜지스터와 제2트랜지스터는 각각의 전류 구동능력이 다르게 되어 있다.
제22항에 따른 발명에서 제19항 내지 제20항의 제1트랜지스터의 제2전극과 기준 전위의 사이에 제3트랜지스터가 접속되고, 저항소자와 기준전위의 사이에 제4트랜지스터가 접속되고 제3트랜지스터와 제4트랜지스터의 각각의 기판 전위가 다르게 되어 있다.
제23항에 따른 발명에서는 전류원에서의 정전류를 다이오드 접속된 제1트랜지스터에 공급하고 제1트랜지스터의 입력전극과 기준전위의 사이에 저항소자를 접속하고, 이 저항 소자에 흐르는 전류를 제2트랜지스터에서 꺼낸다.
제24항에 따른 발명에서는 복수의 전류 발생회로가 연속하여 접속되고, 각 전류 발생회로는 정전류를 공급하는 전류원과 정전류를 받은 제1트랜지스터 및 전류를 출력하는 제2트랜지스터와 기준전위 사이에 접속되는 저항소자를 포함한다.
제25항에 따른 발명에서 제24항의 복수의 전류발생회로 간을 커런트 미러회로로 접속한다.
제26항에 따른 발명은 제1도전형의 트랜지스터로 구성된 제1커런트 미러회로에 대하여 제2도전형의 트랜지스터로 구성된 제2커런트 미러회로를 직렬 접속하고, 제1 및 제2커런트 미러회로에 대하여 제1도전형의 복수의 트랜지스터를 다이오드 접속하여 병렬접속된다.
[발명의 실시형태]
제1도 및 제2도는 본 발명의 원리를 설명하기 위한 도면이다.
본 발명은 제1도에 나타낸 바와 같이 온도가 상승함에 따라 타이머 주파수, 즉 발진 주파수가 상승하도록 전류가 제어된다.
즉, 제2도에 나타낸 바와 같이 3종류의 전류가 우선 생성된다.
그중 하나는 항상 일정전류를 흐르게 하는 것을 목적으로 하는 전류 Ib이다.
이것은 주로 온도 의존성을 나타내는 전류에 의해 어느 조건으로 전류가 회로중에 흐르지 않게 되어 회로가 데드 로크(dead lock)하지 않게하기 위한 최저의 전류를 보상하는 것이다.
두번째는 조건에 의하여 일정 간격 혹은 임의의 간격으로 증감 시킬 수 있는 전류 Is이다.
이것은 기본적인 발진 주파수를 검정하기 위하여 사용한다.
따라서, 링 오실 레이터의 발진 주파수를 정하는 전류 Im은 Ib와 Is의 합으로 나타나게 된다.
제3의 전류는 어느 온도 TO이상으로 온도 의존성을 나타내면서 증가하는 전류 It이다.
이 전류는 온도 의존성을 나타내는 외에 그의 온도 특성을 일정간격 혹은 임의의 간격으로 증감 시킬 수 있는 전류이다.
이 전류와 기본적인 주파수를 결정하는 전류 Im의 총합으로 발진 주파수의 최종적인 온도 특성이 결정된다.
제3도는 본 발명의 제1실시예를 나타내는 개략 블록도이다.
제3도에서 정 전류 발생회로(20)는 전체의 전류제어의 기본으로되는 전류를 발생한다.
정 전류 발생회로(20)에서 발생된 정 전류는 온도 의존성 회로(21)와 분류회로(23)에 제공된다.
또한, 정 전류 발생회로(20)는 온도 의존성 회로(21)와 분류회로(32)에 각각 개개의 회로를 설치하여도 상관 없지만, 정 전류 발생회로(20)는 항상 전류를 소비하는 상태가 계속되는 것이 많으므로, 이 실시예에서는 소비 전류를 삭감하기 위하여 공유화 되어있다.
또, 이 정전류는 온도 의존성은 있지만 전압 의존성은 작은 쪽이 바람직하므로 이하의 실시예 중에서는 그에 따라 설명한다.
분류회로(23)는 기본으로 되는 정 전류를 분할하여 꺼내어 미소전류 Ib를 생성하는 동시에 스텝 전류 Is를 생성한다.
온도 의존성회로(21)는 정 전류에서 온도 의존성이 있는 전류를 생성한다.
이들 전류는 가산회로(24)에 제공되어 가산되는 것에 의해 그의 온도 조건에 맞는 전류가 생성되어 최종적으로 링오실레이터(30)에 전달되어 발진을 서포트 한다.
제4도는 제3도에 나타낸 블록도를 보다 구체적인 회로도로 표시한 것이다.
제4도에서 정전류 발생회로(20)는 P채널 트랜지스터(201),(202)로 이루어지는 커런트 미러회로와 n채널 트랜지스터(203),(204)로 이루어지는 커런트 미러회로를 게이트 트랜지스터 (206)~(208)에 의해 접속한 것으로서, n채널 트랜지스터(204)의 소스와 접지간에는 저항 (R)이 접속되어 있다.
이 정전류 발생회로(20)에 대해서는 IEEE J. S. S. C. VOL. SC-12, NO.3, JUNE 1997, PP. 224 ~231에서 ERIC VITTZ 등에 의해 표시되어 있으므로, 그의 구체적인 동작에 대해서는 설명을 생략한다.
단, 제4도에서 정전류 발생회로(20)와 상술한 문헌과 다른 것은 트랜스퍼 게이트(206),(207)를 설치하고 있는 것이다.
이것은 비사용시에 있어서 회로 차단용과 전류 절감용으로 활성화 신호 EN이 ″H″ 레벨, /EN이 ″L″ 레벨의 상태로 회로중에 전류가 흘러 활성화된다.
이 활성화 신호는 제11도에 나타낸 셀프 리프레시 검출회로(2)에 의하여 셀프 리프레시 모드가 검출 되었을 때 활성화된다.
정전류 발생회로(20)에서 발생된 정전류는 분류회로(33)의 P채널 트랜지스터(231)를 게이트의 게이트 전위로서 전달된다.
P채널 트랜지스터(231)의 드레인은 전원라인에 접속되고 소스는 활성화신호 EN, /EN에 의해 활성화 되는 트랜스퍼 게이트(232)를 통하여 복수의 n채널 트랜지스터 (233, 234, 235)의 소스는 접지된다.
이들 트랜지스터 (233, 234, 235)는 P채널 트랜지스터(231)에 흐르는 전류 Iref를 전류 분할하여, 분할된 전류 Im를 생성한다.
이 전류 Im는 전류 Ib와 Is를 이미 포함한 값이다.
이 분할하는 트랜지스터(233, 234, 235)의 개수 m를 변화시키는 것에 의해 임의의 값의 Im을 얻을 수 있다.
정전류 발생회로(20)에서 발생된 기준 전류 Iref는 온도 의존성회로(21)에도 제공된다.
온도 의존성 회로(21)는 정전류 발생회로(20)에서의 기준전류 Iref를 그의 게이트에 받는 P채널 트랜지스터(211, 212)와 트랜스퍼 게이트 (215, 216)와 커런트 미러회로를 구성하는 n채널 트랜지스터(213, 214)와 n채널 트랜지스터(213, 214)와 접지의 사이에 접속되는 온도 특성이 다른 저항소자 R1, R2로 구성된 전류 비교부를 포함한다.
저항소자 R1는 폴리실리콘 등의 금속으로 되고 온도 특성이 대부분 0임에 반하여, 저항소자 R2는 실리콘 기판에 P형 불순물을 도프한 P형 웰로서 온도특성이 정으로 형성되어 있어, 온도가 상승하면 그의 저항치가 R1〈 R2로 되도록 선택되어 있다.
또한, 저항 R1이 접속된 n채널 트랜지스터(214)의 드레인에는 미러 접속된 n채널 트랜지스터(217)가 접속되어 있다.
이 n채널 트랜지스터(217)는 N채널 트랜지스터(214)에서 흘러나온 전류를 받는 역할을 한다.
더욱이, n채널 트랜지스터(217)의 게이트 및 드레인에는 온도 의존성 스텝을 조정하기 위한 n채널 트랜지스터(218, 219, 220)가 병렬 접속되어 있다.
미러 접속된 n채널 트랜지스터(217)의 전류는 n채널 트랜지스터(218, 219, 220)에 의해 증폭되어 가산회로(24)에 공급된다.
가산회로(24)는 커런트 미러 회로를 구성하는 P채널 트랜지스터(241, 242)와 활성화 신호 EN, /EN에 응답하여 도통하는 트랜스퍼 게이트(243, 244)와 트랜스퍼 게이트(243, 244)에 접속되는 n채널 트랜지스터 (245, 246)를 포함한다.
n채널 트랜지스터(246)의 게이트에는 분류회로(33)에 의해 분류된 전류 Im가 입력되고, n채널 트랜지스터(246)의 드레인인 노드 Z에는 온도 의존성회로(21)에서 전류 It가 공급되고, It와 Im은 노드 Z에서 뽑아낸다.
이 전류는 p채널 트랜지스터 (241) 및 (242)의 커런트 미러회로로 카피되어 링 오실레이터(30)에서 인버터의 전류 제어용 트랜지스터의 게이트 전위 TMH로서 공급된다.
또, n채널 트랜지스터(245)에서는 역 극성의 게이트 전위 TML가 출력된다.
또한, 제4도에서 리크 전류제한 회로(25)에 대하여 후술한다.
다음에 제4도에 나타낸 전류 발생회로의 동작에 관하여 설명한다.
활성화 신호 EN이 ″H″ 레벨로 되고, /EN이 ″L″ 레벨로 되면, 정전류 발생회로(20)에서 기준전류 Iref가 발생되어 온도 의존성 회로(21)와 분류회로(23)에 제공된다.
분류회로(23)에는 그의 기준 전류 Iref를 P채널 트랜지스터(231)의 게이트에 받고, 접지측에 병렬 접속된 n채널 트랜지스터(233, 234, 235)에 의해 기준 전류 Iref가 전류 분할되어 미소전류 Im가 생성된다.
이 미소전류 Im은 상술한 전류 Ib와 Is를 포함한 값이다.
한편, 온도 의존성 회로(21)에는 기준전류 Iref가 P채널 트랜지스터(211, 212)에서 트랜스퍼 게이트 (215, 216)를 통하여 채널 트랜지스터 (213) 및 (214)로 이루어진 커런트 미러회로에 흐른다.
여기에서, 저항 R1과 R2의 저항치가 동일하게 되어 있으면, 동일한 전류가 접지전위에 대하여 흘러 인접하는 다이오드 접속된 n채널 트랜지스터(217)측으로 스며 나오는 전류는 0으로 된다.
이 포인트를 TO 온도 포인트로 설정하여 두면 TO에서 온도 의존성 전류 성분 It는 0으로 된다.
그런데 고온으로 되면, 저항 R2는 온도 의존성을 가지고 있으므로, 그의 저항치가 저항 R1에 대하여 크게되어, 기준전류 Iref가 흐르게된 경우의 전위 강하가 저항 R2측에서 크게 되려고 한다.
그러나, 저항 R1측의 n채널 트랜지스터(213)가 다이오드 접속되어 있으므로, 저항 R2측의 n채널 트랜지스터(214)의 소스측의 전위가 저항 R2의 전위 강하에서 밀어 올리게 되어 게이트/소스 간 전위가 작게되어, 그의 전류 구동능력이 작게되므로, 이 n채널 트랜지스터(214)는 기준전류를 Iref의 일부만 접지측으로 흐르지 않게 된다.
따라서, 이 흐르지 못한 전류가 인접하는 다이오드 접속된 n채널 트랜지스터(217)측으로 스며나온다.
이 전류 Ito가 또한 n 채널 트랜지스터(217, 218)의 미러접속에 의해 카피되어, 복수의 트랜지스터 (219, 220)에 의해 증폭된 전류 It가 가산회로(24)에 제공된다.
이 증폭은 병렬로 접속되는 트랜지스터의 수 n를 변화 시키면 자유롭게 변경될 수 있는 동시에 온도 의존성도 변화시킬 수 있다.
전류 It와 Im이 가산회로(24)에 의해 공통노드 Z에서 뽑아내어지게 된다.
이 전류는 가산회로(24)의 전원측에 설치되어 있는 P채널 트랜지스터의 (241, 242)의 커런트 미러회로에서 카피되어, TMH 신호로서 링 오실레이터에서 인버터의 전류 제어 트랜지스터의 게이트 전위로 된다.
또, 다이오드 접속된 n채널 트랜지스터(245)의 드레인에서는 역극성의 TML 신호가 출력된다.
제5도는 제4도에 나타낸 전류 비교부의 다른예를 표시하는 도면이고, 특히, 제5(a)도는 제4도에 나타낸 온도 의존성 회로(21)에서 전류 비교부를 발췌하여 나타낸 도면이고, 접지측에 저항 R1, R2을 삽입한 것이고, 제5(b)도는 제5(a)도의 트랜지스터 게이트(215, 216)를 제거하고 표시한 도면이다.
제5(c)도는 저항 R1, R2을 전원측에 삽입한 것이고, 제5(d)도는 제5(c)도의 트랜스퍼 게이트(215, 216)를 제거하여 나타낸 도면이다.
제5(c)도, 제5(d)도에서 P채널 트랜지스터(211, 212)에 의해 커런트 미러회로를 구성하고, n채널 트랜지스터(213, 214)의 게이트에 기준전류 Iref를 흐르게 하도록한 것이다.
제5(a)도, 제5(b)도에 나타낸 바와 같이, 접지측에 저항 R1, R2을 삽입하거나, 혹은 제5(c)도, 제5(d)도에 나타낸 바와 같이, 전원측에 저항 R1, R2로서 단순한 저항이라면 어느 것을 삽입하여도 상관없다.
이때, 높은 전위나 전원전압을 넘는 전위를 대상으로 하는 경우에는 접지측에 저항소자를 삽입하고, 낮은 전위나 접지 전위보다도 낮은 부의 전위를 대상으로 하는 경우에는 전원측에 저항성 소자를 삽입하는 것이 바람직하다.
제6도는 전류 비교부의 다른예를 나타낸 도면이고, 특히 제6(a)도는 제5(a)도에 나타낸 저항 소자 R1, R2에 대신하여 n채널 트랜지스터(221, 222)를 접속한 것으로서, 제6(b)도는 제6(a)도의 트랜스퍼 게이트 (215, 216)를 생략하고 나타낸 회로도이다.
n채널 트랜지스터(221, 222)의 게이트 전위를 제어하는 것에 의해 n채널 트랜지스터(221, 222)의 저항치를 바꿀 수 있고, n채널 트랜지스터(221, 222)의 드레인 전압이 커런트 미러회로에서 비교된다.
제6(c)도는 제5(c)도의 저항소자 R1, R2에 대신하여 전원측에 P채널 트랜지스터(223, 224)를 삽입한 것으로서, 제6(d)도는 제6(c)도의 트랜스퍼 게이트(215, 216)를 생략하여 나타낸 도면이다.
제7도는 제5도와 동일하게 하고, 제6(d)도에 나타낸 전류 비교부의 출력에 n채널 트랜지스터(217)를 접속한 예를 나타낸 도면이다.
상술한 제4도에 나타낸 예에서는 전류 비교부의 출력이 레벨로 출력되는 것에 반하여, 제7도에 나타낸 예에서는 전류의 형식으로 출력이 꺼내어 지게된다.
제7도에 있어서 입력 A에 기준전위가 제공되고, 입력 B가 측정대상으로 되어있다고 하면 측정대상이 기준 전위보다도 전위가 낮으며, n채널 트랜지스터(221, 222)의 저항치가 증가한다.
그러면, 입력 B를 사용하는 측에 대해서는 전류를 흐르게 하는 힘이 약하게 되어, 출력 전위노드에 전하가 머물러 전위가 상승하는 것이 상술한 실시예로 되어 있었지만 여기에서는 남은 전하를 다이오드 접속된 n채널 트랜지스터(217)에 흘리는 구성을 취한다.
이 n채널 트랜지스터(217)는 다이오드 접속되어 있으므로, 흐르는 전류의 크기로 그 게이트 전위가 결정된다.
그리고, 이 게이트 전위를 다음단의 n채널 트랜지스터(218)에 접속하면, 커런트 미러 구성으로 되어 동일한 전류를 꺼낼 수 있다.
제8도는 전류 비교부의 출력에 증폭기를 접속한 예를 포함하는 도면이다.
제8도에 있어서, 입력 A, B에 입력되는 신호에 응답하여 저항성 소자로서의 n채널 트랜지스터(221, 222)의 각각의 저항치의 차가 좌우의 전류 성분의 변화를 발생하고, 이 출력전위가 증폭치의 차가 좌우의 전류 성분의 변화를 발생하고 이 출력전위가 증폭기(225)로 증폭된다.
증폭기(225)는 n채널 트랜지스터(228, 229)로 이루어진 커런트 미러회로와 n채널 트랜지스터(228)의 드레인과 전원라인 및 n채널 트랜지스터(229)의 드레인과 전원라인의 사이에 접속되는 P채널 트랜지스터(226, 227)에서 된다.
그리고, 증폭기(225)는 전류 비교부의 출력이 미소한 진폭을 증폭한다.
제9도는 제8도에 나타낸 비교부의 입력 A에 기준전위를 제공하도록한 구체예를 나타내는 회로도이고, 특히 제9(a)도는 전체의 회로를 표시하고 제9(b)도는 기준전위 발생회로의 구체예를 나타내는 회로도이다.
기준전위 발생회로(40)는 P채널 트랜지스터(401, 402)로 이루어진 커런트 미러회로와 n채널 트랜지스터(403, 404)로 이루어진 커런트 미러회로가 전원라인과 접지라인의 사이에 접속되고, n채널 트랜지스터(404)의 소스와 접지간에 저항 R3이 접속된다.
P채널 트랜지스터(402)의 소스는 P채널 트랜지스터(405)의 게이트에 접속되고, P채널 트랜지스터(405)의 드레인은 전원라인에 접속되며, P채널 트랜지스터(405)의 소스와 접지간에는 저항소자로서 P채널 트랜지스터(406, 407, 408)가 직렬 접속된다.
즉, P채널 트랜지스터(405)의 소스에 P채널 트랜지스터(406)의 드레인이 접속되고, 그의 소스에 P채널 트랜지스터(406)의 드레인이 접속되며, 그의 소스에 P채널 트랜지스터(407)의 드레인이 접속되고, 그의 소스에 P채널 트랜지스터(408)의 드레인이 접속되며, 그의 소스는 접지된다.
그리고, P채널 트랜지스터(406, 407)의 각 게이트는 P채널 트랜지스터(407)의 소스에 접속되고 P채널 트랜지스터(408)의 게이트는 접지된다.
제9(b)도에 나타낸 기준전위 발생회로(40)에서 저항 R3에 흐르게 되는 전류와 동일한 값의 전류가 P채널 트랜지스터(406, 407, 408)에 흘러 그의 전류와 P채널 트랜지스터(406)~(408)의 저항치에 의거하여 P채널 트랜지스터(405)의 소스와 접지간에 기준전위가 발생하고, 전류 비교부의 n채널 트랜지스터(221)의 게이트에 제공된다.
그리고, 전류 비교부는 그의 기준전위와 입력 B에 제공되는 전위를 비교하여 그의 비교출력을 증폭기에 출력한다.
제10도는 전류 비교부의 또 다른예를 나타내는 회로도이다.
제10도에 나타낸 예는 기준 전위발생회로(41)에서 발생되는 기준전위를 프로그래밍 회로(42)에서 변화 시키도록한 것이다.
즉, 기준전위 발생회로(41)는 제10(b)도에 나타낸 바와 같이 P채널 트랜지스터(405)의 소스와 P채널 트랜지스터(407)의 드레인의 사이에 가변저항 R4을 접속한 것이고, 그 이외의 구성은 상술한 제9(b)도에 나타낸 기준전위 발생회로(40)와 동일하다.
가변저항 R4의 값을 변화시키는 것에 의해, 기준전위가 변화한다.
가변저항 R4은 제10(c)도에 나타낸 바와 같이, P채널 트랜지스터(411)~(414)를 직렬 접속하고, 각 채널 트랜지스터(411)~(414)의 각각에 저항 R5~R8을 병렬 접속하여 구성된다.
그리고, P채널 트랜지스터(411)~(414)의 각 게이트에 프로그래밍 회로(42)에서 신호 A~D가 제공된다.
예컨대, 신호 A~D의 어느 것이 「H」 레벨로 되면, P채널 트랜지스터(411)~(414)가 오프하고, 저항 R5~R8이 직렬 접속되어 기준전위 발생회로(41)의 P채널 트랜지스터(405)의 소스와 P채널 트랜지스터(407)의 드레인 사이에 접속되는 것으로 된다.
신호 A가 「L」 레벨로 되고, 신호 B~D가 「H」 레벨에 있으면, 저항 R6, R7, R8의 직렬회로가 P채널 트랜지스터(405)의 소스와 P채널 트랜지스터(407)의 드레인의 사이에 접속된다.
또한, 프로그래밍 회로(42)는 신호 A~D를 발생하기 위하여 4개의 회로가 설치되고 제10(d)도에는 하나의 회로만을 표시하고 있다.
제10(d)도에 나타낸 바와 같이, 전원라인과 접지사이에는 P채널 트랜지스터(421)와 퓨즈(423)와 n채널 트랜지스터(422)가 직렬접속 된다.
퓨즈(423)와 n채널 트랜지스터(422)의 접속점은 n채널 트랜지스터(424, 425)의 각 드레인과 인버터(426)의 입력에 접속되고, n채널 트랜지스터(424, 425)의 소스는 접지된다.
n채널 트랜지스터(425)의 게이트에는 전원전위의 중간전위가 제공된다.
인버터(426)의 출력은 n채널 트랜지스터(424)의 게이트와 인버터(427)의 입력에 접속되고, n채널 트랜지스터(424)와 인버터(426)에 의해 래치회로가 구성된다.
인버터(427)의 출력은 인버터(428)의 입력에 접속되고, 인버터(428)의 출력은 신호 A로서 제10(c)도에 도시한 P채널 트랜지스터(411)의 게이트에 공급된다.
제10(d)도에 도시한 프로그래밍 회로(42)는 퓨즈(423)를 용단 하지 않은 상태에서는 P채널 트랜지스터(421)가 도통하고, 인버터(426)의 입력이 「H」로 되고 n채널 트랜지스터(425)에 미소전류가 흐른다.
n채널 트랜지스터(424)와 인버터(426)로 이루어진 래치회로의 출력은 「L」 레벨로 되고, 인버터(427, 428)를 도통하여 「L」 레벨의 신호 A가 출력되어 제10(c)도에 나타낸 n채널 트랜지스터(411)가 도통하고, 저항 R5의 양단이 단락된다.
퓨즈(423)가 용단되면 인버터(426)의 입력이 「L」로 되고, 래치회로의 출력이 「H」 레벨로 되어 P채널 트랜지스터(411)가 오프하고, 저항 R이 유효화된다.
제11도는 비교부의 다른 예를 나타내는 회로도이다.
이 제11도에 나타낸 예는 내부전위 발생회로(43)에서 발생된 내부전위가 기준전위에 달하고 있는지를 판정하기 위한 비교를 행하는 레벨 검출기에 적용가능 하도록한 것이다.
증폭기(225)의 출력에는 버퍼(230)가 접속되고, 버퍼(230)의 출력이 활성화 신호로서 내부전위 발생회로(43)에 제공된다.
내부전위 발생회로(43)는 그의 활성화 신호에 응답하고 내부전위를 발생하여 비교부의 입력 B에 제공한다.
비교부는 기준전위 발생회로(40)에서 발생된 기준 전위와 내부전위를 비교하고 그 차이에 따른 신호가 증폭기(225)에 제공되고 버퍼(230)를 통하여 활성화 신호가 내부전위 발생회로(43)에 제공된다.
내부전위 발생회로(43)는 그 차가 작게 되도록 내부전위를 발생한다.
내부전위가 기준전위에 달하고 있으면 내부전위 발생회로(43)는 동작을 정지하고, 내부 전위가 기준전위에 달하고 있지 않으면 동작을 계속한다.
이것에 의해, 필요한 시간에 내부전위 발생회로(43)의 동작을 중지시키는 것이 가능하게 되어 소비전력을 삭감할 수 있다.
또한, 상술한 예는 내부전위가 기준전위로 되도록 하였지만, 이것에 한정할 것 없이 n채널 트랜지스터(221, 222)의 사이즈를 언밸런스로 하고 각각의 도통시의 저항치를 다르게하여 두번, 내부전위를 기준전위가 아닌 소정의 레벨에 가깝게 하도록 할 수도 있다.
제12도는 제11도에 나타낸 예의 변형예를 표시하는 회로도이다.
이 예는 전원 전압 보다도 높은 전위를 발생하는 예를 나타낸 것이다.
제11도에 나타낸 내부전위 발생회로(43)에 대신하여 높은 전위 발생회로(44)가 설치되고, n채널 트랜지스터(221, 222)의 사이즈가 언밸런스 되도록 선택되어 있다.
그리고, 높은 전위 발생회로(44)에서 전원 전압보다도 높은 전위가 발생되고, 이 전위가 비교부에서 기준전위와 비교되어 활성화 신호에 의한 높은 전위 발생회로(44)에서 기준전위 보다 높은 전위가 발생된다.
제13도는 전류 비교부의 다른 예를 나타내는 회로도이다.
제13도에 나타낸 예는 높은 전위 발생회로(44)에서 발생된 높은 전위가 분압회로(45)에 의해 분압되고, 분압된 전압과 기준전위가 비교부에서 비교된다.
또한, 이 예에서는 n채널 트랜지스터(221, 222)의 사이즈가 언밸런스로 되어 있지 않다.
제14도는 제13도에 나타낸 분압회로의 예를 나타낸 회로도이다.
특히, 제14(a)도는 저항 R11, R12를 발생 전위가 접지전위의 사이에 접속하고, 저항 R11, R12의 접속점에서 분압전압을 발생시킨다.
제14(b)도에 나타낸 예는 p채널 트랜지스터(451, 452)를 직렬로 다이오드 접속하고 p채널 트랜지스터(451, 452)의 접속점에서 분압전압을 발생한다.
제14(c)도에 나타낸 예에는 p채널 트랜지스터(453)와 n채널 트랜지스터(454)를 직렬접속하고 p채널 트랜지스터(453)의 게이트를 접지하고, n채널 트랜지스터(454)의 게이트를 발생전위 라인에 접속하며, p채널 트랜지스터(453)와 n채널 트랜지스터(454)의 접속점에서 분압 전압을 출력한다.
제14(d)도에 나타낸 예는 n채널 트랜지스터(455)와 n채널 트랜지스터(456)를 직렬 접속하고, 각 트랜지스터의 게이트를 발생 전위라인에 접속하고 n채널 트랜지스터(455, 456)의 접속점에서 분압전압을 발생한다.
제14(e)도에 나타낸 예는 저항 R13과 정전류원(457)을 직렬 접속하고 그의 접속점에서 분압전압을 발생한다.
제15도는 전류 비교부의 더욱 다른 예를 나타내는 회로도이다.
이 제15도에 나타낸 예는 제6(d)도에 나타낸 전류 비교부의 출력에 증폭기(225)를 접속하고, 낮은 전위 발생회로(46)에서 접지전위보다도 낮은 전위를 발생하고 전류 비교부에서 기준전위 발생회로(40)에서의 기준전위와 비교하는 것이다.
p채널 트랜지스터(223, 224)의 게이트 사이즈는 언밸런스로 되어 있어 도통시의 저항치가 다르게 되도록 선택되어 있다.
따라서, 이 예에서는 활성화 신호에 의해 낮은 전위 발생회로(46)에서 접지전위 보다도 낮은 전위를 발생할 수 있다.
제16도는 제15도에 나타낸 예의 변형예를 표시하는 도면이다.
이 예에서는 낮은 전위 발생회로(46)에서의 전위가 분압회로(47)로 분압되어 분압된 전압과 기준전위가 전류 비교부에서 비교된다.
제17도는 제16도에 나타낸 분압회로의 구체예를 표시하는 도면이다.
제17(a)도는 저항 R14와 R15를 전위라인과 발생전위 라인의 사이에 접속하고 그의 접속점에서 분압전압을 발생한다.
제17(b)도는 p채널 트랜지스터(458, 459)를 직렬로 다이오드 접속하고, 그의 접속점에서 분압전압을 발생한다.
제17(c)도에 나타낸 예는 p채널 트랜지스터(460)와 n채널 트랜지스터(461)를 전위라인과 발생전위의 라인의 사이에 접속하고, p채널 트랜지스터(460)의 게이트에 발생전위를 공급하고 n채널 트랜지스터(461)의 게이트에 전원전위를 공급하여 p채널 트랜지스터(460)와 n채널 트랜지스터(461)의 접속점에서 분압전압을 발생한다.
제17(d)도에 나타낸 예는 n채널 트랜지스터(462, 463)를 직렬 접속하고 각 게이트에 전원전위를 제공한다.
제17(e)도에 나타낸 예는 정전류원(464)과 저항 R16을 전원라인과 발생 전위 라인의 사이에 접속하고, 양자의 접속점에서 분압전압을 출력한다.
제18도는 종래의 클록 인버터와 본 발명의 실시예의 클록 인버터의 구체예를 나타내는 회로도이다.
제18(a)도는 상술한 제27도에 나타낸 종래의 링 오실레이터에 사용되고 있는 클록 인버터에 있어서 p채널 트랜지스터(51, 52)와 n채널 트랜지스터(53, 54)를 직렬 접속하고, p채널 트랜지스터(51)와 n채널 트랜지스터(54)의 게이트를 한편의 입력으로 하고, p채널 트랜지스터(52)와 n채널 트랜지스터(53)의 게이트를 다른편 입력으로한 것이다.
이와 같은, 클록 인버터에서는 클록신호 INA가 INB보다 먼저 변화하는 것에 의하여 전류 관통 패스를 차단하고, 그 후 클록신호 INB가 변화하면 출력 OUT는 변화한다.
그러나, 여기에서의 문제는 먼저 변화하는 클록신호 INA에 의해 전류관통패스를 차단하면, 그의 출력은 일시 플로우팅 상태로 되므로, 노이즈에 약하게 되어 오동작할 가능성이 있다.
거기에서 제18(b)도에 나타낸 실시예의 클록 인버터에는 p채널 트랜지스터(51)에 대하여 p채널 트랜지스터(55)가 병렬 접속되고, n채널 트랜지스터(54)에 대해 n채널 트랜지스터(56)가 병렬 접속된다.
그리고, 먼저 변화하는 클록신호 INA에 의해 전류 관통 패스가 차단된 후에도 오동작 하지않는 정도의 미소한 전류를 p채널 트랜지스터(55)와 n채널 트랜지스터(56)의 게이트에 제공하는 것에 의해 회피할 수 있다.
이 미소한 전류는 제4도에 나타낸 리크전류 제어회로(25)에서 발생된다.
즉, 분류회로(23)에서 분류된 미소전류 Im는 리크전류 제한회로(25)의 n채널 트랜지스터(254)의 게이트에 제공되고, 또한 전원측에 병렬 접속된 p채널 트랜지스터(251)~(253)에 의해 또한 분류되어 전류 Ik가 얻어진다.
이때, 트랜지스터의 수 w를 변화 시키게 되면, 분류되는 전류의 값을 자유롭게 변경할 수 있다.
그리고, 분류된 전류 Ik는 LKH 신호로서 제18(b)도에 나타낸 p채널 트랜지스터(55)의 게이트에 제공된다.
또, LKH신호는 리크전류 제한회로(25)의 p채널 트랜지스터(255)의 게이트를 통하여 그의 소스에 다이오드 접속된 n채널 트랜지스터(256)에 제공되어 역 극성의 LKL신호가 얻어져 이 LKL신호가 제18(b)도에 나타낸 n채널 트랜지스터(56)의 게이트에 제공된다.
제19도는 제18(a)도, 제18(b)도에 나타낸 클록 인버터의 동작을 설명하기 위한 타임 챠트이다.
제19(a)도에 나타낸 바와 같이, 클록신호 INA가 ″H″레벨에서 ″L″레벨로 되었을 때, 클록신호 INB는 ″H″레벨에 있으므로, n채널 트랜지스터(53)는 온 되어 있지만 n채널 트랜지스터(54)는 오프되어 있고, p채널 트랜지스터(51)는 온되어 있지만 p채널 트랜지스터(52)는 오프하고 있으므로 출력은 플로우팅 상태로 된다.
그런데, 제18(b)도에 나타내는 클록 인버터는 클록 신호 INV가 ″H″레벨에서 ″L″레벨로 되었을 때, 클록신호 INB가 ″H″레벨로 되어 있어도 n채널 트랜지스터(53)는 온하고 있어, LKL 신호에 의해 채널 트랜지스터(56)가 온하기 위해 출력은 ″L″레벨로 되어 플로팅 상태로 되는 것을 방지할 수 있다.
제20도는 제18(b)도에 나타낸 실시예의 변형예를 표시하는 도면이다.
이 제20도에 나타낸 클록 인버터는 제18(b)도에 표시한 p채널 트랜지스터(55)에 대신하여 저항(57)을 p채널 트랜지스터(51)에 병렬 접속하고, n채널 트랜지스터(56)에 대신하여 저항(58)을 n채널 트랜지스터(54)에 병렬 접속한 것이다.
이와 같이, 제18(b)도에 표시하는 p채널 트랜지스터(55)와 n채널 트랜지스터(56)를 저항(57, 58)으로 치환하여도 클록신호 INA가 ″H″에서 ″L″로 되었을 때, 출력단자는 n채널 트랜지스터(53)에서 저항 (58)을 통하여 접지되므로 플로우팅 상태로 되는 것은 없다.
제21도는 본 발명의 다른 실시예의 클록 인버터를 표시하는 회로도이다.
이 실시예는 제18(b)도에 나타낸 클록 인버터의 전원측에 p채널 트랜지스터(59)를 직렬 접속하고 그의 게이트에 제4도에 나타낸 TMH신호가 제공된다.
또, 접지측에는 n채널 트랜지스터(60)가 접속되고 그의 게이트에 TML신호가 입력된다.
이 실시예에는 p채널 트랜지스터(59)와 n채널 트랜지스터(60)의 각각의 게이트에 제공되는 TMH신호와 TML신호에 의해 인버터에 흐르는 전류를 제한 할 수 있는 효과가 있다.
제22도는 제21도에 나타낸 인버터를 사용하여 구성한 링 오실레이터의 회로도이다.
이 제9도에 나타낸 링 오실레이터는 제21도에 표시한 인버터가 기수단 61~65 설치되고, p채널 트랜지스터(52)와 n채널 트랜지스터(53)의 각 게이트가 한편의 게이트 입력으로서 전단의 인버터의 출력에 접속되어 p채널 트랜지스터(51)와 n채널 트랜지스터(54)의 각 게이트가 그것 보다도 그 전단의 인버터의 출력에 접속된다.
이와 같이 구성된 링 오실레이터에는 각 인버터 (61)~(65)에 입력되는 2개의 게이트 입력신호는 동상이지만 2단 전단의 출력을 받는 쪽이 약간 빠르게 된다.
그리고, 각 인버터의 동작 전류는 p채널 트랜지스터(59)와 n채널 트랜지스터(60)의 전류 제어 트랜지스터에 의해 제한되기 때문에, 규칙적인 발진 주파수를 얻을 수 있다.
또, 클록 인버터의 제어에 의해 관통전류가 흐르는 것을 방지 할 수 있는 동시에, p채널 트랜지스터(55)와 n채널 트랜지스터(56)의 각 게이트에 미소 전류를 흐르게 하는 것에 의해, 출력이 플로우팅 상태로 되는 것이 방지되어 불요한 전류를 방지하고 저 소비전력인 링 오실레이터를 얻을 수 있다.
더욱이, 이 링 오실레이터와 상술한 제4도에 나타낸 전류 발생회로를 편성하는 것에 의해 전류로 결정하는 발진 주파수를 고온에서 높게 할 수 있으므로, 제25도에 나타낸 타이머(3)에 이 실시예의 링 오실레이터를 사용하면 리프레시 특성에 적합한 리프레시 간격을 실현하기 위한 발진 주파수를 얻을 수 있다.
제23도는 본 발명의 다른 실시예에서 인버터의 변형예를 표시하는 도면이다.
제23도에서 p채널 트랜지스터(52)에 접속되는 p채널 트랜지스터(71)와 n채널 트랜지스터(53)에 접속되는 n채널 트랜지스터(72)로서 디플리션(depletion) 트랜지스터 또는 낮은 문턱값의 트랜지스터를 사용한 것이다.
디플레이션 트랜지스터를 사용한 경우에는 클록신호 INA의 변화로 회로가 차단되어도 디플레이션 트랜지스터를 사용하기 때문에, 전류가 누설되므로 출력이 플로우팅 상태로 되는 것을 방지할 수 있다.
또, 낮은 문턱값의 트랜지스터를 사용한 경우에는 게이트가 오프하고 있는 상태에서 리크전류가 존재하고 있는 것과 동일하게 되어 있기 때문에, 출력이 플로우팅 상태로 되는 것을 방지할 수 있다.
이 실시예에서는 4개의 트랜지스터 소자로 인버터를 구성할 수 있으므로, 레이아웃 면적을 삭감할 수 있는 효과가 있다.
제24도는 다른 논리회로를 저 소비전력으로 구성한 예를 표시하는 도면이다.
즉, 논리회로(81)의 전위측에 p채널 트랜지스터로 이루어진 트랜스퍼 게이트(82)가 접속되고, 접지측에 n채널 트랜지스터로 이루어진 트랜스퍼 게이트(83)가 접속된다.
그리고, 트랜스퍼 게이트(82, 83)의 한편의 입력에는 클록신호 INA가 제공되고, 다른편의 입력에는 LKH신호와 LKL신호가 제공된다.
그것에 의해, 논리회로(81)에 흐르는 관통전류를 방지하고 저소비 전류의 논리회로를 구성할 수 있다.
제25도는 제9(b)도에 나타낸 기준전위 발생회로에 포함되는 커런트 미러회로를 표시하는 도면이다.
이 회로는 커런트 미러회로를 교차결합 시킨것 이지만, p채널 트랜지스터(402)의 드레인에서 게이트에 피드백 루프가 존재한다.
이 때문에, 전원 투입시에 노이즈가 혼입하여 예컨대 p채널 트랜지스터(401, 402)의 소스와 게이트가 동일 전위로 되면, 소스에서 드레인에 전류가 흐르지 않게 되어 전류가 데드로크할 가능성이 있다.
이하, 상술한 데드로크를 없게하고 전원을 안정화하는 실시예에 관하여 설명한다.
제26도는 전원을 안정화한 전류 발생회로를 표시하는 도면이다.
제26도에서 p채널 트랜지스터(401, 402)의 소스와 스위치(503)의 사이에는 저항 R21과 콘덴서 C1로 이루어진 패시브 필터와 액티브 필터(501)가 병렬 접속된다.
콘덴서 C1는 레이아웃 면적을 감소시키기 위하여 용량 값이 작게되어 있다.
스위치(503)의 공통 접점에는 전원전압이 제공된다.
n채널 트랜지스터(403, 404)의 게이트에는 상승 검출회로(502)의 입력이 접속되고, 이 검출회로(502)의 출력은 스위치(503)에 전환신호로서 제공된다.
또, p채널 트랜지스터(421, 422)와 n채널 트랜지스터(423)로 이루어진 스타트 업 회로가 접속되어 있다.
p채널 트랜지스터(421)의 드레인은 노드 B에 접속되고, 소스는 A에 접속되며, 게이트는 p채널 트랜지스터(422)의 드레인과 n채널 트랜지스터(423)의 드레인과 노드 D에 접속된다.
p채널 트랜지스터(422)의 노드와 n채널 트랜지스터(423)의 게이트는 노드 A에 접속된다.
p채널 트랜지스터(422)의 게이트는 노드 C에 접속된다.
스타트 업 회로는 전류 발생회로가 동작하지 않을 때 회로중에 전류가 흐르지 않기 때문에, 노드 B는 접지측에 노드 C는 전원측에 전위가 접근하고 있다.
노드 B에 강제적으로 전류를 흘려 넣는 것으로 회로를 스타트 시킨다.
n채널 트랜지스터(423)는 항시 예컨대 1uA와 같은 미소전류를 흐르게 하고 있다.
전류 발생회로가 동작을 스타트 하기 전에는 노드 B는 전원측에 접근하고 있고, p채널 트랜지스터(422)가 전류를 흐르지 않게 하기 때문에 노드 D는 접지측에 접근하고 있다.
이 때문에, p채널 트랜지스터(421)는 도통하고 전류를 노드 B에 흘려 넣는다.
전류 발생회로가 동작을 스타트 하면, 노드 B는 전원전위에서 문턱값 전압 정도 떨어진 전위로 되므로 p채널 트랜지스터(422)가 도통하고 이 전류가 n채널 트랜지스터(423)보다도 크게 노드 D는 전원측에 접근한다.
p채널 트랜지스터(421)가 비도통으로 되고 노드 B로의 전류 공급이 정지한다.
제27도는 제26도에 나타낸 전류 발생회로의 전압의 상승 특성을 표시하는 도면이다.
전원 투입시에 스위치(503)는 저항 R21과 콘덴서 C1로 이루어진 패시브 필터측에 전환되어 있고, 콘덴서 C1의 용량은 작기 때문에 전원 투입시의 전원 상승시 고속으로 된다.
그 결과, 전원 투입 특성을 향상할 수 있다.
한편, 전원이 어느 정도 상승하고 내부회로가 정상으로 동작하기 시작하면 상승 검출회로(502)가 일정한 상승전압을 검출하고 스위치(503)를 액티브 필터(501)측으로 전환한다.
그 결과, 액티브 필터(501)가 활성화되어 내부회로 동작중의 노이즈에 대응할 수 있다.
그 결과, 액티브 필터(501)에 의해 노이즈에 대한 주파수 응답을 향상시킬 수 있다.
제28도는 제26도에 나타낸 액티브 필터의 구체예를 표시하는 도면이다.
제28도에서 액티브 필터(501)는 비교기(504)를 포함하고 기준 입력단에 저항 R22와 R23에 의하여 전원전압을 분압한 기준전위가 제공된다.
저항 R22에는 제26도의 스위치(503)를 통하여 전원전압이 제공된다.
저항 R23에는 콘덴서 C2가 병렬접속 된다.
비교기(504)의 비교 입력단에는 비교기(504)의 출력전압을 저항 R24과 R25로 분압한 전압이 제공된다.
이와 같은 액티브 필터(501)는 종래부터 알려진 것으로서 그의 동작 설명은 생략한다.
제29도는 제26도에 나타낸 전류 발생회로의 변형예를 표시하는 도면이다.
이 제29도에 나타낸 전류 발생회로는 제26도에 표시한 액티브 필터(501)에 대신하여 전원 투입후의 저항 R21에 대하여 저항 R26이 직렬접속되도록 한 것이다.
제30도는 제29도에 나타낸 전류 발생회로의 전압의 상승특성을 표시하는 도면이다.
RC 필터는 그의 저항과 콘덴서의 값의 선택에 의해 주파수 특성이 다르다.
따라서, 저항값을 크게 하여도 노이즈 제거의 주파수 특성을 향상시킬 수 있다.
이 경우, 내부회로의 동작전류에 의해 내부회로의 전원전위가 저항에 의한 전압강하한 만큼 저하 하지만 소비전류가 대단히 작은 회로이면 문제는 없다.
전원 상승시에 저항 값이 크면 전원 상승시 등의 고속성을 필요로 하는 경우에는 응답이 늦어버리는 경우도 있다.
거기에서 제29도에 나타낸 바와 같이, 전원 상승의 초기에는 스위치(503)를 저항 R21측에 전환하여 저항 R21과 콘덴서 C1로 이루어진 필터를 활성화시켜 제30도에 나타낸 바와 같이, 전원 투입특성을 향상시키는 한편 전원이 어느 정도 상승하고 내부회로가 정상으로 동작하기 시작한 것을 상승 검출회로(502)가 검출되면, 스위치(503)를 저항 R26측에 전환하여 저항치를 증가시켜 내부회로 동작중의 노이즈에 대응시킨다.
제31도는 본 발명의 기본전류 발생회로를 표시하는 도면이다.
제31도에서 n채널 트랜지스터(511, 512)에 의하여 커런트 미러회로가 구성되고, n채널 트랜지스터(511)는 그의 드레인과 게이트가 다이오드 접속되고, n채널 트랜지스터(511)의 드레인에 p채널 트랜지스터로 이루어진 전류원이 접속된다.
n 채널 트랜지스터(512)의 소스와 접지사이에는 저항 R26이 접속된다.
이 구성에 있어서, n채널 트랜지스터(511, 512)의 사이에는 어떠한 차이가 설치되어 있다.
예컨대, 문턱값이 다른 경우나 채널폭이 다른 경우를 생각할 수 있다.
n채널 트랜지스터(511)에 전류원(505)에서 전원전압에 의존하는 임의의 전류가 흘러들어 가는 것에 의해, n채널 트랜지스터(511)의 게이트와 접지간에는 흐르는 전류량에 따라 전위차가 발생한다.
n채널 트랜지스터(512)측의 게이트와 접지사이에도 동등한 전위가 발생한다.
여기에서, n채널 트랜지스터(512)측은 n채널 트랜지스터(511)에 대하여 문턱값이 작거나 채널폭이 크다는 등의 차이가 설치되어 있다.
따라서, n채널 트랜지스터(512)의 게이트 소스간 전위는 n채널 트랜지스터(511)측에 대하여 작게된다.
이것이 n채널 트랜지스터(511)측과 (512)측의 전위차로서 출력된다.
이 전위차는 저항 R26에 흘러 전류가 얻어진다.
여기에서, 저항 R26은 순수한 저항 성분이어도 좋고, 혹은 트랜지스터의 채널성분 등을 사용한 기생적인 저항이어도 좋다.
또, n채널 트랜지스터(511)측과 (512)측의 게이트 소스간 전위차의 온도특성과 저항 R26의 온도특성을 적당하게 조합시키면, 발생되는 전류에 적당한 온도특성의 균형을 유지할 수 있다.
제32도는 제31도에 나타낸 기본전류 발생회로의 변형예를 표시하는 도면이다.
이 제32도에 나타낸 예는 n채널 트랜지스터(511)의 소스측에도 저항 R27을 접속한 것이다.
n채널 트랜지스터(511)의 소스는 흘러들어간 전류와 저항 R27의 성분에 의해 발생되는 전압강하에 의해 접지전위에 대하여 부상된다.
따라서, 제31도에 나타낸 저항 R26의 양단에 발생하는 전위차는 없어지고, 저항 R27에서 발생하는 전류량도 크게 된다.
이 제32도에 나타낸 예에서는 저항 R26과 R27의 성분재료를 다르게하는 소재로서 온도 의존성을 다르게 하도록 하면, 발생회로 전류의 크기에 적당한 온도 의존성을 가지게 할 수 있다.
제33도는 제31도에 나타낸 기준전위 발생회로의 다른 변형예를 표시하는 도면이다.
제33도에 나타낸 예는 n채널 트랜지스터(511)와 접지간에 p채널 트랜지스터(513)를 접속하고, 저항 R26과 접지간에 p채널 트랜지스터(514)를 접속하고, 채널 저항을 사용하여 전압 의존성을 가지게 하는 것이다.
p채널 트랜지스터(513)의 기판 전위는 소스전위에 접속되고, p채널 트랜지스터(514)의 기판전위는 전원전위에 접속된다.
따라서, 전원전위가 낮을수록 p채널 트랜지스터(513, 514)의 기판전위는 접근하고, 양자의 문턱값은 가까운 값으로 되어 있지만, 전원전위가 높게 되면 p채널 트랜지스터(513, 514)의 기판전위가 크게 다르게 되어 기판전위의 차에 의한 백게이트 효과의 차이로 문턱값이 다르게 되어 그것에 의해 n채널 트랜지스터(511) 및 (512)측의 게이트 소스간 전위차에서 발생하는 전류의 전압 의존성이 다르다.
제33도에 나타낸 예에서는 본래 n채널 트랜지스터(512)측의 게이트·소스간 전위가 크지만, 전원전압이 높게되면 p채널 트랜지스터(514)의 문턱값이 p채널 트랜지스터(513)의 문턱값에 비하여 크게 되므로, 저항 R26의 양단에서 발생하는 전위차는 작게되고, 발생하는 전류는 전원전압 의존성을 받는 것으로 된다.
이 경우, 전원 전압이 높게 되면 발생하는 전류의 크기는 작게 되지만 조합을 역으로 하여, 전원 전압이 높게 되면 발생하는 전류의 크기는 크게 된다.
이때, 최초의 p채널 트랜지스터에 의해 발생하는 전류가 전원 전압 의존성을 가지므로, 이 전류를 상쇄하게 되어 적당하게 파라미터를 설정하면 전원 전압 의존성을 가지지 않은 발생전류도 생성할 수 있다.
제34도는 트랜지스터의 채널 저항성분을 이용한 전류 발생회로의 다른예를 표시하는 도면이다.
제34도에서 n채널 트랜지스터(511)와 접지간에는 n채널 트랜지스터(515)가 접속되고, 저항 R26과 접지간에는 n채널 트랜지스터(516)가 접속된다.
n채널 트랜지스터(515, 516)는 각각 게이트 전위가 다른 트랜지스터이다.
이때, n채널 트랜지스터(515)의 게이트는 전워전위에 접속되고, n채널 트랜지스터(516)의 게이트는 n채널 트랜지스터(511, 512)의 게이트 전위에 접속되어 있다.
따라서, n채널 트랜지스터(516)의 채널 저항은 많이 변화하지 않지만 n채널 트랜지스터(515)의 채널저항은 전원전압 의존성을 받고, 전원전압이 높을수록 채널저항이 작게 된다.
따라서, 전원전압이 높을수록 저항 R26의 양단의 전위차는 작게되므로 발생되는 전류의 크기는 작게 된다.
이때, 최초의 p채널 트랜지스터에 의해 발생되는 전류가 전원전압 의존성을 가지므로, 이 전류를 상쇄하게 되어 적당하게 피라미터를 설정하면 전원전압 의존성을 가지지 않는 발생전류도 생성할 수 있다.
제35도는 다이오드 접속된 n채널 트랜지스터와 저항에 의해 구성한 기본전류 발생회로를 표시하는 도면이다.
제35도에서 n채널 트랜지스터(511)는 다이오드 접속되고, n채널 트랜지스터(511, 512)의 게이트와 접지사이에 저항 R26이 접속된다.
제35도에서 전류가 이 회로에 유입되면 n채널 트랜지스터(511)측으로 흐르는 전류와 저항 R26측으로 흐르는 전류로 분류된다.
여기에서, n채널 트랜지스터(511)는 다이오드 접속되어 있으므로, 그 게이트와 접지사이에는 문턱값 정도의 전압이 발생된다.
그리고, 이 전압이 저항 R26의 양단의 전압에도 상당하기 때문에 저항 R26측에도 이것에 따른 전류가 흐른다.
이 양자의 전류의 합이 유입하는 전류에 동등하게 되도록 파라미터를 설정하면, n채널 트랜지스터(512)측에 발생하는 전류를 꺼낼 수 있다.
제36도는 제35도에 나타낸 n채널 트랜지스터(515, 512)를 p채널 트랜지스터(517, 518)로 치환한 예에 있어서 동작은 제35도와 동일하다.
제37도는 제31도에 나타낸 기본전류 발생회로의 n채널 트랜지스터(511, 512)에 대하여 바이폴라 트랜지스터(519, 520)로 구성한 기본전류 발생회로에 있어서 동작은 제31도와 동일하다.
제38도는 제32도에 나타낸 기본전류 발생회로의 n채널 트랜지스터(511, 512)에 대신하여 바이폴라 트랜지스터(519, 520)로 구성한 예에 있어서 동작은 제32도와 동일하다.
제39도는 제35도에 나타낸 n채널 트랜지스터(511, 512)에 대신하여 바이폴라 트랜지스터(519, 520)로 구성한 기본전류 발생회로에 있어서 그의 동작은 제35도와 동일하다.
제40도는 제36도에 나타낸 기본전류 발생회로의 p채널 트랜지스터(517, 518)에 대신하여 바이폴라 트랜지스터(521, 522)로 구성한 것으로서 동작은 제36도와 동일하다.
제41도는 제40도에 나타낸 PNP형 바이폴라 트랜지스터(521, 522)를 구성하는 트리폴 웰 구조를 표시하는 도면이고, 제42도는 제37도 ~ 제39도에 나타낸 NPN형 바이폴라 트랜지스터(519, 520)를 구성하는 트리폴 웰 구조를 표시하는 도면이다.
제41도에서 PNP 트랜지스터는 N기판과 P웰과 N웰로 이루어진 트리플 웰 구조로 구성되고, NPN 트랜지스터는 제42도에 표시한 바와 같이 P기판과 N웰과 P웰로 이루어진 트리플 웰 구조로 구성할 수 있다.
제43도는 정전류 발생회로의 블록도이고, 제44도는 그의 구체적인 회로도이다.
제43도에서 정전류 발생회로는 기준전류를 발생하는 기준전류 발생부(600)와 전압 의존성을 의도적으로 가지게할 전압전류 발생부(610)와 온도의존성을 의도적으로 가지게한 온도 전류 발생부(620)와 각종 발생전류의 연산을 행하는 전류 연산부(630)로 구성된다.
기준전류 발생부(600)는 제44도에 나타낸 바와 같이 정전류원(601)과 n채널 트랜지스터(602, 603)와 저항(604)으로 구성되어 있어 상슬한 제31도와 동일한 동작을 하여 기준전류를 발생한다.
전압전류 발생부(610)는 정전류원(611, 612)과 n채널 트랜지스터(613) ~ (616)로되어 있어 제34도와 거의 동일한 동작을 행한다.
즉, 전압전류 발생부(610)의 n채널 트랜지스터(615)의 게이트는 전원전위에 접속되고, n채널 트랜지스터(616)의 게이트는 n채널 트랜지스터(613, 614)의 게이트에 접속되어 있기 때문에, n채널 트랜지스터(616)의 채널저항은 별로 변화하지 않지만, n채널 트랜지스터(615)의 채널 저항은 전원전압의 의존성을 받아 전원전압이 높을수록 채널저항이 작게 된다.
따라서, 전원전압이 높게될수록 발생하는 전류의 크기가 작게 된다.
이와 같이하여 전압전류 발생부(610)는 전압에 의존하는 전류를 발생한다.
온도전류 발생부(620)는 정전류원(621, 622)과 n채널 트랜지스터(623, 624)와 저항 R28, R29을 포함하고, 저항 R29의 성분 재료를 다른 소재로하여 온도 의존성이 다르게 되도록 하면, 온도 의존성이 있는 전류를 발생할 수 있다.
전류 연산부(630)는 p채널 트랜지스터(631, 632)와 n채널 트랜지스터(633, 634, 635)로 구성된다.
기준전류 발생부(600)에서 발생된 기준전류는 다이오드 접속된 p채널 트랜지스터(605)를 통하여 전류 연산부(630)의 p채널 트랜지스터(631)의 게이트에 입력되고, 전압전류 발생부(610)에서 발생된 전류는 다이오드 접속된 n채널 트랜지스터(617)를 통하여 전류 연산부(630)의 n채널 트랜지스터(633)의 게이트에 공급되고, 온도 전류 발생부(620)에서 발생된 전류는 다이오드 접속된 n채널 트랜지스터(625)를 통하여 전류 연산부(630)의 p채널 트랜지스터(632)의 게이트에 공급되어 p채널 트랜지스터(631, 632)와 n채널 트랜지스터(633)에 의해 전류연산을 행하게 된다.
그리고, 다이오드 접속된 n채널 트랜지스터(634)를 통하여 n채널 트랜지스터(635)에서 정전류가 발생된다.
제45도는 정전류 발생회로의 일예를 표시하는 전기 회로도이다.
이 예는 제31도에 나타낸 기본전류 발생회로를 직렬로 복수단 접속하고 전압 의존성을 완화시키는 것이다.
즉, 초단의 기본전류 발생회로는 제31도와 동일하게 구성되고, n채널 트랜지스터(512)의 드레인에는 p채널 트랜지스터(530, 531)로 구성되는 커런트 미러회로가 접속되고 p채널 트랜지스터(530)는 다이오드 접속된다.
p채널 트랜지스터(531)의 드레인에는 n채널 트랜지스터(532)와 (533)로 이루어진 커런트 미러회로가 접속되고, n채널 트랜지스터(532)는 다이오드 접속된다.
n채널 트랜지스터(533)의 소스와 접지간에는 저항 R30이 접속된다.
이 제45도에 나타낸 정전류 발생회로에서 실제로 전류를 발생시키는 것은 n채널 트랜지스터(532, 533)와 저항 R30으로 구성되는 부분으로 되지만 초단의 기본전류 발생회로 자체에서 발생하는 전류의 전압 의존성이 완화되어 있고, 이 초단의 기본전류 발생회로에서의 전류의 후단의 구동전류로서 흐르기 때문에 전압 의존성을 더욱 경감시킬 수 있다.
제46도는 정전류 발생회로의 더욱 다른 예를 표시하는 회로도이다.
이 제46도에 나타낸 초단에 온도 의존성을 가지는 전류 발생회로(541)를 설치하고, 2단째의 전압 의존성을 가지는 전류 발생회로(542)를 설치하고, 3단째에 정전류원(543)을 접속한 것이다.
이 예에서는 전압 의존성과 온도 의존성의 양편을 완화할 수 있는 효과가 있다.
제47도는 정전류 발생회로의 더욱 다른 예를 표시하는 회로도이다.
이 예에서도 초단에 온도 의존성을 가지는 전류 발생회로(544)와 2단째에 온도 의존성을 가지는 전류 발생회로(545)와 전류원(543)을 종속 접속한 것이다.
그리고, 초단의 전류 발생회로(544)는 기판전위를 다르게 하는 것에 의하여 온도 의존성뿐만이 아니라 전압 의존성도 가지게 할 수 있다.
상술한 제45도~제47도에서는 기준전류 발생회로를 복수단 종속 접속하는 것에 의해, 최종적으로 얻어지는 정전류의 전압 의존성을 작게 하도록 하였다.
이 경우, 동일한 구성끼리 되어 있기 때문에, 소자의 분산에 의한 특성의 변화를 작게할 수 있는 이점이 있는 반면에, 개개의 기준전류 발생회로의 사이에 커런트 미러회로를 삽입할 필요가 있다.
그 때문에, 회로 단수가 많게되고 디바이스간 오차가 증폭될 가능성이 있고, 최종적으로 얻어지는 정전류가 흩어짐을 크게 가질 가능성이 있다.
제48도는 회로단수를 감소시킨 정전류 발생회로를 표시하는 회로도이다.
전단의 기본 전류 발생회로는 상술한 제31도와 동일하게 구성된다.
그리고, n채널 트랜지스터(512)의 드레인에는 p채널 트랜지스터(551), (552)로 이루어진 커런트 미러회로가 접속된다.
p채널 트랜지스터(551)는 다이오드 접속되고, p채널 트랜지스터(552)의 소스와 전원전위의 사이에는 저항 R31이 접속된다.
제48도에 있어서, 정전류원(505)에서 n채널 트랜지스터(511)에 임의의 전류가 흘러들어가는 것에 의해, p채널 트랜지스터(551)의 게이트와 접지간에는 흐르는 전류량에 따라 전위차가 발생한다.
p채널 트랜지스터(552)의 게이트와 접지간에도 동등한 전위가 발생한다.
여기에서, p채널 트랜지스터(552)측은 p채널 트랜지스터(551)에 대해 문턱값이 작거나 혹은 채널폭이 크게 되는 등의 차이가 있도록 설치되어 있다.
따라서, p채널 트랜지스터(552)의 게이트·소스간 전위는 n채널 트랜지스터(511)측에 비하여 작게 된다.
이것이 p채널 트랜지스터(551)측과 (552)측의 전위차로 나타난다.
이것을 저항 R26으로 나누면 전류가 얻어진다.
여기에서, 저항 R26은 제31도에서 설명한 바와 같이 순수한 저항성분이어도 좋고 혹은 트랜지스터의 채널성분 등을 사용한 기생적인 저하이어도 좋다.
또, p채널 트랜지스터(551)측과 (552)측의 게이트 소스간 전위차의 온도 특성과 저항 R26의 온도특성을 적당하게 조합시키면 발생되는 전류가 적당한 온도 특성의 균형을 가질 수 있다.
제48도에 나타낸 구성에서는 기준전류 발생회로의 개개의 사이에 커런트 미러회로의 삽입이 불필요하게 되어 최종적인 정전류를 얻기까지의 회로단수를 적게할 수 있다.
따라서, 소자간의 증폭에 의한 정전류의 흩어짐을 억제할 수 있다.
또, 이 정전류 회로는 임의의 수 만큼 접속할 수 있어 수를 증가하면 할수록 정전류의 전압 의존성을 억제할 수 있다.
제49도는 제48도에 나타낸 정전류 회로에서 정전류의 전압 의존성 특성을 표시하는 도면이다.
제49도에서 명확한 바와 같이, n채널 트랜지스터(511)에 흐르는 전류 I1, n채널 트랜지스터(512)에 흐르는 I2, p채널 트랜지스터(552)에 흐르는 전류 I3는 각각 전압 의존성이 완화되어 있는 것이 분명하다.
제50도는 전원 안정화 회로의 다른예를 표시하는 회로도이다.
이 제50도에 나타낸 예는 제26도에 표시한 전원 안정화 회로를 개량한 것이다.
즉, p채널 트랜지스터(401, 402)와 n채널 트랜지스터(403, 404)와 저항 R3로 이루어진 정전류 회로의 전원측의 노드 A에 상술한 제28도에 표시한 액티브 필터(501)가 접속되고, 또한 노드 A와 접지간에 다이오드 접속된 p채널 트랜지스터(405)~(407)가 직렬 접속된다.
제50도에 나타낸 전원 안정화 회로에서는 액티브 필터(501)에 의해 정전류 회로의 전원전압이 결정되는 한편 정전류 회로측에는 p채널 트랜지스터(405)~(407)를 다이오드 접속하고 있으므로, 액티브 필터(501)가 발생시키려고 하는 전압과 접지간의 전위차가 걸리는 상태에서의 다이오드 접속에 전류가 흐르면서 안정되고 있다.
여기에서, 3개의 p채널 트랜지스터(405)~(407)를 다이오드 접속한 것은 정전류회로가 트랜지스터의 문턱값 전압의 약 2배로 동작하는 전압이기 때문에, 그의 전압에 약간의 여유를 포함하기 때문이다.
전원의 노이즈는 액티브 필터(501)에서 제거되는 경우에는 정전류 회로의 동작은 변화하지 않는다.
그러나, 액티브 필터(501)에서 제거되지 않은 노이즈가 전달된 경우, 다이오드 접속의 양단에 걸리는 전압이 크게되어, 흐르는 힘이 크게되기 때문에 정의 노이즈를 접지로 빼내는 역할을 달성하고 있다.
이들 동작에서 노이즈의 전파와 다이오드 접속회로 구성이 반응하는 시간 지연은 다이오드 접속이 포화영역으로 동작하고 있는 것을 고려하면 충분히 고속으로 된다.
제51도는 제50도의 액티브 필터를 보아 구체적으로 표시한 회로도에 있어서, 동작은 제50도와 동일하기 때문에 생략한다.
제52도는 전원 안정화 회로의 다른예를 표시하는 회로도이다.
이 제52도에 표시한 전원 안정화 회로는 제50도의 액티브 필터(501)에 대신하여 p채널 트랜지스터(408, 409)와 n채널 트랜지스터(410)로 이루어진 전류원을 설치하고, 이 전류원에 의해 내부회로인 정전류회로에 공급전류를 결정하도록 한 것이다.
전류원에서의 전류는 p채널 트랜지스터(405)~(407)에 흘러 전압을 발생하고, 그의 전압이 노드 A에 공급된다.
이 예에서는 전원의 노이즈는 전류원에서 제거되지만 전류원에서 제거되지 않은 노이즈가 전달된 경우 제50도의 설명과 동일하게 하여 다이오드 접속에서 편성된 전류 패스가 노이즈를 흡수한다.
제53도는 전류원을 다른 회로로 치환한 전원 안정화 회로를 표시하는 회로도이다.
이 제53도에 나타낸 전류원은 p채널 트랜지스터(411, 412)와 n채널 트랜지스터(413, 414)와 저항 R32, R33으로 구성된다.
전원 전위와 접지간에는 p채널 트랜지스터(411)와 n채널 트랜지스터(413)의 직렬회로가 접속되고, 그의 접속점은 노드A에 접속된다.
또한, 전원 전위와 접지간에는 저항 R32과 p채널 트랜지스터(412)와 n채널 트랜지스터(414)와 저항 R33이 직렬 접속된다.
그리고, p채널 트랜지스터(412)와 n채널 트랜지스터(414)의 접속점은 노드 A에 접속된다.
저항 R32과 p채널 트랜지스터(412)의 소스의 접속점에는 p채널 트랜지스터(411)의 게이트와 n채널 트랜지스터(414)의 게이트가 접속된다.
n채널 트랜지스터(414)의 소스와 저항 R33의 접속점에는 n채널 트랜지스터(413)의 게이트와 p채널 트랜지스터(412)의 게이트가 접속된다.
이 제53도에 나타낸 전류원은 n채널 트랜지스터(413)의 게이트 소스간 전압과 저항 R33의 값으로 전류가 결정된다.
예컨대, 회로중에 전류가 흐르면 n채널 트랜지스터(413)의 게이트 소스간에 전압이 발생하고, 이 전압은 저항 R33의 양단의 전압으로서 발생된다.
따라서, 회로중에 흐르는 전류는 n채널 트랜지스터(413)의 게이트 소스간 전압을 저항 R33의 값으로 나눈 값으로 된다.
n채널 트랜지스터(414)는 저항 R33과 노드 A의 사이의 전계를 완화하는 작용을 갖는다.
이 회로에서는 전원측에도 동일한 회로가 배치되어 있고, 따라서 전 회로에는 전원에서 흘러들어온 정전류와 노드A에서 흘러나온 전류가 존재하고 여분인 전류가 p채널 트랜지스터(405)~(407)의 다이오드 접속에서 결정되는 전압 결정회로에 흘러들어가는 것으로 내부회로의 전압이 결정된다.
전류원이 공급하려고 하는 전류로 다이오드 접속에 전류가 흐르면서 전압이 발생하므로 안정되어 있다.
전원이 노이즈에 혼입되고 전류원에서 제거되지 않은 경우의 동작은 상술한 제51도 및 제52도와 동일하다.
제54도는 제51도에 나타낸 전원 안정화 회로의 변형예를 표시하는 도면이다.
제51도에 나타낸 p채널 트랜지스터(407)에 대신하여 n채널 트랜지스터(416)가 설치되고, 그의 게이트에는 액티브 필터(501)의 출력이 제공된다.
또한, 노드 A와 접지간에는 n채널 트랜지스터(415)가 접속되고, 그의 게이트는 n채널 트랜지스터(416)의 드레인에 접속된다.
n채널 트랜지스터(416)는 저항으로서 사용되고, 노드 A의 전위가 노이즈에 의해 저하하면 n채널 트랜지스터(416)의 저항치가 높게되어 n채널 트랜지스터(415)의 게이트·소스간 전압과 n채널 트랜지스터(416)의 저항값으로 결정하는 전류가 작게되어 저하하는 노드 A의 전위를 상승시킨다.
제54도에 나타낸 전원 안정화 회로에서는 액티브 필터(501)가 없어도 노드 A의 전위는 n채널 트랜지스터(415)의 게이트·소스간 전압과 n채널 트랜지스터(416)의 저항 값으로 결정되는 회로와, 다이오드 접속된 p채널 트랜지스터(405, 406)에 의해 결정될 수 있다.
제55도는 제54도에 나타낸 전원 안정화 회로의 변형예를 표시하는 도면이다.
제55도에서 노드 A와 접지사이에 p채널 트랜지스터(417)와 n채널 트랜지스터(416)의 직렬회로 및 p채널 트랜지스터(418)와 n채널 트랜지스터(415)의 직렬회로를 접속한 것이다.
n채널 트랜지스터(416)와 p채널 트랜지스터(418)는 저항으로서 작용하고 n채널 트랜지스터(415)의 게이트·소스간 전위와 n채널 트랜지스터(416)의 저항치 및 p채널 트랜지스터(417)의 게이트·소스간 전위와 p채널 트랜지스터(418)의 저항치에 의해 전류가 결정된다.
[발명의 효과]
이상과 같이, 본 발명에서 온도 의존성회로 및 전류 발생회로는 정전류를 분류하고 미소전류를 꺼내는 것과 함께 정 전류에서 온도 의존성인 전류를 생성하고, 양자를 가산하여 출력하도록 하였으므로 온도 의존성인 전류를 생성할 수 있다.
또, 본 발명에서는 인버터는 2개의 게이트 입력을 가지는 인버터 수단의 제1전원측과 제2전원측에 트랜지스터를 접속하고, 각각의 트랜지스터의 게이트에 정전류를 분류한 미소 전류에 온도 의존성인 전류를 가산한 전류 신호를 제공하도록 하였으므로, 출력이 플로우팅 상태로 되는 것을 방지하게 된다.
또한, 본 발명에 관한 발진회로는 2개의 게이트 입력을 가지는 인버터 수단의 한편의 게이트에 제1클록신호를 제공하고, 다른 편의 게이트 입력에 제2클록신호를 제공하고, 각 인버터 수단의 제1전원측과 제2전원측에 트랜지스터를 접속하고, 이들 트랜지스터에 정전류를 분류한 미소전류와 온도 의존성인 전류를 가산한 전류신호를 제공하는 것에 의해 전류로 결정하는 발진 주파수를 고온으로 높게할 수 있으므로, 예컨대 DRAM의 셀프 리프레시를 위한 타이머로서 사용하면 메모리셀의 리프레시 특성에 적합한 리프레시 간격을 실현하는 발진 주파수를 얻을 수 있다.

Claims (26)

  1. 온도 의존성을 가지는 전류 발생회로에 있어서, 미리 조정된 고정비율에 따라 변환되어 발생된 정전류에 의거한 전류를 공급하는 전류 공급수단과, 상기 정전류로부터 온도 의존성 전류를 생성하는 온도 의존성 전류 생성수단과, 상기 전류공급 수단으로부터의 전류와 상기 온도 의존성 전류 생성수단으로부터의 온도 의존성 전류를 가산하는 가산수단을 구비한 온도 의존성을 가지는 전류 발생회로.
  2. 제1항에 있어서, 상기 온도 의존성 전류 생성수단은, 정전류를 인가하는 트랜지스터를 포함하는 기준전류 발생회로와, 트랜지스터를 포함하며, 상기 트랜지스터의 입력전극이 공통 접속되고, 한편의 트랜지스터의 제1전극과 입력전극에 상기 기준전류 발생회로의 한편의 트랜지스터에서 기준전류가 공급되며, 다른편의 트랜지스터의 제1전극에 상기 기준전류 발생회로의 다른편의 트랜지스터에서 기준전류가 공급되는 커런트 미러 회로와, 상기 커런트 미러회로의 트랜지스터의 각각의 제2전극과 제1전원 전위라인의 사이에 접속되는 온도특성이 다른 2개의 저항성 소자를 포함하는 온도 의존성을 가지는 전류 발생회로.
  3. 제2항에 있어서, 상기 온도 의존성 전류 생성수단은 상기 커런트 미러회로에서 출력되는 온도 의존성을 가지는 전류를 받아 증폭하는 서로 병렬 접속된 복수의 트랜지스터를 포함하는 온도 의존성을 가지는 전류 발생회로.
  4. 제1항에 있어서, 상기 전류 공급수단은, 상기 정전류를 받아 기준전류를 출력하는 트랜지스터와, 상기 트랜지스터로부터의 기준전류를 분류하기 위하여 서로 병렬 접속된 복수의 트랜지스터를 포함하는 온도의존성을 가지는 전류 발생회로.
  5. 제1항에 있어서, 상기 정전류를 발생하도록 구성되고 상기 전류공급수단과 상기 온도의존성 전류 생성수단에 결합된 정전류 발생수단을 더욱 포함하는 온도 의존성을 가지는 전류 발생회로.
  6. 각각이 직렬 접속되고, 각각의 입력전극이 한편의 게이트 입력으로되는 제1도전형의 제3트랜지스터 및 제2도전형의 제4트랜지스터와, 상기 제3트랜지스터와 제1전원라인 사이에 접속되는 제1도전형의 제5트랜지스터와, 상기 제4트랜지스터와 제2전원라인 사이에 접속되고, 그의 입력전극이 상기 제5트랜지스터의 입력전극과 함께 다른편의 게이트 입력으로되는 제2도전형의 제6트랜지스터를 포함하며, 상기 한편의 게이트 입력에는 제1클록신호가 인가되고, 다른편의 게이트 입력에는 제2클록신호가 인가되는 것을 특징으로 하는 인버터.
  7. 제6항에 있어서, 상기 제5트랜지스터와 제1전원라인의 사이에 접속되고, 그의 입력전극에 인가되는 게이트 전위에 의해 전류를 공급하는 제1도전형의 제1트랜지스터와, 상기 제6트랜지스터와 제2전원라인의 사이에 접속되고, 그의 입력전극에 인가되는 게이트 전위에 의해 전류를 공급하는 제2도전형의 제2트랜지스터를 더욱 구비한 인버터.
  8. 제6항에 있어서, 극성이 다른 미소 전류신호를 발생하는 미소전류 신호 발생수단과, 상기 제5트랜지스터에 대하여 병렬 접속되고, 그의 입력전극에 상기 미소전류 신호 발생수단에서의 한편의 극성의 미소 전류신호가 인가되는 제1도전형의 제7트랜지스터와, 상기 제6트랜지스터에 대하여 병렬 접속되고, 그의 입력전극에 상기 미소전류 신호 발생수단에서의 다른편의 극성의 미소전류 신호가 인가되고, 상기 제7트랜지스터와 함께 상기 인버터 수단의 출력이 플로우팅 상태로 되는 것을 방지하기 위한 제2도전형의 제8트랜지스터를 포함하는 인버터.
  9. 제6항에 있어서, 상기 제5트랜지스터 및 상기 제6트랜지스터는 디플리션형 또는 낮은 문턱값의 트랜지스터인 인버터.
  10. 발진회로에 있어서, 두 개의 게이트 입력을 가지며, 한편의 게이트 입력에는 제1클록신호가 인가되고, 다른편의 게이트 입력에는 제2클록신호가 인가되는 복수의 인버터 수단과, 상기 각 인버터 수단의 제1전원측 단자와 제1전원라인의 사이에 접속되고, 그의 입력전극에 인가되는 게이트 전위에 의해 전류를 공급하는 제1도전형의 복수의 제1트랜지스터와, 상기 각 인버터 수단의 제2전원측 단자와 제2전원라인의 사이에 접속되고, 그의 입력전극에 인가되는 게이트 전위에 의해 전류를 공급하기 위한 제2도전형의 제2트랜지스터를 구비한 발진회로.
  11. 제10항에 있어서, 상기 인버터 수단은, 각각이 직렬 접속되고, 각각의 입력전극이 상기 한편의 게이트 입력으로 되는 제1도전형의 제3트랜지스터 및 제2도전형의 제4트랜지스터와, 상기 제3트랜지스터와 상기 제1트랜지스터의 사이에 접속되는 제1도전형의 제5트랜지스터와, 상기 제4트랜지스터와 상기 제2트랜지스터의 사이에 접속되고, 그의 입력전극이 상기 제5트랜지스터의 입력전극과 함께 상기 다른편의 게이트 입력으로 되는 제2도전형의 제6트랜지스터를 포함하는 발진회로.
  12. 제11항에 있어서, 상기 미소전류를 더욱 분류하여 극성이 다른 미소전류 신호를 발생하는 미소전류 신호 발생수단과, 상기 제5트랜지스터에 대하여 병렬 접속되고, 그의 입력전극에 상기 미소전류 신호 발생수단에서의 한편의 극성의 미소전류 신호가 인가되는 제1도전형의 제7트랜지스터와, 상기 제6트랜지스터에 대하여 병렬 접속되고, 그의 입력전극에 상기 미소전류 신호 발생수단에서의 다른편의 극성의 미소전류 신호가 인가되고, 상기 제7트랜지스터와 함께 상기 인버터 수단의 출력이 플로우팅 상태로 되는 것을 방지하기 위한 제2도전형의 제8트랜지스터를 더욱 포함하는 발진회로.
  13. 온도의 변화에 따라 다양한 출력전류를 발생하는 온도 의존성 전류회로에 있어서, 한편의 트랜지스터와 다른편의 트랜지스터의 각각의 입력전극이 공통 접속되고, 상기 한편의 트랜지스터의 제1전극과 입력전극에 전류가 공급되고, 상기 다른편의 트랜지스터의 제1전극에 전류가 공급되는 커런트 미러회로와, 상기 커런트 미러회로의 트랜지스터의 각각의 제2전극과 제1전원전위 라인의 사이에 접속되어 온도의 변화에 따른 다양한 출력전류를 발생하는 온도 특성이 다른 저항성 소자를 포함하는 온도 의존성 회로.
  14. 제13항에 있어서, 상기 저항성 소자는 각각의 저항성 소자가 불규칙하게 도통할때에 저항치의 온도특성이 다른 트랜지스터인 온도 의존성 회로.
  15. 제13항에 있어서, 기준전위를 발생하는 기준전위 발생수단과, 상기 커런트 미러회로의 출력에 응답하여 내부전위를 발생하는 내부전위 발생수단을 더욱 포함하며, 상기 저항성 소자가 상기 한편의 트랜지스터에 직렬로 접속된 제1트랜지스터를 포함하는 온도의존성 회로.
  16. 제15항에 있어서, 상기 내부전위 발생수단은 전원 전압보다도 높거나 또는 접지 전위보다도 낮은 전위를 발생하는 온도의존성 회로.
  17. 제16항에 있어서, 상기 내부전위 발생수단에 의해 발생된 전위를 분압하고 그 전위를 상기 제2트랜지스터의 입력전극에 인가하는 분압수단을 더욱 포함하는 온도 의존성 회로.
  18. 제17항에 있어서, 상기 커런트 미러회로의 출력을 증폭하고 내부전위 발생수단에 활성화 신호를 인가하는 증폭수단을 더욱 포함하는 온도의존성 회로.
  19. 정전류를 공급하는 전류원과, 그의 제1전극에 상기 전류원에서의 정전류를 받은 제1트랜지스터와, 그의 입력전극이 상기 제1트랜지스터의 입력전극에 접속되고, 그의 제1전극에서 전류가 취출되는 제2트랜지스터를 포함하는 커런트 미러회로와, 상기 제2트랜지스터의 제2전극과 기준전위의 사이에 접속되는 저항소자를 구비한 전류 발생회로.
  20. 제19항에 있어서, 상기 제1트랜지스터의 제2전극과 기준전위의 사이에 접속되는 제2저항소자를 포함하는 전류 발생회로.
  21. 제19항 또는 제20항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각의 전류 구동 능력이 다른 것을 특징으로 하는 전류 발생회로.
  22. 제19항 또는 제20항에 있어서, 상기 제1트랜지스터의 제2전극과 기준전위의 사이에 접속되는 제3트랜지스터와, 상기 저항소자와 기준전위의 사이에 접속되는 제4트랜지스터를 포함하고, 상기 제3트랜지스터와 상기 제4트랜지스터의 각각의 기판전위로서 다른 전위가 인가되는 것을 특징으로 하는 전류 발생회로.
  23. 정전류를 공급하는 전류원과, 다이오드 접속되어 상기 전류원에서의 정전류를 받는 제1트랜지스터와, 상기 제1트랜지스터의 입력전극과 기준전위의 사이에 접속되는 저항소자와, 그의 입력전극이 상기 제1트랜지스터의 입력전극에 접속되고, 상기 저항소자에 흐르는 전류에 따른 전류를 꺼내기 위한 제2트랜지스터를 구비한 전류 발생회로.
  24. 정전류를 공급하는 전류원과 상기 정전류를 받는 제1트랜지스터 및 전류를 출력하는 제2트랜지스터와, 상기 제2트랜지스터와 기준전위의 사이에 접속되는 저항소자를 포함하는 복수의 전류 발생회로가 종속 접속되어 있는 것을 특징으로 하는 전류 발생회로.
  25. 제24항에 있어서, 상기 복수의 전류 발생회로간을 접속하는 커런트 미러회로를 포함하는 전류 발생회로.
  26. 제1도전형의 트랜지스터로 구성된 제1커런트 미러회로와, 제2도전형의 트랜지스터로 구성되고, 상기 제1커런트 미러회로에 직렬 접속되는 제2커런트 미러회로와, 상기 직렬 접속된 제1 및 제2커런트 미러회로에 대하여 병렬 접속되는 복수의 다이오드 접속된 제1도전형의 트랜지스터를 구비한 전류 발생회로.
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KR100446088B1 (ko) * 1996-05-07 2004-12-08 텔레폰악티에볼라겟엘엠에릭슨(펍) 온도계수를갖는전류발생방법및시스템

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