KR100223507B1 - 반도체 장치 제조 방법 - Google Patents

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요시아끼 야마다
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

본 발명의 반도체 장치 제조방법은 반도체 상부에 제1 배선을 형성하는 단계, 얇은 실리콘 산화막과 두꺼운 실리콘 불화산화막을 연속적으로 형성하는 단계, 상기 실리콘산화막의 일부를 노출시키기 위하여 낮은 불소량을 포함하는 제1 가스를 사용하여 상기 실리콘 불화산화막을 선택적을 에칭하는 단계 및 상기 제1 배선에 이르는 비아홀을 형성하기 위하여 높은 불소량을 포함하는 제2 가스를 사용하여 상기 노출된 실리콘 산화막을 선택적으로 에칭하는 단계를 포함한다. 실리콘 산화막은 50-200 nm의 두께를 가지며 실리콘 불화산화막은 1μm이상의 두께를 가진다. 얇은 실리콘 산화막은 감소된 오버 에치량을 제공하는 반면 두꺼운 실리콘 불화산화막은 LSI의 동작 속도를 향상시키도록 배선용량을 저하시킨다.

Description

반도체 장치 제조방법
본 발명은 다층 배선 구조를 갖는 반도체 장치 제조방법에 관한 것으로서, 특히 층간 절연막의 일부에 실리콘 불화산화막(silicon fluoride oxide film)을 사용한 반도체 장치 제조방법에 관한 것이다.
종래로부터 반도체 장치의 고집접화, 고성능화는 패턴의 미세화 및 배선의 다층화에 의해 이루어져 왔다. 다층 배선의 미세화가 진행되면 배선폭, 배선간격 또는 각 배선층간의 비아홀(via hole)들이 축소될 뿐만 아니라 배선 패턴과 비아홀들 사이의 정렬 마진이 감소하게 된다. 0.6μm 이하의 배선 피치에 대해서는 배선폭과 비아홀들의 크기를 거의 동일하게 하는 것이 필요하다.
그러나 노광 장치에 의해 이루어지는 정렬의 정확도가 정렬 마진의 감소를 따라갈 수 없기 때문에 비아홀이 배선의 일 측부로 돌출해 나올 수 있다. 이러한 형태로 비아홀이 형성되는 예가 도면들을 참조하여 설명될 것이다.
도1a 내지 도1e는 종래예의 연속적인 제조공정 단계들을 나타내는 반도체 장치의 단면도이다. 먼저 도1a를 참조하면, 실리콘 기판(51) 상에 형성된 실리콘 산화막으로 이루어진 표면 절연막(52) 상에는 다결정 실리콘으로 이루어진 제1 배선(53)이 형성된다. 그 다음, BPSG막으로 층간절연막(54)을 형성하고 화학적, 기계적 폴리싱 공정(CMP 공정)을 실시하여 표면을 평탄화한다.
그 다음, 도1b에 도시된 바와 같이, 층간절연막(54)의 표면 상에 포토레지스트 필름(55)이 형성되며 그 안에 비아홀 패턴이 형성된다. 포토레지스트 필름의 노광시 정렬이 불완전할 때, 결과적으로 형성되는 비아홀은 제1 배선(53)의 일측부를 벗어나 약간 비어져 나오게 된다.
그 다음, 층간절연막(54)이, 도1c에 도시된 바와 같이, 포토레지스트 필름(55)을 마스크로 사용하여 CHF3와 O2의 혼합 가스를 사용한 드라이 에칭법에 의해 에칭된다. 제1 배선(53) 상에 형성된 층간절연막(54)의 두께가 0.6μm 정도이고 제1 배선(53)의 두께가 0.3μm라고 가정하면, 통상적으로 층간절연막(54)의 에칭은 100%정도의 오버 에치를 이용하는데, 이에 따르면 1.2μm 정도 두께의 실리콘 산화막이 에칭된다. 결과적으로 제1 배선(53)의 측부에 형성된 실리콘 산화막(52)이 에칭되어, 도1c에 도시된 바와 같이, 실리콘 기판(51)이 노출된다.
이어서, WF6가스를 도입하고 SiH4가스로 환원시켜, 도1d에 도시된 바와 같이, 실리콘 기판 상에 금속 텅스텐(W) 플러그(57)를 선택적으로 성장시켜 비아홀(56)을 채운다. 그 다음, 도1e에 도시된 바와 같이, Al 합금을 사용하여 제2 배선(58)을 형성한다. 이에 따라 본래 접속되어서는 되지 않는 장소에서 제2 배선(58)과 실리콘 기판(51)이 텅스텐 플러그(57)를 통해 접속되어 있다.
이러한 문제는 비아홀의 오버 에칭 시간을 단축시킨 제2 종래예에 의한 해결될 수 잇다. 그러나, 도2a에 도시된 바와 같이, 서로 다른 높이에 위치한 여러 배선들 상에 비아홀을 동시에 형성하기를 원하는 경우에 에칭 단계는 가장 깊은 비아홀(67)의 상태에 따라 수행된다. 결과적으로, 상대적으로 얕은 비아홀(68)은 오버 에칭이 진행된다. 에창은 비아홀에 의해 접속되어서는 되지 않는 하부의 제 1배선(63)에 까지 진행된다.
제2 종래예에 나타나는 상기 문제를 해결하기 위하여, 비아홀을 형성하기 위한 오버 에칭이 상대적으로 낮은 에칭 속도를 갖는 하부 절연막에서 정지될 수 있도록 상이한 에칭 속도를 가진 절연막들을 포함하는 적층 구조를 사용함으로써 오버 에칭이 하부막에 악영향을 미치는 것을 방지하는 방법이 사용된다. 이러한 기술에 관한 일 예가 제3 종래예로서 참조되는 특허 공보 JP-A-1990-87,621에 개시되어 있다. 이 기술은 도3a 내지 도3e를 참조하여 설명된다.
먼저, 확산 영역(72)이 형성된 실리콘 기판(71) 표면에 형성된 실리콘 산화막(73) 상에 다결정 실리콘으로 이루어진 제1 배선(74)이 형성된다. 그 다음. 도 3a에 도시된 바와 같이, 실리콘 산화막으로 이루어진 제1 층간절연막(75)이 형성된 후, 도 3b에 도시된 바와 같이, BPSG로 이루어진 제2 층간절연막(75)이 형성된다. 제1 층간절연막(75)를 구성하는 실리콘 산화막의 두께는 150 nm 정도에서 선택되며, 제2 층간절연막(76)을 구성하는 BPSG막은 1μm 이상으로 한다. 850℃정도 온도의 질소 분위기에서 열처리한 후 CMP 공정을 실시하여 표면을 평탄화한다.
그 다음, 제2 층간절연막(76) 상에 포토레지스트 필름(77)이 형성된 후, 도3c에 도시된 바와 같이, 포토리소그래픽 에칭 기술에 의해 비아홀 패턴이 형성된다. 노광시의 정렬이 불완전할 경우 비아홀 패턴은 제1 배선(74)의 일 측부로부터 예컨대, 100 nm 정도 벗어나게 된다.
그 다음, 포토레지스트 필름(77)을 마스크로 사용하여 제2 층간절연막(76)이 에칭된다. 제2 층간절연막(76)을 통해 가장 깊은 비아홀(78a)을 에칭하는 것이 요구되기 때문에, 에칭 시간은 제1 층간절연막이 거의 에칭되지 않도록 에칭 조건을 적절히 선택함으로써 결정된다. 상대적으로 얕은 배선(74)에 이르는 비아홀(78b)에서는 오버 에치량이 증가하게 되므로, 도3d에 도시된 바와 같이, 제1 배선(74)의 측부로 에칭이 진행되는 것을 방지하기 위하여 에칭은 제1 층간절연막(75)에서 정지된다.
그 다음, 실리콘 산화막이 에칭되도록 에칭 조건을 변경하여 제1 층간절연막(75)을 에칭한다. 제1 층간절연막(75)의 두께는 각각의 비아홀들(78a, 78b)의 바닥부에서 일정하며 150 nm 정도로 충분히 얇다. 따라서, 제1 배선(74)의 측부에 위치한 제1 층간절연막(75)의 에칭을 방지하기 위하여, 오버 에치량이 증가하는 것은 바람직하지 않다. 그 다음, 포토레지스터 필름(77)이 제거되며, CVD 공정으로 금속 텅스텐이 선택적으로 성장되어 비아홀들(78a, 78b)이 채워지며, 도3e에 도시된 바와 같이, Al 합금을 사용하여 알루미늄 배선을 형성한다.
상기한 바의 종래예들에서는 층간절연막을 형성하기 위하여 실리콘 산화막 또는 BSPG막이 사용된다. 한편, 최근에는 층간절연막으로서 실리콘 산화막에 불소를 추가하여 얻어지는 실리콘 불화산화막이 제안되고 있다.
LSI 집적 수준이 진행되면서 배선 피치 및 배선 간격이 축소되어 인접한 배선들 사이에 기생 용량이 증가하게 된다. 기생 용량은 LSI의 동작 속도의 저하라는 문제를 발생시킨다. 이러한 기생 용량의 크기를 감소시키기 위하여 실리콘 산화막에 비해 유전률이 낮은 실리콘 불화산화막을 사용하는 방안이 주목받고 있다.
실리콘 불화산화막을 사용하여 금속막과 직접 접속시킬 때, 실리콘 불화산화막 내의 불소의 존재는 접착성을 감소시켜 박리 현상(peel-off)을 일으킨다(일본 응용 물리학회지의 1994년 추계 미팅 확장 요약집에 나오는 매뉴스크립트 p-672, 20p-zd-13 참조). 이러한 문제를 해결하기 위하여, 배선 금속과 실리콘 불화산화막 사이에 실리콘 산화막을 형성하는 방법이 사용된다. 층간절연막을 형성하기 위하여 실리콘 산화막과 실리콘 불화산화막을 적층하는 일 예(제4 종래예로서 참조됨)가 도면들을 참조하여 설명된다.
도4a 내지 도4d는 제4종래예의 연속적인 단계들을 나타내는 단면도이다. 도4a에서 Al 합금으로 이루어진 제1 배선(83)이 실리콘 기판(81) 표면에 형성된 실리콘 산화막(82) 상에 형성된다. 그 다음, 제1 층간절연막(84)을 형성하기 위하여 실리콘 산화막이 형성되고, 제2 층간절연막(85)을 형성하기 위하여 실리콘 불화산화막이 형성되며 제3 층간절연막(86)을 형성하기 위하여 실리콘 산화막이 형성된다.
실리콘 산화막들(84, 86)은 모두 50-200 nm 정도로 얇다. 대조적으로, 제2 층간절연막(85)을 이루는 실리콘 불화산화막은 상대적으로 두껍게 형성되며 그 표면은 CMP 공정을 통해 평탄화된다. Al 합금으로 이루어진 제1 배선(83)의 두께는 0.5-1.0μm 정도이다.
그 다음, 도4b에 도시된 바와 같이, 제3 층간절연막 상부에 포토레지스트 필름(87)이 형성된 후 비아홀들을 형성하기 위한 패터닝 작업이 수행된다. 비아홀 패턴은 제1 배선(83)의 일 측부를 벗어나 돌출하게 된다는 것을 알 수 있다.
도4c에 도시된 바와 같이, 예컨대 CHF3와 O2가스로 혼합 가스를 사용하는 종래의 드라이 에칭법으로 포토레지스트 필름(87)을 마스크로 사용하여 제3층간절연막(86), 제2 층간절연막(85) 및 제1 층간절연막(84)을 연속적으로 에칭하여 비아홀(90)을 형성한다. 이 때 상기 3개의 층간절연막들의 전체 두께에 대해 100%정도의 오버 에칭이 진행되어 결과적으로 Al 합금으로 이루어진 제1 배선(83)의 측부에서도 에칭이 진행된다.
그 다음, 포토레지스트 필름(87)이 제거되며, CVD 공정으로 금속 텅스텐막(87)이 선택적으로 성장되어 비아홀(90)이 채워지며, Al 합금을 사용하여 제2 배선(89)을 형성한다.
상기한 바의 제4 종래예에는 비아홀의 에칭에 적용되는 종래의 드라이 에칭법으로 실리콘 산화막을 에칭하지 않고 실리콘 불산화막만을 에칭하는 것이 가능하지 않다는 문제가 존재한다. 따라서, 비아홀이 배선의 측부를 벗어나는 경우에 배선의 측부에 위치한 실리콘 산화막이 에칭되어 하부 배선과 단락되는 현상이 발생하여 배선의 신뢰성이 저하된다.
따라서, 본 발명의 목적은, 상기한 바의 신회성 저하 현상 없이 반도체 장치의 동작 속도 저하를 방지하기 위하여, 감소된 유전률을 가진 실리콘 불산화막을 층간절연막으로 사용하는 반도체 장치 제조방법을 제공하는 데 있다.
본 발명에 따르면, 반도체 기판 표면에 절연막을 형성하는 단계, 상기 절연막의 상부에 저1 배선을 형성하는 단계, 상기 제1 배선의 상부에 실리콘 산화막을 포함하는 제1 층간절연막을 형성하는 단계, 상기 제1 층간절연막 상부에 실리콘 불화산화막을 포함하는 제2 층간절연막을 형성하는 단계, 상기 제1 층간절연막의 일부를 노출시키기 위하여 제1 농도로 불소를 포함하는 제1 가스를 사용하여 상기 제2 층간절연막을 선택적으로 에칭하는 단계 및 상기 제1 배선을 노출시키는 비아홀을 형성하기 위하여 상기 제1 농도 보다 높은 제2 농도로 불소를 포함하는 제2 가스를 사용하여 상기 제1 층간절연막의 상기 노출된 부분을 선택적으로 에칭하는 단계를 포함하는 반도체 장치 제조방법이 제공된다.
본 발명에 따른 반도체 장치에서 상기 제1 층간절연막은 50-200 nm의 두께를 갖는 것이 바람직하다.
본 발명에 따른 반도체 장치 제조방법에 있어서, 실리콘 산화막은 작은 두께를 가지므로 오버 에치량이 감소될 수 있다는 것을 알 수 있다. 따라서, 비아홀이 그 하부에 존재하는 제1 배선의 일 측부를 벗어나더라도 배선 측부는 거의 에칭되지 않는다. 이러한 방법으로, 비아홀이 배선의 일 측부를 벗어나더라도 배선의 측부에서의 에칭이 방지되어 하부 배선 또는 확산층과의 단락 현상이 방지되거나 신뢰성 저하가 방지되는 반도체 장치가 제공된다.
본 발명에 따르면, 하부 실리콘 산화막이 거의 에칭되지 않고 비아홀이 형성되도록 얇은 실리콘 산화막이 에칭되는 것을 보장하는 조건 하에서 실리콘 불화산화막의 에칭이 이루어진다는 것을 알 수 있다. 이러한 방법으로, 상이한 깊이를 갖는 비아홀에 대해 오버 에치량이 동일하게 된다. 따라서, 비아홀이 신뢰성 저하 없이 우수한 수율로 형성될 수 있는 반도체 장치가 제공된다.
더우기, 본 발명에 따르면, 배선은, 비아홀이 형성된 후에도, 배선을 둘러싸는 형태로 침적되는 실리콘 산화막에 의해 덮여질 수 있다. 이러한 방법으로, 배선과 층간절연막 사이의 밀접한 접착이 보장되어 박리 현상이 방지되는 반도체 장치가 제공된다.
제도1a 내지 제1e도는 제1 종래예의 연속적인 제조공정 단계들을 나타내는 반도체 장치의 단면도.
제2a도 내지 제2b도는 종래예의 다른 연속적인 제조공정 단계들을 나타내는 반도체 장치의 단면도.
제3a도 내지 제3e도는 종래예의 또 다른 연속적인 제조공정 단계들을 나타내는 반도체 장치의 단면도.
제4a도 내지 제4d도는 제4 종래예의 또 다른 연속적인 제조공정 단계들을 나타내는 반도체 장치의 단면도.
제5a도 내지 제5f도는 본 발명의 제1 실시예에 따른 연속적인 제조공적 단계들을 나타내는 반도체 장치의 단면도.
제6도는 에칭 가스에 대한 에칭 속도를 나타내는 그래프.
제7a도 내지 제7d도는 본 발명의 제2 실시예에 따른 다른 연속적인 제조공정 단계들을 나타내는 반도체 장치의 단면도.
제8a도 내지 제8f도는 본 발명의 제3 실시예에 따른 또 다른 연속적인 제조공정 단계들을 나타내는 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11, 51, 71, 81 : 실리콘 기판 12, 82, 73 : 실리콘 산화막
13, 53, 63, 74, 83 : 제1 배선 14, 22, 75, 84 : 제1 층간절연막
15, 76, 85 : 제2 층간절연막 16, 55, 77, 87 : 포토레지스트 필름
17 : 티타늄막 18 : 티타늄 질화막
19, 88 : 텅스텐막 20 : 알루미늄 합금막
21, 21', 56, 67, 68, 78a, 78b, 90 : 비아홀
23, 23', 58, 89 : 제2 배선 31, 86 : 제3 층간절연막
52 : 절연막 54 : 층간절연막
57 : 텅스텐 플러그 72 : 확산 영역
79 : 알루미늄 배선
도면들을 참조하여 본 발명의 여러 실시예들이 상세히 설명된다.
도5a 내지 도5f를 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치 제조공정이 도시되어 있다. 도5a에서, 실리콘 기판(11)은 그 안에 형성된 확산 영역들(도시되지 않음)을 포함하고 있으며, 그 표면은 실리콘 산화막(12)으로 덮혀 있다. 알루미늄 합금으로 이루어진 제1 배선(13)이 실리콘 산화막(12) 상부에 형성된다. 실리콘 산화막을 이루어진 제1 층간절연막(14)이 플라즈마 CVD 방법에 의해 50-200 nm의 두께로 형성된 후, 실리콘 불화산화막으로 이루어진 제2 층간절연막(15)이 플라즈마 CVD 방법에 의해 1.0-2.0μm의 두께로 형성된다. 그 다음, CMP 공정으로 실리콘 불화산화막을 0.5-1.0μm 정도 제거하여 제2 층간절연막(15)을 평탄화한다. 제2 층간절연막(15)을 이루는 실리콘 불화산화막의 불소 농도는 5-15%정도가 되어야 하며, 이 실시예에서 불소 농도는 10%이다.
그 다음, 포토레지스트 필름(16)이 제2 층간절연막(15) 상부에 형성되며, 프로젝션 얼라이너를 사용한 노광 공정으로 포토레지스트 필름(16) 안에 제1 배선(13)을 위한 비아홀 패턴이 형성된다. 노광시에 발생하는 정렬 에러의 결과, 비아홀 패턴이 제1 배선(13)의 일 측부를 50-100 nm 정도 벗어날 수 있다.
그 다음, 도5b에 도시된 바와 같이, 제2 층간절연막(15)이 포토레지스트 필름(16)을 마스크로 사용하여 에칭된다. 이 에칭 단계는 CHF3및 CO의 혼합 가스를 사용하여 이루어지며, CO 가스의 유량은 CHF3및 CO의 전체 유량의 90% 이상이 되도록 선택된다. 이 실시예에서 CO 가스의 유량은 95%가 되도록 선택된다. 에칭 공정은 30-60 mTorr의 압력돠 500-600 W의 파워 조건에서 실시된다. 이러한 조건에서 실리콘 산화막의 에칭 속도는 작지만, 실리콘 불화산화막은 효과적으로 에칭된다. 따라서, 실리콘 불화산화막(15)에서 100% 정도의 오버 에칭이 진행될 경우 실리콘 산화막으로 이루어진 제1 층간절연막(14)은 거의 에칭되지 않는다. 실리콘 불화산화막(15) 내의 불소 농도는 5% 이상의 되도록 선택되는데, 그 이유는 실리콘 불화산화막(15) 내의 불소 농도가 낮은 경우 실리콘 불화산화막과 실리콘 산화막 사이의 에칭 속도 차이를 증가시키기 어렵기 때문이다.
한편, 실리콘 불화산화막(15) 내의 불소 농도가 너무 높으면 실리콘 불화산화막(15) 안으로 다량의 수분이 흡수되며 막(15) 중의 불소 성분과 수분이 반응하여 불산을 형성하게 된다. 불산은 실리콘 산화막(14) 또는 실리콘 불화산화막(15)을 에칭하거나 제1 배선(13)을 이루는 Al 합금을 부식시킬 수 있다. 따라서, 실리콘 불화산화막(15) 내의 불소 농도는 15% 보다 작아야 한다. 에칭 속도와 에천트(etchant) 내의 CO 가스의 유량비 사이의 관계가 아래에 설명된다.
도6은 실리콘 산화막과 10%의 불소를 함유하는 실리콘 불화산화막의 에칭속도와, CHF3및 CO의 전체 유량에 대한 CO의 유량비 사이의 관계를 도식적으로 나타낸다. 도6에 도시된 바와 같이, CO의 유량이 60% 보다 작은 경우, 실리콘 산화막과 실리콘 불화산화막의 에칭 속도는 거의 같고, CO의 농도가 증가할 때 에칭 속도는 감소하게 된다. 그러나, 실리콘 산화막의 에칭 속도의 감소가 더 빠르게 일어나기 때문에 실리콘 산화막과 실리콘 불화산화막 사이의 에칭 속도 차이는 증가하게 된다. CO의 유량이 90% 이상이 될 때 실리콘 산화막의 에칭 속도는 실리콘 불화산화막의 에칭 속도의 2분의 1 내지 그 이하가 되며, 95%가 되면 실리콘 불화산화막의 에칭 속도의 10% 이하가 된다.
제1 배선(13)상의 제2 층간절연막(15)의 두께가 0.5μm 정도라고 가정하면, 실리콘 불화산화막(15)에 대해 100% 오버 에칭이 실시되는 경우 실리콘 산화막(14)은 50 nm 정도 에칭된다. 따라서, 실리콘 산화막(14)이 50 nm 이상의 두께를 갖는다면, 제1 배선(13)을 이루는 Al 합금의 노출이 방지된다. 즉, 제1 배선(13)의 일 측부상에 위치한 실리콘 산화막은 그 두께가 비아홀이(11)이 제1 배선(13)의 측부를 벗어나는 양 보다 적지 않은 경우 에칭되지 않는다.
도5c를 참조하면, 실리콘 불화산화막(15)의 에칭이 진행된 후 제1 배선(13) 상부의 실리콘 산화막(14)이 CHF3및 CO의 전체 유량에 대한 CO 가스의 유량비가 약 50% 정도인 조건으로 에칭된다. 실리콘 산화막(14)의 두께가 작기 때문에 오버 에치 공정에서 제1 배선(13)의 측부는 거의 에칭되지 않는다.
실리콘 산화막(14)의 두께가 너무 클 경우 제1 배선(13) 상부의 실리콘 산화막(14)을 제거하기 위하여 실리콘 산화막(14)에 대한 오버 에치량이 증가되어야 하는데, 오버 에치량이 증가하면 제1 배선(13)의 측부가 에칭되는 문제가 발생한다. 따라서 실리콘 산화막의 두께는 200 nm 이하가 되어야 한다. 실리콘 산화막(14)의 최소 두께는 실리콘 불화산화막(15)의 오버 에치가 진행된 후에 실리콘 산화막(14)이 잔류할 수 있는 정도가 되어야 한다. 즉, 실리콘 산화막(14)의 두께는 정렬 공정에 기인한 제1 배선(13)의 측부로부터의 비아홀의 돌출 최대량 보다 커야 하는데, 돌출량은 노광 장치에서 최소로 50 nm가 될 수 있다.
실리콘 산화막(14)을 에칭한 다음, 포토레지스트 필름(16)이 제거되며, 비아홀(21)의 바닥에 위치한 제1 배선(13)의 표면상에 형성된 알루미나가 아르곤(Ar) 가스를 이용한 스퍼터링 공정으로 제거된다. 그 후 티타늄막(17)과 티타늄 질화막(18)이 스퍼터링 공정으로 연속 형성된다. 티타늄막(17) 및 티타늄 질화막(18)의 두께는 각각 20-60 nm 및 50-100 nm 정도이다.
그 다음, 도5e에 도시된 바와 같이, 텅스텐막(19)이 WF6가스를 이용한 CVD공정으로 비아홀(21)을 채우기에 충분한 두께로 티타늄 질화막(18)의 상부에 형성된다. 그 다음, 텅스텐막(18)은 티타늄 질화막(18)이 노출될 때까지 식각되어 비아홀(21) 내에는 텅스텐 플러그(19)가 남게 된다.
그 다음, Al 합금막(20)이 전면에 형성되며, Al 합금막(20), 티타늄 질화막(18) 및 티타늄막(17)이 통상의 포토리소그래픽 공정과 드라이 에칭 공정을 사용하여 패터닝되어, 도5f에 도시된 바와 같이, 제2 배선을 형성한다.
이제, 본 발명이 제1 실시예에 따른 반도체 장치 제조방법의 원리가 설명된다. 도5b에 도시된 바와 같이, 비아홀이 Al 합금으로 이루어진 제1 배선(13)의 일측부를 벗어나 돌출하고 비아홀이 돌출량이 실리콘 산화막(14)의 두께 보다 작은 경우 오버 에치 공정은 제1 배선(13)의 측부를 에칭하지 못하게 되는데, 그 이유는 CO의 농도가 90% 이상이 되는 조건에서 에칭이 실시됨으로써 실리콘 불화산화막(15)의 에칭이 불소의 농도가 감소된 상태에서 진행되기 때문이다(도 6참조). 즉, 에칭은 제1 배선층간절연막(14)에 의해 정지된다.
그 다음, 실리콘 산화막(14)이 높은 불소 농도의 조건에서 도5c에 도시된 방식으로 에칭된다. 이 단계에서, 2 종류의 가스를 포함하는 에천트는 다른 에칭 속도를 얻기 위해 두 가스의 농도를 변화시킴으로서 변화될 수 있다. 제1층간절연막을 이루는 실리콘 산화막(14)은 얇기 때문에 오버 에치량의 증가가 필요치 않으며, 따라서 에칭이 진행되는 동안 제1 배선(B)의 측부는 거의 에칭되지 않을 수 있다는 것을 알 수 있다. 그러므로 비아홀(21)이 제1 배선(13)의 일 측부를 약간 벗어나는 경우에는 비아홀(21)이 적절한 구조로 형성될 수 있으며 어떠한 단락이나 비아홀의 신뢰성 저하 현상도 방지될 수 있다.
상기한 바의 제1 실시예에서, 제1 및 제2 층간절연막(14, 15)으로 이루어진 층간절연막에 있어서, 실리콘 산화막으로 이루어진 제1 층간절연막(14)은 제2 층간절연막(15)에 비해 극히 얇다는 것을 알 수 있다. 따라서, 층간절연막은 실질적으로 실리콘 불화산화막(15)으로 형성되며 층간절연막이 실리콘 불화산화막으로만 형성된 경우에 비해 배선 용량의 증가는 매우 작다고 할 수 있다.
다음으로 도7a 내지 도7d를 참조하여 본 발명의 제2 실시예가 설명된다. 상기 도면에서 동일한 요소들은 도5a 내지 도5f에서와 같은 동일한 참조 부호로 표시된다. 먼저 도7a를 참조하면, 다결정 실리콘으로 이루어진 제1 배선(13)이 실리콘 기판(11)을 덮고 있는 실리콘 산화막(12)상에 형성된다. 그 다음, BPSG로 이루어진 제1 층간절연막(22)이 형성된다. Al 합금으로 이루어진 제2 배선(23, 23')이 BPSG막(22) 상부에 형성된다. 제1 배선(13) 상부 영역에 형성된 제2 배선(23)의 높이는, 제1 배선(13)의 두께에 해당하는 양 만큼, 제1 배선(13)이 존재하지 않는 영역에 형성된 제2 배선(23')의 높이와 다르게 된다는 것을 알 수 있다. 그 다음, 실리콘 산화막으로 이루어진 제1 층간절연막(14)이 플라즈마 CVD 공정에 의해 100-200 nm 정도의 작은 두께로 형성된 후, 실리콘 불화산화막으로 이루어진 제2 층간절연막(15)이 2μm 이상의 두께로 형성된다. 상기 결과물의 전체 표면을 평탄화 하기 위하여, 상기 결과물은 제2 배선(23)의 상부에 위치한 제2 층간절연막(15)의 두께가 0.5-1.0μm 정도로 감소할 때까지 CMP 공정으로 폴리싱된다.
그 다음, 포토레지스트 필름(16)이 형성되고 그 안에 제1 실시예와 동일한 방식으로 비아홀(21, 21')을 형성하기 위해 포토리소그래픽 기술을 사용하여 패터닝한다. 다시, 이 패터닝은 약간의 오정렬이 있게 되며, 비이홀(21, 21')은 Al 합금으로 이루어진 제2 배선(23, 23')의 일 측부를 벗어나 돌출하게 된다. 이러한 돌출량은 실리콘 산화막(14)의 두께 보다 작다는 것을 알 수 있다.
포토레지스터 필름(16)을 마스크로 사용하여 실리콘 불화산화막(15)이 제1 실시예에서와 같은 동일한 조건으로 에칭된다. 에칭이 진행되는 동안 비어홀(21, 21')의 깊이는 하부의 제1 배선(13)의 존재 유뮤 때문에 서로 다르게 된다는 것을 알 수 있다. 따라서, 에칭 시간은 제2 배선(23')과 연결된 더 깊은 비아홀(21')에 대한 필요에 따라 선택된다.
제2 배선(23)과 연결된 더 얕은 비아홀(21)이 형성된 실리콘 불화산화막(15)의 두께가 0.5μm라고 가정하면, 제1 배선(23)을 이루는 다결정 실리콘막의 두께가 0.3μm일 때 제2 배선(23')과 연결된 더 깊은 비아홀(21')이 형성된 실리콘 불산화막(15)의 두께는 0.8㎛가 된다. 이 실시예에서는 0.8㎛두께의 실리콘 불화산화막(15)을 에칭하기 위하여 100% 오버 에치 공정이 사용된다. 즉, 1.6μm 정도의 두께를 가지는 실리콘 불화산화막(15)을 에칭할 수 있는 시간 동안 에칭이 진행된다. 이것은 더 얕은 비아홀(21)에 대하여 200% 이상의 오버 에치를 나타낸다.
오버 에치량이 증가하여도 실리콘 산화막(14)이 남도록 하기 위하여 실리콘 산화막(14)의 에칭 속도를 더욱 감소시킬 수 있는 조건을 선택하는 것이 바람직하며, 이를 위해 CO의 비율이 95%로부터 97% 정도까지 더욱 증가된다. 이러한 조건에서 실리콘 산화막(14)은 완전히 제거되지 않고 비아홀(21')의 바닥에 100 nm 이상의 두께로 남게 된다.
그 다음, 실리콘 산화막(14)은 제1 실시예에서와 같이 불소 농도가 증가된 조건에서 에칭되며, 이어서 포토레지스트 필름(16)이 제거되고, 도7d에 도시된 바와 같이, 스퍼터링 공정에 의해 티타늄막(17)과 티타늄 질화막(18)이 형성된다. 그 다음, 텅스텐막(19)이 CVD 공정으로 전면에 성장된다. 그 다음, 전면에 에칭이 진행되어 비아홀(21) 내에 텅스텐 플러그(19)가 형성된다. 그 다음, 스퍼터링 공정으로 Al 합금(10)이 형성되며, 도7c에 도시된 바와 같이, 종래의 포토리소그래픽 공정과 드라이 에칭 공정으로 Al 합금(10), 티타늄 질화막(18) 및 티타늄막(17)이 패턴닝되어 제3 배선이 형성된다.
상기한 바의 제2 실시예에서는, 상이한 깊이를 갖는 비아홀들(21, 21')이 각각 제2 배선들(23, 23')의 측부를 벗어나 있어도 제2 배선들(23, 23')의 측부는 에칭되지 않는다. 더우기, 실리콘 산화막(14)의 에칭은 상이한 깊이를 갖는 비아홀들(21, 21')에 대해 실질적으로 동일한 양의 오버 에치가 이루어지도록 진행되며 오버 에치량이 감소될 수 있다. 따라서, Al과 불소 혹은 탄소를 포함하는 막(film)들이 비아홀의 측벽에 형성되지 않기 때문에 비아홀의 접속 저항의 증가나 오버 에치 동안의 수율의 저하를 방지할 수 있는 장점을 갖게 된다.
다음으로 본 발명이 제3 실시예가 도8a 내지 도8f를 참조하여 설명된다, 먼저 도8a를 참조하면, 실리콘 산화막(12)상에 이루어지는 Al 합금으로 구성된 제1 배선(13)의 형성은 제1 실시예와 동일하다. 그 다음, 실리콘 산화막으로 이루어진 제1 층간절연막(14)이 플라즈마 CVD 공정에 의해 제1 배선(13)의 두께 보다 더 큰 두께로 형성된다. 제1 배선(13) 상부의 실리콘 산화막(14)의 두께가 50-200 nm 정도가 되도록 실리콘 산화막(14)의 표면이 폴리싱된다. 그 다음, 실리콘 불화산화막으로 이루어진 제2 층간절연막(15)이 플라즈마 CVD 공정에 의해 0.5-1.0μm의 두께로 형성된 후, 실리콘 산화막으로 이루어진 제3 층간절연막(31)이 플라즈마 CVD 공정에 의해 50-100 nm의 두께로 형성된다.
그 다음, 제3 층간절연막(31)상에 포토레지스트 필름(16)이 형성된 후, 포토리소그래픽 기술에 의해 패터닝되어 그 안에 비아홀 패턴이 형성된다. 약간의 오정렬의 결과, 비아홀 패턴은 제1 배선(13)의 일 측부를 벗어나 돌출하게 된다. 제3 층간절연막(31)이, 도8B에 도시된 바와 같이, 포토레지스트 필름(16)을 마스크로 사용하여 증가된 불소량을 포함하는 실리콘 산화막에 대한 통상의 에칭 조건으로 에칭된 다음, 도6과 관련하여 설명된 바와 같이, CO 가스의 유량이 전체 유량이 90%이상이 되는 조건, 즉 실리콘 산화막에 대하여 지연된 에칭 속도를 제공하는 불소량이 감소된 조건으로 실리콘 불화산화막(15)이 에칭된다.
그 다음, 에칭 조건이 불소량이 증가된 조건으로 다시 변경되며, 도8c에 도시된 바와 같이, 제1 배선(13)을 이루는 일루미늄 합금이 노출될 때까지 실리콘 산화막(14)이 에칭된다.
도8d를 참조하면, 포토레지스트 필름(16)이 제거된 다음, WF6가스가 도입되고 SiH4(모노사일렌) 가스에 의해 환원되어 제1 배선(13)상에 텅스텐막(19)이 성장됨으로써, 도8e에 도시된 바와 같이, 비아홀(21)이 텅스텐막(19)으로 채워진다. 그 다음, 도8f에 도시된 바와 같이, 스퍼터링 방식으로 알루미늄 합금막이 형성되고 패터닝되어 제2 배선(20)이 형성된다.
상기한 바의 제3 실시예에서 제1 층간절연막(14)의 표면은 평탄화되며, 따라서 비아홀(21)이 제1 또는 제2 실시예에 비해 증가된 양으로 제1 배선(13)의 일 측부를 벗어나더라도 제1 배선(13) 측부의 에칭이 방지될 수 있다.
실리콘 산화막으로 이루어진 제3 층간절연막(31)이 실리콘 불화산화막을 포함하는 제2 층간 절연막(15)상에 형성되기 때문에 제3 층간절연막(31)상에 형성된 알루미늄 합금(20)은 우수한 접착성을 나타낸다.
본 발명은 바람직한 실시예들을 참조하여 설명되었지만, 본 발명은 실시예에 제한되지 않으며 첨부된 특허청구범위에 개시된 본 발명의 영역을 벗어나지 않고도 관련 기술 분야의 전문가들에 의해 다양한 수정과 변형이 쉽게 만들어질 수 있다.
내용 없음.

Claims (8)

  1. 반도체 기판 표면에 절연막을 형성하는 단계 ; 상기 절연막의 상부에 제1 배선을 형성하는 단계 ; 상기 제1 배선의 상부에 실리콘 산화물을 포함하는 제1 층간절연막을 형성하는 단계 ; 상기 제1 층간절연막 상부에 실리콘 불화산화물을 포함하는 제2 층간절연막을 형성하는 단계 ; 상기 제1 층간절연막의 일부를 노출시키기 위하여 제1 농도로 불소를 포함하는 제1 가스를 사용하여 상기 제2 층간절연막을 선택적으로 에칭하는 단계 ; 상기 제1 배선에 이르는 비아홀을 형성하기 위하여 상기 제1 농도 보다 높은 제2 농도로 불소를 포함하는 제2 가스를 사용하여 상기 제1 층간절연막의 상기 노출된 부분을 선택적으로 에칭하는 단계 ; 및 상기 비아홀을 통해 상기 제1 배선과 접속된 제2 배선을 형성하는 단계를 포함하는 반도체 장치 제조방법.
  2. 제1항에 있어서, 상기 제1 배선상의 상기 제1 층간절연막은 50-200 nm 범위의 두께를 갖는 반도체 장치 제조방법.
  3. 제1항에 있어서, 상기 제2 층간절연막을 평탄화하는 단계를 더 포함하는 반도체 장치 제조방법.
  4. 제1항에 있어서, 상기 제1 배선은 서로 다른 높이에 위치한 제1 배선과 제2 배선을 포함하는 반도체 장치 제조방법.
  5. 제1항에 있어서, 상기 제1 층간절연막은 5-15% 범위의 농도로 불소를 포함하는 반도체 장치 제조방법.
  6. 제1항에 있어서, 상기 제1 가스는 CHF3가스와 CO 가스를 포함하며, 상기 제1 가스의 전체 유량에 대한 상기 CHF3가스 유량비는 10%를 초과하지 않는 반도체 장치 제조방법.
  7. 제6항에 있어서, 상기 제2 가스는 CHF3가스와 CO 가스를 포함하며, 상기 제2 가스의 전체 유량에 대한 상기 CHF3가스 유량비는 40% 보다 낮지 않는 반도체 장치 제조방법.
  8. 제1항에 있어서, 상기 제2 층간절연막의 상기 에칭 전에 상기 제2 층간절연막상 제3 층간절연막을 형성하는 단계를 더 포함하며, 상기 비아홀은 상기 제3 층간절연막을 관통하는 반도체 장치 제조방법.
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