KR100216100B1 - 플립 칩 반도체 장치 - Google Patents

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Abstract

본 발명은 플-칩 소자상에 전기 단자가 특정한 범위의 영의(Young's)계수 값을 보이는 전기 도전성 실리콘 탄성 중합체는 사용하는 기본판 또는 나머지 기판상의 단자에 대응하면서 결합되고 플립-칩 소자의 표면 안정화된 활성 표면 및 기판간에 공간은 전기 절연성 탄성 밀봉제로 채워지는 플립-칩 형태 반도체 장치를 제공한다. 도전 실리콘 탄성 중합체 및 탄성 중합적인 밀봉제의 사용은 장치의 수명을 연장한다.

Description

플립 칩 반도체 장치
제1도는 본 발명에 따른 플립 칩(LSI 칩) 반도체 장치의 한 실시예의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : LSI 칩 3 : 유리판
4 : 단자 패드 5 : 기판 단자
6 : 도전성 실리콘 고무 7 : 절연 실리콘 고무
본 발명은 기본적으로 베이스플레이트 또는 기판상에 장착된 플립 칩형 반도체 소자로 구성되는 반도체 장치에 관한 것으로, 특히 고신뢰도의 플립 칩형 반도체 장치에 관한 것이다.
반도체 소자는 현재 소자의 방향에 의거된 페이스업(face up)방법으로 참조되는 와이어본딩과, 페이스-다운(face-down)방법으로 참조된 소자에 대한 납땜범프, 전도성 에폭시 수지 접착제 또는 전도성 폴리이미드 수지 접착제를 사용하는 즉 테이프 자동화 본딩(TAB)을 이용한 방법등으로 장착되어진다.
플립 칩(LSI) 기술에서 집적도를 향시키고 기능을 향상시키려는 최근의 경향과 관련하여, 반도체 소자의 단자 또는 I/O 패드는 현재 100마이크로 미터 평방 이다. 그러나, 장래에는 이러한 치수는 단지 수십 마이크로미터 평방인 반면에 단자의 수는 증가하고 패드의 피치는 보다 작아지게 될 것이다.
고밀도 장착 및 보다 많은 수의 핀에 적합할 수 있는 패키징 기술에는 TAB, 핀 그리는 어레이(PGA) 패키지 및 쿼드 플랫팩(QFP) 패키지 등이 있다. 그러나, TAB는 코스트가 높을 뿐아니라, 코넥션 저항을 낮게 하기 위해서는 대규모 본딩표면을 필요로한다. 또한, PGA 및 QFP 등의 IC 패키징 기술은 코스트 및 고밀도 장착이란 한계에 부딪힌다. 상기 이러한 요인들로 인해 이들 방법의 대안으로서 사실상 플립 칩 장착이 증가하게 되었다.
플립 칩 장착은 반도체 소자의 베이스 플레이트에 장착시키기 위해 납땜 펌프 방법기술을 사용하므로 단자 극소형화에 다수의 제약이 따른다. 반도체 소자의 크기가 증가함에 따라서, 가열사이클 테스팅 및 가열 쇼크 테스팅등의 기술을 사용한 신뢰도 테스팅 동안 펌프 쪼개짐 범프 표면에서의 불량한 접착, 결국에는 플립 칩 소자와 기판간의 접점저항의 증가(전도결함)가 발생된다. 이러한 결함은 장착용 기판과 반도체 소자간의 열팽창계수(TCE)의 불일치로인해 발생된 열응력으로 생겨난다.
반도체 소자의 표면단자를 기판상에 대응하는 단자에 접촉시키기 위해 납땜 범프방법에서 전도성 에폭시 수지 접착제 또는 전도성 폴리이미드 수지 접착제를 이용하는 것에 관하여 살펴보면, 예를들어 장착용 베이스 플레이트가 유리인때 유리의 쪼개짐이나 또는 전도성 에폭시 수지 접착제의 쪼개짐은, 역시 반도체 소자와 베이스 플레이트간의 열팽창계수의 불일치로 인해 생겨난다.
최종으로, 납땜 범프방법에서는 또한 땜납 쪼개짐 뿐아니라 이러한 경우에 결함이 있는 반도체 소자를 교환할 수 없다는 문제가 생겨난다.
습윤 저항과 같은 영역에서 반도체 소자의 신뢰도를 향상시키기 위하여, 반도체 소자의 표면은 전형적으로 수지 밀봉제로 보호되어 있다. 그러나, 납땜 범프에 의해 기판에 접착되는 반도체 소자의 표면이 에폭시수지, 아크릴 수지 또는 폴리이미드 수지등의 경(hard)수지로 보호되어 있으며, 상기에서 문제된 범프 쪼개짐 및 범프에서의 불량한 접촉이 보다 큰 정도로 발생된다.
따라서 본 발명의 목적은 납땜 범프 방법을 사용하여 기판상에 플립 칩형 반도체 장치를 장착시키는 종래기술의 방법 및 물질에 관련된 문제점을 제거시키는데 있다.
본 발명의 발명자들은 플립 칩형 반도체 소자를 베이스 플레이트 또는 다른 기판상에 접착시키고 제조된 반도체 장치의 수명을 연장시키는 새로운 물질을 찾아내는데 연구를 해왔다. 본 발명은 반도체 소자의 단자를 결합시키기 위해 전도성 실리콘탄성중합체를 사용하며 반도체 소자의 활성표면에 전기적으로 절연인 탄성중합체 밀봉제를 사용하는 것에 근거를 두고 있다.
제1도는 본 발명에 따른 플립 칩(LSI 칩)의 일실시예에 대한 종단면 개략선도이다.
LSI 칩(1)은 유리판(3)상에 장착되어 있다. 칩의 활성 표면은 유리판(3)과 대향하는 외부표면을 갖는 부동막(2)으로 코팅되어 있다.
LSI 칩(1)의 활성표면상에는 다수의 전기 단자패드(4)가 제공되어 있다. 이 표면은 유리 베이스 플레이트(3)에 대향한다. 전기 단자 패드(4)는 부동막(2)과 인접해 있다. 단자 패드(4)와 위치가 대응하는 다수의 기판단자(5)가 유리 베이스 플레이트(3)에 제공된다. 단자 패드(4)각각은 전도성 실리콘 러버층(6)에 의해 대향하는 베이스 플레이트단자(5)에 접속된다.
도전성 실리콘 도무(6)는 각각의 전기 단자 패드(4)를 대응 베이스 플레이트 단자(5)에 결합 및 전기적으로 연결시킨다.
냉각 방지 절연 실리콘 고무(7)은 LSI 칩(1)상의 부동막(2)와 유리 베이스 플레이트(3) 사이의 모든 공간을 채워준다.
본 발명은 1) 활성 표면과 상기 활성 표면상에 위치하는 다수의 전기 단자 패드를 구비하는 플립 칩형 반도체 소자와, 2) 상기 반도체 소자의 단자 패드에 대응하는 다수의 전기 단자 패드를 포함하고 있는 베이스 플레이트를 구비하는 반도체 디바이스를 제공하는 것으로써, 여기서 상기 반도체 소자의 전기 단자 패드는 25℃에서 100kgf/㎠ 정도의 텐실 Young's 모듈 값을 나타내는 도전성 실리콘 탄성중합체에 의해 상기 베이스 플레이트상의 대응 단자 패드에 연결되고 그리고 상기 활성 표면은 상기 활성 표면과 상기 베이스 플레이트간의 공간을 점유하는 전기적 절연 탄성중합체 밀봉재로 코팅된다.
이제, 본 발명의 반도체 디바이스에 대해 상세히 설명하기로 한다.
본 발명의 반도체 디바이스는 다음과 같은 모든 종류를 통들어 함축한다. 즉, 동작 원리를 기준으로 하면 바이폴러, MOS 및 HEMT 디바이스가 되고, 기능을 기준으로 하면 논리 IC 디바이스 및 메모리 IC 디바이스가 되며, 집적 농도를 기준으로 하여 집적 회로(IC), 하이브리드 IC 디바이스 및 디스크리트 반도체 (예컨데, 트랜지스터, 써리스터)가 된다.
본 발명의 반도체 소자 부분의 물질은 실리콘, 갈륨, 아세나이드 및 카드뮴 황화물을 포함하고 있는 원소군으로부터 선택되지만 반드시 이것으로만 국한되지 않는다.
본 발명의 반도체 디바이스의 장착 플레이트 또는 기판 부분을 형성하는 재료는 유리 베이스 플레이트, 세라믹 베이스 플레이트, 합성 금속 베이스 플레이트 및 플라스틱 베이스 플레이트를 포함하고 있는 원소군으로부터 선택되지만은 역시 이것으로만 국한되는 것이 아니다.
반도체 소자 표면상의 전기 단자 영역은 이전에 첨가된 알루미늄 접착 패드 또는 금 범프로 된다. 반도체 소자의 활성 표면은 부동 코팅재료로 언급되는 물질로 이루어진 층으로 코팅된다.
반도체 소자 표면상의 단자 프리드 및 베이스 플레이트상의 대응 단자는 도전성 실리콘 탄성중합체로 이루어진 층에 의해 서로 연결된다. 본 반도체 디바이스의 성능을 양호하게 하는 주된 특성중에 하나는 25℃에서 100kgf/㎠를 초과하지 않는 도전성 실리콘 탄성중합체의 텐실 Young's 모듈이다. 이 Young's 모듈은 도전성 에폭시 수지의 집착성에 비해 낮아 회로기판의 연결 영역 및 범프의 반도체 소자 접착 패드에서 발생하는 스트레스 농도의 이완이 일어나고 결과적으로 낮은 연결 저항값이 유지된다.
도전성 실리콘 탄성중합체는 은 입자와 같은 도전성 충전재를 포함하며, 하이드로 실리레이션에 의해 경화된다.
이와 같은 형태의 실리콘 합성은 뛰어난 공정 능력 및 높은 순도의 장점을 제공한다. 본 명세서에서 사용되는 실리콘 탄성중합체라는 말에는 실리콘 고무 및 실리콘 게 이라는 말이 포함된다. 전기적으로 도전성인 탄성중합체는 반도체 소자 표면상의 단자 패드와 베이스 플레이트 또는 기판상의 대응단자와의 접촉시 경화된다.
본 발명의 제2특성은 반도체 소자의 활성 표면을 코팅하고 그리고 이 활성 표면과 반도체 소자가 장착되는 베이스 플레이트 사이의 공간을 충전하는데 전기적으로 절연성인 탄성중합체 밀봉재를 이용한다는 것이다. 이 밀봉재는 외부 영향으로부터 반도체 소자를 보호함과 아울러 신뢰성 테스트시에 낮은 연결 저항성을 오랫동안 유지시켜준다.
절연 탄성중합체 밀봉재로서는 실리콘 탄성중합체 밀봉재가 가장 바람직한 그리고 선호에 따라서는 저-스트레스 에폭시 송신 밀봉재가 바람직하다. 자기-접착 실리콘 탄성 중합체 합성물은 반도체 소자의 활성 표면과 접촉시 하이드로 실리레이션 반응에 의해 경화된다. 이와 같은 형태의 실리콘 탄성중합체 합성물은 높은 순도의 장점을 제공한다. 전기적 도전성 탄성중합체의 경우에서와 같이, 전기적 절연성 밀봉재로서 실리콘 고무 및 실리콘 겔이 이용될 수 있다.
전기적 절연성 탄성중합체가 함께 도전성 실리콘 탄성중합체를 이용하여 반도체 소자의 활성 표면과 베이스 플레이트 사이의 모든 공간을 충전시킨 결과로써, 본 발명의 반도체 디바이스는 뛰어난 열-주기 저항 및 열-쇼크 저항과 그리고 뛰어난 습기 저항 및 저온도에서의 유지를 위한 저항을 지니게 되는 것을 특징으로 한다.
또한, 반도체 소자 크기의 증가에 따라 반도체 소자와 장착 기판간의 TCE 부정합에 의해 발생되는 열 스트레스가 있는 경우에도 범프 균열, 접촉이완, 접촉 저항의 증가(오접속)등을 피할 수 있다.
하기의 실시예는 본 발명의 플립-칩 반도체 장치의 양호한 실시예를 설명하는 것으로서, 본 발명을 첨부된 청구범위에 규정된 것으로 국한시키려는 것은 아니다. 다른 표시 사항이 없다면 실시예에 보고된 모든 특성들은 25℃에서 측정된 것이다.
[실시예 1]
제1도로 표시된 첨부 도면을 보면, LSI 칩(1)(4㎜×7㎜)이 유리판(3)상에 장착된다. 칩의 활성 표면은 유리판(3)과 표면이 접하는 표면 안정화홈(2)이 덮힌다.
총 120개의 단자 패드(4)가 유리 기판(3)과 접하는 LSI 칩(1)의 표면상에 배치되며, 이들 단자 패드(4)는 표면 안정화층(2)과 연속한다. 기판상에 놓인 120개 단자(5)각각은 LSI 칩상의 대응 단자 패드와 접한다. 단자 패드의 각 쌍은 도전성 실리콘 고무층(6)에 의해 함께 연결된다. 도전성 실리콘 고무(6)는 각각의 단자 패드(4)를 대응 기판단자(5)에 접착시키며 전기적으로 연결시킨다.
상기 도전성 실리콘 고무(6)는 단자 패드(4) 및 기판단자(5)와 접촉하는 동안 백금 촉매의 하이드로실리레이션 반응에 의해 열경화되는 은 분말이 채워진 셀프 본딩 실리콘 고무 합성물을 포함한다. 상기 도전성 실리콘 고무(6)는 4×10-4ohm-㎝의 체적 저항 및 50kgf/㎠의 장력 영(young)의 계수를 갖는다.
콜드-저항 절연 실리콘 합성고무(7)가 LSI 칩(1)의 코팅된 작용 표면과 유리 기저판(3)간의 모든 공간을 채운다. 상기 절연 실리콘 고무(7)는 상기 LSI 칩(1)자체의 측면에, 상기 LSI 칩(1)의 작용 표면상의 표면 안정화 코팅(2)에, 단자 패드(4)에 결합되고 또한, 상기 유리 기저판(3)에, 상기 기저판의 표면상의 기저 판 단자(5)에 결합된다.
상기 절연 실리콘 합성고무(7)는 자체-결합 실리콘 합성고무를 포함하고 경화에 앞서 3,000cp 점도를 나타내는 경화가능한 유기실록산 구성을 경화시키므로 얻어진다. 상기 절연 실리콘 합성고무를 형성하는 구성은 열적으로 창시된 하이드로실리레이션 작용에 의해 형성되며 상기 구성은 LSI 칩(1)의 표면 안정화막(2), 단자 패드(4), LSI 칩(1)자체의 측면, 유리 기저판(3) 및 상기 표면의 기저판 단자(5)와 접촉된다.
경화된 탄성중합체의 강도는 일본 공업 표준(JIS) K6301에 설명된 형태 A 강도 미터에 의해 측정될 시에는 15이고 1.5×1015오옴-센티미터의 볼륨 저항성을 가지며, 결정 온도를 갖지 못하며, -120℃의 유리 전이 온도를 갖는다.
신뢰성 테스팅은 제1도 및 이하 테스팅에 묘사된 반도체 장치의 30을 사용하여 관리된다. 상기 테스팅의 결과가 표 1에 기록된다.
[열-싸이클 저항]
1 싸이클=상기 반도체 장치는 -40℃의 대기중에서 30분동안, +25℃의 대기중에서 5분동안, +85℃의 대기중에서 30분동안, +25℃의 공기중에서 5분동안, -40℃의 대기중에서 30분동안 유지된다.
상기 싸이클은, 범프 크랙킹이 상기 반도체 장치의 50%만큼 생성될때까지 또는 결합 저항값이 초기값의 2배에 도달할 때, 반복된다. 보다 적은 수의 싸이클은 일단 기록된다.
[열-쇼크 저항]
1 싸이클=상기 반도체 장치는 -40℃의 대기중에서 30분동안 노출된 직후에,+85℃의 온도에서 유지된 대기에 30분동안 노출된다. 그 결과는 범프 크랙킹이 상기 반도체 장치의 50% 만큼 생성될 때 까지나 또는 결합 저항값이 초기값의 2배로 증가할 때까지 필요로 하는 싸이클의 수자보다 더 적을시에 기록된다.
[저온 저항]
상기 반도체 장치는 -40°의 대기중에서 노출되고, 그 결과가 상기 결합 저항에 필요한 시간이 2배로 될시에 기록된다.
[습도 저항]
상기 반도체 장치는 85℃ 및 85% 상대습도의 대기중에 노출되고 그 생명은 결합 저항에 필요한 시간이 초기값의 2배값에 도달할 시에 명시된다.
[비교예 1]
30 반도체 장치는, 점착성의 도전성 에폭시 수지가 제1도의 6과 같이 식별된 도전성 실리콘 합성고무 대신에 사용되고, 절연 에폭시 수지가 제1도에 7과 같이 식별된 실리콘 합성고무 대신에 사용되는 점을 제외하곤, 예 1에서와 같이 정확히 만들어진다. 신뢰성 테스팅은 예 1에 설명된 바와같은 상기 비교 장치에 의해 관리되고, 그 결과가 표 1에 기록된다.
점착성의 도전성 에폭시 수지는 이하 특성을 갖는다 : 충전물=은 분말, 경화제=아민, 포스트-경화 볼륨 저항성=1×10-4오옴=센티미터, 인장 영의 절대값=650㎏/㎠
절연 에폭시 수지는 이하 특성을 갖는다 : 프리-강화점도=3,000cp, 경화제-아민, 포스트-경화 볼륨 저항성=3.0×1015오옴-㎝, 인장 영의 절대값=850㎏/㎠
[비교예 2]
30 반도체 장치는 땜납이 점착성의 도전성 에폭시 수지 대신에 사용된다는 점을 제외하곤 비교예 1에 설명된 바와같이 정확히 만들어진다. 상기는 비교예 1에서와 같은 신뢰성 테스팅에 좌우되고, 상기 예가 표 1에 기록된다.
[표 1]

Claims (4)

  1. 활성 표면과 상기 활성 표면상에 위치하는 다수의 전기 단자 패드를 구비하는 플립칩형 반도체 소자와, 상기 반도체 소자의 단자 패드에 대응하는 다수의 전기 단자 패드를 포함하고 있는 베이스 플레이트를 구비하는 반도체 장치로서, 상기 반도체 소자의 전기 단자 패드는 25℃에서 100kgf/㎠ 정도의 장력 Young의 계수값을 나타내는 도전성 실리콘 탄성 중합체에 의해 상기 베이스 플레이트상의 대응단자 패드에 연결되며, 상기 활성 표면은 상기 활성 표면과 상기 베이스 플레이트간의 공간을 점유하는 전기적 절연 탄성 중합체 밀봉재로 코팅되는 반도체 장치.
  2. 제1항에 있어서, 상기 전기적 절연 탄성 중합 밀봉제가 실리콘 밀봉제인 반도체 장치.
  3. 제2항에 있어서, 도전성 실리콘 탄성중합체 및 전기 절연성 탄성중합체인 밀봉제가 하이드로실리레이션 반응에 의해 경화하는 반도체 장치.
  4. 제3항에 있어서, 상기 전기 도전성 실리콘 탄성 중합체는 도전성 충전재로서 미세하게 분쇄된 은을 포함하는 반도체 장치.
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