KR100209386B1

KR100209386B1 - 수신기

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Publication number: KR100209386B1
Application number: KR1019910020029A
Authority: KR
Inventors: 크리스티안 마리아 기에리스 제라두스; 요한 반 데 프라쉬 루디
Original assignee: 프레데릭 얀 스미트; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1990-11-15
Filing date: 1991-11-12
Publication date: 1999-07-15
Also published as: FI104449B; EP0486095A1; KR920011140A; ATE148963T1; JP3181645B2; EP0486095B1; DE69124663T2; JPH0637664A; ES2100203T3; FI915331A; NL9002489A; FI915331A0; US5230011A; DE69124663D1

Abstract

제1샘플링 주파수에서 반송 주파수에 따라 변조된 아나로그 신호를 디지탈적으로 샘플링하는 A/D 변환기와, 상기 A/D 변환기에 연결되고 상기 A/D 변환기로 부터 디지탈화된 변조 신호의 반송주파수를 시프트시키고, 제1 및 제2신호 출력부를 가지며 이를 통하여 한쌍의 반송주파수 변환된 위상 직각 신호를 공급하는 디지탈 직각 믹서단과, 상기 직각 믹서단의 상기 위상 직각 신호를 선택하고 샘플링 주파수를 상기 제1샘플링 주파수에서 제2샘플링 주파수로 감소시키는 디지탈 필터 장치와, 디지탈 복조장치를 포함하는 수신기가 기술된다. 집적 형태로 쉽게 실현될 수 있으며 이를 위하여 지금까지 알려진 디지탈 집적 가능한 수신기보다 적은 수정 표면을 필요로하며, RF 라디오 또는 TV 방송 신호를 수신하는데 특히 적합한 수신기를 성취하기 위하여, 상기 디지탈 직각 믹서단은 적어도 상기 A/D 변환기의 출력부에 연결된 제1신호 입력부와 위상 신호 입력부를 가지고 있는, 회전 모드에서 작동하는 제1좌표 회전 디지탈 컴퓨터(Cordic)를 포함하며, 상기 디지탈 톱니파형 발생기로 부터 발생된 주기적인 디지탈 톱니파형 위상 신호는 상기 반송주파수 시프트의 크기와 동일한 반복 주파수에서 상기 제1신호 입력부를 통하여 적어도 상기 컴퓨터로 인가된 신호의 주기적인 2π 위상 회전동안 상기 위상 신호를 입력부로 공급된다.

Description

수신기

제1도는 본 발명에 따른 직접 변환형 수신기의 기능 블록도.

제2도는 제1도에 도시된 수신기의 블록도에서 회전 모드에서 작용하는 좌표 회전 디지탈 컴퓨터와 함께 사용되는 톱니파 발생기의 기능 블록도.

제3도는 제1도 및/또는 제2도에 도시된 수신기에서 톱니파 발생기의 톱니파형 위상 신호의 시간에 따른 변화를 도시하는 도면.

제4도는 제2도에 도시된 회로에서 회전 모드의 제1좌표 회전 디지탈 컴퓨터와 톱니파 발생기의 일부에 대한 실제 실시예를 도시하는 도면.

제5도는 힐버트 변환 회로의 블록도.

제6도는 제1도에 도시된 수신기의 디지탈 베이스밴드 직각 필터 장치에서 사용되는 디지탈 서브샘플 필터의 블록도.

* 도면의 주요부분에 대한 부호의 설명

5 : A/D 변환기

9 및 12 : 제1 및 제2좌표 회전 디지탈 컴퓨터

10, 11 : 디지탈 베이스밴드 직각 필터 장치

13 : 미분 회로 14 : 신호 처리 장치

SG : 톱니파 발생기

본 발명은 수신기에 관한 것으로, 특히, 제1샘플링 주파수에서 반송주파수에 따라 변조된 아나로그 신호를 디지탈적으로 샘플링하는 A/D 변환기와, 상기 A/D 변환기에 연결되어 상기 A/D 변환기로부터 디지탈화된 변조 신호의 반송주파수를 시프트시키고 제1 및 제2신호 출력부를 가지고 있으며, 이 신호 출력부를 통하여 한쌍의 반송주파수 변환된 위상 직각신호를 공급하는 디지탈 직교 믹서단과, 상기 디지탈 직각 믹서단의 위상 직각신호를 선택하고 샘플링 주파수를 상기 제1샘플링 주파수에서 제2샘플링 주파수로 감소시키는 디지탈 필터 장치와, 디지탈 복조 장치를 포함하는 수신기에 관한 것이다.

이러한 유형의 수신기는 유럽 특허 출원 제35166호에 개시 되었다.

이렇게 알려진 수신기는 직접 변환형의 수신기로, 이러한 형태의 수신기에 있어서 아나로그 RF 수신 신호는 먼저 제1샘플링 주파수에서 디지탈화된 다음 디지탈 직각 믹서단의 한쌍의 곱셈기 회로에서 디지탈 직각 동조 발진기로부터 공급된 한쌍의 조절 가능한 디지탈 위상 직각 발진 신호와 곱해진다. 따라서, 디지탈화된 RF 수신신호는 상호 90°의 위상차가 있는 I(동상)(in-phase) 및 Q(직각)(quadrature) 신호로 위상 분리되며, RF 반송 주파수가 디지탈 위상 직각 발진 신호의 동조 주파수에 대응하는 디지탈화된 RF 수신 신호도 또한 베이스밴드를 향하여 주파수 시프트된다. 원하는 디지탈 I 및 Q 베이스밴드 위상 직각 신호는 디지탈 필터 장치에서 선택되며, 상기 디지탈 필터 장치에서는 이와 동시에 샘플링 주파수가 제1샘플링 주파수에서 제2샘플링 주파수로 감소(축소)된다. 이렁게 선택된 디지탈 I 및 Q 베이스밴드 신호는 디지탈 복조 장치에서 단일의 디지탈 베이스밴드 신호로 복조된 다음, D/A 변환기를 통하여 재생장치로 인가된다.

공지된 수신기를 효과적으로 실현하기 위해서는 발진기 회로와 믹서단에서 복잡한 디지탈 곱셈기를 사용해야만 한다. 그러므로 총체적인 실시예는 상당히 커다란 결정면(結晶面)을 필요로 한다. 더욱이, 직각 동조 발진기는 왜곡 정도가 상당히 낮은 조절 가능한 디지탈 사인 및 코사인 발진 신호를 발생시켜야 한다. 특히, 정상적인 라디오 및 텔리비젼 방송국 송수신기의 주파수 범위내에서 이러한 왜곡 요건을 맞추기가 어려워서, 종래의 수신기는 방송 신호의 수신기로서 사용하기에는 조금은 적합하지 않다.

본 발명은 상기 공지의 디지탈 수신기와 비교하여 실현하기가 보다 용이하며 집적된 형태이어서 결정 표면을 보다 적게 필요로 하는 한편, 크기를 적절히 선택하게 되면, RF 라디오 또는 TV 방송 신호를 수신하는데 특히 적합해지는 수신기를 제공하는 것을 목적으로 한다.

본 발명에 따르면, 제1샘플링 주파수에서 반송 주파수에 따라 변조된 아나로그 신호를 디지탈적으로 샘플링하는 A/D 변환기와, 상기 A/D 변환기에 연결되고 상기 A/D 변환기로 부터 디지탈화된 변조 신호의 반송주파수를 시프트시키고, 제1 및 제2신호 출력부를 가지며 이를 통하여 한쌍의 반송주파수 변환된 위상 직각 신호를 공급하는 디지탈 직각 믹서단과, 상기 직각 믹서단의 상기 위상 직각 신호를 선택하고 샘플링 주파수를 상기 제1샘플링 주파수에서 제2샘플링 주파수로 감소시키는 디지탈 필터 장치와, 디지탈 복조장치를 포함하는 수신기에 있어서, 상기 디지탈 직각 믹서단이 적어도 상기 A/D 변환기의 출력부에 연결된 제1신호 입력부와 디지탈 톱니파 발생기의 출력부에 연결된 위상 신호 입력부를 가지고 있는, 회전 모드에서 작동하는 제1좌표 회전 디지탈 컴퓨터(coordinate rotation digital computer)(Cordic)를 포함하며, 상기 디지탈 톱니파 발생기는 상기 반송주파수 시프트의 크기와 동일한 반복 주파수에서 상기 제1신호 입력부를 통하여 적어도 상기 컴퓨터로 인가된 신호의 주기적 2π 위상 회전동안 주기적인 디지탈 톱니파형 위상 신호를 상기 컴퓨터의 상기 위상 신호 입력부로 공급하며, 상기 컴퓨터는 상기 제1 및 제2신호 출력부에서 상기 한쌍의 반송주파수 변환된 위상 직각 신호를 상기 디지탈 필터 장치로 공급하는 것을 특징으로 한다.

상기 간략하게 Cordic이라 지칭된 고속의 디지탈 삼각함수 계산용으로 좌표 회전 디지탈 컴퓨터를 사용하는 것은 제이. 이. 볼더(J.E, Volder)가 1959년 9월 IRE Transactions on Electronic Computers 라는 책자에 The Cordic Trigonometric Computing Technique 라는 명칭으로 기고한 논문으로 알려져 있다. 이러한 계산은 2진 시프트, 가산, 감산 및 사전 기억된 상수를 호출하는 것과 같은 간단한 신호 처리 작동을 통해 실행된다. 따라서, Cordic은 집적된 형태로서 비교적 작은 결정 표면을 필요로 하는 매우 간단하면서 소형인 집적 회로 구조를 가지고 있다.

본 발명은 소위 회전 모드라 지칭하는 모드에서 극성 신호 표현이 데카르트 표현으로 변환되는 그러한 회전 모드에서 작동하는 Cordic 이 그 크기가 정확하게 선택된 경우에 위상 신호 입력부에서 톱니파 발생기와 조합하여 믹서 발진기 회로로서 작용할 수 있다는 인식을 기초로 한 것이다. Cordic 의 입력신호의 반송 주파수는 톱니파 발생기에 의해 제1 Cordic 으로 공급된 반복 주파수와 동일한 주파수 동안 변환 또는 시프트되는데, 이 신호는 이하 간략하게 위상 신호라 지칭한다.

본 발명에 따른 지침을 이용할 때, 회전 모드에서 작동하는 제1 Cordic 과 톱니파 발생기의 조합에 의해 구성된 디지탈 믹서 발진기 회로는 디지탈 사인 및/또는 코사인 발진기 신호의 형성 및/또는 신호의 증배를 정확하게 하지 않고도 상기 반송파 주파수에 따라 변조된 디지탈화된 신호를 위상 신호의 반복 주파수에 의존하여 베이스밴드 또는 일정한 중간 주파수로 변환한다.

이로써, 매우 큰 주파수 범위의 RF 신호, 특히, RF 라디오 및 텔리비젼 방송신호를 수신하는데 적합한 디지탈 수신기를 간단하고 완벽하게 실현할 수 있다.

본 발명에 따른 상기 수신기에 있어서, 제1 Cordic 과 톱니파 발생기의 조합은 일정한 중간 주파(IF) 반송주파수에서 IF 신호가, 예로, 동조 회로로 부터 공급되는 복조 회로의 일부로서 사용될 수 있다. 그 다음에, 톱니파 발생기의 반복 주파수는 적절한 고정된 값, 예를들면, 상기 IF 반송주파수와 동일한 값에서 선택된다.

그러나, 그와달리 제1 Cordic 과 톱니파 발생기에 의한 조합 구성을 RF 동조 회로로서 사용하는 것도 가능하다. 그러므로, 본 발명에 따른 수신기의 바람직한 실시예는 주기적인 디지탈 톱니파형 위상 신호의 반복 주파수가 수신기의 주파수 수신 범위에 대응하는 범위에서 가변가능한 것을 특징으로 한다.

원하는 RF 수신 신호를 베이스밴드로 직접 변환하기 위해, 본 발명에 따른 소위 직접 변환형 수신기는 상기 컴퓨터에서 주파수를 베이스밴드로 직접 변환하기 위해 디지탈 톱니파 발생기의 주기적인 디지탈 톱니파형 위상 신호의 반복 주파수가 A/D 변환기로 인가된 아나로그 신호의 상기 반송주파수와 동일한 것을 특징으로 한다.

원하는 RF수신 신호를 일정한 IF로 변환하기 위한, 본 발명에 따른 소위 수퍼헤테로다인 수신기는 주기적인 디지탈 톱니파형 위상 신호의 반복 주파수가 A/D 변환기로 인가된 상기 아나로그 신호의 반송 주파수로부터 일정한 중간 주파수 값만큼 벗어난 것을 특징으로 한다.

바람직하게, 본 발명에 따른 수신기는 주기적인 디지탈 톱니파형 위상 신호에 의해 야기된 위상 회전이 각각의 주기에서 2π 레디얼의 범위에 걸쳐 선형적으로 가변하는 것을 특징으로 한다. 따라서, 비선형 왜곡이 발생되지 않는다.

잡음 특성은 제1샘플링 주파수가 A/D 변환기에 인가된 아나로그 신호의 반송주파수의 비정수배(非整數培)이고, 이 수가 2 보다 큰 것을 특징으로 하는 본 발명에 따른 수신기의 바람직한 다른 실시예에 의해 개선된다.

본 발명에 따른 수신기의 또다른 바람직한 실시예는 디지탈 복조 장치가 제2샘플링 주파수에서 디지탈 필터 장치의 선택된 위상 직각 신호가 인가되는 제1 및 제2신호 입력부와 신호 재생 장치에 연결된 출력부를 가지는, 벡터링 모드에서 작동하는 제2좌표 회전 디지탈 컴퓨터(Cordic)를 포함하는 것을 특징으로 한다.

이러한 지침을 이용할 때, 신호 처리 작동은 상기 제1 Cordic에 대하여 상보적이며, 이하 간략히 제2 Cordic 라 지칭되는 제2좌표 회전 디지탈 컴퓨터에서 수행되며, 샘플링 주파수가 감소되고 선택된 위상 직각 베이스밴드 신호를 원하는 베이스밴드 정보를 포함하는 단상 신호로 정확하게 복조/변환된다.

FM RF 신호의 경우에 있어서, 상기 단상 신호는 제2Cordic 의 위상 신호 출력부에서 취득가능해지며 베이스밴드 변조신호를 구하는 데는 단지 신호 미분만을 필요로 한다. 이러한 목적을 위해, 본 발명에 따른 FM 수신기는 제2좌표 회전 디지탈 컴퓨터(Cordic)의 상기 출력부가 위상 신호 출력부이며 미분 회로를 롱하여 신호 재생 장치에 연결된 것을 특징으로 한다.

바람직하게, AM 라디오 또는 AM-VSB TV 신호와 같은 AM RF 신호를 수신하는데 적합한 본 발명에 따른 수신기의 실시예는 상기 출력부가 제2좌표 회전 디지탈 컴퓨터(Cordic)의 제1신호 출력부이며, 이 출력부에는 상기 제2컴퓨터의 입력신호의 진폭에 따라 가변하는 출력 신호가 공급되며, 상기 제1신호 출력부가 진폭 검출기를 통하여 신호 재생 장치에 연결되어 있는 것을 특징으로 한다.

제1 Cordic 는 디지탈 베이스밴드 신호를 상기 제1 및 제2신호 출력부에서 취득가능한 제1샘플링 주파수에서 베이스밴드 위상 직각 신호인 한쌍의 I 및 Q 신호의 형태로 만든다.

I 및 Q 베이스밴드 신호의 선택을 간단하게 하기 위해서, 본 발명에 따른 수신기의 바람직한 실시예는 제1좌표 회전 디지탈 컴퓨터가 제2신호 입력부를 가지며, A/D 변환기와 두개의 신호 입력부 중의 한 입력부 사이에서 힐버트(Hilbert)신호변환이 실행되며 A/D변환기와 다른 신호 입력부 사이에서 신호 지연 보상이 실행되는 것을 특징으로 한다.

제1 Cordic 의 두 신호 입력부에서의 신호들간의 정확한 위상 직각 관계를 실현하기 위하여, 또다른 바람직한 실시예는 디지탈 역대칭 유한 임펄스 응답 필터가 일측의 A/D 변환기와 타측의 제1좌표 회전 디지탈 컴퓨터의 제1및 제2신호 입력부 사이에 포함되며, 상기 필터가 순차적인 쌍을 이루는 직렬 배열의 2n+1(n=0,1,‥‥) 지연 회로를 포함하며, 각 쌍의 지연회로의 출력부와 그 직렬 회로의 입력부가 가중 계수 곱셈기 회로를 통하여 가산기 회로에 연결되고,(n+1)째 쌍의 지연 회로들 간의 공통 접속부가 제1좌표 회전 디지탈 컴퓨터의 제1신호 입력부에 연결되며 상기 가산기 회로의 출력부가 상기 제1좌표 회전 디지탈 컴퓨터의 제2신호 입력부에 연결되어 있는 것을 특징으로 한다.

제1 Cordic 의 출력 신호를 선택 및 감소시키는 작동을 매우 쉽게 실현시킬 수 있는 디지탈 필터장치는 상기 디지탈 필터장치가 서브 샘플 필터부를 포함하며, 상기 서브샘플 필터부가 n 차 콤(comb) 필터의 종속(cascade) 회로와 누산 및 덤프(dump) 회로를 포함하고, 상기 누산 및 덤프 회로가 제1 및 제2신호 입력부와 신호 출력부를 가지는 가산기 회로를 포함하고, 상기 가산기 회로의 제1신호 입력부가 상기 콤 필터 장치의 출력부에 연결되고 상기 가산기 회로의 신호 출력부가 입력 샘플링 주파수를 한번의 주기동안 신호 지연시키는 지연 회로를 통하여 상기 제2신호 입력부에 연결되고, 상기 가산기 회로의 출력 신호가 입력 샘플링 주파수의 1/2n 인 출력 샘플링 주파수에서 샘플되며 상기 누산 및 덤프회로가 매번의 샘플링 이후 리세트되는 것을 특징으로 한다.

본 발명은 실시예로서만 제시되어 있고 대응하는 요소에 동일한 인용 부호를 사용하는 첨부 도면을 참조하여 보다 상세히 설명될 것이다.

제1도는 본 발명에 따른 직접 변환형의 수신기를 도시하며, 이 수신기는 무선 주파수(RF) 안테나 장치(A)를 연결시키는 안테나 입력(1)과, 이 안테나 입력에 연속적으로 연결되는 제1RF 입력 필터(2)와, 이득 제어 RF 증폭기 장치(3)와, 제2RF 입력 필터(4)와, A/D 변환기(5)와, 상기 A/D 변환기(5)에서 디지탈화된 RF 신호를 디지탈 동상(I) 및 직각(Q) RF 신호로 변환하는 디지탈 RF 필터(6)와, 제1 및 제2신호 입력부(16) 및 (17), 위상 신호 입력부(18), 제1 및 제2신호 출력부(19) 및 (20), 및 위상 신호 출력부(21)를 가지고 있는 회전 모드에서 작동하는 제1좌표 디지탈 컴퓨터(Cordic)(9)와, 디지탈 베이스 밴드 직각 필터 장치(10),(11)와, 제1 및 제2신호 입력부(22) 및 (23), 위상 신호 입력부(24), 제1 및 제2신호 출력부(25) 및 (26), 및 위상 신호 출력부(27)를 가지고 있는 벡터링 모드에서 작동하는 제2 Cordic(12)를 가지고 있다.

도시된 수신기는 FM 수신기이며 이러한 FM 수신을 위해 이 수신기는 제2 Cordic 의 위상 신호 출력부(27)에 연결된 신호 미분 회로(13)를 포함하며, 상기 신호 미분 회로(13)는 베이스밴드 처리 및 재생을 위한 신호 처리 장치(14)에 연결된다.

제1RF 필터 장치(2), 이득 제어 RF 증폭기 장치(3), 및 제2RF필터 장치(4)는 서로 연합하여 RF안테나 입력 신호의 진폭 변동을 A/D 변환기(5)의 동적 범위에 적합하게 하고 수신기의 RF 수신 범위를 선택하는 아나로그 RF 입력부분을 구성한다. RF 이득 제어 증폭기 장치(3)에 필요한 이득 제어 신호는 A/D 변환기(5)에 의해 공급된다. A/D 변환기에서, 상기 수신기의 RF 수신 범위에 속하는 RF 신호는 RF 수신 범위의 최고 주파수의 적어도 두배이어야 하는 제1샘플링 주파수에서 디지탈화된다. RF 수신 범위가 87.5 MHz 와 108 MHz 사이에 있는 것으로 도시된 수신기의 실제 실시예에서, 제1샘플링 주파수는 350 MHz 이였다. 그러므로, 디지탈화된 RF 수신 신호는 디지탈 RF 필터(6)로 인가되어 한쌍의 위상 직각 RF 신호 xi 및 yi 로 변환된 다음 제1 Cordic(9)의 제1 및 제2신호 입력부(16) 및 (17)로 각기 인가된다. 디지탈 역대칭 FIR(유한 임펄스 응답) 필터는, 예로, 1989년, Prentice Hall International(UK) Ltd 에서 출간한 Discrete Time Signal Processing 이라는 책에 에이.더블유. 엠 반 덴 엔덴(A.W.M. van den Enden)과 엔. 에이. 엠 베프호에크(N.A.M. Verhoeckx)가 패러그래프 8.2.4, 208 내지 211 페이지에 기고한 내용으로부터 알려져 있으며, 디지탈 RF 필터(6)로서 사용될 수 있다.

제1 Cordic(9)의 작동은, 예를들면, Spring Joint Computer Conference, 1971 에서 발표한 제이. 에스. 월써(J. S. Walther)의 A unified algorithm for elementary functions 라는 논문, 379 내지 385 페이지에서 알려져 있다. 이러한 논문으로 알려진 바와같이, 제1 Cordic(9)과 같은 Cordic 은 회전 모드에서, 제1 Cordic(9) 의 제1 및 제2신호 입력부(16) 및 (17)에서 입력 위상 직각 신호 xi와 yi에 의해 형성된 입력 신호 벡터를 제1 Cordic(9)의 제1위상 신호 입력부(18)로 인가되는 위상 각도 Zo을 통해 회전시킴으로써 취득된 신호 벡터 xo 및 yo 의 데카르트 좌표를 계산한다. 제1 Cordic(9)은 회전 모드에서 작용하기 때문에, 일정한 신호 값이 위상 신호 출력부(21)로 공급되는데, 이 값은 0 이거나 또는 주어진 공차의 편차 범위내에서 0 인데, 이하에서는 간략하게 제로 값으로 지칭할 것이다. 이제까지 언급된 회로(2 내지 13)의 각각은 본질적으로 잘 알려져 있으며 그 각각의 기능은 별 문제로 하고, 본 발명의 이해를 위해 보다 상세히 기술하지는 않는다.

본 발명에 따르면, 도시된 수신기는 제1 Cordic(9)의 위상 신호 입력부(18)에 연결된 디지탈 톱니파 발생기(SG)를 포함한다. 디지탈 동조 데이타 ft 는 동조 신호 입력부(T)를 통하여 디지탈 톱니파 발생기(SG)로 인가된다.

디지탈 톱니파 발생기(SG)는 디지탈 위상 각도의 값 Zo 를 제1 Cordic(9)의 위상 신호 입력부(18)로 공급하는데, 상기 값은 위상 각도 Zo 의 연속 디지탈 값이 주기당 2πrad 의 위상 회전을 가지는 주기적 디지탈 톱니파형 위상 신호 z 의 연속 신호 샘플링으로 간주될 수 있는 방식으로 주기적으로 변한다. 다른 말로하자면, 위상 각도의 값 Zo 은 위상 신호 z 의 주기 때마다 변하지만 2πrad 의 범위에 걸쳐 단조롭게 증가하거나 감소한다.

위상 신호 z 의 반복 주파수는 디지탈 동조 데이타 ft 에 의해 원하는 값으로 조절된다. 제1 Cordic(9)은 결과적으로 디지탈 직각 믹서단으로서 작용하는데, 이 믹서단에서의 주파수 변환 또는 시프트는 상기 주기적인 디지탈 톱니파형 위상 신호의 반복 주파수와 동일한 주파수를 통해 실행된다. 직접 변환형의 수신기에 있어서, 위상 신호의 반복 주파수는 원하는 RF 수신 신호의 RP 반송 주파수와 동일하도록 선택된다. 그러므로, Cordic(9)의 제1 및 제2신호 출력부(9) 및 (20)에서 출력신호 xo 및 yo 는 한쌍의 베이스밴드 위상 직각 신호를 구성한다.

상기 언급된 바와같이, 톱니파형 위상 신호 z 의 반복 주파수를 원하는 주파수 범위에 걸쳐 변화시킬 수 있는 가변 디지탈 동조 데이타 ft는 동조 제어 입력부(T)를 통하여 톱니파 발생기(SG)로 인가된다. 제1 Cordic(9)에서 직접 변환을 위해, 위상 신호 z 의 반복 주파수의 변동 범위는 수신기의 RF 수신 범위와 일치하여야 한다. 베이스 밴드 위상 직각 신호 xo, yo 는 디지탈 베이스밴드 위상 직각 필터장치(10),(11)로 인가되고, 상기 필터장치에서는 베이스밴드 위상 직각 신호 xo 와 yo 가 선택되고 샘플링 주파수가 상기 제1값 fs1 으로부터 제2 fs2 로 줄어들어서 베이스밴드 위상 직각 신호 x'i, y'i 로 된다. 이러한 디지탈 베이스밴드 위상 직각 필터 장치(10),(11)는 그 자체로서 유럽 특허 출원 EP 35166 로부터 알려져 있으며 두개의 베이스 밴드 위상 직각 신호 xo 및 yo 동안 작용하는 선택적 로우 패스 필터 뿐아니라 샘플링 주파수를 fs1 에서 fs2 로 줄이는 감소 또는 서브 샘플 로우 패스 필터를 포함한다.

수신기가 FM 방송 수신기인 경우, 제6도에 도시된 바와같은 서브 샘플 필터는 바람직하게 베이스밴드 위상 직각 신호 xo 및 yo 의 각기 하나에 대하여 사용된다. 이러한 FM 방송 수신기의 실제 실시예에서, 상기 언급된 서브 샘플 필터는 에이. 페트와이스(A. Fettweis)가 1986년 2월 Wave digital filters: Theory and Practice라는 명칭으로 Proceedings of the IEEE, vol. 74, No.2 에 기고한 논문 그 자체로서 알려져 있는 바와같은 파형 디지탈 필터(도시안됨)에 대신하는 것으로 이 필터에서 선택과 감소 작용이 일어난다.

수신기가 TV 수상기라면, 그 자체로서 미합중국 특허 제 4,914,408 호로부터 알려진 바와같은 비대칭 다상 필터가 상기 선택적 로우 패스 필터에 적합한 서브 샘플 필터와 함께 사용되는 것이 바람직하다.

이렇게 제2샘플링 주파수 fs2에서 취득된 베이스밴드 위상 직각 신호 x'i, y'i 는 벡터링 모드에서 작용하는 제2 Cordic(12)의 제1 및 제2신호 입력부(22) 및 (23)로 인가된다. 상기 월써의 인용된 논문에서 알려진 바와같이, 데카르트 신호 표현으로부터 극(polar)신호 표현으로의 변환은 제2 Cordic(12)에서 일어나는데, 이것은 제2 Cordic이 벡터링 모드에서 작용하고, 일정한 기준 좌표, 예로, X축에 대하여 입력 신호 벡터,예로, x'i, y'i와 같은 신호 벡터의 각도 및 각도 편차를 결정하는 것이 가능하기 때문이다. 이러한 벡터링 모드에서, 제2 Cordic(12)의 위상 신호 입력부(24)는 제로 값을 전달하며 제로값 레벨은 Cordic(12)의 제2신호 출력부(26)로 공급된다. FM 수신기인 경우, FM 수신 신호의 각도 변조는 제2 Cordic 의 위상 신호 출력부(27)에서 성취되며 이 신호는 미분되어야 한다. 이러한 미분은 신호 미분 회로(13)에서 실행되며, 이 미분 회로의 출력부에서 베이스밴드에서 원하는 FM 변조 신호를 구할 수 있다. 그 다음에, 예를들면, A/D 변환 및 재생과 같은 또다른 신호 처리가 신호 처리 장치(14)에서 실행된다.

상기 언급된 월써의 참조문헌으로 부터 추론할 수 있는 바와 같이, 제2 Cordic(12)의 제1 및 제2신호 입력부로 인가된 입력 신호 벡터 x3, y3 의 진폭 또는 절대 크기는 제2 Cordic 의 제1신호 출력부(25)에서 취득된다. 결과적으로, 제2 Cordic(12)의 제1신호 출력부(25)를 베이스밴드 신호 처리 및 재생 회로(15)에 연결하거나 또는 스위치(도시 안됨)를 통하여 신호 처리 장치(14)에 연결시킴으로써 상기 도시된 수신기가 진폭 변조된(AM) RF 수신 신호를 수신하는데 적합하도록 하는 것이 가능하다.

그와 달리, 제1 Cordic(9)에 의해 구성된 직각 믹서단을 수퍼헤테로다인 수신기의 중간 주파수(IF) 신호의 고정 주파수 변환용 톱니파 발생기(SG)와 함께 사용하는 것도 가능하다. 이러한 목적을 위해, 이러한 수퍼헤테로다인 수신기(도시 안됨)는 일측의 RF 입력부분(2,3,4)과 타측의 A/D 변환기(5)사이에 포함된 아나로그 동조 회로를 포함할 수도 있으며, 또는 상기 유럽 특허 명세서 제35166 호에 개시된 바와같이 디지탈 RF필터(6)에 대용되거나 그 앞에 있는 디지탈 직각 동조 회로를 포함할 수도 있다. 톱니파 발생기(SG)에 의해 공급된 톱니파형 위상 신호 z 의 반복 주파수는 수퍼헤테로다인 수신기의 중간 주파수와 원하는 RF 반송 주파수의 합 또는 차와 일치하여야 한다. 상기 중간 주파수는 RF 수신 주파수 범위(예를들면, 높은 제1의 중간 주파수와 그보다 낮은 제2의 중간 주파수가 사용되는 이중 수퍼헤테로다인 수신기의 경우)보다 이상인 값 또는 이 범위보다 이하인 값에서 선택될 수 있다는 것은 타당하다.

디지탈 RF 필터(6)에서 한쌍의 위상 직각 신호를 구하기 위해 실현되는 위상 분리는 본 발명에서 필수적이 아니라는 사실을 주목하자.

위상 직각 신호 xi, yi를 제1 Cordic(9)의 신호 입력부(16) 및 (17)로 공급하게 되면 상기 위상 직각 신호 xi, yi 의 반송 주파수와 상기 위상 신호 z 의 반복 주파수와의 합 주파수에 존재하게 되는 합 성분이 혼합되는 것 또는 신호 출력부(19) 및 (20)에서의 출력이 혼합되는 것이 방지된다. 결과적으로, 디지탈 베이스밴드 위상 직각 필터(10),(11)에서 혼합된 차 성분중에서 원하는 성분을 선택하는것이 상당히 간단해진다.

상기 기술된 베이스밴드 위상 직각 필터(10),(11)에 보다 엄밀한 선택도(selectivity) 요건들 부여함으로써 디지탈 RF 필터(6)가 없이도 작동될 수 있다. 그 다음, A/D변환기(5)의 출력인 디지탈화된 RF 수신 신호는 두 신호 입력부(16) 및 (17) 중의 한 입력부로 직접 인가될 수 있으며, 다른 신호 입력부에는 제로 값 레벨이 연결된다.

제2도는 본 발명에 따른 제1 Cordic(9)과 톱니파 발생기(SG)에 의해 구성된 디지탈 직각 믹서단의 기능 블록도이다. 도시된 바와같이, 이 디지탈 직각 믹서단은 열한번의 연속 반복적인 각도 수렴 단계가 각기 수행되는 동일한 11 개의 반복 구간(부분)(IS1 내지 IS11)의 종속 회로를 포함한다. 상기 참조된 월써의 논문으로부터 알려진 바와같이, 신호 입력부(16) 및/또는 신호 입력부(17)로 인가된 신호 또는 신호들의 값에서의 연관된 변화는 반복 부분(IS2 내지 IS11)에서의 각각의 반복 단계마다 다음과 같은 식으로 규정된다.

각도 수렴의 주어진 선택에 대하여 j=0,‥,9 이다.

(IS1)부분의 경우 다음과 같은 값을 가지고 있다.

차 Xo 와 Yo 는 각기 xi 와 yi 의 샘플링 값을 나타내며 sign Zo는 z의 샘플링 값 Z 의 부호(sign)를 나타낸다.

다음에 보다 상세히 설명되는 부분(IS1 내지 IS11)의 소위 z브랜치에서, 입력 각도 값 Zo 은 반복적으로 제로를 향하여 또는 공차 편차 범위내에서 적어도 그 값을 벗어나는 잔류 값을 향하여 일련의 일정한 수렴 각도(하기 표 1을 참조)에 대하여 회전된다. 각각의 반복 부분에 있어서, 부호, 또는 일정한 회전 각도의 방향이 규정되며, 그에 따라 원하는 각도 수렴이 취득된다. 제1반복 부분(IS1)에서, π/2 가 Zo 의 부호에 좌우되어 Zo 에 가산되거나 또는 Zo 에서 감산되므로써, 새로운 각도 값 Z1이 생성된다.

제2반복 부분(IS2)에서, Z1 의 부호에 좌우하여 π/4 가 Z1에 가산되거나 Z1 에서 감산되어, Z2 Z1 이고 그 다음도 마찬가지의 방식으로 되는 Z2 가 생성된다.

하기의 표는 그 각도들을 통하여 입력 각도 값 Zo 가 연속 반복 부분들에서 연속적으로 회전되는 것을 도시한다. 이것은 소위 2 의 보수 모드에서 12 비트 표현을 기초로한 것으로, 2 12 =4096 은 2π 에 대응한다.

상기 표에서 : RAD = 레디얼

DEG = 각도

DEC = 십진수

BIN = 이진수

도시된 실시예에서, 제1반복 부분(IS1)에서는 디지탈 12 비트 각도 값 Zo 가 정극성 또는 부극성의 부호를 가지는 가의 여부가 검사된다. 이러한 목적을 위해, 제1반복 부분(IS1)은 위상 신호 입력부(18)에 연결되어 각도 값 Zo 의 부호를 검출하는 부호 검출기(SDO)를 포함한다. 즉, 부호 검출기는 2 의 보수 표현이 주어졌을 때, 각도 값 Zo 의 최상위 비트의 비트 값을 규정한다. 부호 검출기(SDO)는 인버터 회로(I11)와, 상기 인버터 회로에 상보적인 인버터 회로(12)와, 또한 상기 인버터 회로에 상보적인 인버터 회로(13)의 제어 입력부에 연결된다. 인버터 회로는 이하에서 입력 신호에다 제어 신호를 곱하는 회로를 의미하는 것으로 해석된다. 즉, 인버터 회로는 제어신호가 +1 일때는 입력 신호를 반전시키지 않으며 제어 신호가 -1 일때는 입력 신호를 반전시킨다. 상보적인 인버터 회로는 다른 방식으로 작용한다. 즉, +1 의 제어 신호에서는 신호를 반전시키고 -1 의 제어 신호에서는 신호를 반전시키지 않는다. (I11) 및 (12)의 신호 입력부는 제1 Cordic(9)의 제1 및 제2신호 입력(16) 및 (17)부에 각기 접속되며, (13)의 신호 입력부는 상기 표의 꼭대기 줄에 표시된 바와같은 90°의 각도 값에 대응하는 일정 각도 회전 값 φ1 에 연결된다. (13)의 신호 출력부는 가산기(A13)의 제1신호 입력부에 연결되며, (A13)의 제2신호 입력부는 위상 신호 입력부(18)에 연결된다. (I11),(I12) 및 (A13)의 신호 출력부는 각기 지연 회로(D12),(D11) 및 (D13)에 연결된다.

위상 신호 입력부(18)에 각도 값 Zo 의 최상위 비트가 정극성이라면, 신호 입력부(17)의 신호 샘플 Yo의 부호는 인버터회로(I12)에서 반전된 후 지연 회로(D11)에서 새로운 신호 샘플(Y1)으로서 기억되며, 제1신호 입력부(16)에서 신호 샘플 Xo은 상기와 동일한 부호를 가지는 새로운 신호 샘플 X1으로서 지연회로(D12)에 기억된다. 상기 Zo의 최상위 비트가 부극성일 때는 반대 부호로 반전된다. 회로(SDO),(I13) 및 (A13)은 반복 부분(IS1)의 소위 z 브랜치를 구성한다. 상기 기술된 샘플 Xo 및 Yo의 처리에 필요한 회전 단계의 부호 뿐아니라 제로 값, 예로, 0을 향하여 각도 값 Z1 을 90°에 대하여 회전시켜서 결국 Z1=Zo±90°를 생성하는 것에 대응하는 신호 처리가 성취된다. 소위 2 의 보수 형태로 각도 값을 표현함으로써, 다음에 보다 상세히 설명되는 바와같이, 각도 수렴에 필요한 회로들을 상당히 간략히 하고 그 회로들의 크기를 줄이는 것이 가능해질 것이다. 이제까지 기술된 제1반복 부분(IS1)에서 신호를 처리하는 작동은 한번의 샘플링 주기, 예를들면, ts1 에서 실행된다. 후속적인 샘플링 주기 ts2 에서, 새로운 샘플 값 X1 및 Y1 과 새로운 각도 값 Z1 이 주어졌을 때, 상기와 대응하는 신호 처리 작동이 수행된다.

제2반복 부분(IS2)에서, (D13)에 기억된 각도 워드(word)의 최상위 비트 값은 상기 샘플링 주기 ts2 때 부호 검출기(SD1)에서 검출된다. (SD1)의 출력은 인버터회로(122)와 상기 인버터 회로(122)의 상보회로인 인버터 회로(21)및 (23)의 제어 입력부에 연결된다. (I22) 및 (21)의 신호 입력부는 각기(D11) 및 (D12)의 출력부에 연결되며, (23)의 신호 입력부는 45°의 각도값에 대응하는 고정 각도 회전 값 φ2 에 연결된다. (21),(I22) 및 (23)의 신호 출력부는 각기 가산기 회로(A21),(A22) 및 (A23)에 접속된다. (A21),(A22) 및 (A23)의 제1신호 입력부는 각기 (D11),(D12) 및 (D13)의 신호 출력부에 연결된다. (A21),(A22) 및 (A23)의 신호 출력부는 각기 지연 회로(D21),(D22) 및 (D23)에 연결된다.

(D13)으로부터 제2반복부분(IS2)의 z 브랜치(SD1,23 및 A23)으로 공급되는 각도 값 Z1 의 최상위 비트의 부호 또는 값에 좌우되어, (D11) 및 (D12)에 의해 각기 공습된 X1 및 Y1 신호 샘플의 신호는 상보 회로(21)에서 반전된 다음, (A21) 및 (A22)에서 상기 신호의 원래 값에 가산된다. 이렇게 가산된 결과치는 신호 샘플 X2 및 Y2로서 각기 자연 회로(D21) 및 (D22)에 기억된다. 상기 기술된 z 브랜치에서, 각도 반복 단계가 상보적인 인버터 회로(23)와 가산기 회로(A23)에 의해 또다시 수행되는데, 이 시간은(A23)의 출력부에서 현재 새로운 각도 값 Z2 가 Z1 보다 작아지는 방향으로 π/4 의 각도에 걸쳐 계속된다. 그 다음에, 이러한 새로운 각도 값 Z2 은 지연 회로(D23)에 기억된다.

후속하는 샘플링 주기 ts3 에서, 지연 회로(D21),(D22) 및 (D23)의 내용은 상기 제2반복 부분(IS2)와 대체로 동일한 회로 구성을 가지는 제2반복부분(IS3)에 필요한 입력신호 샘플로서 공급된다. 제3반복 부분(IS3)은 부호 검출기(SD3)를 포함하는데, 상기 부호 검출기의 입력부는 지연 회로(D23)의 출력부에 연결되며 상기 부호 검출기의 신호 출력부는 인버터 회로(I32)와 상기 인버터 회로(I32)의 상보 회로인 인버터 회로(31) 및 (33)의 제어 입력부에 연결된다. 지연 회로(D21) 및 (D22)의 출력은 가산기 회로(A31)및 (A32)의 제1신호 입력부에 각기 연결되고, 또한 2 제산(divide-by-two)회로로서 작용하는 시프트 레지스터(SH32) 및 (SH31)를 통해(I32) 및 (31)의 신호 입력부에 연결된다. (31) 및 (I32)의 신호 출력부는 각기 가산기 회로(A3l) 및 (A32)의 제2신호 입력부에 연결된다. 그 다음에,(A31) 및 (A32)의 신호 출력부는 각기 지연 회로(D31) 및 (D32)의 신호 입력부에 연결된다. 각도 값 φ3 에 대응하는 일정한 2 진 값은 상보 회로인 인버터 회로(33)의 신호 입력부에 연결된다. (D23)의 신호 출력부와 함께, (33)의 신호 출력부는 가산기 회로(A33)로 연결되며, 상기 가산기 회로의 신호 출력부는 지연 회로(D33)의 신호 입력부에 연결된다.

대응하는 방식대로, 반복 부분(ISi(i=4 내지 11))은 인버터 회로(Ii2)와 상기 인버터 회로(Ii2)의 상보 회로인 인버터 회로(i1),(i3)와 가산기 회로(Ai2),(Ai1) 및 (Ai3) 뿐아니라 신호 검출기(SD(i-1)) 및 시프트 레지스터(SHi1) 및 (SHi2)를 포함한다. 2-(i-2) 의 계수로의 제산은 시프트 레지스터(SHi1) 및 (SHi2)를 이용하여 성취된다. 가산기 회로(Ai1),(Ai2) 및 (Ai3)는 각기 지연 회로(Di1),(Di2) 및 (Di3)의 신호 입력부에 연결된다. 상보 회로인 인버터 회로(i3)의 신호 입력부는 각도 값 φi 에 대응하는 일정한 2진 값에 연결된다.

마지막의 반복 부분(IS11)은 끝에서 두번째 부분(IS10)에서 구해진 각도 값 Zo 을 참조하는 계산만을 수행한다. 상기 값은 각도 값 워드의 최하위 비트에 의해 결정된 편차 범위내에서 제로와 일치한다. 최종 반복 부분(IS11)에서는 Zo 의 더 이상의 각도 수렴이 수행되지 않으므로,(i3) 및 (Ai3)에 대응하는 회로와(Di1),(Di2) 및 (Di3)에 대응하는 회로는 필요하지 않다.

본 발명에 따르면, 가변 각도 값 Zo은 위상 신호 입력부(18)에서 톱니파 발생기(SG)에 의해 구해진다. 도시된 바와같이, 이러한 신호 발생기는 제1 및 제2신호 입력부와 신호 지연 회로(D0)에 연결된 신호 출력부를 가지고 있는 가산기 회로(A0)를 포함하며, 상기 신호 지연 회로(D0)의 신호 출력부는 제1 Cordic(9)의 위상 신호 입력부(18)에 연결되어 있을 뿐아니라 상기 가산기 회로(A0)의 제2신호 입력부에도 연결된다. 가변 디지탈 동조 데이타 ft 는 가산기 회로(A0)의 제1신호 입력부로 인가된다. 가산기 회로(A0)의 최대 계수에 대하여 디지탈 동조 데이타 ft의 적절한 수치 값에 의해, 원하는 RF수신 주파수의 RF 반송 주파수에 대응하는 반복 주파수에서 주기적인 톱니파형 신호가 위상 신호 입력부(18)에서 각도 샘플링 값 Zo 에 의해 취득된다.

제3도는 제2도에 도시된 톱니파 발생기의 실제 실시예에서 성취된 주기적인 톱니파형 위상 신호 z의 연속 샘플링 값을 도시한다. 이러한 실제 실시예에 있어서, 가산기 회로(A0)의 계수 범위는 0내지 4095 이며 따라서 최대 계수는 4095 이다. 디지탈 동조 데이타의 수치 값은 1031 이다. 하기 표 2는 위상 신호 입력부(18)에서 연속 샘플링의 수치 값 또는 각도 값이 시간의 함수로서 어떻게 변하는가를 나타낸다.

가산기 회로(A0)의 최대 계수는 디지탈 동조 데이타의 수치값과 비정수 값을 곱한 것이기 때문에, 각각의 톱니파 주기 동안의 샘플링 순간은 톱니파의 반복 주기에 대하여 동상으로 시프트 한다. 이러한 위상 시프트의 결과로 잡음의 주파수가 확장되어 제1 Cordic(9)과 톱니파 발생기(SG)에 의해 구성된 직각 믹서단의 잡음 특성이 상당히 개선된다.

제2도에 도시된 실시예는 소위 파이프라인 구조를 가지고 있는데, 이것은 이 구조가 지연 회로(Di1),(Di2) 및 (Di3)(i=1,‥‥,11)로 구성되어 있기 때문이다. 이러한 구조에 의하면 제1샘플링 주파수의 동일한 클럭 주파수에서 연속적인 반복을 수행할 수 있게 된다. 그러나, 지연 회로(Di1),(Di2) 및 (Di3)가 없어도 가능하다. 반복 부분의 수와 동일한 계수만큼 클럭 주파수 보다 작은 샘플링 주파수에서 연속 반복 각도 수렴이 성취된다.

제4도는 톱니파 발생기(SG)와 제1 내지 제10반복 부분(IS1 내지 IS10)의 종속 회로내 z 브랜치를 합체시킨 것의 실제구현을 도시한다. 12 비트 각도 값 표현이 주어졌을 때, 톱니파 발생기(SG)는 제2도에서 가산기 회로(A0)와 지연 회로(D0)와 상기 지연 회로(D0)의 출력부로부터 상기 가산기 회로(A0)의 제2신호 입력부로의 피드백으로 구성된 회로와 각기 대응하는 열두개의 병렬 누산기 회로를 포함하여야 한다. 최하위 비트에 대한 누산기 회로를(AC1)으로 지칭하고 하위 비트에 대한 누산기 회로를(AC2)로 지칭하며 이하 마찬가지로 지칭하여 최상위 비트에 대한 누산기 회로를 (AC12)로 지칭하게 되면, 각각의 회로(AC1 내지 AC11)는 누산기 회로(AC1 내지 AC12)의 캐리-인 입력에 접속된 캐리-아웃 출력을 가져야 한다. 누산기 회로(AC1 내지 AC11)의 신호 출력부는 각기 지연 회로(D131 내지 D1311)에 연결되며, 신호 반전은 누산기 회로(AC11)의 신호 경로에서 일어난다.

상기 표에 지적된 바와같이 2 의 보수 각도 값 표현의 경우, 반복 부분(IS1)의 부호 비트 S0 는 누산기 회로(AC12)의 출력에서 취득된다. 반복부분(IS2)의 부호 비트 S1 는 누산기 회로(AC11)의 출력 신호를 반전하며 이 출력 신호를 지연 회로(D1311)의 한번의 샘플링 주기 동안 지연시킴으로써 취득된다. 또한, 제3반복 부분(IS3)의 부호 비트 S2 만은 누산기 회로(AC10)의 출력 신호에 의해 결정된다.

지연회로(D131 내지 D1310)의 신호 출력부는 각기 지연 회로(D231 내지 D2310)의 신호 입력부에 연결된다. 신호 반전은 누산기 회로(AC10)의 신호 경로에서 이루어지며 지연 회로(D2310)는 부호 비트 S2 를 제3반복 부분(IS3)으로 공급한다. 지연회로(D233 내지 D239)의 출력부는 일곱개의 가산기 회로(A233 내지 A239)의 제1신호 입력부에 접속된다. 부호 비트 S2 는 가산기 회로(A233),(A234),(A236) 및 (A239)의 제2신호 입력부로 인가되며, 부호 비트 S2의 반전된 값은 다른 가산기 회로로 인가된다. 가산기 회로(A233 내지 A239)는 캐리 비트를 연결시키므로서 상호 연결되며, 가산기 회로(A233)의 캐리 비트 입력부는 지연 회로(D232)에 연결된다. 가산기 회로(A239)의 캐리 비트 출력 신호는 지연 회로(D3310)에서 반전되고 지연된 후 부호 비트 S3 로서 제4반복 부분(IS4)으로 인가된다. 가산기 회로(A233 내지 A239)의 신호 출력부는 각기 지연 회로(D333 내지 0339)의 신호 입력부에 연결된다. 지연 회로(D231) 및 (D232)의 신호 출력부는 각기 지연회로(D331) 및 (D332)에 연결된다.

네번째 부호 비트 S4 를 만들기위해, 세개의 가산기 회로(A337 내지 A339)가 사용되는데, 이들 가산기 회로의 제1신호 입력부는 지연 회로(D337 내지 D339)의 신호 출력부에 연결되며, 가산기 회로(A338)의 제2신호 입력부는 부호 비트 S3 를 수신하며 가산기 회로(A337) 및 (D339)의 제2신호 입력부는 부호 비트 S3의 반전 값을 수신한다. 가산기 회로(A337 내지 A339)는 캐리 비트를 연결시킴으로써 상호 접속되며, 가산기 회로(A337)의 캐리 비트 입력부는 지연회로(D336)의 출력부에 연결된다. 가산기 회로(A339)의 캐리 비트 출력 신호는 지연회로(D4310)에서 반전되고 지연된 후 부호 비트 S4로서 제5반복 부분(IS5)으로 인가된다. 지연회로(D331 내지 D336) 및 가산기 회로(A337 내지 A339)의 신호 출력부들은 각기 지연 회로(D431 내지 D439)에 연결된다.

제6반복 부분(IS6)에 필요한 부호 비트 S5 는 여덟개의 가산기 회로(A434 내지 A439)에 의해 취득되는데, 이들 가산기 회로의 제1입력부는 각기 지연회로(D432 내지 D439)에 연결된다. 가산기 회로(A432) 및 (A436)의 입력 신호는 반전된다. 부호 비트 S4는 가산기 회로(A435) 및 (A437)의 제2신호 입력부로 인가되며, 부호 비트 S4의 반전 값은 상기 여덟개의 가산기 회로(A432 내지 A439) 그룹중의 다른 가산기 회로로 인가된다. 가산기 회로(A432 내지 A439)는 캐리 비트를 연결시킴으로써 상호 접속된다. 가산기 회로(A432)의 캐리 비트 입력부는 지연회로(D431)의 출력부에 연결된다. 지연 회로(D431) 및 가산기 회로(A432 내지 A439)의 신호 출력부들은 각기 지연 회로(D531 내지 D539)에 연결된다. 지연 회로(D539)의 출력부는 제6반복 부분에 필요한 부호 비트 S5 를 공급한다.

제7반복 부분(IS7)에 필요한 부호 비트 S6 를 형성하기 위해, 일곱개의 가산기 회로(A532 내지 A538)가 사용되는데, 이들 가산기 회로의 제1신호 입력부는 각기 지연 회로(D532 내지 D538)에 연결되며, 가산기 회로(A534) 및 (A536)의 제2신호 입력부는 부호 비트 S5를 수신한다. 부호 비트 S5 의 반전 값은 다른 가산기 회로의 제2신호 입력부로 인가된다. 또한, 이들 가산기 회로(A532 내지 A538)는 캐리 비트를 연결함으로써 상호 접속되며, 가산기 회로(A532)의 캐리 비트 입력은 지연회로(D531)의 출력 신호의 반전 값을 수신한다. 지연회로(D531) 및 가산기 회로(A532 내지 A538)의 신호 출력부는 각기 지연 회로(D631 내지 D638)에 연결된다. 지연회로(D638)의 출력 신호는 부호 비트 S6 로서 제7반복 부분(IS7)으로 인가된다.

제8 반복 부분(IS8)에 필요한 부호 비트 S7 를 생성하기 위해, 네개의 가산기 회로(A634 내지 A637)가 사용되는데, 이들 가산기 회로의 제1입력부는 지연 회로(D634 내지 D637)의 출력부에 연결되며, 가산기 회로(A635)의 제2신호 입력부는 부호 비트 S6 를 수신한다. 부호 비트 S6 의 반전 값은 다른 가산기 회로(A634),(A636) 및 (A637)의 제2신호 입력부로 인가된다. 가산기 회로(A634 내지 A637)는 캐리 비트를 연결함으로써 상호접속된다. 지연 회로(D642)는 가산기 회로(A634)의 캐리 비트 입력부에 연결된다. 지연회로(D63l 내지 D633) 및 가산기 회로(A634 내지 A637)의 신호 출력부는 각기 지연 회로(D731 내지 D737)에 연결된다. 부호비트 S7 는 지연회로(D737)의 출력부에서 구해진다.

제9반복 부분(IS9)에 필요한 부호 비트 S8 를 생성하기 위해서, 네개의 가산기 회로(A733 내지 A736)가 사용된다. 가산기 회로(A733 내지 A736)의 제1신호 입력부는 각기 지연회로(D733 내지 D737)에 연결된다. 신호의 반전은 가산기 회로(A733)의 제1신호 입력부에서 이루어진다. 가산기 회로(A734)의 제2신호 입력부는 부호 비트 S7 를 수신하며, 가산기 회로(A733),(A735) 및 (A736)의 제2신호 입력부는 부호 비트 S7 의 반전 값을 수신한다. 가산기 회로(A733 내지 A736)는 캐리 비트를 연결함으로써 상호 접속되며, 가산기 회로(A733)의 캐리 비트 입력부는 지연 회로(D732)의 출력부에 연결된다. 지연 회로(D731),(D732) 및 가산기 회로(A733 내지 A736)는 각기 지연 회로(D831 내지 D836)에 연결된다. 지연 회로(D836)는 부호 비트 S8를 공급한다.

제10반복 부분(IS10)에 필요한 부호 비트 S9 를 생성하기 위해, 네개의 가산기 회로(A832 내지 A835)가 사용되는데, 이를 가산기 회로의 신호 입력부는 지연 회로(D832 내지 D835)의 출력부에 연결된다. 신호 반전은 가산기 회로(A832)의 제1신호 입력부에서 이루어진다. 가산기 회로(A833)의 제2신호 입력부는 부호 비트 S8 를 수신하며, 가산기 회로(A832),(A834) 및 (A835)외 제2신호 입력부는 부호 비트 S8 의 반전 값을 수신한다. 반복 부분(S10)에 필요한 부호 비트 S9 는 지연 회로(D935)를 통한 가산기 회로(A835)의 출력 신호로부터 유도된다.

지금까지 설명되고 제4도에 도시된 회로는 부호 비트 S0 내지 S10 를 생성하는데 필요한 제2도의 톱니파 발생기(SG) 및 z 브랜치의 기능이 실현되는 최소 갯수의 회로 성분을 포함한다. 이것은 상기 표 1에 따른 반복 부분(IS1 내지 IS10)의 φ 값을 선택함으로써 가능하다. 상기 기술한 바와같이 톱니파 발생기(SG)에 의해 공급된 각도 값 Zo 은 나머지 값 또는 제로 값으로 반복적으로 회전된다. 각각의 반복 부분마다 Zi 의 편차 범위는 감소한다. 그래서, 최상위 비트 측에 있는 모든 비트 값을 출력부로부터 후속하는 반복 부분으로 전달하지 않아도 된다. 그 결과로 편차가 발생할 수도 있는 각도 값 z 의 워드 폭은 각각의 반복 부분마다 감소한다. 이로써 회로 성분을 가장 경제적으로 할 수 있다. 소위 배선 논리 기법, 또는 적절하게 선택된 관통 접속에 의한 실현 논리 기능을 사용하면 더욱 최적해진다.

제5도는 RF 디지탈 필터의 실제 실시예의 블록도를 도시하는데, A/D 변환기(5)의 출력부에서 디지탈 RF 신호는 한쌍의 위상 직각 RF 신호 xi 및 yi 로 분리된다. 도시된 RF 디지탈 필터는 소위 역대칭 FIR(유한 임펄스 응답)필터이며 여섯개의 지연회로(D1 내지 D6)의 직렬 회로로 구성되는데, (D1)의 입력부와(D2),(D4) 및 (D6)의 출력부는 각기 곱셈기 회로(M1 내지 M4)에 연결되어 있다. 이들 곱셈기 회로의 출력부는 가산기 회로(AD)의 입력부에 연결된다. 종속 회로의 입력 샘플링 값과 지연회로(D2),(D4) 및 (D6)의 출력 샘플링 값은 0에 대하여 서로 대칭적인 -0.0625; -0.5625; 0.5625; 0.0625 인 고정된 가중 인수만큼 곱셈기 회로(M12 내지 M4)에 의해 곱해진다. (M1) 및 (D1)의 공통 입력부에서 디지탈 RF입력 신호가 인가되며, 상기 디지탈 필터는 디지탈 RF 신호 xi 를(D3)의 출력부로 인가하며, 이 신호는 제1 Cordic(9)의 제1신호 입력부(16)로 인가되며 또한 이 신호는 제1 Cordic(9)의 제2신호 입력부로 RF디지탈 신호 yi로서 인가되는 가산기(AD)의 출력 신호와 정확한 위상 직각 관계를 가진다. 필터의 입력부와 (D3)의 출력부와의 사이에서 밭생하는 신호 지연은 상기 필터의 입력부와 상기 가산기 회로(AD)의 출력부 사이에서 발생하는 신호 지연과 같다.

도시된 필터 보다 높은 등급의 역대칭 디지탈 필터를 사용한 것도 가능한데, 이를 위하여 그러한 필터는 2n+1(n=0,1‥‥)개의 직렬 지연 회로를 가지는 것이 일반적인데, 각기 쌍을 이루는 지연회로의 출력부와 직렬회로의 입력부는 가중 인수 곱셈기 회로를 거쳐 가산기 회로에 연결되어 있으며, (n+1)째 쌍의 지연회로간의 공통 접속부는 제1 Cordic(9)의 제1신호 입력부에 연결되고 가산기 회로의 출력부는 제1 Cordic(9)의 제2신호 입력부에 연결된다.

그러나, 도시된 디지탈 필터, 즉, 상호 분리된 회로에 의한 힐버트 변환과 신호 지연 보상의 조합된 기능을 수행하는 것도 가능하다. 상기 기술된 바와같이, 그러한 회로는 제1 Cordic 다음에서 선택도를 조절한다면 디지탈 필터가 없이도 사용될 수 있으며 A/D 변환기의 출력 신호는 제1 Cordic(9)의 제1신호 입력부(16) 또는 제2신호 입력부(17)로 직접 인가될 수 있다.

제6도는 제1도에 도시된 수신기의 각각의 디지탈 필터 장치(10) 및 (11)에서 사용하기 위한 서브 샘플 또는 감소 로우 패스 필터부를 도시한다.

상기 필터부는 제1 및 제2신호 입력부와 하나의 신호 출력부를 각기 가지는 가산기 회로(AD1),(AD2) 및 (AD3)가 각기 제공된 1차 콤 필터(D1),(AD1)와 2 차 콤 필터(D2),(AD2)와 누산 및 덤프회로(D3),(AD3)의 종속 회로를 포함한다. (AD1)의 제1신호 입력부는 필터부의 신호 입력부(IN)를 구성하며 지연회로(D1)를 통해(AD1)의 제2신호 입력부에 연결되며,(AD1)의 신호 출력부는(AD2)의 제1신호 입력부에 연결되며 또한 지연회로(D2)를 통해(AD2)의 제2신호 입력부에 연결되며, (AD2)의 신호 출력부는(AD3)의 제1신호 입력부에 연결되며 (AD3)의 신호 출력부는 지연회로(D3)를 통해(AD3)의 제2신호 입력부에 연결되며 또한 필터부의 신호 출력부(OUT)를 구성한다. 콤 필터(D1),(AD1) 및 (D2),(AD2)는 각기 1 차 및 2 차로 구성되는데, 이것은 (D1) 및 (D2)가 상기 입력부(IN)로 인가된 입력 신호의 샘플링 주파수 fsi의 하나의 주기 및 두개의 주기 동안 각기 신호 지연을 일으키기 때문이다. (D1)과 마찬가지로, 지연회로(D3)는 fsi 의 한번의 주기 동안 신호 지연을 일으키는데 이것은 리세트 가능한 메모리 회로에 의해 실현되는 것이 바람직하다.

누산 및 덤프 회로(AD3),(D3)의 출력 신호는 출력 샘플링 주파수 fso, 예로, fro = 1/4 fsi 인 fso 에서 샘플되며, (D3)의 각각의 출력 샘플링 신호의 직후에 전체의 누산 및 덤프 회로(AD3),(D3)가 리세트된다. 그 결과, 샘플링 주파수가 4 의 계수만큼 감소 또는 축소된다. 동시에, 전달함수 H(z)=(1+z)(1+z)를 가지는 시변 필터의 선택도와 필적할 만한 선택도가 실현된다. 시변 필터에서는 어떠한 샘플링 주파수도 저하되지 않지만, 그러한 필터를 구현하려면 누산 및 덤프 회로(D3),(AD3)보다 상당히 많은 성분이 필요하다.

유용한 신호의 주파수 대역에서 누산 및 덤프 회로(AD3), (D3)의 감소의 결과로서 발생하는 잡음과 원치않는 간섭 성분을 방지하기 위하여, 필터 전달 함수의 여러 제로점 주변의 상당한 폭의 차단 영역에서 이러한 원하지 않는 성분이 먼저 콤 필터(AD1),(D1) 및 (AD2),(D2)에 의해 억압된다. 콤 필터(AD1),(D1) 및 (AD2),(D2)는 공통적으로(1+z) 및 (1+z)인 전달 함수를 가지고 있다.

RF-FM 신호를 87.5 내지 108 MHz 범위에서 수신하는데 적합한 직접 혼합 FM 수신기로서 제1도에 도시된 수신기의 실제 실시예에 있어서, A/D 변환기(5)에서 A/D 변환할 시에 원하는 신호내에 3차 고조파 간섭이 혼입되는 것을 방지하면서 디지탈 RF 직각 필터(6)를 간단하게 실현하려는 목적과 관련하여 350 MHz 의 제1샘플링 주파수 fsi 를 선택하였다.

제1 Cordic(9)의 출력(19) 및 (20)에서 두개의 위상 직각 베이스밴드 신호 xo 및 yo 의 각각에 대하여, 상기 기술되고 제6도에 도시된 형태의 세개의 필터부의 종속 회로를 사용했고, (D1),(AD1) 및 (D2),(AD2)(도시안됨)에 대응하는 1 차 및 2차 콤 필터를 여분의 성분으로서 종속 회로의 제3 및 최종 필터부에 첨가시켰다. 원하지 않는 간섭 성분을 더욱 억압하고 회로 소자의 수를 상당하게 줄이는 것은 이러한 추가된 콤 필터에 의해 성취되었다. 상기 필터부의 종속 회로를 이용하여 4= 64 인 감소 계수를 구했고, 그래서 fsi = 350 MHz 를 인가하였을 때 대략 5.47 MHz 의 출력 샘플링 주파수를 구했다. 상기 필터의 종속회로를 이용하여, (1+Z)(1+Z)(1+z)(1+z)(1+z)(1+z)의 전달 함수를 가지는 시변 콤 필터의 선택도와 필적할 만한 선택도를 실현하였으며, 이러한 시변 콤 필터(도시안됨)의 후미에는 감소장치가 배열되어야 하며 상기 필터부의 종속 회로보다 상당히 많은 수의 회로 성분을 필요로 한다.

이와 관련한 실제 실시예에 있어서, 종속 회로의 두개의 필터부 각각의 후단에는 상술한 파형 디지탈 필터 형태의 선택적인 로우 패스 필터가 배열되며, 이 필터의 출력에서 촤종 샘플링 주파수는 5 또는 6 의 계수만큼 감소된다.

각각의 필터부내 콤 필터의 순서와 수는 필요한 수신기의 명세, 스펙트럼 폭 및 필터시키고자 하는 신호의 위치 및/또는 축소 계수에 근거하여 선택될 것이다. 예를들어, 하나 이상의 필터부에서 상기 두개의 콤 필터 중의 하나 또는 두개가 없이도 가능하거나, 또는 여분의 콤 필터를 추가시키는 것이 필요할 수도 있다.

Claims

제1샘플링 주파수에서 반송 주파수에 따라 변조된 아나로그 신호를 디지탈적으로 샘플링하는 A/D 변환기로서, 이 A/D 변환기로 부터 디지탈화된 변조 신호의 반송 주파수를 시프트시키고, 제1 및 제2신호 출력부를 가지며 이들을 통하여 한쌍의 반송주파수 변환된 위상 직각 신호를 공급하는 디지탈 직각 믹서단에 연속적으로 결합되는 상기 A/D 변환기와, 상기 디지탈 직각 믹서단의 위상 직각 신호를 선택하고 샘플링 주파수를 상기 제1샘플링 주파수에서 제2샘플링 주파수로 감소시키는 디지탈 필터 장치와, 디지탈 복조장치를 포함하는 수신기에 있어서, 상기 디지탈 직각 믹서단이 적어도 상기 A/D 변환기의 출력부에 연결된 제1신호 입력부와 디지탈 톱니파 발생기의 출력부에 연결된 위상 신호 입력부를 가지고 있는, 회전 모드에서 작동하는 제1좌표 회전 디지탈 컴퓨터(Cordic)를 포함하며, 상기 디지탈 톱니파 발생기는 상기 반송주파수 시프트의 크기와 동일한 반복 주파수에서 상기 제1신호 입력부를 통하여 적어도 상기 컴퓨터로 인가된 신호의 주기적 2π위상 회전동안 주기적인 디지탈 톱니파형 위상 신호를 상기 컴퓨터의 상기 위상 신호 입력부로 공급하며, 상기 컴퓨터는 상기 제1 및 제2신호 출력부에서 상기 한쌍의 반송주파수 변환된 위상 직각 신호를 상기 디지탈 필터 장치로 공급하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 주기적인 디지탈 톱니파형 위상 신호의 반복 주파수는 상기 수신기의 주파수 수신 범위에 대응하는 범위내에서 가변가능한 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 컴퓨터에서 주파수를 베이스밴드로 직접 변환하기 위해 상기 디지탈 톱니파 발생기의 주기적인 디지탈 톱니파형 위상 신호의 반복 주파수가 A/D 변환기로 인가된 아나로그 신호의 상기 반송 주파수와 동일한 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 주기적인 디지탈 톱니파형 위상 신호의 반복 주파수가 상기 A/D 변환기로 인가된 상기 아나로그 신호의 반송주파수로부터 일정한 중간 주파수 값만큼 벗어난 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 주기적인 디지탈 톱니파형 위상 신호에 의해 야기된 위상 회전이 각각의 주기에서 2π 레디얼의 범위에 걸쳐 선형적으로 가변하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기제1샘플링 주파수가 상기 A/D 변환기에 인가된 아나로그 신호의 반송주파수의 비정수배(非整數培)이고, 이 수가 2 보다 큰 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 디지탈 복조 장치는 상기 제2샘플링 주파수에서 상기 디지탈 필터 장치의 선택된 위상 직각 신호가 인가되는 제1 및 제2신호 입력부와 신호 재생 장치에 연결된 출력부를 가지는, 벡터링 모드에서 작동하는 제2좌표 회전 디지탈 컴퓨터(Cordic)를 포함하는 것을 특징으로 하는 수신기.
제7항에 있어서, FM 신호를 수신하기 위해, 상기 제2좌표 회전 디지탈 컴퓨터(Cordic)의 상기 출력부는 위상 신호 출력부이며 미분 회로를 통하여 상기 신호 재생 장치에 연결된 것을 특징으로 하는 수신기.
제7항에 있어서, AM 신호를 수신하기 위해, 상기 출력부는 상기 제2좌표 회전 디지탈 컴퓨터(Cordic)의 입력신호의 진폭에 따라 가변하는 출력신호가 공급되는 상기 제2 컴퓨터의 제1신호 출력부이며, 상기 제1신호 출력부가 진폭 검출기를 통하여 상기 신호 재생 장치에 연결된 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 제1좌표 회전 디지탈 컴퓨터는 제2신호 입력부를 가지며, 상기 A/D 변환기와 상기 두개의 신호 입력부 중의 한 입력부 사이에서 힐버트 신호 변환이 실행되며 상기 A/D 변환기와 다른 신호 입력부 사이에서 신호 지연 보상이 실행되는 것을 특징으로 하는 수신기.