KR100191788B1 - 반도체집적회로 - Google Patents

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KR100191788B1
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

동작속도를 저하시키지 않고, 저소비전력화를 꾀한 반도체집적회로를 얻는 것을 목적으로 한다.
클럭입력제어수단에 있어서, 배적적 OR게이트(26a)는 비교데이타(S1 및 S2)를 받고, NAND게이트(27a)는 배타적 OR게이트(27a)의 출력 및 기준클럭(T)를 받아, 그 출력인 제어신호(SC1)를 데이타유지부(31a)의 AND게이트(G1) 및 AND게이트(G2)에 출력한다.
배타적 OR게이트(26a)는 비교데이타(S3 및 S4)를 받고, NAND게이트(27b)는 배타적 OR게이트(26b)의 출력과 기준클럭(T)를 받아, 그 출력인 제어신호(SC2)를 데이타유지부(31b)의 OR게이트(G5) 및 OR게이트(G6)에 출력한다.
비교데이타(S1-S4)를 적당히 선택하는 것에 의해 입력데이타(D), 출력데이타(Q), 반전출력데이타(QC)등의 고속인 데이타를 전송할 수 있다.

Description

반도체집적회로
제1도는 본 발명의 실시예 1~60의 전체구성을 나타내는 설명도.
제2도는 본 발명의 실시예 1~60의 기본구성을 나타내는 회로도.
제3도는 본 발명의 실시예1의 구성을 나타내는 회로도.
제4도는 본 발명의 실시예2의 구성을 나타내는 회로도.
제5도는 본 발명의 실시예3의 구성을 나타내는 회로도.
제6도는 본 발명의 실시예4의 구성을 나타내는 회로도.
제7도는 본 발명의 실시예5의 구성을 나타내는 회로도.
제8도는 본 발명의 실시예6의 구성을 나타내는 회로도.
제9도는 본 발명의 실시예7의 구성을 나타내는 회로도.
제10도는 본 발명의 실시예8의 구성을 나타내는 회로도.
제11도는 본 발명의 실시예9의 구성을 나타내는 회로도.
제12도는 본 발명의 실시예10의 구성을 나타내는 회로도.
제13도는 본 발명의 실시예11의 구성을 나타내는 회로도.
제14도는 본 발명의 실시예12의 구성을 나타내는 회로도.
제15도는 본 발명의 실시예12의 구성을 나타내는 회로도.
제16도는 본 발명의 실시예14의 구성을 나타내는 회로도.
제17도는 본 발명의 실시예15의 구성을 나타내는 회로도.
제18도는 본 발명의 실시예16의 구성을 나타내는 회로도.
제19도는 본 발명의 실시예17의 구성을 나타내는 회로도.
제20도는 본 발명의 실시예18의 구성을 나타내는 회로도.
제21도는 본 발명의 실시예19의 구성을 나타내는 회로도.
제22도는 본 발명의 실시예20의 구성을 나타내는 회로도.
제23도는 본 발명의 실시예21의 구성을 나타내는 회로도.
제24도는 본 발명의 실시예22의 구성을 나타내는 회로도.
제25도는 본 발명의 실시예23의 구성을 나타내는 회로도.
제26도는 본 발명의 실시예24의 구성을 나타내는 회로도.
제27도는 본 발명의 실시예25의 구성을 나타내는 회로도.
제28도는 본 발명의 실시예26의 구성을 나타내는 회로도.
제29도는 본 발명의 실시예27의 구성을 나타내는 회로도.
제30도는 본 발명의 실시예28의 구성을 나타내는 회로도.
제31도는 본 발명의 실시예29의 구성을 나타내는 회로도.
제32도는 본 발명의 실시예30의 구성을 나타내는 회로도.
제33도는 본 발명의 실시예31의 구성을 나타내는 회로도.
제34도는 본 발명의 실시예32의 구성을 나타내는 회로도.
제35도는 본 발명의 실시예33의 구성을 나타내는 회로도.
제36도는 본 발명의 실시예34의 구성을 나타내는 회로도.
제37도는 본 발명의 실시예35의 구성을 나타내는 회로도.
제38도는 본 발명의 실시예36의 구성을 나타내는 회로도.
제39도는 본 발명의 실시예37의 구성을 나타내는 회로도.
제40도는 본 발명의 실시예38의 구성을 나타내는 회로도.
제41도는 본 발명의 실시예39의 구성을 나타내는 회로도.
제42도는 본 발명의 실시예40의 구성을 나타내는 회로도.
제43도는 본 발명의 실시예41의 구성을 나타내는 회로도.
제44도는 본 발명의 실시예42의 구성을 나타내는 회로도.
제45도는 본 발명의 실시예43의 구성을 나타내는 회로도.
제46도는 본 발명의 실시예44의 구성을 나타내는 회로도.
제47도는 본 발명의 실시예45의 구성을 나타내는 회로도.
제48도는 본 발명의 실시예46의 구성을 나타내는 회로도.
제49도는 본 발명의 실시예47의 구성을 나타내는 회로도.
제50도는 본 발명의 실시예48의 구성을 나타내는 회로도.
제51도는 본 발명의 실시예49의 구성을 나타내는 회로도.
제52도는 본 발명의 실시예50의 구성을 나타내는 회로도.
제53도는 본 발명의 실시예51의 구성을 나타내는 회로도.
제54도는 본 발명의 실시예52의 구성을 나타내는 회로도.
제55도는 본 발명의 실시예53의 구성을 나타내는 회로도.
제56도는 본 발명의 실시예54의 구성을 나타내는 회로도.
제57도는 본 발명의 실시예55의 구성을 나타내는 회로도.
제58도는 본 발명의 실시예56의 구성을 나타내는 회로도.
제59도는 본 발명의 실시예57의 구성을 나타내는 회로도.
제60도는 본 발명의 실시예58의 구성을 나타내는 회로도.
제61도는 본 발명의 실시예59의 구성을 나타내는 회로도.
제62도는 본 발명의 실시예60의 구성을 나타내는 회로도.
제63도는 본 발명의 실시예61의 구성을 나타내는 회로도.
제64도는 실시예61의 트랜지스터레벨의 구성을 나타내는 회로도.
제65도는 본 발명의 실시예62의 구성을 나타내는 회로도.
제66도는 본 발명의 실시예63의 구성을 나타내는 회로도.
제67도는 FF를 갖는 종래의 반도체집적회로의 구성을 나타내는 설명도.
제68도는 FF의 구성을 나타내는 회로도.
제69도는 FF의 트랜지스터레벨의 구성을 나타내는 회로도.
제70도는 FF를 갖는 종래의 반도체집적회로의 다른 구성을 나타내는 설명도.
제71도는 제70도의 AND 게이트의 내부구성을 나타내는 회로도.
* 도면의 주요부분에 대한 부호의 설명
25a~25d : 플립플롭(FF) 26a, 26b : 배타적논리합게이트
27 : 클럭입력제어수단 27a, 27b : NAND게이트
28 : 데이타유지수단
본 발명은 반도체집적회로에 관한 것이고, 특히, 마이크로프로세서, 마이크로콘트롤러등, 데이타유지수단을 내장한 반도체집적회로에 관한 것이다.
근년의 반도체집적회로에 있어서는, 데이타처리의 병렬도를 높이기도 하고, 제어를 복잡화시키는 것에 의해 고기능화를 시도하고 있다.
이것은 즉, 집적회로내부에 데이타처리 및 제어를 위한 플립플롭(이하, FF라고 칭함)등의 데이타유지수단이 증대하고 있는 것을 뜻한다.
반도체집적회로는 고기능화와 동시에, 고속화, 저소비전력화도 요구되어, 전자에 대한 해결책으로서는 용이한 스큐관리를 고려하여, 항상 주어지는 프리러닝(free-running) 1상클럭에 의한 동기설계가 생각된다.
프리러닝 1 상클럭에 의해 동기설계된 종래의 반도체집적회로의 구성을 제67도에 나타낸다.
도면에 나타난것 같이, 반도체집적회로(3)는 FF(1a~1d), 조합회로((CB)2a~2b) 및 입력신호선택회로(6a~6b)를 포함한다.
각 FF(1a~1d)는 각각 32비트분 병렬로 존재하여, 조합회로 또는 집적회로 외부와의 사이에서 32비트의 데이타처리를 한다.
또한, FF(1a~1d)의 클럭입력(T)에 공통으로 클럭신호선(4)이 배선되어 있다.
따라서, 반도체집적회로(3)에는 32×4=128개의 FF가 존재하고, 클럭신호(4)에는 배선용량과 함께 128 FF분의 게이트용량이 제공되어 있다.
모든 FF에는 항상 클럭이 인가되고, FF 제어용조합회로(2b)에 의해서 생성되는 제어신호(5a~5d)에 의한 제어하에 행하는 입력신호선택회로(6a~6d)의 선택동작에 의해서, 전단의 회로블럭 또는 FF에서를 기록할까, 이미 유지된 데이타를 재기록할까를 제어한다.
다음에, 제67도에 나타낸 FF의 상세내부구성의 구체예를 제68도 및 제 69도에 나타낸다.
제68도는 FF의 게이트레벨의 구성을, 제69도는 트랜지스터레벨의 상세한 구성을 나타낸다.
제68도에 나타난 것 같이, 입력단자(PI)에서 입력되는 입력데이타(D)가 OR게이트(G11)의 한개의 입력 및 인버터(32)의 입력으로서 부여된다.
인버터(32)는 입력데이타(D)를 논리적으로 반전한 반전입력데이타(DC)를 OR게이트(G12)의 한개의 입력에 출력한다.
OR게이트(G11)의 출력은 NAND 게이트(G13)의 한개의 입력으로 되고, OR게이트(G12)의 출력은 NAND 게이트(G14)의 한개의 입력으로 된다.
NAND 게이트(G13)의 출력은 NAND 게이트(G14)의 다른쪽 입력으로 됨과 동시에 AND 게이트(G15)의 한개의 입력으로 되고, NAND 게이트(G14)의 출력은 NAND 게이트(G13)의 다른쪽 입력으로 됨과 동시에 AND 게이트(G16)의 한개의 입력으로 된다.
AND 게이트(G15)의 출력은 NOR 게이트(G17)의 한개의 입력으로 되고, AND 게이트(G16)의 출력은 NOR 게이트(G18)의 한개의 입력으로 된다.
NOR 게이트(G17)의 출력은 NOR 게이트(G18)의 다른쪽 입력으로 됨과 동시에 인버터(33)의 입력으로 되고, NOR 게이트(G18)의 출력은 NOR 게이트(G17)의 다른쪽 입력으로 됨과 동시에 인버터(34)의 입력으로 된다.
인버터(33 및 34)의 출력은 각각 출력데이타(Q) 및 반전출력데이타(QC)로 된다.
그리고, 클럭단자(PC)에서 입력되는 클럭(T)은 OR 게이트(G11, G12), AND 게이트(G15,G16)의 다른쪽 입력으로서 공통으로 부여된다.
제68도에 나타난것과 같은 회로를 MOS 트랜지스터로 구성하는 경우, 예컨데, 제69도에 나타난 것 같이 트랜지스터(T1~T30)로 구성될 수 있다.
도면에 있어서, 트랜지스터(T1 및 T2)로 인버터(32)를 구성하고, 트랜지스터(T4~T8)로 OR 게이트(G12) 및 NAND 게이트(G14)를 구성하고, 트랜지스터(T9~T14)로 OR 게이트(G11) 및 NAND 게이트(G13)를 구성하고, 트랜지스터(T15~T20)로 AND 게이트(G15) 및 NOR 게이트(G17)를 구성하고, 트랜지스터(T21~T26)로 AND 게이트(G16) 및 NOR 게이트(G18)를 구성하고, 트랜지스터(T27 및 T28)로 인버터(33)를 구성하고, 트랜지스터(T29 및 T30)로는 인버터(34)를 구성한다.
그리고, 트랜지스터(T4, T7, T11, T13, T17, T19, T23 및 T26)의 게이트에 기준클럭(T)이 입력된다.
즉, 1FF당 8Tr분의 게이트용량이 클럭신호선(4)에 부가된다.
따라서, 제67도에 나타난 반도체집적회로에 있어서는 128×8=1024의 게이트용량이 클럭신호선(4)에 부가되어, 매번 클럭이 변화하는 클럭배선용량 및 1024트랜지스터의 게이트용량분의 충방전전류가 흐른다.
다음에, 소비전력삭감를 위해 클럭게이트를 사용한 FF에 관해서 설명한다.
제70도에서 나타난 반도체집적회로(17)에 있어서, 제67도에 나타낸 반도체집적회로와 비교하여, FF(1a~1d)의 클럭입력에 각각 입력해야 할 클럭(T)은 AND 게이트(19a~ 19d)를 통하여 제공된다.
이들 AND 게이트(19a~19d)는 한개의 입력에 기준클럭(T)을 공통으로 받아, 다른쪽 입력으로서 조합회로(2b)에서 출력되는 FF기록제어신호(5a~5d)를 받는다.
또한, 입력신호선택회로(6a~6d)가 제거된다.
따라서, FF기록제어신호(5a~5d)를 각각 L로 함으로써, 기준클럭(T)을 무효로 하고, FF(1a~1d) 각각의 클럭입력에 L의 고정신호를 부여하도록 제어할 수 있다.
이러한 제어를 32비트마다 행하여, 기록시에는 각 FF(1a~1d)에 기준클럭(T)을 선택적으로 인가하고, 비기록시에는 FF로의 기준클럭(T)의 인가를 선택적으로 무효로 한다.
제70도에 나타낸 AND 게이트(19a~19d)의 트랜지스터레벨의 구성의 구체예를 제71도에 나타낸다.
상기 도면을 참조하여, PMOS 트랜지스터(20a 및 20b)의 소스는 전원(VDD)에 접속되고, 드레인은 공통으로 노드(N1)를 통해서 NMOS 트랜지스터(20d)의 드레인에 접속된다.
NMOS 트랜지스터(20c)의 소스는 접지된다.
또한, PMOS 트랜지스터(20e)의 소스는 전원에 접속되고, 그 드레인은 노드(N2)를 통해서 NMOS 트랜지스터(20f)의 드레인에 접속된다.
NMOS 트랜지스터(20f)의 소스는 접지된다.
그리고, FF 기록제어신호(5a~5d)는 입력(A)로서 트랜지스터(20a 및 20d)의 게이트에 인가되고, 기준클럭(T)은 입력(B)으로서 트랜지스터(20b 및 20d)의 게이트에 인가되고, 입력(A)와 입력(B)의 논리적(Y)은 노드(N2)로부터 얻어 진다.
기준클럭(T)이 입력(B)으로서 인가된 경우, 기준클럭(T)에는 2Tr. 분의 게이트용량이 부가된다.
따라서, FF가 비기록상태인 경우, 즉 입력(A)로서 입력되는 FF 기록제어신호(5a~5d)가 비기록상태(L 레벨이 인가되는)인 경우, AND 게이트(19a~19d)의 출력 변화는 없고, L로 고정되기 때문에, 클럭신호선(4) 및 2개의 트랜지스터(20b 및 20c)의 게이트용량분만 충반전을 한다.
그렇지만, FF가 기록상태인 경우에는 기준클럭(T)를 AND 게이트(19a~19d)를 경유하여 FF(1a~1d)의 클럭입력에 전하기 때문에, 클럭배선(4)에 있어서의 충방전 외에 AND 게이트의 출력신호에 의한 충방전이 행하여진다.
이것은 제71도에 나타낸 AND 게이트내부배선(21)(노드N1)으로 PMOS 트랜지스터(20b)를 경유하여 행하여지는 충전, AND 게이트내부배선(21)으로부터 NMOS 트랜지스터(20c, 20d)를 경유하여 행하여지는 방전, 또는 AND 게이트출력신호선(22)(노드N2)으로 PMOS 트랜지스터(20e)를 경유하여 행하여지는 충전, AND 게이트출력신호선(22)으로부터 NMOS 트랜지스터(20f)를 경유하여 행하여지는 방전을 의미한다.
이때, AND 게이트내부배선(21)으로의 충방전은 내부배선용량외에 트랜지스터(20e~20f)의 게이트용량분도 포함한다.
유사하게, AND 게이트의 출력신호선(22)으로의 충방전에는 32비트의 각 FF 군마다 8×32=256 Tr. 분의 게이트용량분도 부가된다.
따라서, 반도체집적회로(17)의 기준클럭(T)에 의한 충방전은 (클럭배선(4)의 게이트용량) + (AND 게이트(19a~19d)의 2Tr. × 4=8Tr.분의 게이트용량) + ((AND 게이트내부배선(21)의 용량) + (AND 게이트내부트랜지스터(20e, 20f)의 2Tr.의 게이트용량) + (AND 게이트출력배선(22)의 용량) + (32비트분의 FF의 클럭단자에 접속된 8Tr.×32= 256Tr. 분의 게이트용량)) × (기록FF군의 수)로 나타난 용량에 대하여 행하여 진다.
예컨데, 제67도에 나타난것과 같이 FF를 사용한 프리러닝 1상클럭으로 동기설계된 종래의 반도체집적회로는 각 FF군의 기록/비기록에 관계 없이 다수의 FF군이 동시에 동작하고, 더욱이 각 FF의 클럭신호선(4)에 많은 트랜지스터의 게이트가 접속되어 클럭신호선(4)상에 부가되는 게이트용량이 증대하고, 클럭이 변화하는 것에 의한 클럭신호선(4)의 충방전전류가 증가하여, 소비전력의 증대를 초래하는 문제점이 있었다.
또한, 제70도에 나타난바와 같이 클럭게이트를 사용하는 FF를 사용한 종래의 반도체집적회로는 비기록동작시에는 충방전되는 게이트용량이 적지만, 기록동작모드시에는 클럭제어게이트분의 충방전이 여분으로 증가하는 문제점도 있었다.
또한, 제67도 및 제70도에 나타낸 반도체집적회로는 FF의 데이타기록/비기록을 제어하는 제어회로(조합회로(2b))가 필요하다.
특히, 제70도에 나타낸 반도체집적회로는 비기록동작의 FF 군이 많으면 많을수록 보다 적은 충방전이 행해져서, 소비전력을 저감할 수 있는 특징이 있다.
따라서, 제70도로 나타낸 반도체집적회로에 있어서는 상기 특징을 최대한으로 발휘하여 보다 미세한 제어를 할 수 있도록 제어회로를 구성하면, 제어회로가 보다 복잡화하여 게이트수가 증가하고, 이것에 따라 클럭제어신호의 지연를 초래하여, 동작속도를 저하시킨다.
본 발명의 제1 관점에 따른 반도체집적회로는 입력데이타를 받는 입력단자와, 제1 및 제2의 출력단자와, 상기 입력단자를 통하여 얻은 상기 입력데이타를 논리적으로 반전한 반전입력데이타를 출력하는 입력데이타반전수단과, 상기 입력데이타 및 상기 반전입력데이타를 받아, 제1의 제어용클럭으로 동기하여, 상기 입력데이타에 의해 지시된 논리치를 제1의 반전내부출력데이타로서 유지함과 동시에, 반전입력데이타에 의해 지시된 논리치를 제1의 반전내부출력데이타로서 유지하는 제1의 데이타유지수단과, 상기 제1의 내부출력데이타 및 상기 제1의 반전내부출력데이타를 받아, 제2의 제어용클럭에 동기하여, 상기 제1의 반전내부출력데이타에 의해 지시된 논리치를 제2의 내부 출력데이타로서 유지함과 동시에, 상기 제1의 반전내부출력데이타에 의해 지시된 논리치를 제2의 반전내부출력데이타로서 유지하는 제2의 데이타유지수단과, 상기 제2의 반전내부출력데이타를 논리적으로 반전하여 출력데이타를 상기 제1의 출력단자로부터 출력하는 제1의 외부데이타출력수단과, 상기 제2의 내부출력데이타를 논리적으로 반전하여 반전출력데이타를 상기 제2의 출력단자로부터 출력하는 제2의 외부데이타출력수단과, 제1 및 제2의 비교데이타 및 기준클럭을 받아, 상기 제1의 비교데이타와 상기 제2의 베교데이타와의 논리치의 일치/불일치에 근거하여, 상기 제1의 제어용클럭으로서 상기 기준클럭/고정전압을 출력하는 제1의 클럭제어수단과, 제3 및 제4의 비교데이타 및 상기 기준클럭을 받아, 상기 제3의 비교데이타와 상기 제4의 비교데이타와의 논리치의 일치/불일치에 근거하여, 상기 제2의 제어용클럭으로서 상기 기준클럭/고정전압을 출력하는 제2의 클럭제어수단을 구비하고, 상기 제1의 비교데이타는 상기 입력데이타 및 상기 반전입력데이타중 하나의 데이타이고, 상기 제2의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타, 상기 출력데이타, 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타는 상기 입력데이타, 상기 제1의 내부데이타, 상기 반전입력데이타 및 상기 제1의 반전내부데이타중 하나의 데이타이고, 상기 제4의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타, 상기 출력데이타, 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고 상기 제3의 비교데이타가 상기 입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 내부데이타치 상기 출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 반전입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 반전내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이다.
또한, 본 발명의 제2관점에 따른 반도체집적회로에 있어서, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 내부데이타 및 상기 제2의 내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 내부데이타 및 상기 제2의 내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 내부데이타이다.
본 발명의 제3 관점에 따른 반도체집적회로에 있어서, 상기 제1의 비교데이타가 상기 반전입데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 반전입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 반전내부데이타인 경우, 상기 제4의 비교데이타는 상기 반전데이타이다.
또한, 본 발명의 제4 관점에 다른 반도체집적회로에 있어서, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타 및 상기 제2의 반전내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 반전입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타 및 상기 제2의 반전내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 반전내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 반전내부데이타이다.
더욱이, 본 발명의 제5 관점에 다른 반도체집적회로에 있어서, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 내부데이타인 경우, 상기 제4의 비교데이타는 상기 출력데이타이다.
또한, 본 발명의 제6 관점에 따른 반도체집적회로에 있어서, 상기 제1의 비교데이타는 상기 반전입력데이타이고, 상기 제3의 비교데이타는 상기 제1의 내부데이타, 상기 반전입력데이타 및 상기 제1의 반전내부데이타중 하나의 데이타이다.
또한, 본 발명의 제7 관점에 따른 반도체집적회로에 있어서, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 내부데이타 및 상기 제2의 내부데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타 및 상기 제2의 반전내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 내부데이타 및 상기 제2의 내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 반전내부데이타이고, 상기 제3의 비교데이타가 상기 반전입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타 및 상기 제2의 반전내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 반전내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 반전내부데이타이다.
또한, 본 발명의 제8 관점에 따른 반도체집적회로에 있어서, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 출력데이타이고, 상기 제3의 비교데이타는 상기 반전입력데이타 및 상기 제1의 반전내부데이타중 하나의 데이타이고, 상기 제4의 비교데이타는 상기 반전출력데이타이고, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 반전출력데이타이고, 상기 제3의 비교데이타는 상기 입력데이타 및 상기 제1의 내부데이타중 하나의 데이타이고, 상기 제4의 비교데이타는 상기 출력데이타이다.
본 발명의 제9 관점에 따른 반동체집적회로에 있어서, 입력데이타를 받아, 해당 입력데이타를 논리적으로 반전한 반전입력데이타를 출력하는 입력데이타반전수단과, 상기 입력데이타 및 상기 반전입력데이타를 받아, 제어용클럭에 동기하여, 상기 입력데이타의 지시하는 논리치를 제1의 내부출력데이타로서 유지함과 동시에, 상기 반전입력데이타의 지시하는 논리치를 제1의 반전내부출력데이타로서 유지하는 제1의 데이타유지수단과, 상기 제1의 내부출력데이타 및 상기 제1의 반전내부출력데이타를 받아, 상기 제어용클럭에 동기하여, 상기 제1의 내부출력데이타의 지시하는 논리치를 제2의 내부출력데이타로서 유지함과 동시에, 상기 제1의 반전내부출력데이타의 지시하는 논리치를 제2의 반전내부출력데이타로서 유지하는 제2의 데이타유지수단과, 상기 제2의 반전내부출력데이타를 논리적으로 반전하여 출력데이타를 출력하는 제1의 외부데이타출력수단과, 상기 제2의 내부출력데이타를 논리적으로 반전하여 반전출력데이타를 출력하는 제2의 외부데이타출력수단과, 제1~제4의비교데이타 및 기준클럭을 받아, 상기 제1~제4의 비교데이타에 근거하여, 상기 제어용클럭으로서 상기 기준클럭 또는 고정전압을 출력하는 클럭제어수단을 구비하고, 상기 클럭제어수단은 제1 및 제2의 비교데이타를 받아, 상기 제1의 비교데이타와 상기 제2의 비교데이타와의 논리적을 구하여 제1의 논리데이타를 출력하는 제1의 AND 게이트와, 제3 및 제4의 비교데이타를 받아, 상기 제3의 비교데이타와 상기 제4의 비교데이타와의 논리적을 구하여 제2의 논리데이타를 출력하는 제2의 AND 게이트와, 상기 제1 및 제2의 논리데이타의 논리합을 구하여 제3의 논리데이타를 출력하는 OR 게이트와, 상기 기준클럭 및 상기 제3의 논리데이타를 받아, 상기 제3의 논리데이타의 H / L에 근거하여, 상기 제어용클럭으로서 상기 기준클럭/고정전압을 출력하는 클럭제어게이트를 구비하고, 상기 제1의 비교데이타는 상기입력데이타 및 상기 반전입력데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타는 상기 반전입력데이타데이타이고, 상기 제4의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부회로, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고 상기 제3의 비교데이타는 상기 입력데이타이고, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이다.
본 발명의 제10 관점에 따른 반도체집적회로는 각 제1~제n의 입력데이타를 각각 받아 공통의 제어용클럭으로 동기하여, 상기 제1~제n의 입력데이타의 지시하는 논리치를 각각 제1~제n의 출력데이타로서 유지함과 동시에, 상기 제1~제n의 입력데이타 각각의 지시하는 논리치의 반전치를 제1~제n의 반전출력데이타로서 유지하는 제1~제n 데이타유지수단과, 각 상기 제1~제n의 입력데이타 각각과 상기 제1~제n의 출력데이타를 받아, 상기 제1~제n의 입력데이타 각각과 상기 제1~제n의 출력데이타 각각을 비교하여, 일치/불일치를 지시하는 제1~제n의 비교신호를 각각 출력하는 제1~제n의 비교수단과, 상기 제1~제n의 비교신호 및 기준클럭을 받아, 상기 제1~제n의 비교신호가 전부일치를 지시한 경우만 상기 제어용클럭으로서 고정전압을 출력하고, 그 이외의 경우는 상기 제어용클럭으로서 상기 기준클럭을 출력하는 클럭제어수단을 구비한다.
본 발명의 제11 관점에 따른 반도체집적회로는 입력데이타와 스캔입력데이타를 받아, 선택신호에 근거하여, 상기 입력데이타 및 상기 스캔입력데이타중 한개의 데이타를 선택데이타로서 출력하는 입력데이타선택수단과 상기 선택데이타를 각각 받아, 제어용클럭에 동기하여, 상기 선택데이타의 지시하는 논리치를 출력데이타로서 유지하는 데이타유지수단과, 상기 선택데이타, 상기 출려데이타 및 기준클럭을 받아, 상기 선택데이타와 상기 출력데이타를 비교하여, 그 일치/불일치가 근거해서 상기 제어용클럭으로서 고정전압/상기 기준클러글 출력하는 클럭제어수단을 구비한다.
본 발명의 제1관점에 따른 반도체집적회는 제1의 비교데이타와 제2의 비교데이타의 논리치의 일치/불일치에 근거하여, 제1의 제어용클럭으로서 고정 전압/기준클럭을 출력하는 제1의 클럭제어수단과, 특히 비교데이타와 제4의 비교데이타의 논리치의 일치/불일치에 근거하여, 제2의 제어용클럭으로서 고정전압/기준클럭을 출력하는 제2의 클럭제어수단을 구비한다.
그리고, 제1 및 제2의 비교데이타의 대응관계는 이하에 나타내는 종류이다. 제1의 비교데이타가 입력데이타인 경우, 제2의 비교데이타는 제1의 내부데이타, 제2의 내부대이타및 출력데이타중 하나의 데이타이고, 제1의 비교데이타가 반전입력데이타 경우, 제2의 비교데이타는 제1의 반전내부데이타, 제2의 반전내부데이타 및 반전출력데이타중 하나의 데이타이다.
따라서, 제1 및 제2의 비교데이타의 논리치가 일치하는 경우, 새롭게 입력되는 입력데이타와, 제1 도는 제2의 데이타유지수단으로 유지되는 출력데이타(제1 및 제2의 내부데이타)를 동일치이다라고 간주할 수있다.
또한, 제3 및 제4의 비교데이타의 대응관계는 이하에 나타낸내는 종류이다.
제3의 비교데이타가 입력데이타인 경우, 제4의 비교데이타는 제1의 내부데이타, 제2의 내부데이타 및 출력데이타중 하나의 데이타이고, 제3의 비교데이타가 제1의 내부데이타인 경우, 제4의 비교데이타는 제2의 내부데이타 및 출력데이타중 하나의 데이타이고, 제3의 비교데이타가 반전입력데이타인 경우, 제4의 비교데이타는 제1의 반전내부데이타, 제2의 반전내부데이타 및 반전출력데이타중 하나의 데이타이고, 제3의 비교데이타가 제1의 반전내부데이타인 경우, 제4의 비교데이타는 제2의 반전내부데이타 및 반전출력데이타중 하나의 데이타이다.
따라서, 제3 및 제4의 비교데이타의 논리치가 일치하는 경우, 새롭게 입력되는 입력데이타 또는 새롭게 제1의 데이타유지수단에 유지되는 제1의 내부데이타와, 제1 도는 제2의 데이타유지수단으로 유지되어 있는 출력데이타(제1 및 제2의 내부데이타)를 동일치이다고 간주할 수 있다.
그 결과, 제1 관점에 다른 반도체적회로는 제1 및 제2의 비교데이타의 논리치가 일치할 때, 제1의 클럭제어수단에 의해 제1의 제어용클럭으로서 고정전압을 출력하므로서, 제1의 데이타유지수단의 동작에 지장을 주지 않고, 제어용클럭의 충방전에 의한 소비전력증가를 최소한으로 할 수 있고, 제3 및 제4의 비교데이타의 논리치가 일치할 때, 제2의 클러제어수단에 의해 제2의 제어용클럭으로서 고정전압을 출력함으로써, 제2의 데이타유지수단의 동작에 지장을 주지 않고, 제2의 제어용클럭의 충방전에 의한 소비전력증가를 최소한으로 할 수 있다.
또한, 제3 관점에 따른 반도체집적회로에 있어서는 제1의 비교데이타가 입력데이타인 경우, 제2의 비교데이타는 제1의 내부데이타 및 제2의 내부데이타중 하나의 데이타이고, 제3의 비교데이타가 입력데이타인 경우, 제4의 비교데이타는 제1의 내부데이타 및 제2의 내부데이타중 하나으 데이타이고, 제3의 비교데이타가 제1의 내부데이타의 경우, 제4의 비교데이타는 제2의 내부데이타이기 때문에, 출력데이타가 제1~제4의 비교데이타의 전부에 해당하는 것은 없다.
그 결과, 제2 관점에 따른 반도체집적회로는 제1의 출력단자에 걸린 부하를 최소한으로 할 수 있기 때문에, 외부와의 관계에 있어서 제1의 출력단자의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타의 데이타전송을 행할 수 있다.
더욱이, 제3 관점에 따른 반도체집적회로에 있어서는 제1의 비교데이타가 반전입데이타인 경우, 제2의 비교데이타는 제1의 반전내부데이타 및 반전 출력데이타중 하나의 데이타이고, 제3의 비교데이타가 반전입력데이타인 경우, 제4의 비교데이타는 제1의 반전내부데이타 및 반전출력데이타중 하나의 데이타이고, 제3의 비교데이타가 제1의 반전내부데이타인 경우, 제4의 비교데이타는 반전데이타이기 때문에, 제1~제4의 비교데이타전부에 출력데이타 및 제2의 반전내부데이타가 해당하는 것은 없다.
그 결과, 제3 관점에 따른 반도체집적회로는 제1의 외부데이타출력수단의 입출력에 걸린부하를 최소한으로 할 수 있기 때문에, 제1의 출력단자의 팬아우트가 많은 경우라도, 전파지연시간를 최소한으로 억제하여, 보다 고속으로 출력데이타의 데이타전송을 달성할 수 있다.
또한, 제4 관점에 따른 반도체집적회로에 있어서는, 제1의 비교데이타가 반전입력데이타인 경우, 제2의 비교데이타는 제1의 반전내부데이타 및 제2의 반전내부데이타중 하나의 데이타이고, 제3의 비교데이타가 반전입력데이타인 경우, 제4의 비교데이타는 제1의 반전내부데이타 및 제2의 반전내부데이타중 하나의 데이타이고, 제3의 비교데이타가 제1의 반전내부데이타인 경우, 제4의 비교데이타는 제2의 반전내부데이타이기 때문에, 제1~제4의 비교데이타의 전부에 반전출력데이타가 해당하는 것은 없다.
그 결과, 제4 관점에 다른 반도체집적회로는 제2의 출력단자에 걸린 부하를 최소한으로 할 수 있기대문에, 외부와의 관게에 있어서 제2의출력단자의 팬아우트가 많은 경우라도, 전파지연시간를 최소한으로 억제하여, 고속으로 반전출력데이타의 데이타전송을 할 수 있다.
더욱이, 제5 관점에 따른 반도체집적회로에 있어서는 제1의 비교데이타가 입력데이타인 경우, 제2의 비교데이타는 제1의 내부데이타 및 출력데이타중 하나의 데이타이고, 제3의 비교데이타가 입력데이타인 경우, 제4의 비교데이타는 제1의 내부데이타 및 출력데이타중 하나의 데이타이고, 제3의 비교데이타가 제1의 내부데이타인 경우, 제4의 비교데이타는 출력데이타이기 때문에, 제1~제4의 비교데이타의 전부에 반전출력데이타 및 제2의 내부데이타가 해당하는 것은 없다.
그 결과, 제5 관점에 따른 반도체집적회로는 제2의 외부데이타출력수단의 입출력에 걸린부하를 최소한으로 할 수 있기 때문에, 제2의 출력단자의 팬아우트가 많은 경우라도, 전파지연시간를 최호한으로 억제하여, 보다 고속으로 출력데이타의 데이타전송을 할 수 있다.
또한, 제6 관점에 다른 반도체집적회로에 있어서, 제1의 비교데이타는 반전 입려데이타이고, 제3의 비교데이타는 제1의 내부데이타, 반전입력데이타 및 제1의 반전내부데이타중 하나의 데이타이기 때문에, 제1~제4의 비교데이타의 전부에 입력데이타가 해당하는 RT은 없다.
그 결과, 제6 관점에 따른 반도체집적회로는 입력단자에 걸린 부하를 최소한으로 할 수 있기 때문에, 외부와의 관계에 있어서 입력단자의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여, 고속으로 입력데이타의 데이타전송을 할 수 있다.
또한, 제7 관점에 따른 반도체집적회로에 있어서는 제1의 비교데이타가 입력데이타인 경우, 제2의 비교데이타는 제1의 내부데이타 및 제2의 내부데이타중 하나의 데이타이고, 제1의 비교데이타가 반전입력데이타인 경우, 제2의 비교데이타는 제1의 반전내부데이타 및 제2의 반전내부데이타중 하나의 데이타이고, 제3의 비교데이타가 입력데이타인 경우, 제4의 비교데이타는 제1의 내부데이타 및 제2의 내부데이타중 하나의 데이타이고, 제3의비교데이타가 제1의 내부데이타인 경우, 제4의 비교데이타는 제2의 반전내부데이타이고, 제3의 비교데이타가 반전입력데이타인 경우, 제4의 비교데이타는 제1의 반전내부데이타 및 제2의 반전내부데이타중 하나의 데이타이고, 제3의 비교데이타가 제1의 반전내부데이타인 경우, 제4의 비교데이타는 제2의 반전내부데이타이기 때문에, 제1~제4의 비교데이타의 전부에 출력데이타 및 반전출력데이타가 해당하는 것은 없다.
그 결과, 제7 관점에 따른 반도에집적회로는 제1 및 제2의 출력단자에 걸린 부하를 최소한으로억제할 수 있기 때문에, 외부와의 관계에 있어서 제1 및 제2의 출력단자 각각의 팬아우트가 많은 경우라도, 전파지연시간를 최소한으로 억제하여, 고속으로 출력데이타 및 반전출력데이타의 데이타전송을 할 수 있다.
또한, 제1 및 제2의 출력단자에 균등한 부하가 제공되기 때문에, 외부와의 관계에 있어서 제1 및 제2의 출력단자의 팬아우트가 같은 경우에, 출력데이타와 반전출력데이타의 사이에서 신호전파지연이 제거될 수 있다.
또한, 제8 관점에 따른 반도체집적회로에 있어서는 제1의 비교데이타가 입력데이타인 경우, 제2의 비교데이타는 출력데이타이고, 제3의 비교데이타는 반전입력데이타 및 제1의 반전내부데이타중 하나의 데이타이고, 제4의 비교데이타는 반전출력데이타이고, 제1의 비교데이타가 반전입력데이타인 경우, 제2의비교데이타는 반전출력데이타이고, 제3의 비교데이타는 입력데이타 및 제1의 내부데이타중 하나의 데이타이고, 제4의비교데이타는 출력데이타이기 때문에, 제2의 비교데이타 및 제4의 비교데이타중 한개의 출력데이타이고, 다른 하나는 반전출력데이타이다.
그 결과, 제8 관점에 따른 반도체집적회로는 제1 및 제2의 출력단자에 균등한 부하를 줄 수 있도록, 외부와의 관계에 있어서 제1 및 제2의 출력단자의 팬아우트가 같은 경우에, 출력데이타와 반전출력데이타와의 사이에서 신호전파지연을 방지한다.
본 발명의 제9 관점에 따른 반도체집적회로는 클럭제어수단은 제1 및 제2의 비교데이타를 받아, 제1의 비교데이타와 제2의 비교데이타와의 뭉DMF 구하여 제1의 논리데이타를 출력하는 제1의 AND 게이트와, 제3 및 제4의 비교데이타를 받아, 제3의 비교데이타와 제4의 비교데이타와의 AND을 구하여 제2의 논리데이타를 출력하는 제2의 AND 게이트와, 제1 및 제2의 논리데이타의 OR을 구하여 제3의 논리데이타를 출력하는 OR 게이트와, 제3의 논리데이타의 H/ L에 근거하여, 제어용클럭으로서 기준클럭/고정전압을 출력하는 클럭제어게이트를 포함하고 있기 때문에, 클럭제어수단을 제어하기 위한 트랜지스터의 수를 최소한으로 할 수 있다.
그 결과, 집적도를 향상시킨 반도체집적회로를 얻을 수 있다.
본 발명의 제10 관점에 다른 반도체집적회로는 제1~제n의 입력데이타와 제1~제n의 출력데이타를 각각 받아, 제1~제n의 입력데아타와, 제1~제n의 출력데이타를 각각 비교하여, 일치/불일치를 지시하는 제1~제n의 비교신호를 각각 출력하는 제1~제n의 비교수단과, 제1~제n의 비교신호를 받아, 제1~제n의 비교신호가 전부 일치를 지시하는 경우만 제어용클럭으로서 고정전압을 출력하고, 그 이외의 경우는 제어용클럭으로서 기준클럭을 출력하는 클럭제어수단을 구비하고 있다.
따라서, 제1~제n의 비교신호가 전부 일치를 지시하는 경우, 새롭게 입력되는 제1~제n의 입력데이타전부와, 제1~제n의 데이타유지수단에 의해 각각 유지되어 있는 제1~제n의 출력데이타가 동일치를 갖는다고 간주할 수 있다.
그 결과, 제10 관점에 다른 반도체집적회로는 제1~제n의 비교신호가 전부일치할 때, 클럭제어수단에 의해 제어용클럭으로서 고정전압을 출력하는 것에 의해, 제1~제n의 데이타유지수단의 동작에 지장을 주지 않고, 제어용클럭의 충방전에 의한 소비전력증가를 최소한으로 억제할 수 있다.
본 발명의 제11 관점에 다른 반도체집적회로의 클럭제어수단은 선택데이타와 출력데이타를 비교하여, 그 일치/불일치에 근거해서 제어용클럭으로서 고정전압/기준클럭을 출력하기 때문에, 새롭게 입력되는 선택데이타와 데이타유지수단으로 유지되어 있는 출력데이타가 같은 경우, 제어용클럭을 고정할 수 있다.
그 결과, 제11 관점에 따른 반동체집적회로는 데이타유지수단의 동작에 지장을 주지 않고, 제어용클럭의 충방전에 의한 소비전력증가를 최소한으로 억제할 수 있다.
더욱이, 입력데이타 선택수단은 선택신호에 근거하여 입력데이타 및 스캔입력데이타중 한개를 선택데이타로서 출력하기 때문에, 선택데이타로서 스캔입력데이타를 선택하는 것에 의해, 스캔테스트의 실행을 저소비전력으로 행할 수 있다.
본 발명은 상술한 것과 같은 문제점을 해결하기 위하여 고안된 것으로, 동작속도를 저하시키지 않고, 저소비전력화를 꾀한 반도체집적회로를 얻는 것을 목적으로 한다.
이들과 다른 본 발명의 목적, 특징, 관점 및 이점을 첨부도면을 참조할 때 본 발명의 이하 상세한 설명으로부터 더 분명해질 것이다.
[실시예1~60]
[전체구성]
제1도는 본 발명의 실시예의 전체구성을 나타내는 설명도이다.
상기 도면에 나타난 것 같이, 반도체집적회로(30)는 FF(25a~25d), 조합회로(CB)(2a~2d) 및 입력신호선택회로(6a~6d)로 구성된다.
각 FF(25a~25d)는 각각 32비트분 병렬로 존재하고, 조합 회로 또는 반도체집적회로(30)의 외부에서 32비트의 데이타처리을 하고 있다.
또한, FF(25a~25d)의 클럭입력(T)에는 공통으로 클럭신호선(4)이 배선되어 있다.
따라서, 반도체집적회로(30)에는 32 x 4 = 128개의 FF가 존재하고, 클럭신호(4)에는 배선용량와 함께 128 FF분의 게이트용량이 제공되어 있다.
모든 FF에는 항상 클럭이 인가되고, FF 제어용조합 회로(2b)에 의해서 생성되는 제어신호(5a~5d)에 의한 제어하에 행해진 입력신호선택회로(6a~6d)의 신호선택동작은 전단의 회로블럭 또는 FF에서를 기록할까, 이미 유지된 데이타를 재기록할까를 제어한다.
[FF의 기본구성]
제2도는 FF(25(25a~25d))의 1단위(1비트분)의 구성을 타나내는 회로도이다.
상기 도면에 나타난 것 같이, FF(25)는 클럭입력제어수단(27)과 데이타유지수단(28)을 포함한다.
그리고, 외부입출력단자로서 입력데이타(D)를 받는 입려단자(PI)와, 기준클럭(T)를 받는 클럭입력단자(PC)와, 출력데이타(Q)를 출력하는 출력단자(PO1)와, 반전출력데이타(QC)를 출력하는 출력단자(PO2)를 갖는다.
데이타유지수단(28)은 데이타유지부(31a, 31b), 인버터(32~34)를 포함한다.
인버터(32)는 입력데이타(D)를 받아 입력데이타(D)를 논리적으로 반전한 반전입력데이타(DC)를 출력한다.
데이타유지부(31a)는 AND 게이트(G1, G2), NOR 게이트(G3, G4)를 포함하고, AND 게이트(G1)는 입력데이타(D) 및 제어신호(SC1)를 받고, AND 게이트 G2는 반전입력데이타(DC) 및 제어신호(SC1)를 받고, NOR 게이트(G3)는 AND 게이트(G1)의 출력 및 NOR 게이트(G4)의 출력을 받고, NOR 게이트(G4)는 AND 게이트 G2의 출력 및 NOR 게이트(G3)의 출력을 받는다.
그리고, NOR 게이트(G3)의 출력은 반전내부데이타(Q1C)로서 제공되고 NOR 게이트(G4)의 출력은 내부데이타(Q1)로서 제공된다.
이러한 구성의 데이타유지부(31a)는 제어신호(SC1)가 H일 때, 입력데이타(D)와 동일 논리치를 내부데이타(Q1)로서 유지하여, 입력데이타(D)와 반대의 논리치(반전입력데이타(DC)의 논리치)를 반전내부데이타(Q1C)로서 유지한다.
제어신호(SC1)가 L일때는 입력데이타(D) 및 반전입력데이타(DC)에 관계없이 현상의 내부데이타(Q1) 및 반전내부데이타(Q1C)를 유지한다.
데이타유지부(31b)는 OR 게이트(G5, G6), NAND 게이트(G7, G8)를 포함하고, OR 게이트(G5)는 반전내부데이타(Q1C) 및 제어신호(SC2)를 받고, OR 게이트(G6)는 내부데이타(Q1) 및 제어신호(SC2)를 받는다.
NAND 게이트(G7)는 OR 게이트(G5)의 출력 및 NAND 게이트(G8)의 출력을 받고, NAND 게이트(G8)는 OR 게이트(G6)의 출력 및 NAND 게이트(G7)의 출력을 받는다.
그리고 NOR 게이트(G7)의 출력은 내부데이타(Q2)로 되고, NAND 게이트(G8)의 출력은 반전내부데이타(Q2C)로 된다.
이러한 구성의 데이타유지부(31b)는 제어신호(SC2)가 L일 때, 내부데이타(Q1)와 동일논리치를 내부데이타(Q2)로서 유지하여, 내부데이타(Q1)와 반대의 논리치(반전내부데이타(Q1C)의 논리치)를 반전내부데이타(Q2C)로서 유지한다.
제어신호(SC2)가 H일때는 내부데이타(Q1) 및 반전내부데이타(Q1C)에 관게없게 현상의 내부데이타(Q2) 및 반전내부데이타(Q2C)를 유지한다.
인버터(33)는 NAND 게이트(G7)의 출력인 내부데이타(Q2)를 받아, 그 값을 논리적으로 반전하여 얻어지는 반전출력데이타(QC)를 출력단자(PO2)로부터 출력한다.
인버터(34)는 NAND 게이트(G8)의 출력인 반전내부대이타(Q2C)를 받아, 그 값을 논리적으로 반전하여 얻어지는 출력데이타(Q)를 출력단자(PO1)로부터 출력한다.
클럭입력제어수단(27)은 배타적논리합게이트(26a, 26b), NAND 게이트(27a, 27b)를 포함한다.
배타적논리합게이트(26a)는 비교데이타(S1) 및 비교데이타(S2)를 받고, NAND 게이트(27a)는 배타적논리합게이트(26a)의 출력 및 기준클럭(T)을 받아, 그 출력인 제어신호(SC1)를 AND 게이트(G1) 및 AND 게이트(G2)에 출력한다.
배타적논리합게이트(26b)는 비교데이타(S3) 및 비교데이타(S4)를 받고, NAND 게이트(27b)는 배타적논리합게이트(26b)의 출력 및 기준클럭(T)을 받아, 그 출력인 제어신호(SC2)를 OR 게이트(G5) 및 OR 게이트(G6)에 출력한다.
[비교데이타(S1~S4)]
배타적논리합게이트(26a)의 비교데이타(S1)의 후보로서는 입력데이타(D) 및 반전입력데이타(DC)가 있다.
또한, 비교데이타(S2)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 출력데이타(Q), 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)가 있다.
그리고, 비교데이타(S1)와 비교데이타(S2)와의 대응관계는 표1에 나타낸 것 같이, 비교데이타(S1)가 입력데이타(D)인 경우, 비교데이타(S2)는 내부데이타(Q1), 내부데이타(Q2) 및 출력데이타(Q)중 하나의 데이타이고, 비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S2)는 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이다.
배타적논리합게이트(26b)의 비교데이타(S3)의 후보로서는 입력데이타(D), 내부데이타(Q1), 반전입력데이타(DC) 및 반전내부데이타(Q1C)가 있다.
또한, 비교데이타(S4)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 출력데이타(Q), 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)가 있다.
그리고, 비교데이타(S3)와 비교데이타(S4)와의 대응관계는 표2에 나타낸 것 처럼, 비교데이타(S3)가 입력데이타(D)인 경우, 비교데이타(S4)는 내부데이타(Q1), 내부데이타(Q2) 및 출력데이타(Q)중 하나의 데이타이고, 비교데이타(S3)가 내부데이타(Q1)인 경우에 비교데이타(S4)는 내부데이타(Q2) 및 출력데이타(Q) 중 하나의 데이타이다.
그리고, 비교데이타(S3)가 반전입력데이타(DC)인 경우, 비교데이타(S4)는 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이고, 비교데이타(S3)가 반전내부데이타(Q1C)인 경우, 비교데이타(S4)는 반전내부데이타(Q2C), 반전출력데이타(QC)중 하나의 데이타이다
따라서, 비교데이타(S1)의 논리치와 비교데이타(S2)의 논리치가 일치하는 경우, 새롭게 입력되는 입력데이타(D)와, 데이타유지부(31a 또는 31b)에서 유지되어 있는 출력데이타(Q)(내부데이타(Q1), 내부데이타(Q2))가 동일치이다고 간주되면, 입력데이타(D)를 데이타유지부(31a)에 기록할 필요가 없기 때문에, 배타적논리합게이트(26a)의 출력이 L로 되는 것에 의해, 제어신호(SC1)를 H로 고정해서 기준클럭(T)을 무효로 한다.
비교데이타(S1)와 비교데이타(S2)가 불일치인 경우, 새롭게 입력되는 입력데이타(D)와, 데이타유지부(31a 또는 31b)에서 유지되어 있는 출력데이타(Q)(내부데이타(Q1), 내부데이타(Q2))가 다른 값이다고 간주되면, 입력데이타(D)를 데이타유지부(31a)에 기록할 필요가 없기 때문에, 배타적논리합게이트(26a)의 출력이 H로 되는 것에 의해, 기준클럭(T)을 그대로 제어신호(SC1)로서 제공하여 데이타유지부(31a)에 의한 제어신호(SC1)(기준클럭 T)에 동기한 입력데이타(D)의 데이타기록동작을 실행시킨다.
유사하게, 비교데이타(S3)의 논리치와 비교데이타(S4)의 논리치가 일치하는 경우, 새롭게 입력되는 입력데이타(D) 또는 새롭게 데이타유지부(31a)에 유지되는 내부데이타(Q1)와, 데이타유지부(31a 또는 31b)에서 유지되어 있는 출력데이타(Q)(내부데이타(Q1), 내부데이타(Q2))가 동일치이다고 간주되면, 내부데이타(Q1)를 데이타유지부(31b)에 기록할 필요가 없기 때문에, 배타적논리합게이트(26a)의 출력이 L로 되는 것에 의해, 제어신호(SC1)를 H로 고정하여 기준클럭(T)을 무효로 한다.
비교데이타(S3)와 비교데이타(S4)의 논리치가 불일치인 경우, 새롭게 입력되는 입력데이타(D)와, 데이타유지부(31a)에 유지되는 내부데이타(Q1)와, 데이타유지부(31a 또는 31b)에서 유지되어 있는 출력데이타(Q)(내부데이타(Q1), 내부데이타(Q2))가 다른 값이다고 간주되면, 내부데이타(Q1)를 데이타유지부(31b)에 기록할 필요가 없기 때문에, 배타적논리합게이트(26a)의 출력이 H로 되는 것에 의해, 기준클럭(T)을 그대로(실제로는 기준클럭(T)의 반전값) 제어신호(SC2)로서 제공하여, 데이타유지부(31b)에 의한 제어신호(SC2)(기준클럭 T)에 동기한 입력데이타(D)의 데이타기록동작을 실행시킨다.
이와 같이, 반도체집적회로(30)는 각각의 데이타유지부(31a) 및 데이타유지부(31b)에 의한 데이타기록동작이 필요한 경우에만, 제어신호(SC1 및 SC2)로서 기준클럭(T)을 제공하고, 기록할 필요가 없는 경우는 기준클럭(T)을 무효로 하여 제어신호(SC1 및 SC2)로서 고정전압을 제공한다.
따라서, 반도체집적회로(30)는 기록할 필요가 없을 때, 클럭신호선(4)의 배선용량과 각 FF(25)의 NAND 게이트(27a 및 27b)의 입력단으로 되는 트랜지스터 게이트용량에 대하여만 기준클럭(T)이 충방전되는저소비전력효과를 얻을 수 있다.
또한, 제어신호(SC1) 및 제어신호(SC2) 각각을 독립하여 데이타유지부(31a) 및 데이타유지부(31b)에 제공하고, 기준클럭(T)을 공통으로 데이타유지부(31a) 및 데이타유지부(31b)에 제공하는 경우와 비교하여, 제어신호(SC1 및 SC2) 각각을 제어용클럭으로서 제공하는 경우에는 구동능력을 높게 할 수 있어 데이타유지부(31a및31b)에 의한 데이타기록동작을 고속으로 행할 수 있는 고속동작효과를 얻을 수 있다.
[제1~제7의 특징]
비교데이타(S1~S4)의 후보는 표1 및 표2에 나타냈지만, 후보를 한정하는 것에 의해, 이하에 나타낸 제1~제7의 특징을 얻을 수 있다.
[제1의 특징]
배타적논리합게이트(26a)의 비교데이타(S1)의 후보로서는 입력데이타(D) 및 반전입력데이타(DC)가 있다.
또한 비교데이타(S2)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)가 있다.
그리고 비교데이타(S1)와 비교데이타(S2)와의 대응관계는 표3에 나타낸 것 같이, 비교데이타(S1)가 입력데이타(D)인 경우, 비교데이타(S2)는 내부데이타(Q1) 및 내부데이타(Q)중 하나의 데이타이고, 비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S2)는 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이다.
배타적논리합게이트(26b)의 비교데이타(S3)의 후보로서는 입력데이타(D), 내부데이타(Q1), 반전입력데이타(DC) 및 반전내부데이타(Q1C)가 있다.
또한, 비교데이타(S4)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)가 있다.
그리고, 비교데이타(S3)와 비교데이타(S4)와의 대응관계는 표4에 나타낸 것 처럼, 비교데이타(S3)가 입력데이타(D)인 경우, 비교데이타(S4)는 내부데이타(Q1), 내부데이타(Q2) 중 하나의 데이타이고, 비교데이타(S3)가 내부데이타(Q1)인 경우에는 비교데이타(S4)는 내부데이타(Q2)의 데이타이다.
그리고, 비교데이타(S3)가 반전입력데이타(DC)인 경우, 비교데이타(S4)는 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이고, 비교데이타(S3)가 반전내부데이타(Q1C)인 경우, 비교데이타(S4)는 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이다.
상기 설명한 제1의 특징을 갖는 반도체집적회로는 기본구성의 반도체집적회로와 같은 방법으로 저소비전력효과와 고속동작효과를 얻을 수 있다.
덧붙여, 제1의 특징을 갖는 반도체집적회로에 있어서는 비교데이타(S1~S4)의 전부에 출력데이타(Q)가 해당하는 것은 없다.
따라서, 출력단자(PO1)에 걸린 부하를 최소한으로 억제할 수 있기 때문에, 외부와의 관계에 있어서 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 하여 출력데이타(Q)를 고속으로 전송할 수 있다.
[제2의 특징]
배타적논리합게이트(26a)의 비교데이타(S1)의 후보로서는 입력데이타(D) 및 반전입력데이타(DC)가 있다.
또한 비교데이타(S2)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 반전내부데이타(Q1C) 및 반전출력데이타(QC)가 있다.
그리고 비교데이타(S1)와 비교데이타(S2)와의 대응관계는 표5에 나타낸 것 같이, 비교데이타(S1)가 입력데이타(D)인 경우, 비교데이타(S2)는 내부데이타(Q1)및 내부데이타(Q2)중 하나의 데이타이고, 비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S2)는 반전내부데이타(Q1C) 및 반전출력데이타(QC)중 하나의 데이타이다.
배타적논리합게이트(26b)의 비교데이타(S3)의 후보로서는 입력데이타(D), 내부데이타(Q1), 반전입력데이타(DC) 및 반전내부데이타(Q1C)가 있다.
또한, 비교데이타(S4)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 반전내부데이타(Q1C) 및 반전출력데이타(QC)가 있다.
그리고, 비교데이타(S3)와 비교데이타(S4)와의 대응관계는 표6에 나타낸 것 같이 비교데이타(S3)가 입력데이타(D)인 경우, 비교데이타(S4)는 내부데이타(Q1), 내부데이타(Q2) 중 하나의 데이타이고, 비교데이타(S3)가 내부데이타(Q1)인 경우, 비교데이타(S4)는 내부데이타(Q2)의 데이타이다.
그리고, 비교데이타(S3)가 반전입력데이타(DC)인 경우, 비교데이타(S4)는 반전내부데이타(Q1C) 및 반전출력데이타(QC)중 하나의 데이타이고, 비교데이타(S3)가 반전내부데이타(Q1C)인 경우, 비교데이타(S4)는 반전출력데이타(QC)이다.
제2의 특징을 갖는 반도체집적회로는 기본구성의 반도체집적회로와 같은 방법으로 저소비전력효과와 고속동작효과를 얻을 수 있다.
더우이, 제2의 특징을 갖는 반도체집적회로는 제1의 특징을 갖는 반도체집적회로 같아, 비교데이타(S1~S4)의 전부에 출력데이타(Q)가 해당하는 것은 없다.
따라서, 출력단자(PO1)에 걸린 부하를 최소한으로 할 수 있고, 외부와의 관계에 있어서 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 하여 출력데이타(Q)를 고속으로 전송할 수 있는 제1의 효과를 갖는다.
덧붙여, 제2의 특징을 갖는 반도체집적회로에 있어서, 비교데이타(S1~S4)의 전부에 반전내부데이타(Q2C)도 해당하는 것은 없기 때문에, 인버터(34)의 입출력에 걸려 부하를 최소한으로 억제할 수 있다.
그 결과, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 하여 출력데이타(Q)의 데이타전송을 보다 고속으로 할 수 있는 제2의 효과를 갖는다.
[제3의 특징]
배타적논리합게이트(26a)의 비교데이타(S1)의 후보로서는 입력데이타(D) 및 반전입력데이타(DC)가 있다.
또한, 비교데이타(S2)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 출력데이타(Q), 반전내부데이타(Q1C) 및 반전내부데이타(QC)가 있다.
그리고, 비교데이타(S1)와 비교데이타(S2)와의 대응관계는 표7에 나타낸 것 같이 비교데이타(S1)가 입력데이타(D)인 경우, 비교데이타(S2)는 내부데이타(Q1), 내부데이타(Q2) 및 출력데이타(Q)중 하나의 데이타이고, 비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S24)는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)중 하나의 데이타이다.
배타적논리합게이트(26b)의 비교데이타(S3)의 후보로서는 입력데이타(D), 내부데이타(Q1), 반전입력데이타(DC) 및 반전내부데이타(Q1C)가 있다.
또한, 비교데이타(S4)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 출력데이타(Q), 반전내부데이타(Q1C) 및 반전출력데이타(QC)가 있다.
그리고, 비교데이타(S3)와 비교데이타(S4)와의 대응관계는 표8에 나타낸 것 같이, 비교데이타(S3)가 입력데이타(D)인 경우, 비교데이타(S4)는 내부데이타(Q1) 내부데이타(Q2) 및 출력데이타(Q) 중 하나의 데이타이고, 비교데이타(S3)가 내부데이타(Q1)인 경우, 비교데이타(S4)는 내부데이타(Q2)의 출력데이타(Q)중 하나의 데이타이다.
그리고, 비교데이타(S3)가 반전입력데이타(DC)인 경우, 비교데이타(S4)는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)중 하나의 데이타이고, 비교데이타(S3)가 반전내부데이타(Q1C)인 경우, 비교데이타(S4)는 반전출력데이타(Q2C)의 데이타이다.
상기 설명한 제3의 특징을 갖는 반도체집적회로는 기본구성의 반도체집적회로와 같은 방법으로 저소비전력효과와 고속동작효과를 얻을 수 있다.
덧붙여, 제3의 특징을 갖는 반도체집적회로에 있어서는 비교데이타(S1~S4)의 전부에 반전출력데이타(QC)가 해당하는 것은 없다.
따라서, 출력단자(PO2)에 걸린 부하를 최소한으로 할 수 있어, 외부와의 관계에 있어서 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 하여 반전출력데이타(QC)의 데이타전송을 고속으로 달성할 수 있는 제3의 효과를 갖는다.
[제4의 특징]
배타적논리합게이트(26a)의 비교데이타(S1)의 후보로서는 입력데이타(D) 및 반전입력데이타(DC)가 있다.
또한, 비교데이타(S2)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 출력데이타(Q), 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)가 있다.
그리고, 비교데이타(S1)와 비교데이타(S2)와의 대응관계는 표9에 나타낸 것 같이, 비교데이타(S1)가 입력데이타(D)인 경우, 비교데이타(S2)는 내부데이타(Q1) 및 출력데이타(Q)중 하나의 데이타이고, 비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S2)는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)중 하나의 데이타이다.
배타적논리합게이트(26b)의 비교데이타(S3)의 후보로서는 입력데이타(D), 내부데이타(Q1), 반전입력데이타(DC) 및 반전내부데이타(Q1C)가 있다.
또한, 비교데이타(S4)의 후보로서는 내부데이타(Q1), 출력데이타(Q), 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)가 있다.
그리고, 비교데이타(S3)와 비교데이타(S4)와의 대응관계는 표10에 나타낸 것 같이, 비교데이타(S3)가 입력데이타(D)인 경우, 비교데이타(S4)는 내부데이타(Q1) 및 출력데이타(Q) 중 하나의 데이타이고, 비교데이타(S3)가 내부데이타(Q1)인 경우, 비교데이타(S4)는 출력데이타(Q)이다.
그리고, 비교데이타(S3)가 반전입력데이타(DC)인 경우, 비교데이타(S4)는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)중 하나의 데이타이고, 비교데이타(S3)가 반전내부데이타(Q1C)인 경우, 비교데이타(S4)는 반전출력데이타(QC)의 데이타이다.
상기 제4의 특징을 갖는 반도체집적회로는 기본구성의 반도체집적회로와 같은 방법으로 저소비전력효과와 고속동작효과를 얻을 수 있다.
더우이, 제4의 특징을 갖는 반도체집적회로는 제3의 특징을 갖는 반도체집적회로 같아, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC)가 해당하는 것은 없다.
따라서, 출력단자(PO2)에 걸린 부하를 최소한으로 할 수 있어, 외부와의 관계에 있어서 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 하여 반전출력데이타(QC)를 고속으로 전송할 수 있는 제3의 효과를 얻을 수 있다.
덧붙여, 제4의 특징을 갖는 반도체집적회로에 있어서, 비교데이타(S1~S4)의 전부에 반전내부데이타(Q2)가 해당하는 것은 없고, 인버터(34)의 입출력에 걸린 부하를 최소한으로 억제할 수 있다.
그 결과, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 반전출력데이타(QC)가 고속으로 전송할 수 있는 제4의 효과도 얻는다.
[제5의 특징]
배타적논리합게이트(26a)의 비교데이타(S1)의 후보로서는 반전입력데이타(D)가 있다.
또한, 비교데이타(S2)의 후보로서는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C) 및 반전출력데이타(QC)가 있다.
그리고, 비교데이타(S1)와 비교데이타(S2)와의 대응관계는 표11에 나타낸 것 같이, 비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S2)는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이다.
배타적논리합게이트(26b)의 비교데이타(S3)의 후보로서는 내부데이타(Q1), 반전입력데이타(DC) 및 반전내부데이타(Q1C)가 있다.
또한, 비교데이타(S4)의 후보로서는 내부데이타(Q2), 출력데이타(Q) 반전내부데이타(Q1C) 및 반전내부데이타(Q2C) 및 반전출력데이타(QC)가 있다.
그리고, 비교데이타(S3)와 비교데이타(S4)와의 대응관계는 표12에 나타낸 것 같이, 비교데이타(S3)가 내부데이타(Q1)인 경우, 비교데이타(S4)는 내부데이타(Q2) 및 출력데이타(Q)중 하나의 데이타이다.
그리고, 비교데이타(S3)가 반전입력데이타(DC)인 경우, 비교데이타(S4)는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C) 및 반전출력데이타(QC) 중 하나의 데이타이고, 비교데이타(S3)가 반전내부데이타(Q1C)인 경우, 비교데이타(S4)는 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이다.
제5의 특징을 갖는 반도체집적회로는 기본구성의 반도체집적회로와 같은 방법으로 저소비전력효과와 고속동작효과를 얻을 수 있다.
더우이, 제5의 특징을 갖는 반도체집적회로는 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없다.
따라서, 입력단자(PI)에 걸린 부하를 최소한으로 억제할 수 있어, 외부와의 관계에 있어서 입력력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 하여 입력데이타(D)의 데이타전송을 고속으로 달성할 수 있는 제5의 효과를 얻을 수 있다.
[제6의 특징]
배타적논리합게이트(26a)의 비교데이타(S1)의 후보로서는 입력데이타(D) 및 반전입력데이타(DC)가 있다.
또한 비교데이타(S2)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)가 있다.
그리고 비교데이타(S1)와 비교데이타(S2)와의 대응관계는 표13에 나타낸 것 같이, 비교데이타(S1)가 입력데이타(D)인 경우, 비교데이타(S2)는 내부데이타(Q1)및 내부데이타(Q2)중 하나의 데이타이고, 비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S2)는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)중 하나의 데이타이다.
배타적논리합게이트(26b)의 비교데이타(S3)의 후보로서는 입력데이타(D), 내부데이타(Q1), 반전입력데이타(DC) 및 반전내부데이타(Q1C)가 있다.
또한, 비교데이타(S4)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)가 있다.
그리고, 비교데이타(S3)와 비교데이타(S4)와의 대응관계는 표14에 나타낸 것 같이, 비교데이타(S3)가 입력데이타(D)인 경우, 비교데이타(S4)는 내부데이타(Q1) 및 출력데이타(Q) 중 하나의 데이타이고, 비교데이타(S3)가 내부데이타(Q1)인 경우, 비교데이타(S4)는 내부데이타(Q2)의 데이타이다.
그리고, 비교데이타(S3)가 반전입력데이타(DC)인 경우, 비교데이타(S4)는 반전내부데이타(Q1C) 및 반전내부데이타(Q2C)중 하나의 데이타이고, 비교데이타(S3)가 반전내부데이타(Q1C)인 경우, 비교데이타(S4)는 반전내부데이타(Q2C)의 데이타이다.
상기 제6의 특징을 갖는 반도체집적회로는 기본구성의 반도체집적회로와 같은 방법으로 저소비전력효과와 고속동작효과를 얻을 수 있다.
덧붙여, 제6의 특징을 갖는 반도체집적회로는 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없다.
따라서, 출력단자(PO1)에 걸린 부하를 최소한으로 억제할 수 있어, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 하여 출력데이타(Q) 및 반전출력데이타(QC)를 고속으로 전송할 수 있는 제6의 효과를 얻을 수 있다.
또한, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우라도, 출력데이타(Q) 및 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 얻을 수 있다.
[제7의 특징]
배타적논리합게이트(26b)의 비교데이타(S1)의 후보로서는 입력데이타(D) 및 반전입력데이타(DC)가 있고, 비교데이타(S3)의 후보로서는 출력데이타(Q) 및 반전출력데이타(QC)가 있고, 비교데이타(S3)의 후보로서는 입력데이타(D), 내부데이타(Q1), 반전입력데이타(DC) 및 반전내부데이타(Q1C)가 있고, 비교데이타(S4)의 후보로서는 출력데이타(Q) 및 반전출력데이타(QC)가 있다.
그리고 비교데이타(S1~S4) 각각의 대응관계는 표15에 나타낸것 같이, 비교데이타(S1)가 입력데이타(D)인 경우, 비교데이타(S2)는 출력데이타(Q)이고, 비교데이타(S3)은 반전입력데이타(DC) 및 반전내부데이타(Q1C)중 하나의 데이타이고, 비교데이타(S4)는 반전출력데이타(QC)이다.
비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S2)는 반전출력데이타(QC)이고, 비교데이타(S3)는 입력데이타(D) 및 내부데이타(Q1)중 하나의 데이타이고, 비교데이타(S4)는 출력데이타(Q)이다.
상기 제7의 특징을 갖는 반도체집적회로는 기본구성의 반도체집적회로와 같은 방법으로 저소비전력효과와 고속동작효과를 얻을 수 있다.
덧붙여, 제7의 특징을 갖는 반도체집적회로는 비교데이타(S2) 및 비교데이타(S4) 중, 반드시 한개 SMS 출력데이타(Q)이고, 다른쪽은 반전출력데이타(QC)이기 때문에, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하여, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같으면, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 얻을 수 있다.
[실시예 1]
제3도는 본 발명의 실시예1에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예1의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하고, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 억제함과 동시에, 인버터(33)의 입출력에 걸린 부하도 최소한으로 억제할 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송하는 제3 및 제4이 효과를 얻을 수 있다.
[실시예 2]
제4도는 본 발명의 실시예2에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예2의 비교데이타(S1~S4)의 대응관계는 [표15]에 해당하고, 제7의 특징을 갖는다.
따라서, 비교데이타(S2)와 비교데이타(S4)중, 반드시 한개는 출력데이타(Q)이고, 다른쪽은 반전출력데이타(QC)이기 때문에, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 줄 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 외부와의 관계에서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과를 얻을 수 있다.
[실시예 3]
제5도는 본 발명의 실시예3에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예3의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하고, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 억제함과 동시에, 인버터(33)의 입출력에 걸린 부하도 최소한으로 억제할 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송하는 제3 및 제4이 효과를 얻을 수 있다.
[실시예 4]
제6도는 본 발명의 실시예4에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예4의 비교데이타(S1~S4)의 대응관계는 [표15]에 해당하고, 제7의 특징을 갖는다.
따라서, 비교데이타(S2)와 비교데이타(S4)중, 반드시 한개는 출력데이타(Q)이고, 다른쪽은 반전출력데이타(QC)이기 때문에, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 줄 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 외부와의 관계에서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과를 얻을 수 있다.
[실시예 5]
제7도는 본 발명의 실시예5에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예5의 비교데이타(S1~S4)의 대응관계는 [표7, 표8]에 해당하고, 제3의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 억제할 수 있고, 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 억제할 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 반전출력데이타(QC)를 전송하는 제3의 효과를 얻을 수 있다.
[실시예 6]
제8도는 본 발명의 실시예6에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예6의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하고, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최대한으로 억제할 수 있고, 동시에 인버터(34)의 입출력에 걸린 부하도 최소한으로 억제할 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
[실시예 7]
제9도는 본 발명의 실시예7에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예7의 비교데이타(S1~S4)의 대응관계는 [표7, 표8]에 해당하고, 제3의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 하여 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3의 효과를 얻을 수 있다.
[실시예 8]
제10도는 본 발명의 실시예8에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예8의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하고, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)S2)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34) 및 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
[실시예 9]
제11도는 본 발명의 실시예9에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예9의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하고, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
[실시예 10]
제12도는 본 발명의 실시예10에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예10의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하고, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에 인버터(34)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
[실시예 11]
제13도는 본 발명의 실시예11에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예11의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하고, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
[실시예 12]
제14도는 본 발명의 실시예12에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예12의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하고, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)S2)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34)의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
[실시예 13]
제15도는 본 발명의 실시예13에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예13의 비교데이타(S1~S4)의 대응관계는 [표15]에 해당하고, 제7의 특징을 갖는다.
따라서, 비교데이타(S2)와 비교데이타(S4)중, 반드시 한개는 출력데이타(Q)이고, 다른쪽은 반전출력데이타(QC)이기 때문에, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 줄 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과를 얻을 수 있다.
[실시예 14]
제16도는 본 발명의 실시예14에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예14의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하고, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최대한으로 누름과 동시에, 인버터(34) 의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
덧붙여, 실시예14의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하고, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 15]
제17도는 본 발명의 실시예15에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예15의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하고, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예15의 비교데이타(S1~S4)의 대응관계는 [표15]에 해당하고, 제7의 특징을 갖는다.
따라서, 비교데이타(S2)와 비교데이타(S4)중, 반드시 한개는 출력데이타(Q)이고, 다른쪽은 반전출력데이타(QC)이기 때문에, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공할 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 외부와의 관계에서 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 동등한 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과를 얻을 수 있다.
[실시예 16]
제18도는 본 발명의 실시예16에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예16의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하고, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34) 의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
덧붙여, 실시예16의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징도 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 17]
제19도는 본 발명의 실시예17에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예17의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하고, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
[실시예 18]
제20도는 본 발명의 실시예18에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예18의 비교데이타(S1~S4)의 대응관계는 [표3, 표4]에 해당하고, 제1의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 발전출력데이타(QC)를 전송할 수 있는 제1의 효과를 얻을 수 있다.
더욱이, 실시예18의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 19]
제21도는 본 발명의 실시예19에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예19의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하여, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
더욱이, 실시예19의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 20]
제22도는 본 발명의 실시예20에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예20의 비교데이타(S1~S4)의 대응관계는 [표3, 표4]에 해당하고, 제1의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 발전출력데이타(QC)를 전송할 수 있는 제1의 효과를 얻을 수 있다.
더욱이, 실시예20의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 21]
제23도는 본 발명의 실시예21에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예21의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하여, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
[실시예 22]
제24도는 본 발명의 실시예22에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예22의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하고, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34) 의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
더욱이, 실시예22의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징도 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 23]
제25도는 본 발명의 실시예23에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 출력데이타(Q)
실시예23의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하여, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
더욱이, 실시예23의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징도 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 24]
제26도는 본 발명의 실시예24에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전출력데이타(QC)
실시예24의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하여, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34) 의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
더우이, 실시예24의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징도 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 25]
제27도는 본 발명의 실시예25에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예25의 비교데이타(S1~S4)의 대응관계는 [표7, 표8]에 해당하고, 제3의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3의 효과를 얻을 수 있다.
[실시예 26]
제28도는 본 발명의 실시예26에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예26의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하여, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
[실시예 27]
제29도는 본 발명의 실시예27에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예27의 비교데이타(S1~S4)의 대응관계는 [표7, 표8]에 해당하고, 제3의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3의 효과를 얻을 수 있다.
[실시예 28]
제30도는 본 발명의 실시예28에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예28의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하여, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
[실시예 29]
제31도는 본 발명의 실시예29에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예29의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 30]
제32도는 본 발명의 실시예30에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 빈잔내부데이타(Q2C)
실시예30의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 31]
제33도는 본 발명의 실시예31에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예31의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 32]
제34도는 본 발명의 실시예32에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예32의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 33]
제35도는 본 발명의 실시예33에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예33의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 34]
제36도는 본 발명의 실시예34에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예34의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하고, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 35]
제37도는 본 발명의 실시예35에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예35의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하고, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 36]
제38도는 본 발명의 실시예36에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예36의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하고, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 37]
제39도는 본 발명의 실시예37에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예37의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하여, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34) 의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
[실시예 38]
제40 는 본 발명의 실시예38에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예38의 비교데이타(S1~S4)의 대응관계는 [표3, 표4]에 해당하여, 제1의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 발전출력데이타(QC)를 전송할 수 있는 제1의 효과를 얻을 수 있다.
더욱이, 실시예38의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징도 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 39]
제41도는 본 발명의 실시예39에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예39의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하여, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34) 의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
더욱이, 실시예39의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징도 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 40]
제42도는 본 발명의 실시예40에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예40의 비교데이타(S1~S4)의 대응관계는 [표3, 표4]에 해당하여, 제1의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 발전출력데이타(QC)를 전송할 수 있는 제1의 효과를 얻을 수 있다.
더욱이, 실시예40의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에도 해당하여, 제5의 특징도 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
[실시예 41]
제43도는 본 발명의 실시예41에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(D2C)
비교데이타(S4) ㆍㆍㆍ 입력데이타(Q2)
실시예41의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 42]
제44도는 본 발명의 실시예42에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예42의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예 42의 교데이타(S1~S4)의 대응관계는 [표13, 표14]에도 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 43]
제45도는 본 발명의 실시예43에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예43의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예43의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 44]
제46도는 본 발명의 실시예44에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예44의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예44의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 45]
제47도는 본 발명의 실시예45에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예45의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 46]
제48도는 본 발명의 실시예46에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예46의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예46 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 47]
제49도는 본 발명의 실시예47에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q2)
실시예47의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예47의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에도 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 48]
제50도는 본 발명의 실시예48에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q2C)
실시예48의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예48의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에도 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 49]
제51도는 본 발명의 실시예49에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q1)
실시예49의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하여, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
[실시예 50]
제52도는 본 발명의 실시예50에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타(Q)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q1C)
실시예50의 비교데이타(S1~S4)의 대응관계는 [표9, 표10]에 해당하여, 제4의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 반전출력데이타(QC) 및 내부데이타(Q2)가 해당하는 것은 없어, 출력단자(PO2)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(33)의 입출력에 걸린 부하도 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제3 및 제4의 효과를 얻을 수 있다.
[실시예 51]
제53도는 본 발명의 실시예51에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q1)
실시예51의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 52]
제54도는 본 발명의 실시예52에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q2)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q1C)
실시예52의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 53]
제55도는 본 발명의 실시예53에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 내부데이타(Q1)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q1)
실시예53의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 54]
제56도는 본 발명의 실시예54에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 입력데이타(D)
비교데이타(S2) ㆍㆍㆍ 출력데이타 (Q)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q1C)
실시예54의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 55]
제57도는 본 발명의 실시예55에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q1)
실시예55의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하여, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34) 의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
[실시예 56]
제58도는 본 발명의 실시예56에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(QC)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q1C)
실시예56의 비교데이타(S1~S4)의 대응관계는 [표5, 표6]에 해당하여, 제2의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전내부데이타(Q2C)가 해당하는 것은 없어, 출력단자(PO1)에 걸린 부하를 최소한으로 누름과 동시에, 인버터(34) 의 입출력에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 기본구성의 효과인 저소비전력효과와 고속동작효과에 덧붙여, 출력단자(PO1)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 보다 고속으로 반전출력데이타(QC)를 전송할 수 있는 제1 및 제2의 효과를 얻을 수 있다.
[실시예 57]
제59도는 본 발명의 실시예57에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전출력데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q1)
실시예57의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 58]
제60도는 본 발명의 실시예58에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q2C)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q1C)
실시예58의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예58의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에도해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 59]
제61도는 본 발명의 실시예59에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타 (Q1C)
비교데이타(S3) ㆍㆍㆍ 입력데이타(D)
비교데이타(S4) ㆍㆍㆍ 내부데이타(Q1)
실시예59의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 60]
제62도는 본 발명의 실시예60에 따른 FF(25)의 1단위구성을 나타내는 회로도이다. 클럭입력제어수단(27) 및 데이타유지수단(28)의 구성은 제2도의 회로도로 나타낸 구성과 같다.
그러나, 비교데이타(S1~S4)는 아래와 같이 설정된다.
비교데이타(S1) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S2) ㆍㆍㆍ 반전내부데이타(Q1C)
비교데이타(S3) ㆍㆍㆍ 반전입력데이타(DC)
비교데이타(S4) ㆍㆍㆍ 반전내부데이타(Q1C)
실시예60의 비교데이타(S1~S4)의 대응관계는 [표11, 표12]에 해당하여, 제5의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 입력데이타(D)가 해당하는 것은 없어, 입력단자(PI)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 입력단자(PI)의 팬인이 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 입력데이타(D)를 전송할 수 있는 제5의 효과를 얻을 수 있다.
더욱이, 실시예60의 비교데이타(S1~S4)의 대응관계는 [표13, 표14]에도 해당하여, 제6의 특징을 갖는다.
따라서, 비교데이타(S1~S4)의 전부에 출력데이타(Q) 및 반전출력데이타(QC)가 해당하는 것은 없어, 출력인자(PO1) 및 출력단자(PO2)에 걸린 부하를 최소한으로 누를 수 있다.
그 결과, 외부와의 관계에 있어서 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 많은 경우라도, 전파지연시간을 최소한으로 억제하여 고속으로 출력데이타(Q) 및 반전출력데이타(QC)를 전송할 수 있는 제6의 효과를 얻을 수 있다.
덧붙여, 출력단자(PO1) 및 출력단자(PO2)에 균등한 부하를 제공하기 때문에, 외부와의 관계에 있어서, 출력단자(PO1) 및 출력단자(PO2)의 팬아우트가 같은 경우에, 출력데이타(Q)와 반전출력데이타(QC)와의 사이에 신호전파지연이 생기지 않도록 하는 제7의 효과도 발휘한다.
[실시예 61]
제63도는 실시예 61의 구성을 나타내는 회로도이다.
제63도로 나타낸 구성은 제1도로 나타낸 FF(25)(25a~25d)의 1단위(1비트분)의 구성을 나타낸다.
상기 도면에 나타낸 것, FF(25)은 클럭입력제어수단(35)과 데이타유지수단(28')을 포함한다.
그리고, 외부입출력단자로서 입력데이타(D)를 받는 입력단자(PI)와, 기준클럭(T)을 받는 클럭입력단자(PC)와, 출력데이타(Q)를 출력하는 출력단자(PO1)와 반전출력데이타(QC)를 출력하는 출력단자(PO2)를 갖고 있다.
데이타유지수단(28')은 제어신호(SC1) 및 제어신호(SC2) 대신에 제어신호(SC)가 데이타유지부(31a)의 AND 게이트(G1, G2), OR 게이트(G5 및 G6)에 공통으로 입력되는 점을 제외하고, 제2도로 나타낸 데이타유지수단(28)의 구성과 같다.
클럭입력제어수단(35)은 AND 게이트(G21, G22), OR 게이트(G23) 및 NAND 게이트(24)를 포함한다.
AND 게이트(G21)는 한개의 입력인 비교데이타(S1)로서 입력데이타(D)를 입력하고, 다른쪽 입력인 비교데이타(S2)로서 내부데이타(Q2)를 입력한다.
AND 게이트(G22)는 한개의 입력인 비교데이타(S3)으로서 반전입력데이타(DC)를 입력하고, 다른쪽 입력인 비교데이타(S4)로서 반전내부데이타(Q2C)를 입력한다.
OR 게이트(G23)는 AND 게이트(G21) 및 AND 게이트(G22) 각각의 출력을 받는다.
클럭제어게이트인 NAND 게이트(G24)는 OR 게이트(G23)의 출력과 기준클럭(T)를 받아, 그 출력인 제어신호(SC)를 제어용클럭으로서 AND 게이트(G1), AND 게이트(G2), OR 게이트(G5) 및 OR 게이트(G6)에 출력한다.
비교데이타(S1 및 S3)의 후보로서는 입력데이타(D) 및 반전입력데이타(DC)가 있다.
또한, 비교데이타(S2 및 S4)의 후보로서는 내부데이타(Q1), 내부데이타(Q2), 출력데이타(Q), 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)가 있다.
그리고, 비교데이타(S1~S4)의 관계는 표 16에 나타낸 것 같이, 비교데이타(S1)가 입력데이타(D)인 경우, 비교데이타(S2)는 반전내부데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이고, 비교데이타(S3)반전입력데이타(DC)이고, 비교데이타(S4)는 내부데이타(Q1), 내부데이타(Q2) 및 출력데이타(Q)중 하나의 데이타이다.
또한, 비교데이타(S1)가 반전입력데이타(DC)인 경우, 비교데이타(S2)는 반전내부데이타(Q1) 및 내부데이타(Q2) 및 출력데이타(Q)중 하나의 데이타이고, 비교데이타(S3)는 입력데이타(D)이며, 비교데이타(S4)는 반전출력데이타(Q1C), 반전내부데이타(Q2C) 및 반전출력데이타(QC)중 하나의 데이타이다.
따라서, 입력데이타(D)와 출력데이타(Q)(내부데이타(Q1), 내부데이타(Q2))가 일치하는 경우, 베교데이타(S1 및 S2)중 한개의 반드시 L이고, 비교데이타(S3 및 S4)중 한개는 반드시 L이기 때문에 AND 게이트(G21 및 G22)의 출력은 각각 L로되고, OR 게이트(G23)의 출력은 L로 된다.
즉, 입력데이타(D)와 출력데이타(Q)(내부데이타(Q1), 내부데이타(Q2))가 일치하고, 입력데이타(D)를 데이타유지부(31a) 및 데이타유지부(31b)에 기록할 필요가 없는 경우, 제어신호(SC)를 H로 고정하여 기준클럭(T)을 무효로한다.
입력데이타(D)와 출력데이타(Q)(내부데이타(Q1), 내부데이타(Q2))가 불 일치하는 경우, 베교데이타(S1 및 S2)중 한개와 비교데이타(S3 및 S4)중 한개는 반드시 H 및 H으로 되기 때문에 OR 게이트(G23)의 출력은 각각 H로된다.
즉, 입력데이타(D)와 출력데이타(Q)(내부데이타(Q1), 내부데이타(Q2))가 불 일치하고, 입력데이타(D)를 데이타유지부(31a) 및 데이타유지부(31b)에 기록할 필요가 있는 경우, 기준크럭(T)을 그대로(실제로는 기준클럭(T)의 반전치) 제어신호(SC)를 제공하여, 데이타유지부(31a, 31b)에 의한 SC(기준클럭 T)에 동기한 입력데이타(D)에 대하여 데이타기록동작을 실행한다.
이와 같이, 실시예61에 의한 반도체집적회로에 있어서, 데이타유지부(31a) 및 데이타유지부(31b)에 의한 데이타기록동작이 필요한 경우에만, 제어신호(SC)로서 기준클럭(T)이 제공되고, 기록할 필요가 없는 경우에는 제어신호(SC)를 H로 고정하여 기준클럭(T)을 무효로 하고 있다.
따라서, 실시예61에 의한 반도체집적회로는 기로할 필요가 없을 때, 클럭신호(4)의 배선용량과 각 FF(25)의 NANA 게이트(G24)의 입력단으로 되는 크랜지스터의 게이트용량에 대하여만 기준클럭(T)의 충방전하는데 충분한 저소비전력효과를 얻을 수 있다.
제64도는 제63도의 FF의 트렌지스터레벨의 구성을 나타내는 회로도이다.
이 도면에 나타낸 것 같이, 데이타유지수단(28')은 트랜지스터(T31~T60)로 구성된다.
트렌지스터(T31 및 T32)로 인버터(32)를 구성하고, 트랜지스터(T33~T38)로 AND 게이트(G1) 및 NOR 게이트(G3)를 구성하고, 트랜지서터(T39~T44)로 AND 게이트(G2) 및 NANA 게이트(G4)를 구성하고, 트랜지스터(T45~T50)로 OR 게이트(G5) 및 NAND 게이트(G8)를 구성하고, 트랜지스터(T57 및 T58)로 인버터(33)를 구성하고, 트랜지스터(T59 및 T60)로 인버터(34)를 구성한다.
클럭입력제어단(35)은 10개의 트랜지스터(T61~70)로 구성된다.
PMOS 트랜지스터(T61, T62)는 전원(VDD), 노드(N11) 사이에 직렬로 형성되어, 트랜지스터(T61 및 T62)의 게이트에서 내부데이타(Q2) 및 입력데이타 (D)를 받는다.
PMOS 트랜지스터(T64, T65)는 전원(V)과 노드(N11) 사이에 직렬로 형성되어, 트랜지스터(T64 및 65)의 게이트에서 반전입력데이타(DC) 및 반전 내부데이타(Q2C)를 각각 받는다.
PMOS 트랜지스터(T63)는 전원(V)과 노드(N11)사이에 형성되어, 트랜지스터의 게이트에서 기준클럭(T)를 받는다.
NMOS 트랜지스터(T66 및 T67)는 노드(N11, N12) 사이에 직렬에 형성되어, 트랜지스터(T66 및 T67)의 게이트에서 각각 반전입력데이타(DC) 및 내부데이타(Q2)를 받는다.
NMOS 트랜지스터(T68 및 T69)는 노드(N11, N12)사이에 직렬로 형성되어, 트랜지스터(T68 및 T690)의 게이트에서 각각 반전내부데이타(Q2C) 및 입력데이타(D)를 받는다.
이와 같이, 트랜지스터(T61~T70)를 구성하는 것에 의해, AND 게이트(G21, G22), OR 게이트(G23) 및 NAND 게이트(G24)로 이루어지는 조합회로인 클럭입력제어수단(35)을 비교적 적은 트랜지스터의 수로 제조할 수 있기 때문에, 집적도를 향상시킬 수 있다.
[실시예 62]
제65도는 본 발명의 실시예 62의 구성을 나타내는 회로도이다.
이 도면에 나타낸 것 같이, 데이타유지회로군(40)은 n개의 데이타유지수단(28), N개의 배타적논리합게이트(41a), 1개의 n입력 OR 게이트(41b) 및 1개의 2입력 AND 게이트(42)로 구성된다.
n개의 배타적논리합게이트(41a)는 각각 n개의 입력데이타(D) 및 n개의 데이타유지수단(28)의 출력데이타(Q)중에서 대응하는 입력데이타(D) 및 출력데이타(Q)를 각각 받는다.
OR 게이트(41b)는 n개의 배타적논리합게이트(41a)의 출력을 받는다.
클럭제어게이트인 AND 게이트(42)는 OR 게이트(41b)의 출력과 기준클럭 (T)를 받아, 그 출려을 제어신호(SC)로서 데이타유지수단(28)의 클럭입력에 준다.
이러한 구성의 데이타유지회로군(40)은 n개의 입력데이타(D)와 n개의 출력데이타(Q)가 전부 일치하여, n개의 입력데이타(D)를 n개의 데이타유지수단(28)에 기록할 필요가 없는 경우, 제어용클럭인 제어신호(SC)를 L로 고정하여, 기준클럭(T)을 무효로 한다.
n개의 입력데이타(D)와 n개의 출력데이타(Q)가 부분적으로 불일치하고, n개의 입력데이타(D)를 n개의 데이타유지수단(28)중의 적어도 한개의 기록할 필요가 있는 경우, 기준클럭 (T)을 그대로 제어신호(SC)로서 제공하여, 제어신호(SC)(기준클럭(T))에 동기한 n,개의 데이타유지수단(28)에 의한 n개의 입력데이타(D)에 대한 데이타기록동작을 실행시킨다.
이와 같이, 실시예62에 의한 반도체집적회로는 n개의 데이타유지수단(28)중 적어도 한개에 의한 데이타기록동작이 필요한 경우에만, 제어신호(SC)로서 기준클럭(T)을 제공하고, 기록할 필요가 없는 경우에는 제어신호(SC)를 L로 고정하여 기준클럭(T)을 무효로 한다.
따라서, 실시예62에 의한 반도체집적회로는 기록할 필요가 없을 때, 클럭신호(4)의 배선용량과 ANA 게이트 42의 입력단으로 되는 크랜지스터의 게이트용량에 대하여만 기준클럭(T)의 충방전하는데 충분한 저소비전력효과를 얻을 수 있다.
덧붙여, n개의 데이타유지수단(28)의 클럭제어 1개의 OR 게이트(41b) 및 AND 게이트(42)으로만 하였기 때문에, 그것은 간단한 회로구성으로 실현될 수 있다.
[실시예 63]
제66도는 본 발명의 실시예 63의 반도체집적회로의 구성을 나타내는 회로도이다. 이 도면에 나타낸 것 간이, 실시예 63는 FF(50)와 데이타선택회로(47)를 포함한다. FF(50)는 데이타유지수단(28), 배타적논리합게이트(54) 및 AND 게이트(55)로 구성된다.
배타적논리합게이트(54)는 선택데이타(SD)와 데이타유지수단(28)의 출력데이타(Q)를 받고, AND 게이트(55)는 배타적논리합게이트(54)의 출력과 기준클럭(T)를 받는다.
데이타유지수단(28)은 입력데이타로서 선텍데이타(SD)를 받고, 클럭입력에 AND 게이트(55)의 출력인 제어신호(SC)를 받는다.
데이타선택회로(47)는 AND 게이트(51, 52) 및 NOR 게이트(53)를 포함하고 AND 게이트(51)는 입력단자(PI) 및 선택신호입력단자(PS)에서 각각 입력데이타(D) 및 선택신호(SM)을 받고, AND 게이트(52)는 선택신호(SM)의 반전치와 스캔입력단자(PSC)에서 얻은 스캔입력데이타(SI)를 받는다.
OR 게이트(53)는 AND 게이트(51 및 52)의 출력을 받아, 그 논리합을 선택데이타(SD)로서 출력한다.
이러한 구성의 데이타선택회로(47)는 선택신호(SM)가 H로 되는 경우, 선택데이타(SD)로서 입력데이타(D)를 출력하고, 선택신호(SM)가 L로 되는 경우, 선택데이타(SD)로서 스캔입력데이타(SI)를 출력한다.
이러한 구성의 FF(50)는 선택데이타(SD)와 출력데이타(Q)가 동일하여, 선택데이타(SD)를 데이타유지수단(28)에 기록할 필요가 없는 경우, 제어용클럭인 제어신호(SC)를 L로 고정하여 기준클럭(T)을 무효로 한다.
한편, 선택데이타(SD)와 출력데이타(Q)가 불일치하고, 선텍데이타(SD)를 n개의 데이타유지수단(28)에 기록할 필요가 있는 경우, 기준클럭(T)을 그대로 제어신호(SC)로서 제공하여, 제어신호(SC)(기준클럭 T)에 동기한 데이타유지수단(28)에 의한 선택데이타(SD)에 대한 데이타기록동작을 실행시킨다.
이와 같이, 실시예63에 의한 반도체집적회로는 데이타유지수단(28)에 의한 데이타기록동작이 필요한 경우에만, 제어신호(SC)로서 기준클럭(T)을 제공하고, 기록할 필요가 없는 경우에는 제어신호(SC)를 L로 고정하여 기준클럭(T)을 무효로 한다.
따라서, 실시예63에 의한 반도체집적회로는 기록할 필요가 없을 때, 클럭신호(4)의 배선용량과 ANA 게이트(55)의 입력단으로 되는 트랜지스터의 게이트용량에 대하여만 기준클럭(T)의 충방전하는데 충분한 저소비전력효과를 얻을 수 있다.
또한, 데이타선택회로(47)는 선택신호(SM)에 근거하여, 입력데이타(D) 및 스캔입력데이타(SI)중 한개를 선택데이타(SD)로서 출력하기 때문에, 선택데이타(SD)로서 스캔입력데이타(SI)를 선택하는 것을 스캔데스트의 실행을 저소비전력으로 행할 수 있게 한다.
상기 발명을 상세히 설명했지만, 상기 설명은 모든 관점에 예시적인 것이지 한정적인 것은 아니다.
다양한 변경 및 변화는 본 발명의 범위를 벗어나지 않고 고안될 수 있다.

Claims (11)

  1. 입력데이타를 받는 입력단자와, 제1 및 제2의 출력단자와, 상기 입력단자를 통하여 얻은 상기 입력데이타의 논리반전인 반전입력데이타를 출력하는 입력데이타반전수단과, 상기 입력데이타 및 상기 반전입력데이타를 받아, 제1의 제어용클럭에 동기하여, 상기 입력데이타의 지시하는 논리치를 제1의 내부출력데이타로서 유지함과 동시에, 상기 반전입력데이타의 지시하는 논리치를 제1의 반전내부출력데이타로서 유지하는 제1의 데이타유지수단과, 상기 제1의 내부출력데이타 및 상기 제1의 반전내부출력데이타를 받아, 제2의 제어용클럭에 동기하여, 상기 제1의 내부출력데이타의 지시하는 논리치를 제2의 내부출력데이타로서 유지함과 동시에, 상기 제1의 반전내부출력데이타의 지시하는 논리치를 제2의 반전내부출력데이타로서 유지하는 제2의 데이타유지수단과, 상기 제2의 반전내부출력데이타를 논리적으로 반전하여 출력데이타를 상기 제1의 출력단자로부터 출력하는 제1의 외부데이타출력수단과, 상기 제2의 내부출력데이타를 논리적으로 반전하여 반전출력데이타를 상기 제2의 출력단자로부터 출력하는 제2의 외부데이타출력수단과, 제1 및 제2의 비교데이타 및 기준클럭을 받아, 상기 제1의 비교데이타와 상기 제2의 비교데이타와의 논리치의 일치/불일치에 근거하여, 상기 제1의 제어용클럭으로서 상기 기준클럭/고정전압을 출력하는 제1의 클럭제어수단과, 제3 및 제4의 비교데이타 및 상기 기준클럭을 받고, 상기 제3의 비교데이타와 상기 제4의 비교데이타와의 논리치의 일치/불일치에 근거하며, 상기 제2의 제어용클럭으로서 상기 기준클럭/고정전압을 출력하는 제2의 클럭제어수단을 구비하고, 상기 제1의 비교데이타는 상기 입력데이타 및 상기 반전입력데이타중 하나의 데이타이고, 상기 제2의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타, 상기 출력데이타, 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타가 상기 제1의 내부데이타, 상기 제2의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 데이타이고, 상기 제3의 비교데이타는 상기 입력데이타, 상기 제1의 내부데이타, 상기 반전입력데이타 및 상기 제1의 반전내부데이타중 하나의 데이타이고, 상기 제4의 비교데이타는 상기 제1의 내부데이타, 상기의 내부데이타, 상기 출력데이타, 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타 및 상기 출력데이타중 데이타이고, 상기 제3의 비교데이타가 상기 내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타는 상기 반전입력데이타인 경우, 상기 제4의비교데이타는 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 반전내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타인 반도체집적회로.
  2. 제1항에 있어서, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 내부데이타 및 상기 제2의 내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 내부데이타 및 상기 제2의 내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 내부데이타인 반도체집적회로.
  3. 제2항에 있어서, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 반전입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 반전내부데이타인 경우, 상기 제4의 비교데이타는 상기 반전데이타인 반도체집적회로.
  4. 제1항에 있어서, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타 및 상기 제2의 반전내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 반전입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타 및 상기 제2의 반전내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 반전내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 반전내부데이타인 반도체집적회로.
  5. 제4항에 있어서, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제3의비교데이타가 상기 입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 내부데이타인 경우, 상기 제4의 비교데이타는 상기 출력데이타인 반도체집적회로.
  6. 제1항에 있어서, 상기 제1의 비교데이타는 상기 반전입력데이타이고, 상기 제3의 비교데이타는 상기 제1의 내부데이타, 상기 반전입력데이타 및 상기 제1의 반전내부데이타중 하나의 데이타인 반도체집적회로.
  7. 제1항에 있어서, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 내부데이타 및 상기 제2의 내부데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타 및 상기 제2의 반전내부데이타중 하나의 데이타이고, 상기 제3의비교데이타가 상기 입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 내부데이타 및 상기 제2의 내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 반전내부데이타이고, 상기 제3의 비교데이타가 상기 반전입력데이타인 경우, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타 및 상기 제2의 반전내부데이타중 하나의 데이타이고, 상기 제3의 비교데이타가 상기 제1의 반전내부데이타인 경우, 상기 제4의 비교데이타는 상기 제2의 반전내부데이타인 반도체집적회로.
  8. 제1항에 있어서, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 출력데이타이고, 상기 제3의 비교데이타는 상기 반전입력데이타 및 상기 제1의 반전내부데이타중 하나의 데이타이고, 상기 제4의 비교데이타는 상기 반전출력데이타이고, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 반전출력데이타이고, 상기 제3의 비교데이타는 상기 입력데이타 및 상기 제1의 내부데이타중 하나의 데이타이고, 상기 제4의 비교데이타는 상기 출력데이타인 반도체집적회로.
  9. 입력데이타를 받아, 상기 입력데이타를 논리적으로 반전한 반전입력데이타를 출력하는 입력데이타반전수단과, 상기 입력데이타 및 상기 반전입력데이타를 받아, 제어용클럭에 동기하여, 상기 입력데이타의 지시하는 논리치를 제1의 내부출력데이타로서 유지함과 동시에, 상기 반전입력데이타의 지시하는 논리치를 제1의 반전내부출력데이타로서 유지하는 제1의 데이타유지수단과, 상기 제1의 내부출력데이타 및 상기 제1의 반전내부출력데이타를 받아, 상기 제1의 내부출력데이타 및 상기 제1의 반전내부출력데이타를 받아, 상기 제어용클럭에 동기하여, 상기 제1의 내부출력데이타의 지시하는 논리치를 제2의 내부출력데이타로서 유지함과, 동시에 상기 제1의 반전내부출력데이타의 지시하는 논리치를 제2의 반전내부출력데이타로서 유지하는 제2의 데이타유지수단과, 상기 제2의 반전내부출력데이타를 논리적으로 반전하여 출력데이타를 출력하는 제1의 외부데이타출력수단과, 상기 제2의 내부출력데이타를 논리적으로 반전하여 반전출력데이타를 출력하는 제2의 외부출력수단과, 제1~제4의 비교데이타 및 기준클럭을 받아, 상기 제1~제4의 비교데이타에 근거하여, 상기 제어용클럭으로서 상기 기준클럭 또는 고정전압을 출력하는 클럭제어수단을 구비하고, 상기 클럭제어수단은 제1 및 제2의 비교데이타를 받아, 상기 제1의 비교데이타와 상기 제2의 비교데이타와의 AND동작을 실행하여 제1의 논리데이타를 출력하는 제1의 AND게이트와, 상기 제3 및 제4의 비교데이타를 받아, 상기 제3의 비교데이타와 상기 제4의 비교데이타와의 AND동작을 실행하여 제2의 논리데이타를 출력하는 제2의 AND 게이트와, 상기 제1 및 제2의 논리데이타의 OR동작을 실행하여 제3의 논리데이타를 출력하는 OR 게이트와, 상기 기준클럭 및 상기 제3의 논리데이타를 받아, 상기 제3의 논리데이타의 H/L에 근거하여, 상기 제어용클럭으로서 상기 기준클럭/상기 고정전압을 출력하는 클럭제어게이트를 구비하고, 상기 제1의 비교데이타는 상기 입력데이타 및 상기 반전입력데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타는 상기 반전입력데이타이고, 상기 제4의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제1의 비교데이타가 상기 반전입력데이타인 경우, 상기 제2의 비교데이타는 상기 제1의 내부데이타, 상기 제2의 내부데이타 및 상기 출력데이타중 하나의 데이타이고, 상기 제3의 비교데이타는 상기 입력데이타이고, 상기 제4의 비교데이타는 상기 제1의 반전내부데이타, 상기 제2의 반전내부데이타 및 상기 반전출력데이타중 하나의 데이타인 반도체집적회로.
  10. 제1~제n의 입력데이타를 각각 받아, 공통의 제어용클럭에 동기하여, 상기 제1~제n의 입력데이타의 지시하는 논리치를 각각 제1~제n의 출력데이타로서 유지함과 동시에, 상기 제1~제n의 입력데이타 각각의 지시하는 논리치의 반전치를 제1~제n의 반전출력데이타로서 유지하는 제1~제n 데이타유지수단과, 상기 제1~제n의 입력데이타 각각과 상기 제1~제n의 출력데이타를 받아, 상기 제1~제n의 입력데이타 각각의 상기 제1~제n의 출력데이타 각각을 비교하여, 일치/불일치를 지시하는 제1~제n의 비교신호를 각각 출력하는 제1~제n의 비교수단과, 상기 제1~제n의 비교신호 및 기준클럭을 받아, 상기 제1~제n의 비교신호가 전부 일치를 지시한 경우만 상기 제어용클럭으로서 고정전압을 출력하고, 그 이외의 경우는 상기 제어용클럭으로서 상기 기준클럭을 출력하는 클럭제어수단을 구비하는 반도체집적회로.
  11. 입력데이타와 스캔입력데이타를 받아, 선택신호에 근거하여 상기 입력데이타 및 상기 스캔입력데이타중 한개를 선택데이타로서 출력하는 입력데이타선택수단과, 상기 선택데이타를 각각 받아, 제어용클럭에 동기하여 상기 선택데이타의 지시하는 논리치를 출력데이타로서 유지하는 데이타유지수단과, 상기 선택데이타, 상기 출력데이타 및 기준클럭을 받아, 상기 선택데이타와 상기 출력데이타를 비교하여, 그 일치/불일치에 근거해서 상기 제어용크럭으로서 고정전압/상기 기준클럭을 출력하는 클럭제어수단를 구비하는 반도체집적회로.
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