JPH0974337A

JPH0974337A - 半導体集積回路

Info

Publication number: JPH0974337A
Application number: JP7229059A
Authority: JP
Inventors: Takeshi Hashizume; 毅橋爪; Kazuhiro Sakashita; 和広坂下
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1995-09-06
Filing date: 1995-09-06
Publication date: 1997-03-18
Anticipated expiration: 2015-09-06
Also published as: KR970076820A; DE19619883A1; KR100191788B1; JP3577139B2; US5703513A

Abstract

(57)【要約】【課題】動作速度を低下させることなく、低消費電力
化を図った半導体集積回路を得る。【解決手段】クロック入力制御手段２７において、排
他的論理和ゲート２６ａは比較データＳ１及びＳ２を受
け、ＮＡＮＤゲート２７ａは排他的論理和ゲート２６ａ
の出力及び基準クロックＴを受け、その出力である制御
信号ＳＣ１をデータ保持部３１ａのＡＮＤゲートＧ１及
びＡＮＤゲートＧ２に出力する。排他的論理和ゲート２
６ｂは比較データＳ３及びＳ４を受け、ＮＡＮＤゲート
２７ｂは排他的論理和ゲート２６ｂの出力及び基準クロ
ックＴを受け、その出力である制御信号ＳＣ２をデータ
保持部３１ｂのＯＲゲートＧ５及びＯＲゲートＧ６に出
力する。比較データＳ１〜Ｓ４を適宜選択することによ
って、入力データＤ，出力データＱあるいは反転出力デ
ータＱＣ等の高速なデータ転送を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路に
関し、特に、マイクロプロセッサ、マイクロコントロー
ラ等、データ保持手段を内蔵した半導体集積回路に関す
る。

【０００２】

【従来の技術】近年の半導体集積回路においては、デー
タ処理の並列度を高めたり、制御を複雑化させることに
より高機能化を図っている。このことはすなわち、集積
回路内部にデータ処理ならびに制御のためのフリップフ
ロップ（以下、「ＦＦ」と略す場合あり）等のデータ保
持手段が増大していることを意味している。

【０００３】一方、半導体集積回路は高機能化ととも
に、高速化、低消費電力化も要求され、前者に対する解
決策の一つとしてはスキュー管理のし易さなども考慮し
て、常に与えられるフリーランな１相クロックによる同
期設計が考えられる。

【０００４】フリーランな１相クロックにより同期設計
された従来の半導体集積回路の構成を図６７に示す。同
図に示すように、半導体集積回路３はＦＦ１ａ〜１ｄ、
組合せ回路（ＣＢ）２ａ〜２ｄ及び入力信号選択回路６
ａ〜６ｄから構成される。各ＦＦ１ａ〜１ｄはそれぞれ
３２ビット分並列に存在し、組み合わせ回路もしくは集
積回路外部との間で３２ビットのデータ処理を行ってい
る。また、ＦＦ１ａ〜１ｄのクロック入力Ｔには、共通
にクロック信号線４が配線されている。したがって、半
導体集積回路３には３２ｘ４＝１２８個のＦＦが存在
し、クロック信号４には配線容量と共に１２８ＦＦ分の
ゲート容量が付加されていることとなる。全てのＦＦに
は常時クロックが印加され、ＦＦ制御用組み合わせ回路
２ｂによって生成される制御信号５ａ〜５ｄの制御下で
行う入力信号選択回路６ａ〜６ｄの選択動作によって、
前段の回路ブロックもしくはＦＦからのデータを書き込
むか、既に保持されたデータを再度書き込むかの制御を
行っている。

【０００５】次に図６７に示したＦＦの詳細内部構成の
具体例を図６８及び図６９に示す。図６８はＦＦのゲー
トレベルの構成を、図６９はトランジスタレベルのさら
に詳細な構成を示している。

【０００６】図６８に示すように、入力端子ＰＩから入
力される入力データＤがＯＲゲートＧ１１の一方入力及
びインバータ３２の入力として付与される。インバータ
３２は入力データＤを論理的に反転した反転入力データ
ＤＣをＯＲゲートＧ１２の一方入力に出力する。ＯＲゲ
ートＧ１１の出力はＮＡＮＤゲートＧ１３の一方入力と
なり、ＯＲゲートＧ１２の出力はＮＡＮＤゲートＧ１４
の一方入力となる。ＮＡＮＤゲートＧ１３の出力はＮＡ
ＮＤゲートＧ１４の他方入力となるともに、ＡＮＤゲー
トＧ１５の一方入力となり、ＮＡＮＤゲートＧ１４の出
力はＮＡＮＤゲートＧ１３の他方入力となるとともに、
ＡＮＤゲートＧ１６の一方入力となる。

【０００７】ＡＮＤゲートＧ１５の出力がＮＯＲゲート
Ｇ１７の一方入力となり、ＡＮＤゲートＧ１６の出力が
ＮＯＲゲートＧ１８の一方入力となる。ＮＯＲゲートＧ
１７の出力はＮＯＲゲートＧ１８の他方入力となるとと
もに、インバータ３３の入力となり、ＮＯＲゲートＧ１
８の出力はＮＯＲゲートＧ１７の他方入力となるととも
に、インバータ３４の入力となる。インバータ３３及び
３４の出力がそれぞれ出力データＱ及び反転出力データ
ＱＣとなる。

【０００８】そして、クロック端子ＰＣから入力される
クロックＴはＯＲゲートＧ１１、Ｇ１２、ＡＮＤゲート
Ｇ１５、Ｇ１６の他方入力として共通に付与される。

【０００９】図６８のような回路をＭＯＳトランジスタ
で構成する場合、例えば、図６９に示すようにトランジ
スタＴ１〜Ｔ３０で構成することができる。同図におい
て、トランジスタＴ１及びＴ２によりインバータ３２を
構成し、トランジスタＴ４〜Ｔ８によりＯＲゲートＧ１
２及びＮＡＮＤゲートＧ１４を構成し、トランジスタＴ
９〜Ｔ１４によりＯＲゲートＧ１１及びＮＡＮＤゲート
Ｇ１３を構成し、トランジスタＴ１５〜Ｔ２０によりＡ
ＮＤゲートＧ１５及びＮＯＲゲートＧ１７を構成し、ト
ランジスタＴ２１〜Ｔ２６によりＡＮＤゲートＧ１６及
びＮＯＲゲートＧ１８を構成し、トランジスタＴ２７及
びＴ２８によりインバータ３３を構成し、トランジスタ
Ｔ２９及びＴ３０によりインバータ３４を構成してい
る。

【００１０】そして、トランジスタＴ４、Ｔ７、Ｔ１
１、Ｔ１３、Ｔ１７、Ｔ１９、Ｔ２３及びＴ２６のゲー
トに基準クロックＴが入力される。すなわち、１ＦＦあ
たり８Ｔｒ分のゲート容量がクロック信号線４付加され
ることとなる。

【００１１】よって、図６７に示された半導体集積回路
においては１２８ｘ８＝１０２４のゲート容量がクロッ
ク信号線４に付加され、クロックが変化する度にクロッ
ク配線容量ならびに１０２４トランジスタのゲート容量
分の充放電電流が流れることになる。

【００１２】次に、消費電力削減のためにクロックドゲ
ートを用いたＦＦについて説明する。図７０に示した半
導体集積回路１７は、図６７に示した半導体集積回路と
比較してＦＦ１ａ〜１ｄのクロック入力にそれぞれ入力
すべきクロックＴをＡＮＤゲート１９ａ〜１９ｄを介し
て行うように構成している。これらＡＮＤゲート１９ａ
〜１９ｄは一方入力に基準クロックＴを共通に受け、他
方入力として組合せ回路２ｂから出力されるＦＦ書き込
み制御信号５ａ〜５ｄを受ける。また、入力信号選択回
路６ａ〜６ｄが取り除かれている。

【００１３】したがって、ＦＦ書き込み制御信号５ａ〜
５ｄをそれぞれ“Ｌ”にすることより、基準クロックＴ
を無効にしてＦＦ１ａ〜１ｄそれぞれのクロック入力に
“Ｌ”の固定信号を付与するように制御することができ
る。このような制御を３２ビット毎に行い、書き込みの
際には各ＦＦ群１ａ〜１ｄに基準クロックＴを選択的に
印加し、非書き込みの際にはＦＦへの基準クロックＴの
印加を選択的に無効にしている。

【００１４】図７０で示したＡＮＤゲート１９ａ〜１９
ｄのトランジスタレベルの構成の具体例を図７１に示
す。同図を参照して、ＰＭＯＳトランジスタ２０ａ及び
２０ｂのソースが電源ＶDDに接続され、ドレイン同士が
共通にノードＮ１を介してＮＭＯＳトランジスタ２０ｄ
にドレインに接続される。ＮＭＯＳトランジスタ２０ｄ
のソースはＮＭＯＳトランジスタ２０ｃのドレインに接
続され、ＮＭＯＳトランジスタ２０ｃのソースは接地さ
れる。

【００１５】また、ＰＭＯＳトランジスタ２０ｅのソー
スは電源に接続され、ドレインはノードはノードＮ２を
介してＮＭＯＳトランジスタ２０ｆのドレインに接続さ
れる。ＮＭＯＳトランジスタ２０ｆのソースは接地され
る。

【００１６】そして、ＦＦ書き込み制御信号５ａ〜５ｄ
が入力Ａとして、トランジスタ２０ａ及び２０ｄのゲー
トに付与され、基準クロックＴが入力Ｂとしてトランジ
スタ２０ｂ及び２０ｄのゲートに付与され、入力Ａと入
力Ｂとの論理積ＹをノードＮ２から得る。

【００１７】基準クロックＴが入力Ｂとして印加された
場合、基準クロックＴには２Ｔｒ．分のゲート容量が付
加される。よってＦＦが非書き込み動作の場合、すなわ
ち入力Ａとして入力されるＦＦ書き込み制御信号５ａ〜
５ｄが非書き込みの状態（”Ｌ”レベルが印可される）
の場合は、ＡＮＤゲート１９ａ〜１９ｄの出力変化は無
く“Ｌ”に固定されるため、クロック信号線４及びトラ
ンジスタ２０ｃ，２０ｄのゲート容量２Ｔｒ分のみの充
放電が行われることとなる。

【００１８】しかしながら、ＦＦが書き込み状態の場合
は基準クロックＴはＡＮＤゲート１９ａ〜１９ｄを経由
してＦＦ１ａ〜１ｄのクロック入力に伝搬されるので、
クロック配線４における充放電の他にＡＮＤゲートの出
力信号による充放電が行われる。これは、図７１で示し
たＡＮＤゲート内部配線２１（ノードＮ１）へのＰＭＯ
Ｓトランジスタ２０ｂを経由して行われる充電、ＡＮＤ
ゲート内部配線２１からＮＭＯＳトランジスタ２０ｃ，
２０ｄを経由して行われる放電、さらにはＡＮＤゲート
出力信号線２２（ノードＮ２）へのＰＭＯＳトランジス
タ２０ｅを経由して行われる充電、ＡＮＤゲート出力信
号線２２からＮＭＯＳトランジスタ２０ｆを経由して行
われる放電を意味する。

【００１９】この際、ＡＮＤゲート内部配線２１への充
放電は内部配線容量の他にトランジスタ２０ｅ〜２０ｆ
のゲート容量分も付加される。同様に、ＡＮＤゲートの
出力信号線２２への充放電は３２ビットの各ＦＦ群毎に
８×３２＝２５６Ｔｒ．分のゲート容量分も付加される
こととなる。

【００２０】したがって、半導体集積回路１７の基準ク
ロックＴによる充放電は、（クロック配線４のゲート容
量）＋（ＡＮＤゲート１９ａ〜１９ｄの２Ｔｒ．×４＝
８Ｔｒ．分のゲート容量）＋（（ＡＮＤゲート内部配線
２１の容量）＋（ＡＮＤゲート内部トランジスタ２０
ｅ，２０ｆの２Ｔｒ．のゲート容量）＋（ＡＮＤゲート
出力配線２２の容量）＋（３２ビット分のＦＦのクロッ
ク端子接続８Ｔｒ．×３２＝２５６Ｔｒ．分のゲート容
量））×（書き込みＦＦ群数）で示される容量に対して
行われることになる。

【００２１】

【発明が解決しようとする課題】例えば、図６７に示し
た様な従来のＦＦを用いたフリーランな１相クロック同
期設計された半導体集積回路は、各ＦＦ群が書き込み／
非書き込みにかかわらず、多数のＦＦ群が同時期に動作
し、さらに各ＦＦのクロック信号線４に多くのトランジ
スタのゲートが接続されるためにクロック信号線４上に
付加されるゲート容量が増大し、クロックが変化するこ
とによるクロック信号線４の充放電電流が増加すること
により消費電力の増大を招いてしまうという問題点があ
った。

【００２２】また、例えば図７０に示した様な従来のク
ロックドゲートを用いたＦＦを用いた半導体集積回路
は、非書き込み動作の際充放電されるゲート容量が少な
くてすむが、書き込み動作モードの際にはクロック制御
ゲート分の充放電が余分に増加してしまうという問題点
があった。

【００２３】また、図６７ならびに図７０に示した半導
体集積回路は共にＦＦのデータ書き込み／非書き込みを
制御する制御回路（組合せ回路２ｂ）が必要である。特
に図７０に示した半導体集積回路は、非書き込み動作の
ＦＦ群が多ければ多いほど、より充放電が行われず低消
費電力化が図れる特徴がある。したがって、図７０で示
した半導体集積回路において、上記特徴を最大限に発揮
させるべく細かな制御が可能なように制御回路を構成す
ると、制御回路がより複雑化しゲート数も増加してしま
い、これに伴いクロック制御信号の遅延も招き、結果と
して動作速度の低下させてしまうという問題点もあっ
た。

【００２４】この発明は上記のような問題点を解決する
ためになされたもので、動作速度を低下させることな
く、低消費電力化を図った半導体集積回路を得ることを
目的とする。

【００２５】

【課題を解決するための手段】この発明にかかる請求項
１記載の半導体集積回路は、入力データを受ける入力端
子と、第１及び第２の出力端子と、前記入力端子を介し
て得た前記入力データを論理的に反転した反転入力デー
タを出力する入力データ反転手段と、前記入力データ及
び前記反転入力データを受け、第１の制御用クロックに
同期して、前記入力データの指示する論理値を第１の内
部出力データとして保持するとともに、前記反転入力デ
ータの指示する論理値を第１の反転内部出力データとし
て保持する第１のデータ保持手段と、前記第１の内部出
力データ及び前記第１の反転内部出力データを受け、第
２の制御用クロックに同期して、前記第１の内部出力デ
ータの指示する論理値を第２の内部出力データとして保
持するとともに、前記第１の反転内部出力データの指示
する論理値を第２の反転内部出力データとして保持する
第２のデータ保持手段と、前記第２の反転内部出力デー
タを論理的に反転して出力データを前記第１の出力端子
から出力する第１の外部データ出力手段と、前記第２の
内部出力データを論理的に反転して反転出力データを前
記第２の出力端子から出力する第２の外部データ出力手
段と、第１及び第２の比較データ並びに基準クロックを
受け、前記第１の比較データと前記第２の比較データと
の論理値の一致／不一致に基づき、前記第１の制御用ク
ロックとして前記基準クロック／固定電圧を出力する第
１のクロック制御手段と、第３及び第４の比較データ並
びに前記基準クロックを受け、前記第３の比較データと
前記第４の比較データとの論理値の一致／不一致に基づ
き、前記第２の制御用クロックとして前記基準クロック
／固定電圧を出力する第２のクロック制御手段とを備
え、前記第１の比較データは、前記入力データ及び前記
反転入力データのうち一のデータであり、前記第２の比
較データは、前記第１の内部データ、前記第２の内部デ
ータ、前記出力データ、前記第１の反転内部データ、前
記第２の反転内部データ及び前記反転出力データのうち
一のデータであり、前記第１の比較データが前記入力デ
ータの場合、前記第２の比較データは前記第１の内部デ
ータ、前記第２の内部データ及び前記出力データのうち
一のデータであり、前記第１の比較データが前記反転入
力データの場合、前記第２の比較データは前記第１の反
転内部データ、前記第２の反転内部データ及び前記反転
出力データのうち一のデータであり、前記第３の比較デ
ータは、前記入力データ、前記第１の内部データ、前記
反転入力データ及び前記第１の反転内部データのうち一
のデータであり、前記第４の比較データは、前記第１の
内部データ、前記第２の内部データ、前記出力データ、
前記第１の反転内部データ、前記第２の反転内部データ
及び前記反転出力データのうち一のデータであり、前記
第３の比較データが前記入力データの場合、前記第４の
比較データは前記第１の内部データ、前記第２の内部デ
ータ及び前記出力データのうち一のデータであり、前記
第３の比較データが前記第１の内部データの場合、前記
第４の比較データは前記第２の内部データ及び前記出力
データのうち一のデータであり、前記第３の比較データ
が前記反転入力データの場合、前記第４の比較データは
前記第１の反転内部データ、前記第２の反転内部データ
及び前記反転出力データのうち一のデータであり、前記
第３の比較データが前記第１の反転内部データの場合、
前記第４の比較データは前記第２の反転内部データ及び
前記反転出力データのうち一のデータである。

【００２６】また、請求項２記載の半導体集積回路のよ
うに、前記第１の比較データが前記入力データの場合、
前記第２の比較データは前記第１の内部データ及び前記
第２の内部データのうち一のデータであり、前記第３の
比較データが前記入力データの場合、前記第４の比較デ
ータは前記第１の内部データ及び前記第２の内部データ
のうち一のデータであり、前記第３の比較データが前記
第１の内部データの場合、前記第４の比較データは前記
第２の内部データであってもよい。

【００２７】さらに、請求項３記載の半導体集積回路の
ように、前記第１の比較データが前記反転入力データの
場合、前記第２の比較データは前記第１の反転内部デー
タ及び前記反転外部データのうち一のデータであり、前
記第３の比較データが前記反転入力データの場合、前記
第４の比較データは前記第１の反転内部データ及び前記
反転外部データのうち一のデータであり、前記第３の比
較データが前記第１の反転内部データの場合、前記第４
の比較データは前記反転データであってもよい。

【００２８】また、請求項４記載の半導体集積回路のよ
うに、前記第１の比較データが前記反転入力データの場
合、前記第２の比較データは前記第１の反転内部データ
及び前記第２の反転内部データのうち一のデータであ
り、前記第３の比較データが前記反転入力データの場
合、前記第４の比較データは前記第１の反転内部データ
及び前記第２の反転内部データのうち一のデータであ
り、前記第３の比較データが前記第１の反転内部データ
の場合、前記第４の比較データは前記第２の反転内部デ
ータであってもよい。

【００２９】さらに、請求項５記載の半導体集積回路の
ように、前記第１の比較データが前記入力データの場
合、前記第２の比較データは前記第１の内部データ及び
前記外部データのうち一のデータであり、前記第３の比
較データが前記入力データの場合、前記第４の比較デー
タは前記第１の内部データ及び前記反転外部データのう
ち一のデータであり、前記第３の比較データが前記第１
の内部データの場合、前記第４の比較データは前記出力
データであってもよい。

【００３０】また、請求項６記載の半導体集積回路のよ
うに、前記第１の比較データは、前記反転入力データで
あり、前記第３の比較データは、前記第１の内部デー
タ、前記反転入力データ及び前記第１の反転内部データ
のうち一のデータであってもよい。

【００３１】また、請求項７記載の半導体集積回路のよ
うに、前記第１の比較データが前記入力データの場合、
前記第２の比較データは前記第１の内部データ及び前記
第２の内部データのうち一のデータであり、前記第１の
比較データが前記反転入力データの場合、前記第２の比
較データは前記第１の反転内部データ及び前記第２の反
転内部データのうち一のデータであり、前記第３の比較
データが前記入力データの場合、前記第４の比較データ
は前記第１の内部データ及び前記第２の内部データのう
ち一のデータであり、前記第３の比較データが前記第１
の内部データの場合、前記第４の比較データは前記第２
の反転内部データであり、前記第３の比較データが前記
反転入力データの場合、前記第４の比較データは前記第
１の反転内部データ及び前記第２の反転内部データのう
ち一のデータであり、前記第３の比較データが前記第１
の反転内部データの場合、前記第４の比較データは前記
第２の反転内部データであってもよい。

【００３２】また、請求項８記載の半導体集積回路のよ
うに、前記第１の比較データが前記入力データの場合、
前記第２の比較データは前記出力データであり、前記第
３の比較データは、前記反転入力データ及び前記第１の
反転内部データのうち一のデータであり、前記第４の比
較データは前記反転出力データであり、前記第１の比較
データが前記反転入力データの場合、前記第２の比較デ
ータは前記反転出力データであり、前記第３の比較デー
タは、前記入力データ及び前記第１の内部データのうち
一のデータであり、前記第４の比較データは前記出力デ
ータであってもよい。

【００３３】この発明に係る請求項９記載の半導体集積
回路は、入力データを受け、該入力データを論理的に反
転した反転入力データを出力する入力データ反転手段
と、前記入力データ及び前記反転入力データを受け、制
御用クロックに同期して、前記入力データの指示する論
理値を第１の内部出力データとして保持するとともに、
前記反転入力データの指示する論理値を第１の反転内部
出力データとして保持する第１のデータ保持手段と、前
記第１の内部出力データ及び前記第１の反転内部出力デ
ータを受け、前記制御用クロックに同期して、前記第１
の内部出力データの指示する論理値を第２の内部出力デ
ータとして保持するとともに、前記第１の反転内部出力
データの指示する論理値を第２の反転内部出力データと
して保持する第２のデータ保持手段と、前記第２の反転
内部出力データを論理的に反転して出力データを出力す
る第１の外部データ出力手段と、前記第２の内部出力デ
ータを論理的に反転して反転出力データを出力する第２
の外部データ出力手段と、第１〜第４の比較データ並び
に基準クロックを受け、前記第１〜第４の比較データに
基づき、前記制御用クロックとして前記基準クロックあ
るいは固定電圧を出力するクロック制御手段とを備え、
前記クロック制御手段は、第１及び第２の比較データを
受け、前記第１の比較データと前記第２の比較データと
の論理積を求めて第１の論理データを出力する第１のＡ
ＮＤゲートと、第３及び第４の比較データを受け、前記
第３の比較データと前記第４の比較データとの論理積を
求めて第２の論理データを出力する第２のＡＮＤゲート
と、前記第１及び第２の論理データの論理和を求めて第
３の論理データを出力するＯＲゲートと、前記基準クロ
ック及び前記第３の論理データを受け、前記第３の論理
データの“Ｈ”／“Ｌ”に基づき、前記制御用クロック
として前記基準クロック／固定電圧を出力するクロック
制御ゲートとを備え、前記第１の比較データは、前記入
力データ及び前記反転入力データのうち一のデータであ
り、前記第１の比較データが前記入力データの場合、前
記第２の比較データは前記第１の反転内部データ、前記
第２の反転内部データ及び前記反転出力データのうち一
のデータであり、前記第３の比較データは、前記反転入
力データデータであり、前記第４の比較データは前記第
１の内部データ、前記第２の内部データ及び前記出力デ
ータのうち一のデータであり、前記第１の比較データが
前記反転入力データの場合、前記第２の比較データは前
記第１の内部データ、前記第２の内部データ及び前記出
力データのうち一のデータであり、前記第３の比較デー
タは、前記入力データであり、前記第４の比較データは
前記第１の反転内部データ、前記第２の反転内部データ
及び前記反転出力データのうち一のデータである。

【００３４】この発明に係る請求項１０記載の半導体集
積回路は、各々が第１〜第ｎの入力データをそれぞれ受
け、共通の制御用クロックに同期して、前記第１〜第ｎ
の入力データの指示する論理値をそれぞれ第１〜第ｎの
出力データとして保持するとともに、前記第１〜第ｎの
入力データそれぞれの指示する論理値の反転値を第１〜
第ｎの反転出力データとして保持する第１〜第ｎデータ
保持手段と、各々が前記第１〜第ｎの入力データそれぞ
れと前記第１〜第ｎの出力データを受け、前記第１〜第
ｎの入力データそれぞれと前記第１〜第ｎの出力データ
それぞれとを比較して、一致／不一致を指示する第１〜
第ｎの比較信号をそれぞれ出力する第１〜第ｎの比較手
段と、前記第１〜第ｎの比較信号及び基準クロックを受
け、前記第１〜第ｎの比較信号がすべて一致を指示した
場合のみ前記制御用クロックとして固定電圧を出力し、
それ以外の場合は前記制御用クロックとして前記基準ク
ロックを出力するクロック制御手段とを備えて構成され
る。

【００３５】この発明に係る請求項１１記載の半導体集
積回路は、入力データとスキャン入力データとを受け、
選択信号に基づき、前記入力データ及び前記スキャン入
力データのうち一方のデータを選択データとして出力す
る入力データ選択手段と、前記選択データをそれぞれ受
け、制御用クロックに同期して、前記選択データの指示
する論理値を出力データとして保持するデータ保持手段
と、前記選択データ、前記出力データ及び基準クロック
を受け、前記選択データと前記出力データとを比較し
て、その一致／不一致の基づき、前記制御用クロックと
して固定電圧／前記基準クロックを出力するクロック制
御手段とを備えて構成される。

【００３６】

【発明の実施の形態】

＜＜実施の態様１〜６０＞＞＜全体構成＞図１はこの発明の実施の形態の全体構成を
示す説明図である。同図に示すように、半導体集積回路
３０はＦＦ２５ａ〜２５ｄ、組合せ回路（ＣＢ）２ａ〜
２ｄ及び入力信号選択回路６ａ〜６ｄから構成される。
各ＦＦ２５ａ〜２５ｄはそれぞれ３２ビット分並列に存
在し、組み合わせ回路もしくは半導体集積回路３０外部
との間で３２ビットのデータ処理を行っている。また、
ＦＦ２５ａ〜２５ｄのクロック入力Ｔには、共通にクロ
ック信号線４が配線されている。したがって、半導体集
積回路３０には３２ｘ４＝１２８個のＦＦが存在し、ク
ロック信号４には配線容量と共に１２８ＦＦ分のゲート
容量が付加されていることとなる。全てのＦＦには常時
クロックが印加され、ＦＦ制御用組み合わせ回路２ｂに
よって生成される制御信号５ａ〜５ｄの制御下で行う入
力信号選択回路６ａ〜６ｄの信号選択動作によって、前
段の回路ブロックもしくはＦＦからのデータを書き込む
か、既に保持されたデータを再度書き込むかの制御を行
っている。

【００３７】＜ＦＦの基本構成＞図２はＦＦ２５（２５
ａ〜２５ｄ）の１単位（１ビット分）の構成を示す回路
図である。同図に示すように、ＦＦ２５はクロック入力
制御手段２７とデータ保持手段２８から構成される。そ
して、外部入出力端子として、入力データＤを受ける入
力端子ＰＩと、基準クロックＴを受けるクロック入力端
子ＰＣと、出力データＱを出力する出力端子ＰＯ１と、
反転出力データＱＣを出力する出力端子ＰＯ２とを有し
ている。

【００３８】データ保持手段２８は、データ保持部３１
ａ，３１ｂ、インバータ３２〜３４から構成される。イ
ンバータ３２は入力データＤを受け、入力データＤを論
理的に反転した反転入力データＤＣを出力する。

【００３９】データ保持部３１ａはＡＮＤゲートＧ１，
Ｇ２、ＮＯＲゲートＧ３，Ｇ４から構成され、ＡＮＤゲ
ートＧ１は入力データＤ及び制御信号ＳＣ１を受け、Ａ
ＮＤゲートＧ２は反転入力データＤＣ及び制御信号ＳＣ
１を受け、ＮＯＲゲートＧ３はＡＮＤゲートＧ１の出力
及びＮＯＲゲートＧ４の出力を受け、ＮＯＲゲートＧ４
はＡＮＤゲートＧ２の出力及びＮＯＲゲートＧ３の出力
を受ける。そして、ＮＯＲゲートＧ３の出力が反転内部
データＱ１Ｃ、ＮＯＲゲートＧ４の出力が内部データＱ
１となる。

【００４０】このような構成のデータ保持部３１ａは、
制御信号ＳＣ１が“Ｈ”のとき、入力データＤと同一論
理値を内部データＱ１として保持し、入力データＤと反
対の論理値（反転入力データＤＣの論理値）を反転内部
データＱ１Ｃとして保持する。一方、制御信号ＳＣ１が
“Ｌ”のときは、入力データＤ及び反転入力データＤＣ
に関係なく現状の内部データＱ１及び反転内部データＱ
１Ｃを維持する。

【００４１】データ保持部３１ｂは、ＯＲゲートＧ５，
Ｇ６、ＮＡＮＤゲートＧ７，Ｇ８から構成され、ＯＲゲ
ートＧ５は反転内部データＱ１Ｃ及び制御信号ＳＣ２を
受け、ＯＲゲートＧ６は内部データＱ１及び制御信号Ｓ
Ｃ２を受ける。ＮＡＮＤゲートＧ７はＯＲゲートＧ５の
出力及びＮＡＮＤゲートＧ８の出力を受け、ＮＡＮＤゲ
ートＧ８はＯＲゲートＧ６の出力及びＮＡＮＤゲートＧ
７の出力を受ける。そして、ＮＯＲゲートＧ７の出力が
内部データＱ２となり、ＮＡＮＤゲートＧ８の出力が反
転内部データＱ２Ｃとなる。

【００４２】このような構成のデータ保持部３１ｂは、
制御信号ＳＣ２が“Ｌ”のとき、内部データＱ１と同一
論理値を内部データＱ２として保持し、内部データＱ１
と反対の論理値（反転内部データＱ１Ｃの論理値）を反
転内部データＱ２Ｃとして保する。一方、制御信号ＳＣ
２が“Ｈ”のときは、内部データＱ１及び反転内部デー
タＱ１Ｃに関係なく現状の内部データＱ２及び反転内部
データＱ２Ｃを維持する。

【００４３】インバータ３３はＮＡＮＤゲートＧ７の出
力である内部データＱ２を受け、その値を論理的に反転
して得られる反転出力データＱＣを出力端子ＰＯ２から
出力する。インバータ３４はＮＡＮＤゲートＧ８の出力
である反転内部データＱ２Ｃを受け、その値を論理的に
反転して得られる出力データＱを出力端子ＰＯ１から出
力する。

【００４４】クロック入力制御手段２７は、排他的論理
和ゲート２６ａ，２６ｂ、ＮＡＮＤゲート２７ａ，２７
ｂから構成される。排他的論理和ゲート２６ａは比較デ
ータＳ１及び比較データＳ２を受け、ＮＡＮＤゲート２
７ａは排他的論理和ゲート２６ａの出力及び基準クロッ
クＴを受け、その出力である制御信号ＳＣ１をＡＮＤゲ
ートＧ１及びＡＮＤゲートＧ２に出力する。排他的論理
和ゲート２６ｂは比較データＳ３及び比較データＳ４を
受け、ＮＡＮＤゲート２７ｂは排他的論理和ゲート２６
ｂの出力及び基準クロックＴを受け、その出力である制
御信号ＳＣ２をＯＲゲートＧ５及びＯＲゲートＧ６に出
力する。

【００４５】＜比較データＳ１〜Ｓ４＞排他的論理和ゲ
ート２６ａの比較データＳ１の候補としては、入力デー
タＤ及び反転入力データＤＣがある。また、比較データ
Ｓ２の候補としては、内部データＱ１、内部データＱ
２、出力データＱ、反転内部データＱ１Ｃ、反転内部デ
ータＱ２Ｃ及び反転出力データＱＣがある。

【００４６】そして、比較データＳ１と比較データＳ２
との対応関係は表１に示すように、比較データＳ１が入
力データＤの場合、比較データＳ２は内部データＱ１，
内部データＱ２及び出力データＱのうち一のデータであ
り、比較データＳ１が反転入力データＤＣの場合、比較
データＳ２は反転内部データＱ１Ｃ、反転内部データＱ
２Ｃ及び反転出力データＱＣのうち一のデータである。

【００４７】

【表１】

【００４８】一方、排他的論理和ゲート２６ｂの比較デ
ータＳ３の候補としては、入力データＤ、内部データＱ
１、反転入力データＤＣ及び反転内部データＱ１Ｃがあ
る。また、比較データＳ４の候補としては、内部データ
Ｑ１、内部データＱ２、出力データＱ、反転内部データ
Ｑ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣ
がある。

【００４９】そして、比較データＳ３と比較データＳ４
との対応関係は、表２に示すように、比較データＳ３が
入力データＤの場合、比較データＳ４は内部データＱ
１，内部データＱ２及び出力データＱのうち一のデータ
であり、比較データＳ３が内部データＱ１の場合比較デ
ータＳ４は内部データＱ２及び出力データＱのうち一の
データである。そして、比較データＳ３が反転入力デー
タＤＣの場合、比較データＳ４は反転内部データＱ１
Ｃ、反転内部データＱ２Ｃ及び反転出力データＱＣのう
ち一のデータであり、比較データＳ３が反転内部データ
Ｑ１Ｃの場合、比較データＳ４は反転内部データＱ２Ｃ
及び反転出力データＱＣのうち一のデータである。

【００５０】

【表２】

【００５１】したがって、比較データＳ１と比較データ
Ｓ２との論理値が一致する場合、新たに入力される入力
データＤと、データ保持部３１ａあるいは３１ｂで保持
されている出力データＱ（内部データＱ１，内部データ
Ｑ２）とが同一値であるとみなし、入力データＤをデー
タ保持部３１ａに書き込む必要はないため、排他的論理
和ゲート２６ａの出力が“Ｌ”となることにより、制御
信号ＳＣ１を“Ｈ”に固定して基準クロックＴを無効に
する。

【００５２】一方、比較データＳ１と比較データＳ２と
が不一致の場合、新たに入力される入力データＤと、デ
ータ保持部３１ａあるいは３１ｂで保持されている出力
データＱ（内部データＱ１，内部データＱ２）とが異な
る値であるとみなし、入力データＤをデータ保持部３１
ａに書き込む必要があるため、排他的論理和ゲート２６
ａの出力が“Ｈ”となることにより、基準クロックＴを
そのまま制御信号ＳＣ１として与え、データ保持部３１
ａによる制御信号ＳＣ１（基準クロックＴ）に同期した
入力データＤに対するデータ書き込み動作を行わせる。

【００５３】同様に、比較データＳ３と比較データＳ４
との論理値が一致する場合、新たに入力される入力デー
タＤあるいは新たにデータ保持部３１ａに保持される内
部データＱ１と、データ保持部３１ａあるいは３１ｂで
保持されている出力データＱ（内部データＱ１，内部デ
ータＱ２）とが同一値であるとみなし、内部データＱ１
をデータ保持部３１ｂに書き込む必要はないため、排他
的論理和ゲート２６ａの出力が“Ｌ”となることによ
り、制御信号ＳＣ１を“Ｈ”に固定して基準クロックＴ
を無効にする。

【００５４】一方、比較データＳ３と比較データＳ４と
が不一致の場合、新たに入力される入力データＤあるい
は新たにデータ保持部３１ａに保持される内部データＱ
１と、データ保持部３１ａあるいは３１ｂで保持されて
いる出力データＱ（内部データＱ１，内部データＱ２）
とが異なる値であるとみなし、内部データＱ１をデータ
保持部３１ｂに書き込む必要があるため、排他的論理和
ゲート２６ａの出力が“Ｈ”となることにより、基準ク
ロックＴをそのまま（実際には基準クロックＴの反転
値）制御信号ＳＣ２として与え、データ保持部３１ｂに
よる制御信号ＳＣ２（基準クロックＴ）に同期した入力
データＤに対するデータ書き込み動作を行わせる。

【００５５】このように、半導体集積回路３０は、デー
タ保持部３１ａ及びデータ保持部３１ｂそれぞれによる
データ書き込み動作が必要な場合にのみ、制御信号ＳＣ
１及びＳＣ２として基準クロックＴを与えるようにし、
書き込む必要のない場合は基準クロックＴを無効にして
制御信号ＳＣ１及びＳＣ２として固定電圧を与えてい
る。したがって、半導体集積回路３０は書き込みの必要
がないとき、クロック信号線４の配線容量と各ＦＦ２５
のＮＡＮＤゲート２７ａ及び２７ｂの入力段となるトラ
ンジスタのゲート容量とに対してのみ基準クロックＴの
充放電を行うだけで済ますという低消費電力効果を得る
ことができる。

【００５６】また、制御信号ＳＣ１及び制御信号ＳＣ２
それぞれを独立してデータ保持部３１ａ及びデータ保持
部３１ｂに付与する構成にしたため、基準クロックＴを
共通にデータ保持部３１ａ及びデータ保持部３１ｂに与
える場合に比べて、制御信号ＳＣ１及びＳＣ２をそれぞ
れを制御用クロックとして与える場合の方が駆動能力を
高くすることができ、データ保持部３１ａ及び３１ｂに
よるデータ書き込み動作を高速に行えるという高速動作
効果を得ることができる。

【００５７】＜第１〜第７の特徴＞比較データＳ１〜Ｓ
４の候補は表１及び表２に示した通りであるが、候補を
絞り込むことによって、以下に示す第１〜第７の特徴を
呈することができる。

【００５８】＜第１の特徴＞排他的論理和ゲート２６ａ
の比較データＳ１の候補としては、入力データＤ及び反
転入力データＤＣがある。また、比較データＳ２の候補
としては、内部データＱ１、内部データＱ２、反転内部
データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力デー
タＱＣがある。

【００５９】そして、比較データＳ１と比較データＳ２
との対応関係は表３に示すように、比較データＳ１が入
力データＤの場合、比較データＳ２は内部データＱ１及
び内部データＱ２のうち一のデータであり、比較データ
Ｓ１が反転入力データＤＣの場合、比較データＳ２は反
転内部データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出
力データＱＣのうち一のデータである。

【００６０】

【表３】

【００６１】一方、排他的論理和ゲート２６ｂの比較デ
ータＳ３の候補としては、入力データＤ、内部データＱ
１、反転入力データＤＣ及び反転内部データＱ１Ｃがあ
る。また、比較データＳ４の候補としては、内部データ
Ｑ１、内部データＱ２、反転内部データＱ１Ｃ、反転内
部データＱ２Ｃ及び反転出力データＱＣがある。

【００６２】そして、比較データＳ３と比較データＳ４
との対応関係は、表４に示すように、比較データＳ３が
入力データＤの場合、比較データＳ４は内部データＱ１
及び内部データＱ２のうち一のデータであり、比較デー
タＳ３が内部データＱ１の場合、比較データＳ４は内部
データＱ２のデータである。そして、比較データＳ３が
反転入力データＤＣの場合、比較データＳ４は反転内部
データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力デー
タＱＣのうち一のデータであり、比較データＳ３が反転
内部データＱ１Ｃの場合、比較データＳ４は反転内部デ
ータＱ２Ｃ及び反転出力データＱＣのうち一のデータで
ある。

【００６３】

【表４】

【００６４】上記した第１の特徴を有する半導体集積回
路は、基本構成の半導体集積回路と同様、低消費電力効
果と高速動作効果を得ることができる。

【００６５】さらに加えて、第１の特徴を有する半導体
集積回路は、比較データＳ１〜Ｓ４のすべてに出力デー
タＱが該当することはない。したがって、出力端子ＰＯ
１にかかる負荷を最小限に抑えることができるため、外
部との関係において出力端子ＰＯ１のファンアウトが多
い場合でも、伝搬遅延時間の最小限に抑えて高速な出力
データＱのデータ転送を行えるという第１の効果を奏す
る。

【００６６】＜第２の特徴＞排他的論理和ゲート２６ａ
の比較データＳ１の候補としては、入力データＤ及び反
転入力データＤＣがある。また、比較データＳ２の候補
としては、内部データＱ１、内部データＱ２、反転内部
データＱ１Ｃ及び反転出力データＱＣがある。

【００６７】そして、比較データＳ１と比較データＳ２
との対応関係は表５に示すように、比較データＳ１が入
力データＤの場合、比較データＳ２は内部データＱ１及
び内部データＱ２のうち一のデータであり、比較データ
Ｓ１が反転入力データＤＣの場合、比較データＳ２は反
転内部データＱ１Ｃ及び反転出力データＱＣのうち一の
データである。

【００６８】

【表５】

【００６９】一方、排他的論理和ゲート２６ｂの比較デ
ータＳ３の候補としては、入力データＤ、内部データＱ
１、反転入力データＤＣ及び反転内部データＱ１Ｃがあ
る。また、比較データＳ４の候補としては、内部データ
Ｑ１、内部データＱ２、反転内部データＱ１Ｃ及び反転
出力データＱＣがある。

【００７０】そして、比較データＳ３と比較データＳ４
との対応関係は、表６に示すように、比較データＳ３が
入力データＤの場合、比較データＳ４は内部データＱ１
及び内部データＱ２のうち一のデータであり、比較デー
タＳ３が内部データＱ１の場合、比較データＳ４は内部
データＱ２のデータである。そして、比較データＳ３が
反転入力データＤＣの場合、比較データＳ４は反転内部
データＱ１Ｃ及び反転出力データＱＣのうち一のデータ
であり、比較データＳ３が反転内部データＱ１Ｃの場
合、比較データＳ４は反転出力データＱＣである。

【００７１】

【表６】

【００７２】上記した第２の特徴を有する半導体集積回
路は、基本構成の半導体集積回路と同様、低消費電力効
果と高速動作効果を得ることができる。

【００７３】さらに、第２の特徴を有する半導体集積回
路は、第１の特徴を有する半導体集積回路同様、比較デ
ータＳ１〜Ｓ４のすべてに出力データＱが該当すること
はない。したがって、出力端子ＰＯ１にかかる負荷を最
小限に抑えることができるため、外部との関係において
出力端子ＰＯ１のファンアウトが多い場合でも、伝搬遅
延時間の最小限に抑えて高速な出力データＱのデータ転
送が行えるという第１の効果を奏する。

【００７４】加えて、第２の特徴を有する半導体集積回
路は、比較データＳ１〜Ｓ４のすべてに反転内部データ
Ｑ２Ｃも該当することはないため、インバータ３４の入
出力にかかる負荷を最小限に抑えることができる。その
結果、出力端子ＰＯ１のファンアウトが多い場合でも、
伝搬遅延時間の最小限に抑えてより高速な出力データＱ
のデータ転送が行えるという第２の効果も奏する。

【００７５】＜第３の特徴＞排他的論理和ゲート２６ａ
の比較データＳ１の候補としては、入力データＤ及び反
転入力データＤＣがある。また、比較データＳ２の候補
としては、内部データＱ１、内部データＱ２、出力デー
タＱ、反転内部データＱ１Ｃ及び反転内部データＱ２Ｃ
がある。

【００７６】そして、比較データＳ１と比較データＳ２
との対応関係は表７に示すように、比較データＳ１が入
力データＤの場合、比較データＳ２は内部データＱ１、
内部データＱ２及び出力データＱのうち一のデータであ
り、比較データＳ１が反転入力データＤＣの場合、比較
データＳ２は反転内部データＱ１Ｃ及び反転内部データ
Ｑ２Ｃのうち一のデータである。

【００７７】

【表７】

【００７８】一方、排他的論理和ゲート２６ｂの比較デ
ータＳ３の候補としては、入力データＤ、内部データＱ
１、反転入力データＤＣ及び反転内部データＱ１Ｃがあ
る。また、比較データＳ４の候補としては、内部データ
Ｑ１、内部データＱ２、出力データＱ、反転内部データ
Ｑ１Ｃ及び反転内部データＱ２Ｃがある。

【００７９】そして、比較データＳ３と比較データＳ４
との対応関係は、表８に示すように、比較データＳ３が
入力データＤの場合、比較データＳ４は内部データＱ
１、内部データＱ２及び出力データＱのうち一のデータ
であり、比較データＳ３が内部データＱ１の場合、比較
データＳ４は内部データＱ２及び出力データＱのうち一
のデータである。そして、比較データＳ３が反転入力デ
ータＤＣの場合、比較データＳ４は反転内部データＱ１
Ｃ及び反転内部データＱ２Ｃのうち一のデータであり、
比較データＳ３が反転内部データＱ１Ｃの場合、比較デ
ータＳ４は反転内部データＱ２Ｃのデータである。

【００８０】

【表８】

【００８１】上記した第３の特徴を有する半導体集積回
路は、基本構成の半導体集積回路と同様、低消費電力効
果と高速動作効果を得ることができる。

【００８２】さらに加えて、第３の特徴を有する半導体
集積回路は、比較データＳ１〜Ｓ４のすべてに反転出力
データＱＣが該当することはない。したがって、出力端
子ＰＯ２にかかる負荷を最小限に抑えることができるた
め、外部との関係において出力端子ＰＯ２のファンアウ
トが多い場合でも、伝搬遅延時間の最小限に抑えて高速
な反転出力データＱＣのデータ転送を行えるという第３
の効果を奏する。

【００８３】＜第４の特徴＞排他的論理和ゲート２６ａ
の比較データＳ１の候補としては、入力データＤ及び反
転入力データＤＣがある。また、比較データＳ２の候補
としては、内部データＱ１、出力データＱ、反転内部デ
ータＱ１Ｃ及び反転内部データＱ２Ｃがある。

【００８４】そして、比較データＳ１と比較データＳ２
との対応関係は表９に示すように、比較データＳ１が入
力データＤの場合、比較データＳ２は内部データＱ１及
び出力データＱのうち一のデータであり、比較データＳ
１が反転入力データＤＣの場合、比較データＳ２は反転
内部データＱ１Ｃ及び反転内部データＱ２Ｃのうち一の
データである。

【００８５】

【表９】

【００８６】一方、排他的論理和ゲート２６ｂの比較デ
ータＳ３の候補としては、入力データＤ、内部データＱ
１、反転入力データＤＣ及び反転内部データＱ１Ｃがあ
る。また、比較データＳ４の候補としては、内部データ
Ｑ１、出力データＱ、反転内部データＱ１Ｃ及び反転内
部データＱ２Ｃがある。

【００８７】そして、比較データＳ３と比較データＳ４
との対応関係は、表１０に示すように、比較データＳ３
が入力データＤの場合、比較データＳ４は内部データＱ
１及び出力データＱのうち一のデータであり、比較デー
タＳ３が内部データＱ１の場合、比較データＳ４は出力
データＱである。そして、比較データＳ３が反転入力デ
ータＤＣの場合、比較データＳ４は反転内部データＱ１
Ｃ及び反転内部データＱ２Ｃのうち一のデータであり、
比較データＳ３が反転内部データＱ１Ｃの場合、比較デ
ータＳ４は反転内部データＱ２Ｃのデータである。

【００８８】

【表１０】

【００８９】上記した第４の特徴を有する半導体集積回
路は、基本構成の半導体集積回路と同様、低消費電力効
果と高速動作効果を得ることができる。

【００９０】さらに、第４の特徴を有する半導体集積回
路は、第３の特徴を有する半導体集積回路同様、比較デ
ータＳ１〜Ｓ４のすべてに反転出力データＱＣが該当す
ることはない。したがって、出力端子ＰＯ２にかかる負
荷を最小限に抑えることができるため、外部との関係に
おいて出力端子ＰＯ２のファンアウトが多い場合でも、
伝搬遅延時間の最小限に抑えて高速な反転出力データＱ
Ｃのデータ転送を行えるという第３の効果を奏する。

【００９１】加えて、第４の特徴を有する半導体集積回
路は、比較データＳ１〜Ｓ４のすべてに反転内部データ
Ｑ２も該当することはないため、インバータ３３の入出
力にかかる負荷を最小限に抑えることができる。その結
果、出力端子ＰＯ２のファンアウトが多い場合でも、伝
搬遅延時間の最小限に抑えてより高速な反転出力データ
Ｑのデータ転送が行えるという第４の効果も奏する。

【００９２】＜第５の特徴＞排他的論理和ゲート２６ａ
の比較データＳ１の候補としては反転入力データＤＣが
ある。また、比較データＳ２の候補としては、反転内部
データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力デー
タＱＣがある。

【００９３】そして、比較データＳ１と比較データＳ２
との対応関係は表１１に示すように、比較データＳ１が
反転入力データＤＣの場合、比較データＳ２は反転内部
データＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力デー
タＱＣのうち一のデータである。

【００９４】

【表１１】

【００９５】一方、排他的論理和ゲート２６ｂの比較デ
ータＳ３の候補としては、内部データＱ１、反転入力デ
ータＤＣ及び反転内部データＱ１Ｃがある。また、比較
データＳ４の候補としては、内部データＱ２、出力デー
タＱ、反転内部データＱ１Ｃ、反転内部データＱ２Ｃ及
び反転出力データＱＣがある。

【００９６】そして、比較データＳ３と比較データＳ４
との対応関係は、表１２に示すように、比較データＳ３
が内部データＱ１の場合比較データＳ４は内部データＱ
２及び出力データＱのうち一のデータである。そして、
比較データＳ３が反転入力データＤＣの場合、比較デー
タＳ４は反転内部データＱ１Ｃ、反転内部データＱ２Ｃ
及び反転出力データＱＣのうち一のデータであり、比較
データＳ３が反転内部データＱ１Ｃの場合、比較データ
Ｓ４は反転内部データＱ２Ｃ及び反転出力データＱＣの
うち一のデータである。

【００９７】

【表１２】

【００９８】上記した第５の特徴を有する半導体集積回
路は、基本構成の半導体集積回路と同様、低消費電力効
果と高速動作効果を得ることができる。

【００９９】さらに加えて、第５の特徴を有する半導体
集積回路は、比較データＳ１〜Ｓ４のすべてに入力デー
タＤが該当することはない。したがって、入力端子ＰＩ
にかかる負荷を最小限に抑えることができるため、外部
との関係において入力端子ＰＩのファンインが多い場合
でも、伝搬遅延時間の最小限に抑えて高速な入力データ
Ｄのデータ転送を行えるという第５の効果を奏する。

【０１００】＜第６の特徴＞排他的論理和ゲート２６ａ
の比較データＳ１の候補としては、入力データＤ及び反
転入力データＤＣがある。また、比較データＳ２の候補
としては、内部データＱ１、内部データＱ２、反転内部
データＱ１Ｃ及び反転内部データＱ２Ｃがある。

【０１０１】そして、比較データＳ１と比較データＳ２
との対応関係は表１３に示すように、比較データＳ１が
入力データＤの場合、比較データＳ２は内部データＱ１
及び内部データＱ２のうち一のデータであり、比較デー
タＳ１が反転入力データＤＣの場合、比較データＳ２は
反転内部データＱ１Ｃ及び反転内部データＱ２Ｃのうち
一のデータである。

【０１０２】

【表１３】

【０１０３】一方、排他的論理和ゲート２６ｂの比較デ
ータＳ３の候補としては、入力データＤ、内部データＱ
１、反転入力データＤＣ及び反転内部データＱ１Ｃがあ
る。また、比較データＳ４の候補としては、内部データ
Ｑ１、内部データＱ２、反転内部データＱ１Ｃ及び反転
内部データＱ２Ｃがある。

【０１０４】そして、比較データＳ３と比較データＳ４
との対応関係は、表１４に示すように、比較データＳ３
が入力データＤの場合、比較データＳ４は内部データＱ
１及び内部データＱ２のうち一のデータであり、比較デ
ータＳ３が内部データＱ１の場合、比較データＳ４は内
部データＱ２のデータである。そして、比較データＳ３
が反転入力データＤＣの場合、比較データＳ４は反転内
部データＱ１Ｃ及び反転内部データＱ２Ｃのうち一のデ
ータであり、比較データＳ３が反転内部データＱ１Ｃの
場合、比較データＳ４は反転内部データＱ２Ｃである。

【０１０５】

【表１４】

【０１０６】上記した第６の特徴を有する半導体集積回
路は、基本構成の半導体集積回路と同様、低消費電力効
果と高速動作効果を得ることができる。

【０１０７】さらに加えて、第６の特徴を有する半導体
集積回路は、比較データＳ１〜Ｓ４のすべてに出力デー
タＱ及び反転出力データＱＣが該当することはない。し
たがって、出力端子ＰＯ１及び出力端子ＰＯ２にかかる
負荷を最小限に抑えることができるため、外部との関係
において出力端子ＰＯ１及び出力端子ＰＯ２のファンア
ウトが多い場合でも、伝搬遅延時間の最小限に抑えて高
速な出力データＱ及び反転出力データＱＣのデータ転送
を行えるという第６の効果を奏する。

【０１０８】また、出力端子ＰＯ１及び出力端子ＰＯ２
に均等な負荷を与えることになるため、外部との関係に
おいて、出力端子ＰＯ１及び出力端子ＰＯ２のファンア
ウトが同等な場合に、出力データＱと反転出力データＱ
Ｃとの間に信号伝搬遅延が生じないようにするという第
７の効果も奏する。

【０１０９】＜第７の特徴＞排他的論理和ゲート２６ａ
の比較データＳ１の候補としては、入力データＤ及び反
転入力データＤＣがあり、比較データＳ２の候補として
は、出力データＱ及び反転出力データＱＣがあり、比較
データＳ３の候補としては、入力データＤ、内部データ
Ｑ１、反転入力データＤＣ及び内部データＱ１があり、
比較データＳ３の候補としては出力データＱ及び反転出
力データＱＣがある。

【０１１０】そして、比較データＳ１〜Ｓ４それぞれの
対応関係は表１５に示すように、比較データＳ１が入力
データＤの場合、比較データＳ２は出力データＱであ
り、比較データＳ３は反転入力データＤＣ及び反転内部
データＱ１Ｃのうち一のデータであり、比較データＳ４
は反転出力データＱＣである。

【０１１１】一方、比較データＳ１が反転入力データＤ
Ｃの場合、比較データＳ２は反転出力データＱＣであ
り、比較データＳ３は入力データＤ及び内部データＱ１
のうち一のデータであり、比較データＳ４は出力データ
Ｑである。

【０１１２】

【表１５】

【０１１３】上記した第７の特徴を有する半導体集積回
路は、基本構成の半導体集積回路と同様、低消費電力効
果と高速動作効果を得ることができる。

【０１１４】さらに加えて、第７の特徴を有する半導体
集積回路は、比較データＳ２及び比較データＳ４のう
ち、必ず一方が出力データＱ、他方が反転出力データＱ
Ｃとなるため、出力端子ＰＯ１及び出力端子ＰＯ２に均
等な負荷を与えることができ、外部との関係において、
出力端子ＰＯ１及び出力端子ＰＯ２のファンアウトが同
等な場合に、出力データＱと反転出力データＱＣとの間
に信号伝搬遅延が生じないようにするという第７の効果
を奏する。

【０１１５】＜実施の形態１＞図３はこの発明の実施の
形態１であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１１６】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１１７】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…入力データＤ比較データＳ４…出力データＱ実施の形態１の比較データＳ１〜Ｓ４の対応関係は〔表
９，表１０〕に該当し、第４の特徴を有する。したがっ
て、比較データＳ１〜Ｓ４のすべてに反転出力データＱ
Ｃ及び内部データＱ２が該当することはないため、出力
端子ＰＯ２にかかる負荷を最小限に抑えるとともに、イ
ンバータ３３の入出力にかかる負荷を最小限に抑えるこ
とができる。その結果、基本構成の効果である低消費電
力効果と高速動作効果に加え、出力端子ＰＯ２のファン
アウトが多い場合でも、伝搬遅延時間の最小限に抑えて
より高速な反転出力データＱのデータ転送が行えるとい
う第３及び第４の効果を奏する。

【０１１８】＜実施の形態２＞図４はこの発明の実施の
形態２であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１１９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１２０】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…反転入力データＤＣ比較データＳ４…反転出力データＱＣ実施の形態２の比較データＳ１〜Ｓ４の対応関係は〔表
１５〕に該当し、第７の特徴を有する。したがって、比
較データＳ２及び比較データＳ４のうち、必ず一方が出
力データＱ、他方が反転出力データＱＣとなるため、出
力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、外部との関係におい
て、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が同等な場合に、出力データＱと反転出力データＱＣと
の間に信号伝搬遅延が生じないようにするという第７の
効果を奏する。

【０１２１】＜実施の形態３＞図５はこの発明の実施の
形態３であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１２２】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１２３】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…内部データＱ１比較データＳ４…出力データＱ実施の形態３の比較データＳ１〜Ｓ４の対応関係は〔表
９，表１０〕に該当し、第４の特徴を有する。したがっ
て、比較データＳ１〜Ｓ４のすべてに反転出力データＱ
Ｃ及び内部データＱ２が該当することはないため、出力
端子ＰＯ２にかかる負荷を最小限に抑えるとともに、イ
ンバータ３３の入出力にかかる負荷を最小限に抑えるこ
とができる。その結果、基本構成の効果である低消費電
力効果と高速動作効果に加え、出力端子ＰＯ２のファン
アウトが多い場合でも、伝搬遅延時間の最小限に抑えて
より高速な反転出力データＱのデータ転送が行えるとい
う第３及び第４の効果を奏する。

【０１２４】＜実施の形態４＞図６はこの発明の実施の
形態４であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１２５】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１２６】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転出力データＱＣ実施の形態４の比較データＳ１〜Ｓ４の対応関係は〔表
１５〕に該当し、第７の特徴を有する。したがって、比
較データＳ２及び比較データＳ４のうち、必ず一方が出
力データＱ、他方が反転出力データＱＣとなるため、出
力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を与える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、外部との関係におい
て、出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が同等な場合に、出力データＱと反転出力データＱＣと
の間に信号伝搬遅延が生じないようにするという第７の
効果を奏する。

【０１２７】＜実施の形態５＞図７はこの発明の実施の
形態５であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１２８】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１２９】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…入力データＤ比較データＳ４…出力データＱ実施の形態５の比較データＳ１〜Ｓ４の対応関係は〔表
７，表８〕に該当し、第３の特徴を有する。したがっ
て、比較データＳ１〜Ｓ４のすべてに反転出力データＱ
Ｃ及び内部データＱ２が該当することはないため、出力
端子ＰＯ２にかかる負荷を最小限に抑えるとともに、イ
ンバータ３３の入出力にかかる負荷を最小限に抑えるこ
とができる。その結果、基本構成の効果である低消費電
力効果と高速動作効果に加え、出力端子ＰＯ２のファン
アウトが多い場合でも、伝搬遅延時間の最小限に抑えて
高速な反転出力データＱのデータ転送が行えるという第
３の効果を奏する。

【０１３０】＜実施の形態６＞図８はこの発明の実施の
形態６であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１３１】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１３２】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…反転入力データＤＣ比較データＳ４…反転出力データＱＣ実施の形態６の比較データＳ１〜Ｓ４の対応関係は〔表
５，表６〕に該当し、第２の特徴を有する。したがっ
て、比較データＳ１〜Ｓ４のすべてに出力データＱ及び
反転内部データＱ２Ｃが該当することはないため、出力
端子ＰＯ１にかかる負荷を最小限に抑えるとともに、イ
ンバータ３４の入出力にかかる負荷を最小限に抑えるこ
とができる。その結果、基本構成の効果である低消費電
力効果と高速動作効果に加え、出力端子ＰＯ１のファン
アウトが多い場合でも、伝搬遅延時間の最小限に抑えて
より高速な反転出力データＱのデータ転送が行えるとい
う第１及び第２の効果を奏する。

【０１３３】＜実施の形態７＞図９はこの発明の実施の
形態７であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１３４】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１３５】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…反転入力データＤＣ比較データＳ４…反転出力データＱＣ実施の形態７の比較データＳ１〜Ｓ４の対応関係は〔表
７，表８〕に該当し、第３の特徴を有する。したがっ
て、比較データＳ１〜Ｓ４のすべてに反転出力データＱ
Ｃが該当することはないため、出力端子ＰＯ２にかかる
負荷を最小限に抑えることができる。その結果、基本構
成の効果である低消費電力効果と高速動作効果に加え、
出力端子ＰＯ２のファンアウトが多い場合でも、伝搬遅
延時間の最小限に抑えて高速な反転出力データＱのデー
タ転送が行えるという第３の効果を奏する。

【０１３６】＜実施の形態８＞図１０はこの発明の実施
の形態８であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１３７】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１３８】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転出力データＱＣ実施の形態８の比較データＳ１〜Ｓ４の対応関係は〔表
５，表６〕に該当し、第２の特徴を有する。したがっ
て、比較データＳ１〜Ｓ４のすべてに出力データＱ及び
反転内部データＱ２Ｃが該当することはないため、出力
端子ＰＯ１にかかる負荷を最小限に抑えるとともに、イ
ンバータ３４の入出力にかかる負荷を最小限に抑えるこ
とができる。その結果、基本構成の効果である低消費電
力効果と高速動作効果に加え、出力端子ＰＯ１のファン
アウトが多い場合でも、伝搬遅延時間の最小限に抑えて
より高速な反転出力データＱのデータ転送が行えるとい
う第１及び第２の効果を奏する。

【０１３９】＜実施の形態９＞図１１はこの発明の実施
の形態９であるＦＦ２５の１単位構成を示す回路図であ
る。クロック入力制御手段２７及びデータ保持手段２８
の構成は図２の回路図で示した構成と同様である。

【０１４０】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１４１】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…入力データＤ比較データＳ４…出力データＱ実施の形態９の比較データＳ１〜Ｓ４の対応関係は〔表
９，表１０〕に該当し、第４の特徴を有する。したがっ
て、比較データＳ１〜Ｓ４のすべてに反転出力データＱ
Ｃ及び内部データＱ２が該当することはないため、出力
端子ＰＯ２にかかる負荷を最小限に抑えるとともに、イ
ンバータ３３の入出力にかかる負荷を最小限に抑えるこ
とができる。その結果、基本構成の効果である低消費電
力効果と高速動作効果に加え、出力端子ＰＯ２のファン
アウトが多い場合でも、伝搬遅延時間の最小限に抑えて
より高速な反転出力データＱのデータ転送が行えるとい
う第３及び第４の効果を奏する。

【０１４２】＜実施の形態１０＞図１２はこの発明の実
施の形態１０であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１４３】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１４４】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…反転入力データＤＣ比較データＳ４…反転出力データＱＣ実施の形態１０の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０１４５】＜実施の形態１１＞図１３はこの発明の実
施の形態１１であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１４６】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１４７】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…内部データＱ１比較データＳ４…出力データＱ実施の形態１１の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０１４８】＜実施の形態１２＞図１４はこの発明の実
施の形態１２であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１４９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１５０】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転出力データＱＣ実施の形態１２の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０１５１】＜実施の形態１３＞図１５はこの発明の実
施の形態１３であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１５２】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１５３】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…入力データＤ比較データＳ４…出力データＱ実施の形態１３の比較データＳ１〜Ｓ４の対応関係は
〔表１５〕に該当し、第７の特徴を有する。したがっ
て、比較データＳ２及び比較データＳ４のうち、必ず一
方が出力データＱ、他方が反転出力データＱＣとなるた
め、出力端子ＰＯ１及び出力端子ＰＯ２に均等な負荷を
与えることができる。その結果、基本構成の効果である
低消費電力効果と高速動作効果に加え、外部との関係に
おいて、出力端子ＰＯ１及び出力端子ＰＯ２のファンア
ウトが同等な場合に、出力データＱと反転出力データＱ
Ｃとの間に信号伝搬遅延が生じないようにするという第
７の効果を奏する。

【０１５４】＜実施の形態１４＞図１６はこの発明の実
施の形態１４であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１５５】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１５６】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…反転入力データＤＣ比較データＳ４…反転出力データＱＣ実施の形態１４の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０１５７】加えて、実施の形態１４の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０１５８】＜実施の形態１５＞図１７はこの発明の実
施の形態１５であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１５９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１６０】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…内部データＱ１比較データＳ４…出力データＱ実施の形態１５の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０１６１】さらに、実施の形態１５の比較データＳ１
〜Ｓ４の対応関係は〔表１５〕にも該当し、第７の特徴
をも有する。したがって、比較データＳ２及び比較デー
タＳ４のうち、必ず一方が出力データＱ、他方が反転出
力データＱＣとなるため、出力端子ＰＯ１及び出力端子
ＰＯ２に均等な負荷を与えることができる。その結果、
基本構成の効果である低消費電力効果と高速動作効果に
加え、外部との関係において、出力端子ＰＯ１及び出力
端子ＰＯ２のファンアウトが同等な場合に、出力データ
Ｑと反転出力データＱＣとの間に信号伝搬遅延が生じな
いようにするという第７の効果を奏する。

【０１６２】＜実施の形態１６＞図１８はこの発明の実
施の形態１６であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１６３】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１６４】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転出力データＱＣ実施の形態１６の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０１６５】加えて、実施の形態１６の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０１６６】＜実施の形態１７＞図１９はこの発明の実
施の形態１７であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１６７】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１６８】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…入力データＤ比較データＳ４…出力データＱ実施の形態１７の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０１６９】＜実施の形態１８＞図２０はこの発明の実
施の形態１８であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１７０】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１７１】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…反転入力データＤＣ比較データＳ４…反転出力データＱＣ実施の形態１８の比較データＳ１〜Ｓ４の対応関係は
〔表３，表４〕に該当し、第１の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱが
該当することはないため、出力端子ＰＯ１にかかる負荷
を最小限に抑えることができる。その結果、基本構成の
効果である低消費電力効果と高速動作効果に加え、出力
端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時
間の最小限に抑えて高速な反転出力データＱのデータ転
送が行えるという第１の効果を奏する。

【０１７２】さらに、実施の形態１８の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０１７３】＜実施の形態１９＞図２１はこの発明の実
施の形態１９であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１７４】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１７５】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…内部データＱ１比較データＳ４…出力データＱ実施の形態１９の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０１７６】さらに、実施の形態１９の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０１７７】＜実施の形態２０＞図２２はこの発明の実
施の形態２０であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１７８】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１７９】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転出力データＱＣ実施の形態２０の比較データＳ１〜Ｓ４の対応関係は
〔表３，表４〕に該当し、第１の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱが
該当することはないため、出力端子ＰＯ１にかかる負荷
を最小限に抑えることができる。その結果、基本構成の
効果である低消費電力効果と高速動作効果に加え、出力
端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時
間の最小限に抑えて高速な反転出力データＱのデータ転
送が行えるという第１の効果を奏する。

【０１８０】さらに、実施の形態２０の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０１８１】＜実施の形態２１＞図２３はこの発明の実
施の形態２１であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１８２】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１８３】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…入力データＤ比較データＳ４…出力データＱ実施の形態２１の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０１８４】＜実施の形態２２＞図２４はこの発明の実
施の形態２２であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１８５】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１８６】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…反転入力データＤＣ比較データＳ４…反転出力データＱＣ実施の形態２２の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０１８７】さらに、実施の形態２２の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０１８８】＜実施の形態２３＞図２５はこの発明の実
施の形態２３であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１８９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１９０】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…内部データＱ１比較データＳ４…出力データＱ実施の形態２３の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０１９１】さらに、実施の形態２３の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０１９２】＜実施の形態２４＞図２６はこの発明の実
施の形態２４であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１９３】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１９４】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転出力データＱＣ実施の形態２４の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０１９５】さらに、実施の形態２４の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０１９６】＜実施の形態２５＞図２７はこの発明の実
施の形態２５であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０１９７】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０１９８】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…入力データＤ比較データＳ４…内部データＱ２実施の形態２５の比較データＳ１〜Ｓ４の対応関係は
〔表７，表８〕に該当し、第３の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに反転出力データ
ＱＣが該当することはないため、出力端子ＰＯ２にかか
る負荷を最小限に抑えることができる。その結果、基本
構成の効果である低消費電力効果と高速動作効果に加
え、出力端子ＰＯ２のファンアウトが多い場合でも、伝
搬遅延時間の最小限に抑えて高速な反転出力データＱの
データ転送が行えるという第３の効果を奏する。

【０１９９】＜実施の形態２６＞図２８はこの発明の実
施の形態２６であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２００】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２０１】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ２Ｃ実施の形態２６の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０２０２】＜実施の形態２７＞図２９はこの発明の実
施の形態２７であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２０３】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２０４】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…内部データＱ１比較データＳ４…内部データＱ２実施の形態２７の比較データＳ１〜Ｓ４の対応関係は
〔表７，表８〕に該当し、第３の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに反転出力データ
ＱＣが該当することはないため、出力端子ＰＯ２にかか
る負荷を最小限に抑えることができる。その結果、基本
構成の効果である低消費電力効果と高速動作効果に加
え、出力端子ＰＯ２のファンアウトが多い場合でも、伝
搬遅延時間の最小限に抑えて高速な反転出力データＱの
データ転送が行えるという第３の効果を奏する。

【０２０５】＜実施の形態２８＞図３０はこの発明の実
施の形態２８であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２０６】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２０７】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転内部データＱ２Ｃ実施の形態２８の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０２０８】＜実施の形態２９＞図３１はこの発明の実
施の形態２９であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２０９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２１０】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…入力データＤ比較データＳ４…内部データＱ２実施の形態２９の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２１１】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２１２】＜実施の形態３０＞図３２はこの発明の実
施の形態３０であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２１３】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２１４】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ２Ｃ実施の形態３０の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２１５】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２１６】＜実施の形態３１＞図３３はこの発明の実
施の形態３１であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２１７】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２１８】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…内部データＱ１比較データＳ４…内部データＱ２実施の形態３１の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２１９】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２２０】＜実施の形態３２＞図３４はこの発明の実
施の形態３２であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２２１】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２２２】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転内部データＱ２Ｃ実施の形態３２の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２２３】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２２４】＜実施の形態３３＞図３５はこの発明の実
施の形態３３であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２２５】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２２６】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…入力データＤ比較データＳ４…内部データＱ２実施の形態３３の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２２７】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２２８】＜実施の形態３４＞図３６はこの発明の実
施の形態３４であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２２９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２３０】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ２Ｃ実施の形態３４の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２３１】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２３２】＜実施の形態３５＞図３７はこの発明の実
施の形態３５であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２３３】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２３４】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…内部データＱ１比較データＳ４…内部データＱ２実施の形態３５の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２３５】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２３６】＜実施の形態３６＞図３８はこの発明の実
施の形態３６であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２３７】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２３８】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転内部データＱ２Ｃ実施の形態３６の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２３９】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２４０】＜実施の形態３７＞図３９はこの発明の実
施の形態３７であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２４１】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２４２】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…入力データＤ比較データＳ４…内部データＱ２実施の形態３７の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０２４３】＜実施の形態３８＞図４０はこの発明の実
施の形態３８であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２４４】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２４５】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ２Ｃ実施の形態３８の比較データＳ１〜Ｓ４の対応関係は
〔表３，表４〕に該当し、第１の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱが
該当することはないため、出力端子ＰＯ１にかかる負荷
を最小限に抑えることができる。その結果、基本構成の
効果である低消費電力効果と高速動作効果に加え、出力
端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時
間の最小限に抑えて高速な反転出力データＱのデータ転
送が行えるという第１の効果を奏する。

【０２４６】さらに、実施の形態３８の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０２４７】＜実施の形態３９＞図４１はこの発明の実
施の形態３９であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２４８】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２４９】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…内部データＱ１比較データＳ４…内部データＱ２実施の形態３９の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０２５０】さらに、実施の形態３９の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０２５１】＜実施の形態４０＞図４２はこの発明の実
施の形態４０であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２５２】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２５３】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転内部データＱ２Ｃ実施の形態４０の比較データＳ１〜Ｓ４の対応関係は
〔表３，表４〕に該当し、第１の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱが
該当することはないため、出力端子ＰＯ１にかかる負荷
を最小限に抑えることができる。その結果、基本構成の
効果である低消費電力効果と高速動作効果に加え、出力
端子ＰＯ１のファンアウトが多い場合でも、伝搬遅延時
間の最小限に抑えて高速な反転出力データＱのデータ転
送が行えるという第１の効果を奏する。

【０２５４】さらに、実施の形態４０の比較データＳ１
〜Ｓ４の対応関係は〔表１１，表１２〕にも該当し、第
５の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに入力データＤが該当することはないため、
入力端子ＰＩにかかる負荷を最小限に抑えることができ
る。その結果、外部との関係において入力端子ＰＩのフ
ァンインが多い場合でも、伝搬遅延時間の最小限に抑え
て高速な入力データＤのデータ転送を行えるという第５
の効果を奏する。

【０２５５】＜実施の形態４１＞図４３はこの発明の実
施の形態４１であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２５６】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２５７】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…入力データＤ比較データＳ４…内部データＱ２実施の形態４１の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２５８】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２５９】＜実施の形態４２＞図４４はこの発明の実
施の形態４２であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２６０】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２６１】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ２Ｃ実施の形態４２の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０２６２】さらに、実施の形態４２の比較データＳ１
〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第
６の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに出力データＱ及び反転出力データＱＣが該
当することはないため、出力端子ＰＯ１及び出力端子Ｐ
Ｏ２にかかる負荷を最小限に抑えることができる。その
結果、外部との関係において出力端子ＰＯ１及び出力端
子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間
の最小限に抑えて高速な出力データＱ及び反転出力デー
タＱＣのデータ転送を行えるという第６の効果を奏す
る。

【０２６３】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２６４】＜実施の形態４３＞図４５はこの発明の実
施の形態４３であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２６５】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２６６】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…内部データＱ１比較データＳ４…内部データＱ２実施の形態４３の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０２６７】さらに、実施の形態４３の比較データＳ１
〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第
６の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに出力データＱ及び反転出力データＱＣが該
当することはないため、出力端子ＰＯ１及び出力端子Ｐ
Ｏ２にかかる負荷を最小限に抑えることができる。その
結果、外部との関係において出力端子ＰＯ１及び出力端
子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間
の最小限に抑えて高速な出力データＱ及び反転出力デー
タＱＣのデータ転送を行えるという第６の効果を奏す
る。

【０２６８】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２６９】＜実施の形態４４＞図４６はこの発明の実
施の形態４４であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２７０】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２７１】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転内部データＱ２Ｃ実施の形態４４の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０２７２】さらに、実施の形態４４の比較データＳ１
〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第
６の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに出力データＱ及び反転出力データＱＣが該
当することはないため、出力端子ＰＯ１及び出力端子Ｐ
Ｏ２にかかる負荷を最小限に抑えることができる。その
結果、外部との関係において出力端子ＰＯ１及び出力端
子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間
の最小限に抑えて高速な出力データＱ及び反転出力デー
タＱＣのデータ転送を行えるという第６の効果を奏す
る。

【０２７３】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２７４】＜実施の形態４５＞図４７はこの発明の実
施の形態４５であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２７５】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２７６】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…入力データＤ比較データＳ４…内部データＱ２実施の形態４５の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０２７７】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２７８】＜実施の形態４６＞図４８はこの発明の実
施の形態４６であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２７９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２８０】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ２Ｃ実施の形態４６の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０２８１】さらに、実施の形態４６の比較データＳ１
〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第
６の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに出力データＱ及び反転出力データＱＣが該
当することはないため、出力端子ＰＯ１及び出力端子Ｐ
Ｏ２にかかる負荷を最小限に抑えることができる。その
結果、外部との関係において出力端子ＰＯ１及び出力端
子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間
の最小限に抑えて高速な出力データＱ及び反転出力デー
タＱＣのデータ転送を行えるという第６の効果を奏す
る。

【０２８２】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２８３】＜実施の形態４７＞図４９はこの発明の実
施の形態４７であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２８４】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２８５】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…内部データＱ１比較データＳ４…内部データＱ２実施の形態４７の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０２８６】さらに、実施の形態４７の比較データＳ１
〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第
６の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに出力データＱ及び反転出力データＱＣが該
当することはないため、出力端子ＰＯ１及び出力端子Ｐ
Ｏ２にかかる負荷を最小限に抑えることができる。その
結果、外部との関係において出力端子ＰＯ１及び出力端
子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間
の最小限に抑えて高速な出力データＱ及び反転出力デー
タＱＣのデータ転送を行えるという第６の効果を奏す
る。

【０２８７】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２８８】＜実施の形態４８＞図５０はこの発明の実
施の形態４８であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２８９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２９０】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…反転内部データＱ１Ｃ比較データＳ４…反転内部データＱ２Ｃ実施の形態４８の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０２９１】さらに、実施の形態４８の比較データＳ１
〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第
６の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに出力データＱ及び反転出力データＱＣが該
当することはないため、出力端子ＰＯ１及び出力端子Ｐ
Ｏ２にかかる負荷を最小限に抑えることができる。その
結果、外部との関係において出力端子ＰＯ１及び出力端
子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間
の最小限に抑えて高速な出力データＱ及び反転出力デー
タＱＣのデータ転送を行えるという第６の効果を奏す
る。

【０２９２】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０２９３】＜実施の形態４９＞図５１はこの発明の実
施の形態４９であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２９４】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２９５】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…入力データＤ比較データＳ４…内部データＱ１実施の形態４９の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０２９６】＜実施の形態５０＞図５２はこの発明の実
施の形態５０であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０２９７】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０２９８】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ１Ｃ実施の形態５０の比較データＳ１〜Ｓ４の対応関係は
〔表９，表１０〕に該当し、第４の特徴を有する。した
がって、比較データＳ１〜Ｓ４のすべてに反転出力デー
タＱＣ及び内部データＱ２が該当することはないため、
出力端子ＰＯ２にかかる負荷を最小限に抑えるととも
に、インバータ３３の入出力にかかる負荷を最小限に抑
えることができる。その結果、基本構成の効果である低
消費電力効果と高速動作効果に加え、出力端子ＰＯ２の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えてより高速な反転出力データＱのデータ転送が行え
るという第３及び第４の効果を奏する。

【０２９９】＜実施の形態５１＞図５３はこの発明の実
施の形態５１であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３００】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３０１】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…入力データＤ比較データＳ４…内部データＱ１実施の形態５１の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０３０２】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０３０３】＜実施の形態５２＞図５４はこの発明の実
施の形態５２であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３０４】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３０５】比較データＳ１…入力データＤ比較データＳ２…内部データＱ２比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ１Ｃ実施の形態５２の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０３０６】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０３０７】＜実施の形態５３＞図５５はこの発明の実
施の形態５３であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３０８】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３０９】比較データＳ１…入力データＤ比較データＳ２…内部データＱ１比較データＳ３…入力データＤ比較データＳ４…内部データＱ１実施の形態５３の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０３１０】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０３１１】＜実施の形態５４＞図５６はこの発明の実
施の形態５４であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３１２】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３１３】比較データＳ１…入力データＤ比較データＳ２…出力データＱ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ１Ｃ実施の形態５４の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０３１４】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０３１５】＜実施の形態５５＞図５７はこの発明の実
施の形態５５であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３１６】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３１７】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…入力データＤ比較データＳ４…内部データＱ１実施の形態５５の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０３１８】＜実施の形態５６＞図５８はこの発明の実
施の形態５６であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３１９】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３２０】比較データＳ１…反転入力データＤＣ比較データＳ２…反転出力データＱＣ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ１Ｃ実施の形態５６の比較データＳ１〜Ｓ４の対応関係は
〔表５，表６〕に該当し、第２の特徴を有する。したが
って、比較データＳ１〜Ｓ４のすべてに出力データＱ及
び反転内部データＱ２Ｃが該当することはないため、出
力端子ＰＯ１にかかる負荷を最小限に抑えるとともに、
インバータ３４の入出力にかかる負荷を最小限に抑える
ことができる。その結果、基本構成の効果である低消費
電力効果と高速動作効果に加え、出力端子ＰＯ１のファ
ンアウトが多い場合でも、伝搬遅延時間の最小限に抑え
てより高速な反転出力データＱのデータ転送が行えると
いう第１及び第２の効果を奏する。

【０３２１】＜実施の形態５７＞図５９はこの発明の実
施の形態５７であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３２２】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３２３】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…入力データＤ比較データＳ４…内部データＱ１実施の形態５７の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０３２４】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０３２５】＜実施の形態５８＞図６０はこの発明の実
施の形態５８であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３２６】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３２７】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ２Ｃ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ１Ｃ実施の形態５８の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０３２８】さらに、実施の形態５８の比較データＳ１
〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第
６の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに出力データＱ及び反転出力データＱＣが該
当することはないため、出力端子ＰＯ１及び出力端子Ｐ
Ｏ２にかかる負荷を最小限に抑えることができる。その
結果、外部との関係において出力端子ＰＯ１及び出力端
子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間
の最小限に抑えて高速な出力データＱ及び反転出力デー
タＱＣのデータ転送を行えるという第６の効果を奏す
る。

【０３２９】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０３３０】＜実施の形態５９＞図６１はこの発明の実
施の形態５９であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３３１】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３３２】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…入力データＤ比較データＳ４…内部データＱ１実施の形態５９の比較データＳ１〜Ｓ４の対応関係は
〔表１３，表１４〕に該当し、第６の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに出力データ
Ｑ及び反転出力データＱＣが該当することはないため、
出力端子ＰＯ１及び出力端子ＰＯ２にかかる負荷を最小
限に抑えることができる。その結果、外部との関係にお
いて出力端子ＰＯ１及び出力端子ＰＯ２のファンアウト
が多い場合でも、伝搬遅延時間の最小限に抑えて高速な
出力データＱ及び反転出力データＱＣのデータ転送を行
えるという第６の効果を奏する。

【０３３３】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０３３４】＜実施の形態６０＞図６２はこの発明の実
施の形態６０であるＦＦ２５の１単位構成を示す回路図
である。クロック入力制御手段２７及びデータ保持手段
２８の構成は図２の回路図で示した構成と同様である。

【０３３５】ただし、比較データＳ１〜Ｓ４は以下のよ
うに設定される。

【０３３６】比較データＳ１…反転入力データＤＣ比較データＳ２…反転内部データＱ１Ｃ比較データＳ３…反転入力データＤＣ比較データＳ４…反転内部データＱ１Ｃ実施の形態６０の比較データＳ１〜Ｓ４の対応関係は
〔表１１，表１２〕に該当し、第５の特徴を有する。し
たがって、比較データＳ１〜Ｓ４のすべてに入力データ
Ｄが該当することはないため、入力端子ＰＩにかかる負
荷を最小限に抑えることができる。その結果、外部との
関係において入力端子ＰＩのファンインが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な入力データＤ
のデータ転送を行えるという第５の効果を奏する。

【０３３７】さらに、実施の形態６０の比較データＳ１
〜Ｓ４の対応関係は〔表１３，表１４〕にも該当し、第
６の特徴をも有する。したがって、比較データＳ１〜Ｓ
４のすべてに出力データＱ及び反転出力データＱＣが該
当することはないため、出力端子ＰＯ１及び出力端子Ｐ
Ｏ２にかかる負荷を最小限に抑えることができる。その
結果、外部との関係において出力端子ＰＯ１及び出力端
子ＰＯ２のファンアウトが多い場合でも、伝搬遅延時間
の最小限に抑えて高速な出力データＱ及び反転出力デー
タＱＣのデータ転送を行えるという第６の効果を奏す
る。

【０３３８】加えて、出力端子ＰＯ１及び出力端子ＰＯ
２に均等な負荷を与えることになるため、外部との関係
において、出力端子ＰＯ１及び出力端子ＰＯ２のファン
アウトが同等な場合に、出力データＱと反転出力データ
ＱＣとの間に信号伝搬遅延が生じないようにするという
第７の効果も奏する。

【０３３９】＜実施の形態６１＞図６３は実施の形態６
１の構成を示す回路図である。図６３で示した構成は、
図１で示したＦＦ２５（２５ａ〜２５ｄ）の１単位（１
ビット分）の構成を示している。同図に示すように、Ｆ
Ｆ２５はクロック入力制御手段３５とデータ保持手段２
８′から構成される。そして、外部入出力端子として、
入力データＤを受ける入力端子ＰＩと、基準クロックＴ
を受けるクロック入力端子ＰＣと、出力データＱを出力
する出力端子ＰＯ１と、反転出力データＱＣを出力する
出力端子ＰＯ２とを有している。

【０３４０】データ保持手段２８′は制御信号ＳＣ１及
び制御信号ＳＣ２に代わって制御信号ＳＣがデータ保持
部３１ａのＡＮＤゲートＧ１及びＧ２並びにＯＲゲート
Ｇ５及びＧ６に共通に入力される点を除いて、図２で示
したデータ保持手段２８の構成と同様である。

【０３４１】クロック入力制御手段３５は、ＡＮＤゲー
トＧ２１，Ｇ２２、ＯＲゲートＧ２３及びＮＡＮＤゲー
トＧ２４から構成される。ＡＮＤゲートＧ２１は一方入
力である比較データＳ１として入力データＤを入力し、
他方入力である比較データＳ２として内部データＱ２を
入力する。ＡＮＤゲートＧ２２は一方入力である比較デ
ータＳ３として反転入力データＤＣを入力し、他方入力
である比較データＳ４として反転内部データＱ２Ｃを入
力する。

【０３４２】ＯＲゲートＧ２３はＡＮＤゲートＧ２１及
びＡＮＤゲートＧ２２それぞれの出力を受ける。クロッ
ク制御ゲートであるＮＡＮＤゲートＧ２４はＯＲゲート
Ｇ２３の出力と基準クロックＴとを受け、その出力であ
る制御信号ＳＣを制御用クロックとしてＡＮＤゲートＧ
１，ＡＮＤゲートＧ２、ＯＲゲートＧ５及びＯＲゲート
Ｇ６に出力する。

【０３４３】なお、比較データＳ１及びＳ３の候補とし
ては、入力データＤ及び反転入力データＤＣがある。ま
た、比較データＳ２及びＳ４の候補としては、内部デー
タＱ１、内部データＱ２、出力データＱ、反転内部デー
タＱ１Ｃ、反転内部データＱ２Ｃ及び反転出力データＱ
Ｃがある。

【０３４４】そして、比較データＳ１〜Ｓ４の関係は表
１６に示すように、比較データＳ１が入力データＤの場
合、比較データＳ２は反転内部データＱ１Ｃ、反転内部
データＱ２Ｃ及び反転出力データＱＣのうち一のデータ
であり、比較データＳ３が反転入力データＤＣであり、
比較データＳ４は内部データＱ１，内部データＱ２及び
出力データＱのうち一のデータである。また、比較デー
タＳ１が反転入力データＤＣの場合、比較データＳ２は
内部データＱ１，内部データＱ２及び出力データＱのう
ち一のデータであり、比較データＳ３が入力データＤで
あり、比較データＳ２は反転内部データＱ１Ｃ、反転内
部データＱ２Ｃ及び反転出力データＱＣのうち一のデー
タである。

【０３４５】

【表１６】

【０３４６】したがって、入力データＤと出力データＱ
（内部データＱ１，内部データＱ２）とが一致する場
合、比較データＳ１及びＳ２のうち一方は必ず“Ｌ”と
なり、比較データＳ３及びＳ４のうち一方が必ず“Ｌ”
となるため、ＡＮＤゲートＧ２１及びＧ２２の出力が共
に“Ｌ”となりＯＲゲートＧ２３の出力が“Ｌ”とな
る。

【０３４７】すなわち、入力データＤと出力データＱ
（内部データＱ１，内部データＱ２）とが一致し、入力
データＤをデータ保持部３１ａ及びデータ保持部３１ｂ
に書き込む必要がない場合、制御信号ＳＣを“Ｈ”に固
定して基準クロックＴを無効にする。

【０３４８】一方、入力データＤと出力データＱ（内部
データＱ１，内部データＱ２）とが不一致の場合、比較
データＳ１及びＳ２並びにＳ３及びＳ４のうち一方は必
ず“Ｈ”及び“Ｈ”となるため、ＯＲゲートＧ２３の出
力が“Ｈ”となる。

【０３４９】すなわち、入力データＤと出力データＱ
（内部データＱ１，内部データＱ２）とが不一致であ
り、入力データＤをデータ保持部３１ａ及びデータ保持
部３１ｂに書き込む必要がある場合、基準クロックＴを
そのまま（実際には基準クロックＴの反転値）制御信号
ＳＣとして与え、データ保持部３１ａ及び３１ｂによる
ＳＣ（基準クロックＴ）に同期した入力データＤに対す
るデータ書き込み動作を行わせる。

【０３５０】このように、実施の形態６１による半導体
集積回路は、データ保持部３１ａ及びデータ保持部３１
ｂよるデータ書き込み動作が必要な場合にのみ、制御信
号ＳＣとして基準クロックＴを与えるようにし、書き込
む必要のない場合は制御信号ＳＣを“Ｈ”に固定して基
準クロックＴを無効にしている。したがって、実施の形
態６１による半導体集積回路は書き込みの必要がないと
き、クロック信号線４の配線容量と各ＦＦ２５のＮＡＮ
ＤゲートＧ２４の入力段となるトランジスタのゲート容
量とに対してのみ基準クロックＴの充放電を行うだけで
済ますという低消費電力効果を得ることができる。

【０３５１】図６４は図６３のＦＦのトランジスタレベ
ルの構成を示す回路図である。同図に示すように、デー
タ保持手段２８′はトランジスタＴ３１〜Ｔ６０で構成
される。トランジスタＴ３１及びＴ３２によりインバー
タ３２を構成し、トランジスタＴ３３〜Ｔ３８によりＡ
ＮＤゲートＧ１及びＮＯＲゲートＧ３を構成し、トラン
ジスタＴ３９〜Ｔ４４によりＡＮＤゲートＧ２及びＮＯ
ＲゲートＧ４を構成し、トランジスタＴ４５〜Ｔ５０に
よりＯＲゲートＧ５及びＮＡＮＤゲートＧ７を構成し、
トランジスタＴ５１〜Ｔ５６によりＯＲゲートＧ６及び
ＮＡＮＤゲートＧ８を構成し、トランジスタＴ５７及び
Ｔ５８によりインバータ３３を構成し、トランジスタＴ
５９及びＴ６０によりインバータ３４を構成している。

【０３５２】一方、クロック入力制御手段３５は１０個
のトランジスタＴ６１〜７０から構成される。ＰＭＯＳ
トランジスタＴ６１，Ｔ６２は電源ＶDD，ノードＮ１１
間に直列に形成され、トランジスタＴ６１及びＴ６２の
ゲートにそれぞれ内部データＱ２及び入力データＤを受
ける。ＰＭＯＳトランジスタＴ６４，Ｔ６５は電源ＶD
D，ノードＮ１１間に直列に形成され、トランジスタＴ
６４及びＴ６５のゲートにそれぞれ反転入力データＤＣ
及び反転内部データＱ２Ｃを受ける。ＰＭＯＳトランジ
スタＴ６３は電源ＶDD，ノードＮ１１間に形成され、ゲ
ートにトランジスタＴを受ける。ＮＭＯＳトランジスタ
Ｔ６６及びＴ６７はノードＮ１１，Ｎ１２間に直列に形
成され、トランジスタＴ６６及びＴ６７のゲートにそれ
ぞれ反転入力データＤＣ及び内部データＱ２を受ける。
ＮＭＯＳトランジスタＴ６８及びＴ６９はノードＮ１
１，Ｎ１２間に直列に形成され、トランジスタＴ６８及
びＴ６９のゲートにそれぞれ反転内部データＱ２Ｃ及び
入力データＤを受ける。

【０３５３】このように、トランジスタＴ６１〜Ｔ７０
を構成することにより、ＡＮＤゲートＧ２１，Ｇ２２、
ＯＲゲートＧ２３及びＮＡＮＤゲートＧ２４からなる組
合せ回路であるクロック入力制御手段３５を比較的少な
いトランジスタ構成で製造できるため、集積度を向上さ
せることができる。

【０３５４】＜実施の形態６２＞図６５はこの発明の実
施の形態６２の構成を示す回路図である。同図に示すよ
うに、データ保持回路群４０は、ｎ個のデータ保持手段
２８、ｎ個の排他的論理和ゲート４１ａ、１個のｎ入力
ＯＲゲート４１ｂ及び１個の２入力ＡＮＤゲート４２か
ら構成される。

【０３５５】ｎ個の排他的論理和ゲート４１ａはそれぞ
れｎ個の入力データＤ及びｎ個のデータ保持手段２８の
出力データＱのうち、対応する入力データＤ及び出力デ
ータＱをそれぞれ受ける。ＯＲゲート４１ｂはｎ個の排
他的論理和ゲート４１ａの出力を受ける。クロック制御
ゲートであるＡＮＤゲート４２はＯＲゲート４１ｂの出
力とトランジスタＴとを受け、その出力を制御信号ＳＣ
としてデータ保持手段２８のクロック入力に与える。

【０３５６】このような構成のデータ保持回路群４０
は、ｎ個の入力データＤとｎ個の出力データＱとがすべ
て一致し、ｎ個の入力データＤをｎ個のデータ保持手段
２８に書き込む必要がない場合、制御用クロックである
制御信号ＳＣを“Ｌ”に固定して基準クロックＴを無効
にする。

【０３５７】一方、ｎ個の入力データＤとｎ個の出力デ
ータＱとが一部でも不一致であり、ｎ個の入力データＤ
をｎ個のデータ保持手段２８の少なくとも一つに書き込
む必要がある場合、基準クロックＴをそのまま制御信号
ＳＣとして与え、制御信号ＳＣ（基準クロックＴ）に同
期したｎ個のデータ保持手段２８によるｎ個の入力デー
タＤに対するデータ書き込み動作を行わせる。

【０３５８】このように、実施の形態６２による半導体
集積回路は、ｎ個のデータ保持手段２８のうち少なくと
も一によるデータ書き込み動作が必要な場合にのみ、制
御信号ＳＣとして基準クロックＴを与えるようにし、書
き込む必要のない場合は制御信号ＳＣを“Ｌ”に固定し
て基準クロックＴを無効にしている。したがって、実施
の形態６２による半導体集積回路は書き込みの必要がな
いとき、クロック信号線４の配線容量とＡＮＤゲート４
２の入力段となるトランジスタのゲート容量とに対して
のみ基準クロックＴの充放電を行うだけで済ますという
低消費電力効果を得ることができる。

【０３５９】加えて、ｎ個のデータ保持手段２８のクロ
ック制御を１個のＯＲゲート４１ｂ及びＡＮＤゲート４
２を用いて行うように構成したため、簡単な回路構成で
実現できる。

【０３６０】＜実施の形態６３＞図６６はこの発明の実
施の形態６３の半導体集積回路の構成を示す回路図であ
る。同図に示すように、実施の形態６３はＦＦ５０とデ
ータ選択回路４７とから構成される。ＦＦ５０は、デー
タ保持手段２８、排他的論理和ゲート５４及びＡＮＤゲ
ート５５から構成される。排他的論理和ゲート５４は選
択データＳＤとデータ保持手段２８の出力データＱを受
け、ＡＮＤゲート５５は排他的論理和ゲート５４の出力
とトランジスタＴとを受ける。データ保持手段２８は入
力データとして選択データＳＤを受け、クロック入力に
ＡＮＤゲート５５の出力である制御信号ＳＣを受ける。

【０３６１】データ選択回路４７は、ＡＮＤゲート５
１，５２及びＮＯＲゲート５３から構成され、ＡＮＤゲ
ート５１は入力端子ＰＩ及び選択信号入力端子ＰＳから
それぞれ入力データＤ及び選択信号ＳＭを受け、ＡＮＤ
ゲート５２は選択信号ＳＭの反転値とスキャン入力端子
ＰＳＣから得たスキャン入力データＳＩとを受ける。Ｏ
Ｒゲート５３はＡＮＤゲート５１及び５２の出力を受
け、その論理和を選択データＳＤとして出力する。

【０３６２】このような構成のデータ選択回路４７は、
選択信号ＳＭが“Ｈ”のとき選択データＳＤとして入力
データＤを出力し、選択信号ＳＭが“Ｌ”のとき選択デ
ータＳＤとしてスキャン入力データＳＩを出力する。

【０３６３】このような構成のＦＦ５０は、選択データ
ＳＤと出力データＱとが致し、選択データＳＤをデータ
保持手段２８に書き込む必要がない場合、制御用クロッ
クである制御信号ＳＣを“Ｌ”に固定して基準クロック
Ｔを無効にする。

【０３６４】一方、選択データＳＤと出力データＱとが
不一致であり、選択データＳＤをｎ個のデータ保持手段
２８に書き込む必要がある場合、基準クロックＴをその
まま制御信号ＳＣとして与え、制御信号ＳＣ（基準クロ
ックＴ）に同期したデータ保持手段２８による選択デー
タＳＤに対するデータ書き込み動作を行わせる。

【０３６５】このように、実施の形態６３による半導体
集積回路は、データ保持手段２８によるデータ書き込み
動作が必要な場合にのみ、制御信号ＳＣとして基準クロ
ックＴを与えるようにし、書き込む必要のない場合は制
御信号ＳＣを“Ｌ”に固定して基準クロックＴを無効に
している。したがって、実施の形態６３による半導体集
積回路は書き込みの必要がないとき、クロック信号線４
の配線容量とＡＮＤゲート５５の入力段となるトランジ
スタのゲート容量とに対してのみ基準クロックＴの充放
電を行うだけで済ますという低消費電力効果を得ること
ができる。

【０３６６】さらに、データ選択回路４７は、選択信号
ＳＭに基づき、入力データＤ及びスキャン入力データＳ
Ｉのうち一方のデータを選択データＳＤとして出力する
ため、選択データＳＤとしてスキャン入力データＳＩを
選択するとにより、スキャンテストの実行を低消費電力
で行うこともできる。

【０３６７】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体集積回路においては、第１の比較
データと第２の比較データとの論理値の一致／不一致に
基づき、第１の制御用クロックとして固定電圧／基準ク
ロックを出力する第１のクロック制御手段と、第３の比
較データと第４の比較データとの論理値の一致／不一致
に基づき、第２の制御用クロックとして固定電圧／基準
クロックを出力する第２のクロック制御手段とを備え
る。

【０３６８】そして、第１及び第２の比較データの対応
関係は以下に示す通りである。

【０３６９】第１の比較データが入力データの場合、第
２の比較データは第１の内部データ、第２の内部データ
及び出力データのうち一のデータであり、第１の比較デ
ータが反転入力データの場合、第２の比較データは第１
の反転内部データ、第２の反転内部データ及び反転出力
データのうち一のデータである。

【０３７０】したがって、第１及び第２の比較データの
論理値が一致する場合、新たに入力される入力データ
と、第１あるいは第２のデータ保持手段で保持されてい
る出力データ（第１及び第２の内部データ）とが同一値
であるとみなすことができる。

【０３７１】また、第３及び第４の比較データの対応関
係は以下に示す通りである。

【０３７２】第３の比較データが入力データの場合、第
４の比較データは第１の内部データ、第２の内部データ
及び出力データのうち一のデータであり、第３の比較デ
ータが第１の内部データの場合、第４の比較データは第
２の内部データ及び出力データのうち一のデータであ
り、第３の比較データが反転入力データの場合、第４の
比較データは第１の反転内部データ、第２の反転内部デ
ータ及び反転出力データのうち一のデータであり、第３
の比較データが第１の反転内部データの場合、第４の比
較データは第２の反転内部データ及び反転出力データの
うち一のデータである。

【０３７３】したがって、第３及び第４の比較データの
論理値が一致する場合、新たに入力される入力データあ
るいは新たに第１のデータ保持手段に保持される第１の
内部データと、第１あるいは第２のデータ保持手段で保
持されている出力データ（第１及び第２の内部データ）
とが同一値であるとみなすことができる。

【０３７４】その結果、請求項１記載の半導体集積回路
は、第１及び第２の比較データの論理値が一致したと
き、第１のクロック制御手段により第１の制御用クロッ
クとして固定電圧を出力することにより、第１のデータ
保持手段の動作に支障を与えることなく、制御用クロッ
クの充放電による消費電力増加を最小限に抑えることが
でき、第３及び第４の比較データの論理値が一致したと
き、第２のクロック制御手段により第２の制御用クロッ
クとして固定電圧を出力することにより、第２のデータ
保持手段の動作に支障を与えることなく、第２の制御用
クロックの充放電による消費電力増加を最小限に抑える
ことができる。

【０３７５】また、請求項２記載の半導体集積回路にお
いては、第１の比較データが入力データの場合、第２の
比較データは第１の内部データ及び第２の内部データの
うち一のデータであり、第３の比較データが入力データ
の場合、第４の比較データは第１の内部データ及び第２
の内部データのうち一のデータであり、第３の比較デー
タが第１の内部データの場合、第４の比較データは第２
の内部データであるため、第１〜第４の比較データのす
べてに出力データが該当することはない。

【０３７６】その結果、請求項２記載の半導体集積回路
は、第１の出力端子にかかる負荷を最小限に抑えること
ができるため、外部との関係において第１の出力端子の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えて高速な出力データのデータ転送を行うことができ
る。

【０３７７】さらに、請求項３の半導体集積回路におい
ては、第１の比較データが反転入力データの場合、第２
の比較データは第１の反転内部データ及び反転外部デー
タのうち一のデータであり、第３の比較データが反転入
力データの場合、第４の比較データは第１の反転内部デ
ータ及び反転外部データのうち一のデータであり、第３
の比較データが第１の反転内部データの場合、第４の比
較データは反転データであるため、第１〜第４の比較デ
ータすべてに出力データ及び第２の反転内部データが該
当することはない。

【０３７８】その結果、請求項３記載の半導体集積回路
は、第１の外部データ出力手段の入出力にかかる負荷を
最小限に抑えることができるため、第１の出力端子のフ
ァンアウトが多い場合でも、伝搬遅延時間の最小限に抑
えてより高速な出力データのデータ転送を行うことがで
きる。

【０３７９】また、請求項４記載の半導体集積回路にお
いては、第１の比較データが反転入力データの場合、第
２の比較データは第１の反転内部データ及び第２の反転
内部データのうち一のデータであり、第３の比較データ
が反転入力データの場合、第４の比較データは第１の反
転内部データ及び第２の反転内部データのうち一のデー
タであり、第３の比較データが第１の反転内部データの
場合、第４の比較データは第２の反転内部データである
ため、第１〜第４の比較データのすべてに反転出力デー
タが該当することはない。

【０３８０】その結果、請求項４記載の半導体集積回路
は、第２の出力端子にかかる負荷を最小限に抑えること
ができるため、外部との関係において第２の出力端子の
ファンアウトが多い場合でも、伝搬遅延時間の最小限に
抑えて高速な反転出力データのデータ転送を行うことが
できる。

【０３８１】さらに、請求項５記載の半導体集積回路に
おいては、第１の比較データが入力データの場合、第２
の比較データは第１の内部データ及び外部データのうち
一のデータであり、第３の比較データが入力データの場
合、第４の比較データは第１の内部データ及び外部デー
タのうち一のデータであり、第３の比較データが第１の
内部データの場合、第４の比較データは出力データであ
るため、第１〜第４の比較データのすべてに反転出力デ
ータ及び第２の内部データが該当することはない。

【０３８２】その結果、請求項５記載の半導体集積回路
は、第２の外部データ出力手段の入出力にかかる負荷を
最小限に抑えることができるため、第２の出力端子のフ
ァンアウトが多い場合でも、伝搬遅延時間の最小限に抑
えてより高速な出力データのデータ転送を行うことがで
きる。

【０３８３】また、請求項６記載の半導体集積回路にお
いては、第１の比較データは、反転入力データであり、
第３の比較データは、第１の内部データ、反転入力デー
タ及び第１の反転内部データのうち一のデータであるた
め、第１〜第４の比較データのすべてに入力データが該
当することはない。

【０３８４】その結果、請求項６記載の半導体集積回路
は、入力端子にかかる負荷を最小限に抑えることができ
るため、外部との関係において入力端子のファンインが
多い場合でも、伝搬遅延時間の最小限に抑えて高速な入
力データのデータ転送を行うことができる。

【０３８５】また、請求項７記載の半導体集積回路にお
いては、第１の比較データが入力データの場合、第２の
比較データは第１の内部データ及び第２の内部データの
うち一のデータであり、第１の比較データが反転入力デ
ータの場合、第２の比較データは第１の反転内部データ
及び第２の反転内部データのうち一のデータであり、第
３の比較データが入力データの場合、第４の比較データ
は第１の内部データ及び第２の内部データのうち一のデ
ータであり、第３の比較データが第１の内部データの場
合、第４の比較データは第２の反転内部データであり、
第３の比較データが反転入力データの場合、第４の比較
データは第１の反転内部データ及び第２の反転内部デー
タのうち一のデータであり、第３の比較データが第１の
反転内部データの場合、第４の比較データは第２の反転
内部データであるため、第１〜第４の比較データのすべ
てに出力データ及び反転出力データが該当することはな
い。

【０３８６】その結果、請求項７記載の半導体集積回路
は、第１及び第２の出力端子にかかる負荷を最小限に抑
えることができるため、外部との関係において第１及び
第２の出力端子それぞれのファンアウトが多い場合で
も、伝搬遅延時間の最小限に抑えて高速な出力データ及
び反転出力データのデータ転送を行うことができる。

【０３８７】また、第１及び第２の出力端子に均等な負
荷が与えることになるため、外部との関係において、第
１及び第２の出力端子のファンアウトが同等な場合に、
出力データと反転出力データとの間に信号伝搬遅延が生
じないようにすることもできる。

【０３８８】また、請求項８記載の半導体集積回路にお
いては、第１の比較データが入力データの場合、第２の
比較データは出力データであり、第３の比較データは、
反転入力データ及び第１の反転内部データのうち一のデ
ータであり、第４の比較データは反転出力データであ
り、第１の比較データが反転入力データの場合、第２の
比較データは反転出力データであり、第３の比較データ
は、入力データ及び第１の内部データのうち一のデータ
であり、第４の比較データは出力データであるため、第
２の比較データ及び第４の比較データのうち、一方が出
力データであり、他方が反転出力データとなる。

【０３８９】その結果、請求項８記載の半導体集積回路
は、第１及び第２の出力端子に均等な負荷を与えること
より、外部との関係において、第１及び第２の出力端子
のファンアウトが同等な場合に、出力データと反転出力
データとの間に信号伝搬遅延が生じないようにすること
ができる。

【０３９０】この発明における請求項９記載の半導体集
積回路のクロック制御手段は、第１及び第２の比較デー
タを受け、第１の比較データと第２の比較データとの論
理積を求めて第１の論理データを出力する第１のＡＮＤ
ゲートと、第３及び第４の比較データを受け、第３の比
較データと第４の比較データとの論理積を求めて第２の
論理データを出力する第２のＡＮＤゲートと、第１及び
第２の論理データの論理和を求めて第３の論理データを
出力するＯＲゲートと、第３の論理データの“Ｈ”／
“Ｌ”に基づき、制御用クロックとして基準クロック／
固定電圧を出力するクロック制御ゲートとを備えて構成
されるため、クロック制御手段を構成するためのトラン
ジスタ数を最小限に抑えることができる。

【０３９１】その結果、集積度を向上させた半導体集積
回路を得ることができる。

【０３９２】この発明における請求項１０記載の半導体
集積回路は、各々が第１〜第ｎの入力データそれぞれと
第１〜第ｎの出力データを受け、第１〜第ｎの入力デー
タそれぞれと第１〜第ｎの出力データそれぞれとを比較
して、一致／不一致を指示する第１〜第ｎの比較信号を
それぞれ出力する第１〜第ｎの比較手段と、第１〜第ｎ
の比較信号を受け、第１〜第ｎの比較信号がすべて一致
を指示した場合のみ制御用クロックとして固定電圧を出
力し、それ以外の場合は制御用クロックとして基準クロ
ックを出力するクロック制御手段を備えている。

【０３９３】したがって、第１〜第ｎの比較信号がすべ
て一致を指示する場合、新たに入力される第１〜第ｎの
入力データすべてと、第１〜第ｎのデータ保持手段によ
りそれぞれ保持されている第１〜第ｎの出力データとが
同一値であるとみなすことができる。

【０３９４】その結果、請求項１０記載の半導体集積回
路は、第１〜第ｎの比較信号がすべて一致を指示したと
き、クロック制御手段により制御用クロックとして固定
電圧を出力することにより、第１〜第ｎのデータ保持手
段の動作に支障を与えることなく、制御用クロックの充
放電による消費電力増加を最小限に抑えることができ
る。

【０３９５】この発明における請求項１１記載の半導体
集積回路のクロック制御手段は、選択データと出力デー
タとを比較して、その一致／不一致の基づき制御用クロ
ックとして固定電圧／基準クロックを出力するため、新
たに入力される選択データと、データ保持手段で保持さ
れている出力データとが同一の場合に、制御用クロック
を固定することができる。

【０３９６】その結果、請求項１１記載の半導体集積回
路は、データ保持手段の動作に支障を与えることなく、
制御用クロックの充放電による消費電力増加を最小限に
抑えることができる。

【０３９７】さらに、入力データ選択手段は、選択信号
に基づき、入力データ及びスキャン入力データのうち一
方のデータを選択データとして出力するため、選択デー
タとしてスキャン入力データを選択するとにより、スキ
ャンテストの実行を低消費電力で行うこともできる。

【図面の簡単な説明】

【図１】この発明の実施の形態１〜６０の全体構成を
示す説明図である。

【図２】この発明の実施の形態１〜６０の基本構成を
示す回路図である。

【図３】この発明の実施の形態１の構成を示す回路図
である。

【図４】この発明の実施の形態２の構成を示す回路図
である。

【図５】この発明の実施の形態３の構成を示す回路図
である。

【図６】この発明の実施の形態４の構成を示す回路図
である。

【図７】この発明の実施の形態５の構成を示す回路図
である。

【図８】この発明の実施の形態６の構成を示す回路図
である。

【図９】この発明の実施の形態７の構成を示す回路図
である。

【図１０】この発明の実施の形態８の構成を示す回路
図である。

【図１１】この発明の実施の形態９の構成を示す回路
図である。

【図１２】この発明の実施の形態１０の構成を示す回
路図である。

【図１３】この発明の実施の形態１１の構成を示す回
路図である。

【図１４】この発明の実施の形態１２の構成を示す回
路図である。

【図１５】この発明の実施の形態１３の構成を示す回
路図である。

【図１６】この発明の実施の形態１４の構成を示す回
路図である。

【図１７】この発明の実施の形態１５の構成を示す回
路図である。

【図１８】この発明の実施の形態１６の構成を示す回
路図である。

【図１９】この発明の実施の形態１７の構成を示す回
路図である。

【図２０】この発明の実施の形態１８の構成を示す回
路図である。

【図２１】この発明の実施の形態１９の構成を示す回
路図である。

【図２２】この発明の実施の形態２０の構成を示す回
路図である。

【図２３】この発明の実施の形態２１の構成を示す回
路図である。

【図２４】この発明の実施の形態２２の構成を示す回
路図である。

【図２５】この発明の実施の形態２３の構成を示す回
路図である。

【図２６】この発明の実施の形態２４の構成を示す回
路図である。

【図２７】この発明の実施の形態２５の構成を示す回
路図である。

【図２８】この発明の実施の形態２６の構成を示す回
路図である。

【図２９】この発明の実施の形態２７の構成を示す回
路図である。

【図３０】この発明の実施の形態２８の構成を示す回
路図である。

【図３１】この発明の実施の形態２９の構成を示す回
路図である。

【図３２】この発明の実施の形態３０の構成を示す回
路図である。

【図３３】この発明の実施の形態３１の構成を示す回
路図である。

【図３４】この発明の実施の形態３２の構成を示す回
路図である。

【図３５】この発明の実施の形態３３の構成を示す回
路図である。

【図３６】この発明の実施の形態３４の構成を示す回
路図である。

【図３７】この発明の実施の形態３５の構成を示す回
路図である。

【図３８】この発明の実施の形態３６の構成を示す回
路図である。

【図３９】この発明の実施の形態３７の構成を示す回
路図である。

【図４０】この発明の実施の形態３８の構成を示す回
路図である。

【図４１】この発明の実施の形態３９の構成を示す回
路図である。

【図４２】この発明の実施の形態４０の構成を示す回
路図である。

【図４３】この発明の実施の形態４１の構成を示す回
路図である。

【図４４】この発明の実施の形態４２の構成を示す回
路図である。

【図４５】この発明の実施の形態４３の構成を示す回
路図である。

【図４６】この発明の実施の形態４４の構成を示す回
路図である。

【図４７】この発明の実施の形態４５の構成を示す回
路図である。

【図４８】この発明の実施の形態４６の構成を示す回
路図である。

【図４９】この発明の実施の形態４７の構成を示す回
路図である。

【図５０】この発明の実施の形態４８の構成を示す回
路図である。

【図５１】この発明の実施の形態４９の構成を示す回
路図である。

【図５２】この発明の実施の形態５０の構成を示す回
路図である。

【図５３】この発明の実施の形態５１の構成を示す回
路図である。

【図５４】この発明の実施の形態５２の構成を示す回
路図である。

【図５５】この発明の実施の形態５３の構成を示す回
路図である。

【図５６】この発明の実施の形態５４の構成を示す回
路図である。

【図５７】この発明の実施の形態５５の構成を示す回
路図である。

【図５８】この発明の実施の形態５６の構成を示す回
路図である。

【図５９】この発明の実施の形態５７の構成を示す回
路図である。

【図６０】この発明の実施の形態５８の構成を示す回
路図である。

【図６１】この発明の実施の形態５９の構成を示す回
路図である。

【図６２】この発明の実施の形態６０の構成を示す回
路図である。

【図６３】この発明の実施の形態６１の構成を示す回
路図である。

【図６４】実施の形態６１のトランジスタレベルの構
成を示す回路図である。

【図６５】この発明の実施の形態６２の構成を示す回
路図である。

【図６６】この発明の実施の形態６３の構成を示す回
路図である。

【図６７】ＦＦを有する従来の半導体集積回路の構成
を示す説明図である。

【図６８】ＦＦの構成を示す回路図である。

【図６９】ＦＦのトランジスタレベルの構成を示す回
路図である。

【図７０】ＦＦを有する従来の半導体集積回路の他の
構成を示す説明図である。

【図７１】図７０のＡＮＤゲートの内部構成を示す回
路図である。

【符号の説明】

２５ａ〜２５ｄフリップフロップ（ＦＦ）、２６ａ，
２６ｂ排他的論理和ゲート、２７クロック入力制御
手段、２７ａ，２７ｂＮＡＮＤゲート、２８データ保
持手段。

Claims

【特許請求の範囲】

【請求項１】入力データを受ける入力端子と、第１及び第２の出力端子と、前記入力端子を介して得た前記入力データを論理的に反
転した反転入力データを出力する入力データ反転手段
と、前記入力データ及び前記反転入力データを受け、第１の
制御用クロックに同期して、前記入力データの指示する
論理値を第１の内部出力データとして保持するととも
に、前記反転入力データの指示する論理値を第１の反転
内部出力データとして保持する第１のデータ保持手段
と、前記第１の内部出力データ及び前記第１の反転内部出力
データを受け、第２の制御用クロックに同期して、前記
第１の内部出力データの指示する論理値を第２の内部出
力データとして保持するとともに、前記第１の反転内部
出力データの指示する論理値を第２の反転内部出力デー
タとして保持する第２のデータ保持手段と、前記第２の反転内部出力データを論理的に反転して出力
データを前記第１の出力端子から出力する第１の外部デ
ータ出力手段と、前記第２の内部出力データを論理的に反転して反転出力
データを前記第２の出力端子から出力する第２の外部デ
ータ出力手段と、第１及び第２の比較データ並びに基準クロックを受け、
前記第１の比較データと前記第２の比較データとの論理
値の一致／不一致に基づき、前記第１の制御用クロック
として前記基準クロック／固定電圧を出力する第１のク
ロック制御手段と、第３及び第４の比較データ並びに前記基準クロックを受
け、前記第３の比較データと前記第４の比較データとの
論理値の一致／不一致に基づき、前記第２の制御用クロ
ックとして前記基準クロック／固定電圧を出力する第２
のクロック制御手段とを備え、前記第１の比較データは、前記入力データ及び前記反転
入力データのうち一のデータであり、前記第２の比較デ
ータは、前記第１の内部データ、前記第２の内部デー
タ、前記出力データ、前記第１の反転内部データ、前記
第２の反転内部データ及び前記反転出力データのうち一
のデータであり、前記第１の比較データが前記入力データの場合、前記第
２の比較データは前記第１の内部データ、前記第２の内
部データ及び前記出力データのうち一のデータであり、前記第１の比較データが前記反転入力データの場合、前
記第２の比較データは前記第１の反転内部データ、前記
第２の反転内部データ及び前記反転出力データのうち一
のデータであり、前記第３の比較データは、前記入力データ、前記第１の
内部データ、前記反転入力データ及び前記第１の反転内
部データのうち一のデータであり、前記第４の比較デー
タは、前記第１の内部データ、前記第２の内部データ、
前記出力データ、前記第１の反転内部データ、前記第２
の反転内部データ及び前記反転出力データのうち一のデ
ータであり、前記第３の比較データが前記入力データの場合、前記第
４の比較データは前記第１の内部データ、前記第２の内
部データ及び前記出力データのうち一のデータであり、前記第３の比較データが前記第１の内部データの場合、
前記第４の比較データは前記第２の内部データ及び前記
出力データのうち一のデータであり、前記第３の比較データが前記反転入力データの場合、前
記第４の比較データは前記第１の反転内部データ、前記
第２の反転内部データ及び前記反転出力データのうち一
のデータであり、前記第３の比較データが前記第１の反転内部データの場
合、前記第４の比較データは前記第２の反転内部データ
及び前記反転出力データのうち一のデータである、半導
体集積回路。
【請求項２】前記第１の比較データが前記入力データ
の場合、前記第２の比較データは前記第１の内部データ
及び前記第２の内部データのうち一のデータであり、前記第３の比較データが前記入力データの場合、前記第
４の比較データは前記第１の内部データ及び前記第２の
内部データのうち一のデータであり、前記第３の比較データが前記第１の内部データの場合、
前記第４の比較データは前記第２の内部データである、
請求項１記載の半導体集積回路。
【請求項３】前記第１の比較データが前記反転入力デ
ータの場合、前記第２の比較データは前記第１の反転内
部データ及び前記反転外部データのうち一のデータであ
り、前記第３の比較データが前記反転入力データの場合、前
記第４の比較データは前記第１の反転内部データ及び前
記反転外部データのうち一のデータであり、前記第３の比較データが前記第１の反転内部データの場
合、前記第４の比較データは前記反転データである、請
求項２記載の半導体集積回路。
【請求項４】前記第１の比較データが前記反転入力デ
ータの場合、前記第２の比較データは前記第１の反転内
部データ及び前記第２の反転内部データのうち一のデー
タであり、前記第３の比較データが前記反転入力データの場合、前
記第４の比較データは前記第１の反転内部データ及び前
記第２の反転内部データのうち一のデータであり、前記第３の比較データが前記第１の反転内部データの場
合、前記第４の比較データは前記第２の反転内部データ
である、請求項１記載の半導体集積回路。
【請求項５】前記第１の比較データが前記入力データ
の場合、前記第２の比較データは前記第１の内部データ
及び前記外部データのうち一のデータであり、前記第３の比較データが前記入力データの場合、前記第
４の比較データは前記第１の内部データ及び前記反転外
部データのうち一のデータであり、前記第３の比較データが前記第１の内部データの場合、
前記第４の比較データは前記出力データである、請求項
４記載の半導体集積回路。
【請求項６】前記第１の比較データは、前記反転入力
データであり、前記第３の比較データは、前記第１の内部データ、前記
反転入力データ及び前記第１の反転内部データのうち一
のデータである、請求項１記載の半導体集積回路。
【請求項７】前記第１の比較データが前記入力データ
の場合、前記第２の比較データは前記第１の内部データ
及び前記第２の内部データのうち一のデータであり、前記第１の比較データが前記反転入力データの場合、前
記第２の比較データは前記第１の反転内部データ及び前
記第２の反転内部データのうち一のデータであり、前記第３の比較データが前記入力データの場合、前記第
４の比較データは前記第１の内部データ及び前記第２の
内部データのうち一のデータであり、前記第３の比較データが前記第１の内部データの場合、
前記第４の比較データは前記第２の反転内部データであ
り、前記第３の比較データが前記反転入力データの場合、前
記第４の比較データは前記第１の反転内部データ及び前
記第２の反転内部データのうち一のデータであり、前記第３の比較データが前記第１の反転内部データの場
合、前記第４の比較データは前記第２の反転内部データ
である、請求項１記載の半導体集積回路。
【請求項８】前記第１の比較データが前記入力データ
の場合、前記第２の比較データは前記出力データであ
り、前記第３の比較データは、前記反転入力データ及び
前記第１の反転内部データのうち一のデータであり、前
記第４の比較データは前記反転出力データであり、前記第１の比較データが前記反転入力データの場合、前
記第２の比較データは前記反転出力データであり、前記
第３の比較データは、前記入力データ及び前記第１の内
部データのうち一のデータであり、前記第４の比較デー
タは前記出力データである、請求項１記載の半導体集積
回路。
【請求項９】入力データを受け、該入力データを論理
的に反転した反転入力データを出力する入力データ反転
手段と、前記入力データ及び前記反転入力データを受け、制御用
クロックに同期して、前記入力データの指示する論理値
を第１の内部出力データとして保持するとともに、前記
反転入力データの指示する論理値を第１の反転内部出力
データとして保持する第１のデータ保持手段と、前記第１の内部出力データ及び前記第１の反転内部出力
データを受け、前記制御用クロックに同期して、前記第
１の内部出力データの指示する論理値を第２の内部出力
データとして保持するとともに、前記第１の反転内部出
力データの指示する論理値を第２の反転内部出力データ
として保持する第２のデータ保持手段と、前記第２の反転内部出力データを論理的に反転して出力
データを出力する第１の外部データ出力手段と、前記第２の内部出力データを論理的に反転して反転出力
データを出力する第２の外部データ出力手段と、第１〜第４の比較データ並びに基準クロックを受け、前
記第１〜第４の比較データに基づき、前記制御用クロッ
クとして前記基準クロックあるいは固定電圧を出力する
クロック制御手段とを備え、前記クロック制御手段は、第１及び第２の比較データを受け、前記第１の比較デー
タと前記第２の比較データとの論理積を求めて第１の論
理データを出力する第１のＡＮＤゲートと、第３及び第４の比較データを受け、前記第３の比較デー
タと前記第４の比較データとの論理積を求めて第２の論
理データを出力する第２のＡＮＤゲートと、前記第１及び第２の論理データの論理和を求めて第３の
論理データを出力するＯＲゲートと、前記基準クロック及び前記第３の論理データを受け、前
記第３の論理データの“Ｈ”／“Ｌ”に基づき、前記制
御用クロックとして前記基準クロック／固定電圧を出力
するクロック制御ゲートとを備え、前記第１の比較データは、前記入力データ及び前記反転
入力データのうち一のデータであり、前記第１の比較データが前記入力データの場合、前記第
２の比較データは前記第１の反転内部データ、前記第２
の反転内部データ及び前記反転出力データのうち一のデ
ータであり、前記第３の比較データは、前記反転入力デ
ータデータであり、前記第４の比較データは前記第１の
内部データ、前記第２の内部データ及び前記出力データ
のうち一のデータであり、前記第１の比較データが前記反転入力データの場合、前
記第２の比較データは前記第１の内部データ、前記第２
の内部データ及び前記出力データのうち一のデータであ
り、前記第３の比較データは、前記入力データであり、
前記第４の比較データは前記第１の反転内部データ、前
記第２の反転内部データ及び前記反転出力データのうち
一のデータである、半導体集積回路。
【請求項１０】各々が第１〜第ｎの入力データをそれ
ぞれ受け、共通の制御用クロックに同期して、前記第１
〜第ｎの入力データの指示する論理値をそれぞれ第１〜
第ｎの出力データとして保持するとともに、前記第１〜
第ｎの入力データそれぞれの指示する論理値の反転値を
第１〜第ｎの反転出力データとして保持する第１〜第ｎ
データ保持手段と、各々が前記第１〜第ｎの入力データそれぞれと前記第１
〜第ｎの出力データを受け、前記第１〜第ｎの入力デー
タそれぞれと前記第１〜第ｎの出力データそれぞれとを
比較して、一致／不一致を指示する第１〜第ｎの比較信
号をそれぞれ出力する第１〜第ｎの比較手段と、前記第１〜第ｎの比較信号及び基準クロックを受け、前
記第１〜第ｎの比較信号がすべて一致を指示した場合の
み前記制御用クロックとして固定電圧を出力し、それ以
外の場合は前記制御用クロックとして前記基準クロック
を出力するクロック制御手段と、を備える半導体集積回
路。
【請求項１１】入力データとスキャン入力データとを
受け、選択信号に基づき、前記入力データ及び前記スキ
ャン入力データのうち一方のデータを選択データとして
出力する入力データ選択手段と、前記選択データをそれぞれ受け、制御用クロックに同期
して、前記選択データの指示する論理値を出力データと
して保持するデータ保持手段と、前記選択データ、前記出力データ及び基準クロックを受
け、前記選択データと前記出力データとを比較して、そ
の一致／不一致の基づき、前記制御用クロックとして固
定電圧／前記基準クロックを出力するクロック制御手段
と、を備える半導体集積回路。