KR100192068B1

KR100192068B1 - 반도체 집적회로 장치

Info

Publication number: KR100192068B1
Application number: KR1019910015112A
Authority: KR
Inventors: 도시로 다까하시; 마사아끼 오까와; 가즈오 고이데
Original assignee: 가나이 쓰도무; 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1990-09-12
Filing date: 1991-08-30
Publication date: 1999-06-15
Also published as: KR920007329A; US5227674A

Abstract

정보의 전달경로에 배치된 플립플롭회로에 대한 클럭동기동작에 의해서 그 논리동작타이밍이 제어되는 반도체집적회로장치에서, 플립플롭회로는 데이터입력단자, 데이터출력단자, 기억회로 및 그 기억회로보다 지연시간이 작은 바이패스회로를 갖고, 데이터입력단자와 데이터출력단자 사이에 기억회로와 바이패스회로가 병렬로 접속되고, 기억회로에 데이터가 라이트되고 있을 때 바이패스회로를 거쳐서 데이터가 데이터출력단자로 출력된다.

이것에 의해 플립플롭회로의 지연시간이 작게 되어 반도체집적회로장치의 논리동작을 고속화할 수가 있다.

Description

반도체집적회로장치

제1도는 본 발명에 관한 반도체집적회로장치에 적용되는 레벨센스형의 플립플롭회로의 1예를 도시한 회로도.

제2도는 본 발명의 1실시예에 관한 마이크로프로세서의 칩 배치도.

제3도는 임계경로의 1예를 도시한 설명도.

제4도는 제2도의 마이크로프로세서에 적용되는 플립플롭회로의 특성을 도시한 설명도.

제5도(a)∼(e)는 각각 본 발명에 관한 반도체집적회로장치에 적용되는 주/종속형의 플립플롭회로의 1예를 도시한 도면.

제6도는 BI-CMOS화한 바이패스회로의 1예를 도시한 회로도.

제7도(a), (b)는 각각 본 발명에 관한 반도체집적회로장치에 적용되는 다른 플립플롭회로의 1예를 도시한 회로도.

제8도(a), (b)는 각각 본 발명자가 검토한 플립플롭회로의 회로를 도시한 회로도.

본 발명은 플립플롭회로를 포함하는 반도체집적회로장치, 더 나아가서는 정보의 전달경로에 배치된 플립플롭회로에 대한 클럭동기동작에 의해서 논리동작타이밍이 제어되는 반도체집적회로장치에 관한 것으로, 예를들면 마이크로프로세서 또는 마이크로 컴퓨터 등의 논리LSI에 적용해서 유효한 기술에 관한 것이다.

마이크로프로세서등의 논리LSI에서는 그 실행부에 포함되는 산술논리연산회로, 멀티플렉서, 시프터, 디코더 및 셀렉터 등을 논리회로간의 정보전달경로에 레지스터를 배치하고, 각 레지스터를 클럭신호로 동기동작시키는 것에 의해 용이하게 오동작을 방지해서 데이터처리를 실행하도록 되어 있다. 이와같은 레지스터로서는 클럭신호사이클, 더 나아가서는 결합잡음이나 미소한 리크전류 그리고 α선 등의 영향에 관계없이 안정적으로 데이터를 유지할 수 있는 여러개의 스테이틱형의 플립플롭회로가 일반적으로 채용되고 있다.

이와같은 논리LSI의 성능은 정보의 전달경로에 배치된 여러개의 스테이틱형 플립플롭회로의 동작을 규정하는 클럭신호 사이클에 의해서 결정된다. 즉 클럭신호의 변화에 동기해서 레지스터 즉 여러개의 스테이틱형 플립플롭회로에서 데이터가 출력되면 그 데이터에 대하여 여러 가지의 논리연산등이 실시되고, 해당 연산결과가 다음단의 레지스터에 도달하는 타이밍이 맞추어서 해당 다음단의 레지스터가 클럭신호의 변화에 동기해서 데이터를 입력할 수 있도록 해당 클럭신호의 사이클이 결정된다.

또한, 이와같은 마이크로프로세서에 대해서 기재된 문헌의 예로서는 닛케이 매크로힐사 발행의 닛케이 일렉트로닉스(1987년 7월 13일호) 124페이지 내지 138페이지가 있다.

그러나 종래 이 종류의 논리LSI에 있어서, 레지스터를 구성하는 여러개의 스테이틱형 플립플롭회로에 클럭신호의 변화가 부여되고나서 그 내부에 유지된 데이터가 출력되기까지의 지연시간, 또는 클럭신호의 변화에 동기해서 데이터의 라이트가 개시되기까지의 동작지연시간은 NAND 게이트나 NOR 게이트 등의 일반게이트에 비해서 수배로 크게 되어, 논리LSI를 고성능화 또는 고속화를 도모하기 위한 장해로 될 염려가 있는 것이 본 발명자에 의해서 명백하게 되었다. 왜냐하면, 순서회로로서의 스테이틱형 플립플롭회로에서는 그 데이터 입력단자와 그 데이터 출력단자 사이에 데이터를 스테이틱으로 래치하기 위한 데이터계 논리게이트나 상기 데이터계 논리게이트를 클럭신호에 동기해서 동작시키기 위한 클럭계 논리게이트 등을 포함하므로, 데이터입력단자에서 데이터출력단자까지 사이에 존재하는 게이트직렬 단수가 많아지기 때문이다.

여기서 착안하는 플립플롭회로는 동기식 순서회로로서 위치가 부여되는 것으로서, 특히 본 발명자는 디자인 오토메이션과 같은 자동배치배선의 단위셀 또는 표준셀로 되는 플립플롭회로, 구체적으로는 제8도(A)에 도시된 레벨센스형의 플립플롭에 대해서 검토하였다.

동일도면에서, G101 내지 F103 및 G106 내지 G108은 인버터게이트, G104 및 G105는 NAND 게이트, T101 및 T102는 트랜스퍼 게이트를 나타내고 있다. 상기 NAND 게이트 G104, G105는 트랜스퍼 게이트 T101을 거쳐서 귀환 접속되는 것에 의해 스테이틱 래치를 구성한다. 동일도면에 도시된 플립플롭회로는 표준셀로서 이용되는 것으로서, 그 입출력단자에 접속되는 회로의 구동능력이나 용량성부하는 실제로 이 플립플롭이 이용되는 반도체집적회로장치마다 가지각색으로서, 이것을 고려하여 상기 인버터게이트 G101, G106, G107이 마련되어 있다. 즉, 상기 인버터게이트 G101은 데이터라이트 타이밍을 규정하는 세트업 시간 및 홀드시간 그리고 클럭 최소 펄스폭이 클럭신호 CLK의 입력파형의 변화에 영향을 받지 않게 하기 위한 파형조정을 실행한다. 상기 인버터게이트 G103은 데이터 D 입력의 전단회로의 구동능력에 라이트 시간이 영향을 받지 않게 하기 위한 증폭기능을 갖는다. 상기 인버터게이트 G106, G107은 데이터의 출력동작이 출력측 부하용량에 영향을 받지 않게 한다. 또 클럭신호 CLK의 레벨변화에 의해서 페치되는 입력데이타 D의 라이트 및 리드에 대하여 세트 및 리세트동작을 우선시키도록 상기 인버터게이트 G106, G107의 입력은 NAND 게이트 G105의 출력측에 접속되고, NAND 게이트 G104의 입력측에는 접속되어 있지 않다.

따라서 이 플립플롭회로에서 클럭신호 CLK가 고레벨로 변화되고 나서 반전출력 Q*(*는 부논리를 의미한다)를 얻기까지는 6단의 게이트 G101, T102, G104, G105, G106, G108의 출력이 확장되는 것을 기다리지 않으면 안되며, 또 비반전출력(정전출력) Q를 얻기까지는 5단의 게이트 G101, T102, G104, G105, G107의 출력이 확정되는 것을 기다리지 않으면 안된다. 이것에 의해 클럭신호 CLK의 고레벨로의 변화에서 데이터출력이 확정되기까지의 지연은 크게 되고 만다.

제8도(B)에는 본 발명자가 검토한 다른 플립플롭회로가 도시되어 있다. 동일 도면에 도시된 플립플롭회로는 복합게이트로서의 2개의 OR/AND 인버터게이트 G113, G114에 의해서 스테이틱래치가 구성되고 클럭신호 CLK의 입력단에는 파형정형용 인버터게이트 G111이 배치되고, 출력측에는 라이트동작이 출력측 부하용량에 영향되지 않게 하기 위한 인버터게이트 G115, G116이 배치되며, 또 입력데이타 D의 반전용 인버터게이트 G112가 마련되어 있다. 이 플립플롭회로도 클럭신호 CLK가 고레벨로 변화되고 나서 반전출력 Q* 및 정전출력 Q를 얻기까지는 4단의 게이트 G111, G113, G114, G116 또는 G111, G113, G114, G115의 출력이 확정되는 것을 기다리지 않으면 안되고, 상기와 마찬가지로 클럭신호 CLK의 고레벨로의 변화에서 데이터출력이 확정되기까지 큰 지연이 발생한다.

이와같이 종래의 클럭동기형 플립플롭회로에서는 클럭신호의 레벨변화에서 데이터출력이 확정되기까지 비교적 큰 지연이 발생하므로, 클럭신호에 대한 데이터의 세트업 시간이나 홀드시간을 소요시간 확보하기 위해서는 필연적으로 클럭신호 주기가 길어진다. 이것에 의해 이와같은 플립플롭회로의 동작을 규정하는 클럭신호의 사이클에 의해 동작속도가 결정되는 논리LSI에서는 그 고속화에 한계가 발생하고 만다. 예를들면, 그와같은 플립플롭회로가 임계경로에 존재하고 있는 경우 해당 플립플롭회로의 동작지연시간이 논리LSI의 고속화를 저지하게 되고 만다.

특히, 고속화라는 점만에 관해서는 ECL회로를 채용할 수도 있지만, MOS형 반도체집적회로장치에 비하면 고집적화가 곤란하고 소비전력도 각별히 크기 때문에 반드시 득책은 아니다.

본 발명의 목적은 클럭동기형 플립플롭회로의 동작지연을 적게해서 반도체집적회로장치의 논리동작을 고속화하고자 하는 것이다.

본 발명의 다른 목적은 플립플롭회로의 동작을 규정하는 클럭신호 사이클에 의해 성능이 결정되는 반도체집적회로장치에서 고집적화 및 저소비전력화를 실현하면서 플립플롭회로의 성능의 면에서 고속으로 논리동작을 실행할 수 있는 반도체집적회로장치를 제공하는 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.

본 출원에서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

정보의 전달경로에 배치된 플립플롭회로에 대한 클럭동기동작에 의해 그 논리동작타이밍이 제어되는 반도체집적회로장치에 제4도의 곡선(a)이하의 영역에 포함되는 동작특성을 갖는 플립플롭회로를 채용하는 것이다.

또, 정보의 전달경로에 배치된 플립플롭회로에 대한 클럭동기동작에 의해 그 논리동작타이밍이 제어되는 반도체집적회로장치에 있어서, 상기 플립플롭회로로서 그 데이터입력단자와 출력단자 사이에 기억회로와 이 기억회로보다 직렬게이트단수가 적은 바이패스회로를 병렬접속하는 구성을 채용하는 것이다.

또, 정보의 전달경로에 배치된 플립플롭회로에 대한 클럭동기동작에 의해 그 논리동작타이밍이 제어되는 반도체집적회로장치에 있어서, 상기 플립플롭회로로서 그 데이터입력단자와 출력단자 사이에 기억회로와 바이패스회로를 병렬접속하고, 상기 데이터입력단자에서 출력단자에 이르기까지의 데이터의 전파지연시간에 관하여 기억회로에 비해서 바이패스회로쪽이 적게되는 구성을 채용하는 것이다.

상기 바이패스회로는 기억회로의 논리를 통하게 하지 않고, 이 기억회로에 라이트되어야 할 정보를 우회해서 출력단자로 전달하는 것이다. 기억회로의 출력확정전의 유지정보와 바이패스회로의 출력정보의 경합을 방지하는 경우에는 상기 바이패스회로를 상기 기억회로의 데이터 라이트 동작시에 상기 데이터출력단자와 도통상태로 하고, 상기 기억회로의 데이터 유지상태시에 상기 바이패스회로를 상기 데이터출력단자와 비도통상태로 하는 전환수단을 상기 플립플롭회로에 포함하면 좋다.

상기 전환수단은 상기 기억회로의 라이트동작을 제어하는 클럭신호와 동일한 클럭신호에 따라서 그 도통/비도통상태가 전환제어되는 스위치회로, 논리게이트 및 클럭드 게이트 중에서 선택된 단일 또는 여러개의 수단을 채용할 수가 있다.

또, 정보의 전달경로에 배치된 플립플롭회로에 대한 클럭동기동작에 의해 그 논리동작타이밍이 제어되는 반도체집적회로장치에 있어서, 상기 플립플롭회로로서 그 데이터입력단자와 출력단자 사이에 기억회로와 바이패스회로를 병렬접속하고, 기억회로의 데이터 라이트동작시에는 바이패스회로의 출력을 출력단자로 전달하고, 기억회로의 데이터 유지상태에서는 기억회로의 출력을 상기 출력단자로 전달하는 수단을 포함하는 구성을 채용해도 좋다.

또, 플립플롭회로가 적용되는 회로구성의 여하에 관계없이 동작의 안정화 또는 동작규격의 통일화를 도모하는데는 상기 기억회로에서의 정보라이트를 위한 세트업시간 및 홀드시간을 데이터출력단자에 결합되는 용량성 부하의 대소에 크게 의존시키지 않기 위한 게이트 또는 버퍼와 같은 수단을 마련해도 좋다.

또, 정전출력과 반전출력을 갖는 구성에 대응시키는 데는 정전출력용의 바이패스회로와 반전출력용의 바이패스회로를 각각 별개로 포함시킬 수가 있다.

또, 결합 잡음이나 미소한 리크전류 등의 영향을 받지 않는 정보기억의 안정화를 도모하는데는 스테이틱으로 정보를 유지하는 형식의 기억회로를 채용해도 좋다.

또, 기억회로에 세트/리세트 기능이 있는 경우, 클럭신호가 어떠한 상태에 있어도 플립플롭회로 전체에서의 세트/리세트동작을 우선 시키는 데는 바이패스회로에도 세트/리세트기능을 마련해 두는 것이 바람직하다.

또, 플립플롭회로가 직렬 접속형태의 주단 및 종속단의 2개의 기억회로를 구비하는 경우 종속단에 바이패스회로를 병렬접속하는 것이 바람직하다.

또, 고집적화 및 저소비전력화라는 점에서는 상기 플립플롭회로를 포함하는 반도체집적회로장치를 상보형 MOS 회로형식으로 구성하는 것이 좋다.

또, 플립플롭회로의 구동능력향상이라는 점에서는 상기 플립플롭회로를 바이폴라 트랜지스터와 MOS 트랜지스터를 포함하는 BI-CMOS 회로로 구성할 수도 있다.

상기한 수단에 의하면, 클럭신호의 변화에 동기해서 기억회로가 입력데이타를 페치해서 유지할 때 이 기억회로에 병렬 접속된 바이패스회로는 이것에 병행해서 그 입력데이타에 따르는 정보를 출력한다. 바이패스회로는 기억동작을 수반하지 않고, 또는 내장게이트의 직렬 접속단수가 기억회로보다 적고, 또는 입력단자에서 출력단자까지의 정보전달지연이 기억회로보다 작게 되어 있으므로 기억회로의 입력데이타의 라이트동작이 완료되기 이전에 바이패스회로회로는 상기 입력데이타에 대응하는 정보를 고속으로 출력한다. 이와같이 클럭신호의 변화에 동기해서 입력데이타가 플립플롭의 입력단자로 입력되고 나서 이 입력데이타에 따른 데이터가 플립플롭의 출력단자로 출력되기까지의 타이밍이 빨리 된다. 이것은 클럭 동기형 플립플롭회로의 동작지연을 적게 하는 것으로 된다. 따라서 플립플롭회로의 동작을 규정하기 위한 클럭신호 사이클에 의해서 그 성능이 결정되는 마이크로프로세서 또는 마이크로컴퓨터 등이 반도체집적회로장치에 있어서, 상기 클럭신호 사이클을 고속화할 수 있으므로 상기 반도체집적회로장치의 논리동작을 고속화할 수가 있다.

그리고, 이와같은 반도체집적회로장치를 MOS형 반도체집적회로로 구성할 때 소자의 미세화와 이것에 수반하는 전원전압의 저전압화의 촉진에 의해 스케일링 규칙에 따라서 플립플롭회로는 처음부터 LSI의 전체적인 동작이 더욱 고속화되어, 고집적화 및 저소비전력화를 희생으로 하는 일없이 플립플롭회로의 성능면에서 더욱 고속의 논리동작을 달성한다.

이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.

제2도에는 본 발명의 실시예1에 관한 마이크로컴퓨터 또는 마이크로프로세서의 칩 배치도가 도시되어 있다.

동일도면에서, (1)은 실리콘과 같은 1개의 반도체기판이다. 예를들면 이 반도체기판(1)의 바깥 가장자리부에는 다수의 본딩패드(2)가 배치됨과 동시에 입력버퍼, 출력버퍼 및 입출력버퍼의 형성영역(3)이 구성된다. 상기 형성영역(3)의 안쪽에는 명령을 프리페치하는 명령큐(4), 명령큐(4)에서 소정의 순서로 명령을 받는 명령레지스터(5), 명령레지스터(5)가 유지하는 명령을 디코드해서 각종 제어신호를 생성하는 명령디코더(6)등을 포함하는 명령제어부가 구성된다. 또, 산술논리연산기(7), 승산기어레이(8), 베럴 시프터(9), 연산레(10) 등의 연산수단, 그리고 이것을 제어하는 부동소수점컨트롤러(11)이나 승산기 컨트롤러(12)가 마련된다. 그밖에 레지스터파일(13), 데이터 캐시메모리(14), 어드레스 레지스터(15), 어드레서 변환버퍼(16), 클럭 발생기(17) 등이 마련되어 있다. 이 마이크로프로세서(1)은 명령레지스터(5)에 페치된 명령을 명령디코더(6)이 해독하는 것에 의해 각종 연산기나 레지스터등을 거쳐서 데이터나 어드레스의 연산을 실행해서 그 명령을 실행한다.

제3도에는 제2도에 도시한 마이크로프로세서(1)의 성능을 지표하는 정보전달경로, 예를들면 임계경로의 1예가 도시되어 있다. 동일도면에 도시된 임계경로는 특히 제한되지 않지만, 점프명령에 의해 명령어드레스를 생성할 때의 경로이다.

명령레지스터(5), 연산레지스터(10) 및 어드레스 레지스터(15)는, 예를들면 클럭신호 CLK의 변화에 동기해서 데이터를 라이트하여 유지한다. 명령레지스터(5)는 클럭신호 CLK의 변화에 동기해서 명령을 입력유지해서 이것을 출력한다. 출력된 명령은 명령디코더(6)에서 해독되어 셀렉터(20)을 통해서 산술논리연산기(7)에 공급되고, 여기서의 연산결과는 정상적으로 후단에 전달되어서 오동작이 발생하지 않도록 하는데는 연산레지스터(10)에 클럭신호 CLK의 다음의 변화가 부여되기 전에 즉 사이클타임 Tcyc 이내에 해당 연산결과데이타가 연산레지스터(10)의 입력에 도달하고 있지 않으면 안된다. 마찬가지로 연산레지스터(10)에서 출력되는 데이터에 대해서 배럴 시프터(9)에서 연산되어 셀렉터(21)을 거쳐서 어드레스 레지스터(15)로 전달되는 정보에 관해서도 사이클타임 Tcyc 이내에 이 어드레스 레지스터(15)의 입력에 도달하고 있지 않으면 안된다.

상기 명령레지스터(5), 연산레지스터(10), 어드레스 레지스터(15) 등은 그 구성비트수에 따르는 수의 플립플롭회로에 의해 구성되고, 명령디코더(6)이나 산술논리연산기(7) 등은 NAND 게이트, NOR 게이트, 인버터게이트등에 의해서 구성된다.

제3도의 임계경로로 대표되는 바와 같이 정보의 전달경로에 배치된 플립플롭회로에 대한 클럭동기동작에 의해 그 논리동작타이밍이 제어되는 본 실시예의 마이크로프로세서(1)에 있어서, 데이터처리의 고속화를 도모하는데는 사이클타임 Tcyc의 단축이 필요하고, 그를 위해서는 NAND 게이트등의 조합회로의 동작지연시간을 작게함과 동시에 플립플롭회로에서 클럭신호 CLK가 변화하고 나서 정규의 데이터가 출력되기가지의 지연시간을 극력 짧게 하는 일이 필요하게 한다.

제1도에는 상기 각종 레지스터를 구성하기 위한 플립플롭회로의 1예가 도시되어 있다. 동일도면에 도시된 플립플롭회로(30)은 클럭신호 CLK의 레벨에 따라서 데이터를 입력하는 레벨센스형의 것으로서, 클럭입력단자(31), 데이터입력단자(32), 데이터정전출력단자(33), 데이터반전입력단자(34), 세트단자(35), 리세트단자(36)을 갖고, 데이터의 입력단자와 출력단자 사이에 기억회로(40), 정전출력용의 바이패스회로(41) 및 반전출력용의 바이패스회로(42)가 병렬접속되고, 이들은 공통의 클럭신호 CLK, 세트신호 S*, 리세트신호 R*에 의해서 제어된다. 도면에서의 Vcc는 2V와 같은 전원전압으로 되고, GND는 0V와 같은 접지전압으로 된다.

상기 정전출력용의 바이패스회로(41)은 인버터게이트 G2, 2개의 p채널형의 MOS 또는 MIS형 전계효과 트랜지스터(이하 MOS트랜지스터라 한다) MP1, MP2 및 2개의 n채널형의 트랜지스터 MN1, MN2에 의해서 구성되는 클럭드 인버터게이트 G20 및 상보형 MOS트랜스퍼 게이트(이하 트랜스퍼 게이트라 한다) T1에 의해 구성되는 입력데이타 D의 전달경로를 포함한다.

상기 반전출력용의 바이패스회로(42)는 2개의 p채널형의 MOS 트랜지스터 MP4, MP5 및 2개의 n채널형의 MOS트랜지스터 MN4, MN5에 의해서 구성되는 클럭드 인버터게이트 G21과 트랜스퍼 게이트 T2에 의해서 구성되는 입력데이타 D의 전달경로를 포함한다.

상기 기억회로(40)은 트랜스퍼 게이트 T3과 2개의 NAND 게이트 G8, G9에 의해 구성되는 스테이틱래치를 갖고, 인버터게이트 G7, 트랜스퍼 게이트 T4, NAND 게이트 G8, G9 트랜스퍼 게이트 T3, 인버터게이트 G10 및 트랜스퍼 게이트 T5에 의해서 데이터의 정전출력용 전달경로를 구성함과 동시에 인버터게이트 G7, 트랜스퍼 게이트 T4, NAND 게이트 G8, G9, 트랜스퍼 게이트 T3, 인버터게이트 G11 및 트랜스퍼 게이트 T6에 의해서 데이터의 정전출력용 전달경로를 구성한다.

플립플롭회로(30)에서의 세트/리세트기능은 기억회로(40) 및 바이패스회로(41), (42) 각각이 갖고 있으며, 기억회로(40)에서 세트신호 S*를 받는 NAND 게이트 G8이 세트기능을 취급함과 동시에 리세트신호R*를 받는 NAND 게이트 G9가 리세트기능을 취급한다. 정전출력용의 바이패스회로(41)에서 상기 클럭드 인버터게이트 G20 및 p채널형 MOS트랜지스터 MP3과 n채널형 MOS트랜지스터 MN3이 세트/리세트 기능을 취급한다. 또, 반전출력용의 바이패스회로(42)에서 상기 클럭드 인버터게이트 G21 및 p채널형 MOS트랜지스터 MP6과 n채널형 MOS트랜지스터 MN6이 세트/리세트 기능을 취급한다.

상기 기억회로(40)의 정전출력과 바이패스회로(41)의 출력은 노드 N1에 의해서 와이어드 OR 접속되고, 어느 출력을 선택하는가는 상보적으로 스위치 제어되는 트랜스퍼 게이트 T1, T5에 의해 선택된다. 또, 기억회로(40)의 반전출력과 바이패스회로(40)의 출력은 노드 N2에 의해서 와이어드 OR 접속되고, 어느 출력을 선택하는가는 상보적으로 스위치 제어되는 트랜스퍼 게이트 T2, T6에 의해 선택된다. 트랜스퍼 게이트 T1, T2, T5, T6 등을 스위치제어하기 위해 클럭신호 CLK를 전달하는 직렬 3단의 인버터게이트 G4, G5, G6이 배치되어 있다.

클럭신호 CLK가 고레벨로 되면 트랜스퍼 게이트 T1, T2가 ON 상태로 되어서 바이패스회로(41), (42)의 출력이 정전출력단자(33)과 반전출력단자(34)에 도통상태로 되고, 기억회로(40)의 출력은 상기 출력단자(33), (34)와는 비도통상태로 된다. 따라서 이때 데이터입력단자(32)에서 데이터 D가 부여되면 그 정전출력Q가 바이패스회로(41)를 통하여 출력단자(33)에 공급됨과 동시에 바이패스회로(42)를 통하여 반전출력Q*가 출력단자(34)에 공급된다.

클럭신호 CLK가 고레벨일 때 기억회로(40)은 라이트상태로 되고, 바이패스회로(41), (42)에 의한 출력동작에 병행해서 입력데이타 D의 라이트가 실행된다. 즉, NAND 게이트 G8, G9와 함께 스테이틱 래치를 구성하는 트랜스퍼 게이트 T3이 OFF 상태로 되며, 또한 인버터게이트 G7을 거쳐서 입력데이타 D를 페치하는 트랜스퍼 게이트 T4가 ON 상태로 되어서 라이트상태로 된다.

이 라이트상태에서 세트신호 S*가 저레벨로 되어 세트동작이 지시되면 정전출력용 바이패스회로(41)에서 MOS트랜지스터 NM2가 OFF 상태로 반전됨과 동시에 MOS트랜지스터 MP3이 ON상태로 되고, 이것에 의해 입력데이타 D의 레벨에 관계없이 정전출력 Ω는 고레벨로 고정된다. 반전출력용 바이패스회로(42)에서는 MOS트랜지스터 NM6이 ON 상태로 반전됨과 동시에 MOS트랜지스터 MP4가 OFF상태로 되고, 이것에 의해 입력데이타 D의 레벨에 관계없이 반전출력 Ω*는 저레벨로 고정된다. 이때 기억회로(40)은 저레벨의 세트신호 S*를 받는 NAND 게이트 G8의 작용에 의해 입력데이타 D의 논리값에 관계없이 세트상태로 된다. 이와같이 라이트동작시에 세트동작이 지시되었을 때, 세트동작은 클럭신호 CLK에 의한 제어에 우선된다. 즉, 클럭신호 CLK의 변화에 동기해서 페치되는 데이터 D의 논리값 여하에 관계없이 정전출력Ω 및 반전출력Ω*는 세트상태의 출력레벨로 강제된다. 리세트신호 R*가 저레벨로 되어서 리세트동작이 지시된 경우에도 마찬가지이다.

클럭신호 CLK가 저레벨로 되면 트랜스퍼 게이트 T1, T2가 OFF 상태로 됨과 동시에 트랜스퍼 게이트 T5, T6이 ON상태로 되어서 바이패스회로(41), (42)의 출력은 정전출력단자(33) 및 반전출력단자(34)와 비도통상태로 되어, 기억회로(40)의 출력이 플립플롭회로(30)의 출력으로 된다. 이때 기억회로(40)의 트랜스퍼 게이트 T4가 OFF상태로 되며, 또한 트랜스퍼 게이트 T3이 ON상태로 되므로 라이트된 데이터는 스테이틱으로 래치된다. 따라서 클럭신호 CLK의 고레벨기간에 기억회로(40)에 라이트된 데이터는 용량성 결합이나 미소한 리크전류 더 나아가서는 α선등의 영향을 받아서 바람직하지 않게 레벨반전하는 일없이 단정적으로 출력단자(33), (34)에서 출력된다. 또, 트랜스퍼 게이트 T5, T6의 전단에 배치된 인버터게이트 G10, G11의 작용에 의해 출력부하용량의 영향을 받지 않고 데이터를 출력할 수 있다.

이때 세트신호 S*가 저레벨로 되어서 세트동작이 지시되면 기억회로(40)은 저레벨의 세트신호 S*를 받는 NAND 게이트 G8의 작용에 의해 입력데이타 D의 논리값에 관계없이 세트상태로 되고, 출력단자(33)에서 얻어지는 정전출력Ω는 고레벨, 그리고 출력단자(34)에서 얻어지는 반전출력Ω*는 저레벨로 고정된다. 일단 세트동작이 지시되어서 그 상태가 기억회로(40)에 기억되면 해당 세트신호 S*가 고레벨로 니게이트되어도 세트상태는 안정적으로 유지된다. 또, 리세트신호 R*가 저레벨로 되어서 리세트동작이 지시된 경우에도 마찬가지이다.

또한, 클럭신호 CLK의 입력단에 배치되어 있는 인버터게이트 G4 등은 데이터 라이트동작을 규정하는 세트업시간과 홀드시간 및 클럭최소펄스폭이 클럭신호 CLK의 입력파형의 변화에 영향받지 않게 하기 위한 파형정형을 실행한다.

이 플립플롭회로(30)에서 클럭신호 CLK가 고레벨로 변화되고나서 데이터가 출력되기까지 해당 데이터가 통과할 게이트 단수는 각각의 바이패스회로(41), (42)에서의 트랜스퍼 게이트 T1, T2의 1단만으로 최소로 되어 있으므로 제8도(A), (B)에 도시된 바와 같은 회로에 비해서 클럭신호의 변화타이밍에서 정규의 데이터가 출력되기까지의 지연시간은 매우 적게 되어 있다. 게다가 이 플립플롭회로(30)은 종래와 마찬가지로 기억회로(40)에서의 라이트동작의 안정성 및 데이터출력성능의 안정성이 보증되어 있으므로 디자인 오트메이션과 같은 자동배치배선의 단위셀 또는 표준셀로서의 사용상태, 즉 실제로 이 플립플롭이 이용되는 반도체집적회로장치마다 그 입출력단자에 접속되는 회로의 구동능력이나 용량성부하가 가지각색인 것을 가정할 수 있는 사용상태에도 가장 적합하다.

여기서 플립플롭회로(30)을 구성하는 MOS트랜지스터의 크기에 관해서는 MOS트랜지스터 MP2, NM1, MP5, MN4 트랜스퍼 게이트 T1, T2를 각각 구성하는 MOS트랜지스터 및 인버터게이트 G4를 구성하는 MOS트랜지스터의 게이트폭을 표준으로 하면 입력데이타 D를 받는 인버터게이트 G1, G7 구성용 MOS트랜지스터의 게이트폭은 표준의 절반정도가 되고, 이것에 의해 입력용량이 작게 되어서 입력데이타의 과도응답속도를 빠르게 하도록 되어 있다. 또, MOS트랜지스터 MP3, MN3, MP6, MN6 및 트랜스퍼 게이트 T5, T6을 각각 구성하는 MOS트랜지스터에는 그 출력노드에 다이오드의 기생용량이 붙이므로 이들 MOS트랜지스터의 게이트폭은 표준의 절반정도가 된다. 또, 시스템 리세트나 진단시에 이용되는 세트/리세트 동작에는 고속성이 요구되지 않으므로 MOS트랜지스터 MP1, MN2, MP4, MN5의 게이트 입력용량은 크게 되어도 지장이 없다. 이 때문에 바이패스회로(41), (42)의 구동능력증대를 위해 이들 트랜지스터의 게이트폭은 표준의 2∼5배 정도로 설정되어 ON 저항이 매우 작게 되도록 되어 있다.

제4도에는 제1도에 도시된 플립플롭회로의 특성이 도시되어 있다. 이 특성은 입력단자에 데이터를 부여한 상태에서 클럭신호 CLK를 변화시키고 나서 데이터가 출력되기까지의 지연시간 Tpd(정전출력Ω와 반전출력 Ω*의 평균)의 부하용량 CL의존성을 나타내고, 특성곡선(a)는 제1도의 플립플롭회로(30)등, 특성곡선(b)는 제8도(A)의 플립플롭회로, 특성곡선(c)는 제8도(B)의 플립플롭회로에 관한 것이다.

특성곡선(a)에서의 부하용량 0.3PF 시의 특성은, 예를들면 다음의 시뮬레이션 조건에 의해서 취득되었다. 즉, 이 플립플롭회로는 0.2㎛ 프로세스를 채용한 상보형 MOS회로에 의해서 구성되고, 전원전압은 2.0V를 가성하고 있다. MOS 트랜지스터의 표준크기는 게이트길이가 0.2㎛, 게이트폭이 15㎛이고, 표준크기의 상보형 MOS 인버터게이트의 입력용량은 0.05PF이다. 단, MOS 트랜지스터 MP1, MP4, MN1, MN4의 게이트폭은 45㎛, 인버터게이트 G2, G3, G5∼G11 및 트랜스퍼 게이트 T3∼T6 구성용 MOS 트랜지스터 및 MOS 트랜지스터 MP3, MN3, MP6, MN6의 게이트폭은 7.5㎛로 된다. 또한, 부하용량 0.3PF는 특히 제한되지 않지만, 길이 1㎜, 폭 0.7㎛의 알루미늄배선의 기생용량(0.18PF)과 F.O.(fan out)=2에 대응하는 게이트 입력용량(0.1PF)등의 총계를 가정한 표준부하용량으로 된다.

이 특성곡선(a)로 대표적으로 나타낸 바와 같이 본 실시예의 마이크로프로세서(1)을 MOS형 반도체집적회로로 구성할 때 소자의 미세화와 이에 따르는 전원전압저하의 촉진에 의해 스케일규칙에 따라서 플립플롭회로는 처음부터 전체적인 회로동작이 더욱 고속화되어서 현재의 ECL회로에도 필적할 수 있게 되고, 게다가 ECL회로에서는 실현불가능한 고집적화 및 저소비전력화를 달성하여 플립플롭회로의 성능의 면에서 더욱 고속의 논리동작이 가능하게 된다.

제5도(a)에는 레이싱 방지를 고려한 주/종속형의 플립플롭회로의 1예가 도시되어 있다. 동일도면의 Vcc는 2V로 되고, GND는 0V로 된다.

동일도면에 도시된 플립플롭회로(50)은 데이터의 입력단자(32)와 출력단자(33), (34) 사이에 직렬 접속된 주단(51) 및 종속단(52)의 2개의 기억회로를 마련하고, 상기 종속단(52)에 정전출력용 바이패스회로(41)과 반전출력용 바이패스회로(42) 각각을 병렬 접속해서 이루어진다. 주단(51)은 클럭신호 CLK의 저레벨에 의해서 데이터를 페치하고, 상기 클럭신호 CLK의 상승변화에 동기해서 종속단(52)가 주단(51)에서 데이터를 페치해서 출력하도록 되어 있다.

주단(51)은 인버터게이트 G30, 2개의 트랜스퍼 게이트 T10, T11, 2개의 NAND 게이트 G31, G32를 포함하고, 게이트 G31, G32, T11에 의해서 구성되는 귀환루프로 스테이틱레치를 구성한다. 종속단(52)는 4개의 트랜스퍼 게이트 T12∼T15, 2개의 NAND 게이트회로 G33, G34, 3개의 인버터게이트 G35∼G37을 포함해서 구성되고, 게이트 G33, G34, T13에 의해서 구성되는 귀환루프로 스테이틱레치를 구성한다. 바이패스회로(41), (42)는 제1도와 동일하게 구성된다. 이와같은 주/종속형의 플립플롭회로(50)에서도 제1도와 마찬가지로 동작의 고속화를 도모할 수가 있다.

제5도(b)에는 본 발명을 적용한 주/종속형의 플립플롭회로의 다른 예가 도시되어 있다. 본 실시예는 제5도(a)에 도시한 실시예와 유사하고 있다. 그 때문에 상이점만에 대해서 설명한다. 제5도(b)의 실시예에서는 주단의 데이터출력이 아니라 트랜스퍼 게이트 T10에서의 데이터 D가 바이패스회로(41), (42)에 데이터D로서 공급되고 있다. 이 실시예에 의하면 세트업 시간은 짧게 할 수가 있다.

제5도(c)에는 본 발명을 적용한 주/종속형의 플립플롭회로의 다른 예가 도시되어 있다. 본 실시예도 제5도(a)에 도시한 실시예와 유사하고 있으므로 그 상이점에 대해서만 설명한다. 제5도(c)의 실시예에서는 제5도(a)에 도시한 바이패스회로(41), (42)에서 MOS트랜지스터 MN2, MN3, MN5, MN6, MP1, MP3, MP4, MP6 및 인버터 G1, G3이 제거되어 있다. 그 때문에 바이패스회로(41), (42)는 세트/리세트기능을 갖고 있지 않다. 이 실시예에 의하면 소자수를 저감할 수가 있다.

제5도(d)는 본 발명을 적용한 주/종속형의 플립플롭회로의 다른 예가 도시되어 있다. 본 실시예는 제5도(c)에 도시한 실시예와 유사하고 있으므로 그 상이점에 대해서만 주로 설명한다. 제5도(d)의 실시예에서는 또 주단(53)이 마련되어 있고, 이 주단(53)에서의 데이터가 바이패스회로(41), (42)에 공급되고 있다. 이 주단(53)은 상기 트랜스퍼 게이트 T10과 마찬가지의 작용을 하는 트랜스퍼 게이트 T16과 상기 트랜스퍼 게이트 T11과 마찬가지의 작용을 하는 트랜스퍼 게이트 T17을 갖고 있으며, 또 다음에 기술하는 구성을 갖고 있다. 즉, 스테이틱 래치를 형성하기 위한 귀환루프가 인버터 G39, 트랜스퍼 게이트 T17 및 MOS 트랜지스터 MN10, MN11과 MOS 트랜지스터 MP10, MP11로 이루어지는 클럭드 인버터회로에 의해서 구성되어 있다. 또, 데이터D는 MOS 트랜지스터 MN7, MN8, MOS 트랜지스터 MP7, MO8로 이루어지는 클럭드 인버터회로를 거쳐서 상기 귀환루프에 공급된다. 상기 주단(53)은 그것이 세트/리세트 기능을 갖도록 그 출력노드에는 인버터 G40을 거쳐서 세트신호S*가 공급되는 MOS 트랜지스터 MN9와 리세트신호 R*가 공급되는 MOS 트랜지스터 MP9가 접속되고, 상기 인버터 G40에 의해 형성된 반전세트신호S는 또 상기 MOS 트랜지스터 MP8, MP10에 공급되고, 상기 세트신호S*는 또 상기 MOS 트랜지스터 MN8, MN11에 공급되고 있다. 이 실시예에서도 상기 바이어스회로(41), (42)는 상기 제5도(a)에 도시한 실시예와 마찬가지로 구성해도 좋다.

제5도(e)는 본 발명을 적용한 주/종속형의 플립플롭회로의 다른 예가 도시되어 있다. 본 실시예에서는 종속단에 바이패스회로(2)가 병렬접속됨과 동시에 주단에도 바이패스회로(1)이 병렬 접속되어 있다. 주단, 종속단에는 각각 상술한 회로를 사용할 수 있다. 마찬가지로 바이패스회로(1), (2)로서는 각각 상술한 회로를 사용할 수 있다.

제6도에는 바이패스회로, 예를들면 정전출력용의 바이패스회로의 출력단을 BI-CMOS화한 1예의 회로가 도시되어 있다. 이 바이패스회로(60)은 직렬 접속된 npn형 바이폴라트랜지스터 BT1, BT2를 출력단에 갖고, 상기 세트/리세트용의 MOS 트랜지스터 MP3, MN3을 바이폴라트랜지스터 BT1, BT2에 병렬 접속하고 있다. 클럭신호 CLK가 저레벨일 때는 트랜스퍼 게이트 T1과 n채널형 MOS 트랜지스터 MN10이 OFF 상태로 되어서 바이패스회로(60)의 출력은 고임피던스 상태로 된다. 클럭신호 CLK가 고레벨일 때는 트랜스퍼 게이트 T1과 MOS 트랜지스터 MN10이 ON 상태로 되는 것에 의해 바이폴라트랜지스터 BT1, BT2가 n채널형 MOS 트랜지스터 MN11의 스위치상태에 따라 상보적으로 스위치동작해서 입력데이타 D를 정전 출력한다. 이 회로구성은 반전출력용의 바이패스회로에도 적용할 수 있는 것은 물론이다.

바이패스회로의 출력단을 BI-CMOS화하는 것에 의해 바이패스회로의 출력동작을 고속화할 수가 있다. 이와같은 BI-CMOS 기술은 제4도의 특성곡선(a)로 대표되는 초고속의 플립플롭회로를 이용하지 않는 경우의 대체적인 수단, 또는 그것까지의 과도적인 수단으로서 위치를 부여할 수 있다고 생각된다. 즉, 바이폴라트랜지스터를 이용하는 성질상 해당 트랜지스터의 베이스, 이미터간 전압은 스케일링 또는 소자의 미세화에 따라 낮게 하는 것은 매우 곤란하다. 따라서 제6도와 같은 토템폴형의 바이폴라 출력단을 사용한 경우 각 바이폴라트랜지스터의 베이스, 이미터간 전압을 0.7V로 하면 출력신호의 고레벨은 (Vcc-0.7)V로 되고, 출력신호의 저레벨은 (GND+0.7)V로 된다. 따라서 Vcc가 5V와 같은 값으로 되고, GND가 0V와 같은 값으로 되는 경우에는 충분한 출력신호의 신호진폭이 얻어진다. 그러나 Vcc가 2V와 같은 값으로 되고, GND가 0V와 같은 값으로 되는 경우에는 다음단의 CMOS 회로를 구동하는데 충분한 출력신호의 진폭이 얻어지지 않는다. 즉, 제6도의 바이패스회로는 전원전압 Vcc, GND의 값에 의해서 그 사용이 제한된다. BI-CMOS화에 의해 바이패스회로의 출력동작을 고속화하고자 하는 기술은 MOS 반도체집적회로에서의 소자의 미세화 및 고집적화에 따라서 전원전압이 저하하게 된다는 점에 관해서 이용할 수 없는 것도 있다는 불합리한 점을 고려하지 않으면 안된다. 한편, 제1도나 제5도(a)∼(e)의 플립플롭의 사용은 전원전압(Vcc, GND)의 값에 의해서 제한되지 않는다.

상기 실시예에 의하면 다음의 작용효과가 있다.

(1) 제1도에 도시된 바와 같이 기억회로(40)에 병렬 접속된 바이패스회로(41), (42) 및 제5도(a)∼(e)에 도시된 바와 같이 기억회로로서의 종속단(52)에 병렬접속된 바이패스회로(41), (42)에 있어서, 클럭신호 CLK가 고레벨로 변환되고 나서 데이터가 출력되기까지 해당 데이터가 통과할 게이트단수는 각각의 바이패스회로(41), (42)에서의 트랜스퍼 게이트 T1, T2의 1단만으로 최소로 되어 있으므로 제8도(a), (b)에 도시된 바와 같은 회로에 비하여 클럭신호의 변화타이밍에서 정규의 데이터가 출력되기까지의 지연시간을 매우 적게 할 수가 있다.

(2) 상기 작용효과에 의해 클럭신호 CLK의 변화에 동기해서 플립플롭회로에서 정규의 데이터가 출력되기까지의 지연시간은 매우 짧게 되므로 정보의 전달경로에 배치된 레지스터 구성용 플립플롭회로(30), (50)에 대한 클럭동기동작에 의해서 그 논리동작타이밍이 제어되는 본 실시예의 마이크로프로세서(1)에 있어서, 제3도에 도시된 바와 같은 사이클타임 Tcyc를 단축할 수 있게 되고, 이것에 의해 데이터처리의 고속화를 실현할 수가 있다.

(3) 본 실시예의 마이크로프로세서(1)을 순수한 MOS형 반도체집적회로로 구성할 때 소자의 미세화와 이것에 다르는 전원전압저하의 촉진에 의해 스케일링 규칙에 따라서 제4도의 특성곡선(a)로 대표적으로 나타낸 바와 같은 동작특성을 플립플롭회로(30), (50)에서 얻을 수가 있게 되고, 이 플립플롭회로(30), (50)은 처음부터 마이크로프로세서(1)의 전체적인 회로동작이 더욱 고속화되어서 현재의 ECL 회로에도 필적할 수 있게 되고, 게다가 ECL 회로에서는 실현불가능한 고집적화 및 저소비전력화를 달성할 수가 있다.

(4) 기억회로(40), (52)의 데이터 라이트동작시에는 바이패스회로(41), (42)의 출력을 출력단자(33), (34)로 전달하고, 기억회로(40), (52)의 데이터 유지상태에서는 해당 기억회로의 출력을 상기 출력단자(33), (34)로 전달하도록 되어 있으므로 기억회로(40), (52)의 라이트동작전의 유지정보와 바이패스회로(41), (42)의 출력정보는 일체 경합하지 않는다.

(5) 기억회로(40), (52)는 라이트된 데이터를 스테이틱으로 래치하므로 클럭신호 CLK의 고레벨기간에 기억회로에 라이트된 데이터는 용량성결합이나 미소리크전류 더 나아가서는 α선등의 영향을 받아서 바람직하지 않게 레벨반전하는 일없이 안정적으로 출력단자(33), (34)에서 출력시킬 수가 있다.

(6) 트랜스퍼 게이트 T5, T6의 전단에 배치된 인버터게이트 G10, G11 또는 G36, G37의 작용에 의해 출력부하용량의 영향을 받지 않고 데이터를 출력할 수가 있다.

(7) 클럭신호 CLK의 입력단에는 인버터게이트 G4 등이 배치되어 있으므로 데이터 라이트동작을 규정하는 세트업시간 및 홀드시간 그리고 클럭최소 펄스폭이 클럭신호 CLK의 입력파형의 변화에 영향되지 않도록 할 수가 있다.

(8) 상기 작용효과(6), (7)에 의해 플립플롭회로가 적용되는 회로구성 여하에 관계없이 동작의 안정화 또는 동작형태의 통일화를 도모할 수가 있다. 따라서 플립플롭회로의 입출력단자에 접속되는 회로의 구동능력이나 용량성부하가 실제로 이 플립플롭이 이용되는 반도체집적회로장치마다 가지각색인 자동배치배선의 단위셀 또는 표준셀로서의 이용에 가장 적합하게 된다.

(9) 기억회로와 함께 바이패스회로(41), (42)도 공통의 세트신호 S* 및 리세트신호 R*를 이용한 세트/리세트기능을 갖는 것에 의해 라이트동작시에도 세트/리세트기능을 클럭신호 CLK에 의한 제어에 우선 시킬 수가 있다. 즉, 클럭신호 CLK가 어떤 상태에 있어도 플립플롭회로 전체에서는 세트/리세트동작이 우선된다.

(10) 정전출력용의 바이패스회로(41)가 반전출력용의 바이패스회로(42)를 각각 따로 마련하는 것에 의해 정전출력과 반전출력을 갖는 플립플롭회로 구성에 간단하게 대응시킬 수가 있다.

(11) 종속단(52)에 바이패스회로(41), (42)를 병렬 접속하면 직렬접속 형태의 주단 및 종속단의 2개의 기억회로를 구비하는 플립플롭회로 구성에 간단하게 대응시킬 수가 있다.

(12) 바이패스회로를 바이폴라 트랜지스터와 MOS 트랜지스터를 포함하는 BI-CMOS 회로로 구성하는 것에 의해 그 구동 능력을 간단하게 향상시킬 수가 있다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

예를들면, 기억회로에서의 정보기억형식은 상기 실시예에 한정되지 않고, 제8도(B)와 같은 구성등 그밖의 회로형식을 적의 채용할 수가 있다.

또, 바이패스회로는 클럭드 인버터게이트와 트랜스퍼 게이트의 조합에 한정되지 않고, 그밖의 게이트를 이용해서 구성할 수도 있다. 또, 제5도(a)에 도시된 상기 실시예의 플립플롭회로는 세트/리세트기능을 갖는 것이지만, 본 발명은 이것에 한정되지 않고, 양쪽의 기능 또는 한쪽의 기능을 생략해도 좋다.

예를들면 제7도(a)에 도시된 바와 같이 바이패스회로를 인버터게이트 G40∼G42와 트랜스퍼 게이트와 같은 스위치 게이트 G43, G44에 의해 구성하고, 기억회로를 인버터게이트 G45∼G48 및 트랜스퍼 게이트와 같은 스위치게이트 G49, G50과 스테이틱래치 LAT에 의해 구성할 수가 있다.

또, 제7도(b)에 도시된 바와 같이 바이패스회로를 인버터게이트 G51과 클럭드 인버터게이트 G52, G53에 의해 구성하고, 기억회로를 인버터게이트 G54, G55 및 클럭드 인버터게이트 G56, G57과 스테이틱래치 LAT에 의해 구성할 수가 있다.

또, 상기 실시예에서는 정전출력과 반전출력의 양쪽을 마련하고 있지만, 어느 것인가 한쪽만이라도 좋다. 또, 플립플롭회로 또는 레벨센스형에 한정되지 않고, 에지 센스 또는 에지트리거형이라도 좋다. 또, 본 발명에 관한 반도체집적회로에 내장되는 플립플롭회로의 동작특성은 제4도의 특성곡선(a) 및 그 시뮬레이션조건만으로 한정되지 않고, MOS형 반도체집적회로에서의 스케일링규칙에 따라서 그 이상 고속화한 특성을 갖는 것이라도 좋다.

이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 한 MOS형 반도체집적회로로 구성된 마이크로프로세서에 적용한 경우에 대해서 설명했지만, 본 발명은 그것에 한정되는 것은 아니고, 여러 가지의 논리LSI에 널리 기용할 수가 있다. 본 발명은 적어도 정보의 전달경로에 배치된 플립플롭회로의 동작성능이 LSI 전체의 논리동작속도에 영향을 부여하는 조건의 반도체집적회로장치에 적용할 수가 있다.

본 출원에서 개시된 발명중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 다음과 같다.

즉, 기억회로에 병렬 접속된 바이패스회로는 내장게이트의 직렬 접속단수가 기억회로보다 적고, 또는 입력단자에서 출력단자까지의 정보전달지연이 기억회로보다 작게 되어 있는 것에 의해 클럭신호의 변화에 동기한 기억회로의 라이트동작이 완료하기 이전에 정규의 정보를 고속으로 출력할 수가 있다. 따라서 플립플롭회로의 동작을 규정하는 클럭신호 사이클에 의해서 그 성능이 결정되는 반도체집적회로장치의 논리동작을 고속화할 수 있다는 효과가 있다.

그리고 이와같은 반도체집적회로를 MOS형 반도체집적회로로 구성해서 소자의 미세화와 이것에 따르는 전원전압 저하의 촉진에 의해 스케일링규칙에 따라서 플립플롭회로는 처음부터 전체적인 동작을 더욱 고속화할 수 있고, 고집적화 및 저소비전력화를 희생으로 하는 일없이 플립플롭회로의 성능 면에서 더욱 고속의 논리동작을 달성할 수 있다는 효과가 있다.

Claims

클럭신호에 동기해서 동작하는 기억수단을 갖는 반도체집적회로장치로서, 상기 기억수단은 입력단자, 제1의 출력단자, 상기 입력단자와 제1의 출력단자 사이에 여러개의 게이트단수를 갖고 상기 입력단자에서 공급되는 데이터를 유지하는 기억회로, 상기 기억회로보다 적은 게이트단수를 갖고, 상기 기억회로에 병렬로 결합되는 제1의 바이패스회로를 거쳐서 상기 데이터를 상기 제1의 출력단자로 도통시키는 동작과 상기 기억회로가 유지상태일 때에는 상기 기억회로를 거쳐서 상기 데이터를 상기 제1의 출력단자로 도통시키는 동작을 상기 기억회로의 외부에서 공급되는 클럭신호에 의해서 전환하는 전환수단을 포함하고, 상기 제1의 바이패스회로는 상기 제1의 출력단자를 하이레벨로 고정하는 제1의 하이레벨 고정수단 및 상기 제1의 출력단자를 로우레벨로 고정하는 제1의 로우레벨 고정수단을 갖는 반도체집적회로장치.
제1항에 있어서, 상기 기억회로는 상기 데이터를 상기 기억회로로 선택적으로 입력하기 위한 트랜스퍼 게이트를 갖고, 상기 트랜스퍼 게이트는 상기 클럭신호에 의해서 제어되는 반도체집적회로장치.
제1항에 있어서, 상기 기억회로는 상기 제1의 출력단자에 결합되는 부하를 구동하기 위한 구동회로를 포함하고, 상기 하이레벨 고정수단과 상기 로우레벨 고정수단의 구동능력은 상기 구동회로의 그것보다 실질적으로 동일하거나 또는 큰 반도체집적회로장치.
제1항에 있어서, 상기 기억수단은 상기 기억회로에 결합되는 제2의 출력단자 및 상기 기억회로보다 적은 게이트단수를 갖고 상기 기억회로에 병렬로 결합되는 제2의 바이패스회로를 더 포함하고, 상기 전환수단은 상기 기억회로가 라이트상태일 때에는 상기 제2의 바이패스회로를 거쳐서 상기 데이터의 반전데이타를 상기 제2의 출력단자로 도통시키고, 상기 기억회로가 유지상태일 때에는 상기 기억회로를 거쳐서 상기 반전데이타를 상기 제2의 출력단자로 도통시키는 반도체집적회로장치.
제4항에 있어서, 상기 제2의 바이패스회로는 상기 제2의 출력단자를 하이레벨로 고정하는 제2의 하이레벨 고정수단 및 상기 제2의 출력단자를 로우레벨로 고정하는 제2의 로우레벨 고정수단을 갖는 반도체집적회로장치.
제4항에 있어서, 상기 제1의 바이패스회로는 상기 클럭신호의 제1의 레벨에 응답해서 상기 데이터를 출력하기 위한 상기 제1의 출력단자에 대해서 도통으로 되고, 상기 클럭신호의 제2의 레벨에 응답해서 상기 데이터를 출력하기 위한 상기 제1의 출력단자에 대해서 비도통으로 되는 반도체집적회로장치.
제6항에 있어서, 상기 제2의 바이패스회로는 상기 클럭신호의 제1의 레벨에 응답해서 상기 반전데이터를 출력하기 위한 상기 제2의 출력단자에 대해 도통으로 되고, 상기 클럭신호의 제2의 레벨에 응답해서 상기 반전데이터를 출력하기 위한 상기 제2의 출력단자에 대해서 비도통으로 되는 반도체집적회로장치.
제4항에 있어서, 상기 기억회로는 상기 클럭신호의 제1의 레벨에 응답해서 상기 기억회로에 래치되는 상기 데이타를 출력하기 위한 상기 제1의 출력단자에 대해 비도통으로 되고, 상기 클럭신호의 제2의 레벨에 응답해서 상기 기억회로에 래치되는 상기 데이타를 출력하기 위한 상기 제1의 출력단자에 대해 도통으로 되는 반도체집적회로장치.
제8항에 있어서, 상기 기억회로는 상기 클럭신호의 제1의 레벨에 응답해서 상기 기억회로에 래치되는 상기 데이터의 상기 반전데이타를 출력하기 위한 상기 제2의 출력단자에 대해 비도통으로 되고, 상기 클럭신호의 제2의 레벨에 응답해서 상기 기억회로에 래치되는 상기 데이터의 상기 반전데이타를 출력하기 위한 상기 제2의 출력단자에 대해 도통으로 되는 반도체집적회로장치.
제1항에 있어서, 상기 반도체집적회로는 마이크로컴퓨터인 반도체집적회로장치.
클럭신호에 동기해서 동작하는 기억수단을 갖는 반도체집적회로장치로서, 상기 기억수단은 입력데이타가 공급되는 입력단자, 제1의 출력단자, 상기 입력단자와 상기 제1의 출력단자 사이에 제1의 게이트단을 갖고, 상기 입력단자에서 공급되는 상기 입력데이타를 유지하는 기억회로, 상기 입력단자와 상기 제1의 출력단자 사이에 직렬로 결합되는 제2의 게이트단을 갖고, 상기 기억회로에 병렬로 결합되는 제1의 바이패스회로 및 상기 기억회로가 라이트상태일 때에는 상기제1의 바이패스회로를 거쳐서 상기 입력데이타를 상기 제1의 출력단자로 도통시키는 동작과 상기 기억회로가 유지상태일 때에는 상기 기억회로를 거쳐서 상기 입력데이타를 상기 제1의 출력단자로 도통시키는 동작을 상기 기억회로의 외부에서 공급되는 클럭신호에 의해서 전환하는 전환수단을 포함하고, 상기 기억회로는 상기 제1의 게이트단을 거쳐서 상기 입력단자에서 상기 제1의 출력단자로 상기 입력데이타를 전달하기 위한 제1의 전달지연시간을 갖고, 상기 제1의 바이패스회로는 상기 제2의 게이트단을 거쳐서 상기 입력단자에서 상기 제1의 출력단자로 상기 입력데이타를 전달하기 위한 제2의 전달지연시간을 갖고, 상기 제2의 전달지연시간은 상기 제1의 전달지연시간보다 짧고, 상기 제1의 바이패스회로는 상기 제1의 출력단자를 하이레벨로 고정하는 제1의 하이레벨 고정수단 및 상기 제1의 출력단자를 로우레벨로 고정하는 제1의 로우레벨 고정수단을 갖는 반도체집적회로장치.
제11항에 있어서, 상기 기억회로는 상기 제1의 출력단자에 결합되는 부하를 구동하기 위한 구동회로를 포함하고, 상기 하이레벨 고정수단과 상기 로우레벨 고정수단의 구동능력은 상기 구동회로의 그것보다 실질적으로 동일하거나 또는 큰 반도체집적회로장치.
제11항에 있어서, 상기 기억회로는 상기 입력데이타를 상기 기억회로로 선택적으로 입력하기 위한 트랜스퍼 게이트를 갖고, 상기 트랜스퍼 게이트는 상기 클럭신호에 의해서 제어되는 반도체집적회로장치.
제11항에 있어서, 상기 제1의 바이패스회로는 상기 클럭신호의 제1의 레벨에 응답해서 상기 입력데이터를 출력하기 위한 상기 제1의 출력단자에 대해 도통으로 되고, 상기 클럭신호의 제2의 레벨에 응답해서 상기 입력데이터를 출력하기 위한 상기 제1의 출력단자에 대해서 비도통으로 되는 반도체집적회로장치.
제14항에 있어서, 상기 기억회로는 상기 클럭신호의 제1의 레벨에 응답해서 상기 기억회로에 래치되는 상기 입력데이타를 출력하기 위한 상기 제1의 출력단자에 대해 비도통으로 되고, 상기 클럭신호의 제2의 레벨에 응답해서 상기 기억회로에 래치되는 상기 입력데이타를 출력하기 위한 상기 제1의 출력단자에 대해 도통으로 되는 반도체집적회로장치.
제13항에 있어서, 상기 기억수단은 상기 기억회로에 결합되는 제2의 출력단자 및 상기 기억회로보다 적은 게이트단수를 갖고 상기 기억회로에 병렬로 결합되는 제2의 바이패스회로를 더 포함하고, 상기 전환수단은 상기 기억회로가 라이트상태일 때에는 상기 제2의 바이패스회로를 거쳐서 상기 데이터의 반전데이타를 상기 제2의 출력단자로 도통시키고, 상기 기억회로가 유지상태일 때에는 상기 기억회로를 거쳐서 상기 반전데이타를 상기 제2의 출력단자로 도통시키는 반도체집적회로장치.
제11항에 있어서, 상기 반도체집적회로는 마이크로컴퓨터인 반도체집적회로장치.
클럭신호에 동기해서 동작하는 기억수단을 갖는 반도체집적회로장치로서, 상기 기억수단은 입력단자, 출력단자, 상기 입력단자와 상기 출력단자 사이에 직렬로 결합되는 주단과 종속단을 갖는 2개의 기억회로, 상기 종속단과 기억회로에 병렬로 결합되는 바이패스회로 및 상기 바이패스회로의 게이트단수는 상기 종속단의 기억회로의 게이트단수보다 작고, 상기 종속단의 기억회로가 라이트상태일 때에는 상기 바이패스회로를 거쳐서 상기 데이터를 상기 출력단자로 도통시키는 동작과 상기 종속단의 기억회로가 유지상태일 때에는 상기 종속단의 기억회로를 거쳐서 상기 데이타를 상기 출력단자로 도통시키는 동작을 상기 기억회로의 외부에서 공급되는 클럭신호에 의해서 전환하는 전환수단을 포함하고, 상기 제1의 바이패스회로는 상기 제1의 출력단자를 하이레벨로 고정하는 제1의 하이레벨 고정수단 및 상기 제1의 출력단자를 로우레벨로 고정하는 제1의 로우레벨 고정수단을 갖는 반도체집적회로장치.
제18항에 있어서, 상기 종속단의 기억회로는 상기 출력단자에 결합되는 부하를 구동하기 위한 구동회로를 포함하고, 상기 하이레벨 고정수단과 상기 로우레벨 고정수단의 구동능력은 상기 구동회로의 그것보다 실질적으로 동일하거나 또는 큰 반도체집적회로장치.
제18항에 있어서, 상기 바이패스회로는 상기 클럭신호의 제1의 레벨에 응답해서 상기 데이터를 출력하기 위한 상기 출력단자에 대해 도통으로 되고, 상기 클럭신호의 제2의 레벨에 응답해서 상기 데이터를 출력하기 위한 상기 출력단자에 대해 비도통으로 되는 반도체집적회로장치.
제20항에 있어서, 상기 기억회로는 상기 클럭신호의 제1의 레벨에 응답해서 상기 종속단의 기억회로에 래치되는 상기 데이타를 출력하기 위한 상기 출력단자에 대해 비도통으로 되고, 상기 클럭신호의 제2의 레벨에 응답해서 상기 종속단의 기억회로에 래치되는 상기 데이타를 출력하기 위한 상기 출력단자에 대해 도통으로 되는 반도체집적회로장치.
제18항에 있어서, 상기 반도체집적회로는 마이크로컴퓨터인 반도체집적회로장치.
제18항에 있어서, 상기 종속단의 기억회로는 상기 데이터를 상기 주단의 기억회로에서 상기 종속단의 기억회로로 선택적으로 입력하기 위한 트랜스퍼 게이트를 갖고, 상기 트랜스퍼 게이트는 상기 클럭신호에 의해서 제어되는 반도체집적회로장치.