JP5284415B2 - フリップフロップ回路装置及びそれを用いたプロセッサ装置 - Google Patents

Description

本発明は、特に、安定に低電圧動作可能なフリップフロップ回路装置及びそれを用いたプロセッサ装置に関する。

昨今、ＬＳＩで構成されたプロセッサ装置において、マルチコア化が進んでいる。しかしながら、すべてのコアを使い切ることは難しいという問題点があった。以下の明細書において、「ハイアクティブ」とは、ハイレベル信号の論理が真論理を表す（ポジティブ・トゥルー（positive-true））論理回路、信号処理回路又はプロセッサをいい、「ローアクティブ」とは、ローレベル信号の論理が真論理を表す（ネガティブ・トゥルー（negative-true））論理回路、信号処理回路又はプロセッサをいう。また、ｐチャンネルＭＯＳ（Metal-Oxide Semiconductor）トランジスタをｐＭＯＳトランジスタといい。ｎチャンネルＭＯＳトランジスタをｎＭＯＳトランジスタという。

特開平１０−１４９６７８号公報 特開２００８−１３１３２０号公報 特開２００８−２１９４９１号公報

Hiroshi Kawaguchi et al., "A Reduced Clock-Swing Flip-Flop (RCSFF) for 63 % Power Reduction", Brief Papers, IEEE Journal of Solid State Circuits, Vol. 33, No. 5, May 1998. H. Fujiwara et al., "Quality of a Bit (QoB): A New Concept in Dependable SRAM", In Proceeding of IEEE International Symposium on Quality Electronic Design (ISQED), pp. 98-102, March 2008. J. Charles et al., "Evaluation of the Intel Core i7 Turbo Boost feature", In Proceedings of IEEE International Symposium on Workload Characterization (IISWC), pp. 188-197, October 2009.

本発明者らは、プロセッサ装置において、使用していないコアのリソースを使用して低電圧動作できないか検討してきた。プロセッサ装置において、低電圧動作で問題になるのはフリップフロップ回路であり、その故障原因について以下のように検討した。

図１６は、例えばプロセッサ装置で用いられる、従来技術に係る一般的なマスタスレーブ型フリップフロップ回路の構成を示す回路図である（例えば、特許文献３参照。）。図１６において、入力端子と出力端子との間に、伝送ゲートＴＧ１０１と、クロスカップリングされたインバータ１０１，１０２からなるラッチ回路Ｌ１０１と、伝送ゲートＴＧ１０２と、クロスカップリングされたインバータ１０３，１０４からなるラッチ回路Ｌ１０２とを備えて構成される。ここで、入力信号Ｄを入力したときに、ラッチ回路Ｌ１０１からの出力信号をＳ１とし、伝送ゲートＴＧ１０２からの出力信号をＳ２とし、ラッチ回路Ｌ１０２からの出力信号であって当該フリップフロップ回路の出力信号をＱとする。

図１７は図１６のフリップフロップ回路の低電圧動作時の問題点を示す信号波形図である。図１７から明らかなように、各ラッチ回路Ｌ１０１，Ｌ１０２からの出力信号Ｓ１，Ｑにおいて、符号３０１及び３０２で示すように、レベル保持力（リテンション）が弱く、信号レベルが低下して誤動作する場合があるという問題点があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して低電圧で安定に動作することができるフリップフロップ回路装置とそれを用いたプロセッサ装置を提供することにある。

第１の発明に係るフリップフロップ回路装置は、
それぞれ入力側端子及び出力側端子を有する第１のラッチ回路と第２のラッチ回路とを第１のゲートを介して接続して構成された第１のフリップフロップ回路と、
それぞれ入力側端子及び出力側端子を有する第３のラッチ回路と第４のラッチ回路とを第２のゲートを介して接続して構成された第２のフリップフロップ回路と、
上記第１のラッチ回路の入力側端子と、上記第３のラッチ回路の出力側端子との間を短絡又は開放し、短絡時に同一の論理値を有する第３のゲートと、
上記第１のラッチ回路の出力側端子と、上記第３のラッチ回路の入力側端子との間を短絡又は開放し、短絡時に同一の論理値を有する第４のゲートと、
上記第２のラッチ回路の入力側端子と、上記第４のラッチ回路の出力側端子との間を短絡又は開放し、短絡時に同一の論理値を有する第５のゲートと、
上記第２のラッチ回路の出力側端子と、上記第４のラッチ回路の入力側端子との間を短絡又は開放し、短絡時に同一の論理値を有する第６のゲートとを備えたフリップフロップ回路装置であって、
所定の第１の動作電圧で動作させる第１の電圧モード時に、上記第３乃至第６のゲートを開放することにより上記第１のフリップフロップ回路と上記第２のフリップフロップ回路とを別々に動作させる一方、上記第１の動作電圧よりも低い第２の動作電圧で動作させる第２の電圧モード時に、上記第３乃至第６のゲートを短絡することにより上記第１のフリップフロップ回路と上記第２のフリップフロップ回路とを互いに反転関係のデータを保持して相補的なデータ処理を行うように協働動作させることを特徴とする。

上記フリップフロップ回路装置において、上記第１のフリップフロップ回路は、上記第１のラッチ回路に記憶されたデータを所定の転送期間において上記第１のゲートを介して上記第２のラッチ回路に転送して出力し、
上記第２のフリップフロップ回路は、上記第３のラッチ回路に記憶されたデータを上記転送期間において上記第２のゲートを介して上記第４のラッチ回路に転送して出力することにより、上記第１のフリップフロップ回路とは互いに反転関係のデータを保持し、
上記第３のゲートは、上記第１のラッチ回路の入力側端子と、上記第３のラッチ回路の出力側端子との間に接続されかつ上記第１のラッチ回路の入力側端子と上記第３のラッチ回路の出力側端子との間を短絡又は開放し、上記短絡時に上記第１のラッチ回路の入力側端子及び上記第３のラッチ回路の出力側端子において同一の論理値を有し、
上記第４のゲートは、上記第１のラッチ回路の出力側端子と、上記第３のラッチ回路の入力側端子との間に接続されかつ上記第１のラッチ回路の出力側端子と上記第３のラッチ回路の入力側端子との間を短絡又は開放し、上記短絡時に上記第１のラッチ回路の出力側端子及び上記第３のラッチ回路の入力側端子において同一の論理値を有し、
上記第５のゲートは、上記第２のラッチ回路の入力側端子と、上記第４のラッチ回路の出力側端子との間に接続されかつ上記第２のラッチ回路の入力側端子と上記第４のラッチ回路の出力側端子との間を短絡又は開放し、上記短絡時に上記第２のラッチ回路の入力側端子及び上記第４のラッチ回路の出力側端子において同一の論理値を有し、
上記第６のゲートは、上記第２のラッチ回路の出力側端子と、上記第４のラッチ回路の入力側端子との間に接続されかつ上記第２のラッチ回路の出力側端子と上記第４のラッチ回路の入力側端子との間を短絡又は開放し、上記短絡時に上記第２のラッチ回路の出力側端子及び上記第４のラッチ回路の入力側端子において同一の論理値を有することを特徴とする。

また、上記フリップフロップ回路装置において、上記第１のラッチ回路はクロスカップリングされた第１及び第２のインバータを含み、
上記第２のラッチ回路はクロスカップリングされた第３及び第４のインバータを含み、
上記第３のラッチ回路はクロスカップリングされた第５及び第６のインバータを含み、
上記第４のラッチ回路はクロスカップリングされた第７及び第８のインバータを含み、
上記第２の電圧モード時に、上記第６のインバータからの出力信号を上記第１のインバータからの出力信号により同一の論理値で補強して上記第１のラッチ回路の出力側端子からの出力信号の信号保持力を増大させ、上記第２のインバータからの出力信号を上記第５のインバータからの出力信号により同一の論理値で補強して上記第３のラッチ回路の出力側端子からの出力信号の信号保持力を増大させ、
上記第２の電圧モード時に、上記第８のインバータからの出力信号を上記第３のインバータからの出力信号により同一の論理値で補強して上記第２のラッチ回路の出力側端子からの出力信号の信号保持力を増大させ、上記第４のインバータからの出力信号を上記第７のインバータからの出力信号により同一の論理値で補強して上記第４のラッチ回路の出力側端子からの出力信号の信号保持力を増大させることを特徴とする。

さらに、上記フリップフロップ回路装置において、上記第１のインバータの出力電力を上記第６のインバータの出力電力よりも大きくなるように設定し、
上記第５のインバータの出力電力を上記第２のインバータの出力電力よりも大きくなるように設定し、
上記第３のインバータの出力電力を上記第８のインバータの出力電力よりも大きくなるように設定し、
上記第７のインバータの出力電力を上記第４のインバータの出力電力よりも大きくなるように設定したことを特徴とする。

またさらに、上記フリップフロップ回路装置において、上記第１のフリップフロップ回路及び上記第２のフリップフロップ回路はそれぞれ、マスタスレーブ型フリップフロップ回路であることを特徴とする。

またさらに、上記フリップフロップ回路装置は、上記第１のフリップフロップ回路及び上記第２のフリップフロップ回路はそれぞれ、センスアンプ型フリップフロップ回路であることを特徴とする。

第２の発明に係るプロセッサ装置は、上記フリップフロップ回路装置を備えたことを特徴とする。

従って、本発明によれば、所定の第１の動作電圧で動作させる第１の電圧モード時に、上記第３乃至第６のゲートを開放することにより上記第１のフリップフロップ回路と上記第２のフリップフロップ回路とを別々に動作させる一方、上記第１の動作電圧よりも低い第２の動作電圧で動作させる第２の電圧モード時に、上記第３乃至第６のゲートを短絡することにより上記第１のフリップフロップ回路と上記第２のフリップフロップ回路とを互いに反転関係のデータを保持して相補的なデータ処理を行うように協働動作させる。すなわち、２種類の動作モードを有し、例えば所定の標準電圧では一般的なフリップフロップ回路と同様に動作する一方、例えば低電圧モードでは、２つのフリップフロップ回路の内部ノードを接続し、フリップフロップ回路装置の容量は半分になるが低電圧で動作することができる。ここで、低電圧モードでは、分離されたフリップフロップ回路の各ラッチ回路においてデータの保持力を小さいが、内部ノードを接続することで相補的にデータの保持力を増大させて動作させることができる。

本発明の一実施形態に係る、複数のプロセッサコア（以下、コアという。）１０を有するプロセッサＩＣ１の構成を示すブロック図である。 図１のコア１０においていわゆるハイアクティブのパスが選択された場合であって、電圧スケーリング（低負荷タスクの実行）時のコア１０とその等価回路を示すブロック図である。 図１のコア１０においていわゆるハイアクティブのパスが選択された場合であって、速度ブースティング（高負荷タスクの実行）時のコア１０とその等価回路を示すブロック図である。 図１及び図２のコア１０において用いる７Ｔ／１４ＴカップリングＳＲＡＭの構成を示す回路図である。 図１及び図２のコア１０において用いるマスタスレーブ型カップリングフリップフロップ回路の第１の部分の構成を示す回路図である。 図１及び図２のコア１０において用いるマスタスレーブ型カップリングフリップフロップ回路の第２の部分の構成を示す回路図である。 図４Ｂの入力信号回路部３６で用いる制御線信号ＣＴＲＬ１，ＣＴＲＬ２，ＣＴＲＬ３に基づいて制御する非制御伝送ゲート、及び各モードに対するオンオフ制御を示す表である。 図２Ａ及び図２Ｂの論理回路１４ａ，１４ｂにおいてプロセスコーナーを変化したときのｎＭＯＳのしきい値電圧（絶対値）偏差Δ｜Ｖｔｎ｜（Ｖ）とｐＭＯＳのしきい値電圧（絶対値）偏差Δ｜Ｖｔｐ｜（Ｖ）との関係を示す図である。 コア１０のデコーダ回路のうちＮＡＮＤ回路部の構成を示す回路図である。 コア１０のデコーダ回路のうちＮＯＲ回路部の構成を示す回路図である。 図６ＡのナンドゲートＮＡＮＤ１〜３の詳細構成を示す回路図である。 図６ＢのノアゲートＮＯＲ１〜３の詳細構成を示す回路図である。 図７ＡのナンドゲートＮＡＮＤ１〜３及び図７ＢのノアゲートＮＯＲ１〜３をＳＦプロセスコーナーで試作したときの各出力信号の波形図である。 図７ＡのナンドゲートＮＡＮＤ１〜３及び図７ＢのノアゲートＮＯＲ１〜３をＦＳプロセスコーナーで試作したときの各出力信号の波形図である。 本発明の第１の変形例に係るマスタスレーブ型カップリングフリップフロップ回路の構成を示す回路図である。 本発明の第２の変形例に係るマスタスレーブ型カップリングフリップフロップ回路の構成を示す回路図である。 本発明の第３の変形例に係るセンスアンプ型カップリングフリップフロップ回路の構成を示す回路図である。 図４Ａ、図４Ｂ、図１０、図１１の伝送ゲートＴＧ１〜ＴＧ３３に代わる変形例である転送ゲートＴＲ１００の構成を示す回路図である。 図４Ａ、図４Ｂ、図１０、図１１の伝送ゲートＴＧ１〜ＴＧ３３に代わる変形例であるインバータゲート回路１００Ａの構成を示す回路図である。 従来技術に係るフリップフロップ回路及び実施形態に係るフリップフロップ回路のシミュレーション結果であって、各プロセスコーナーに対する１ＭＨｚ動作時の最低動作電圧を示すグラフである。 本実施形態に係るアプリケーションであって、すべてのコア２０１〜２０８を高速動作で動作させたときのブロック図である。 本実施形態に係るアプリケーションであって、各コア対（２０１，２０２）（２０３，２０４）（２０５，２０６）（２０７，２０８）で接続して低電圧動作させたときのブロック図である。 従来技術に係る一般的なマスタスレーブ型フリップフロップ回路の構成を示す回路図である。 図１６のフリップフロップ回路の低電圧動作時の問題点を示す信号波形図である。

実施形態．
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係る、複数のコアを有するプロセッサＩＣ１の構成を示すブロック図である。図１において、プロセッサＩＣ１（プロセッサ装置）は複数のコア１０を備えて構成され、各コア１０は、ハイアクティブで動作するポジティブ・トゥルーのプロセッサエレメント（以下、ｐＰＥという。）１１と、ローアクティブで動作するネガティブ・トゥルーのプロセッサエレメント（以下、ｎＰＥという。）１２とを互いに隣接して配置するように備えて構成される。多くのコアアーキテクチャでは、処理を実行するために十分なプロセッサエレメント（以下、ＰＥという。）が存在する。低負荷タスクでは、一般的に、すべてのＰＥを必要とされない。低いプロセッサ利用率よりは、低電力が望まれている。このような条件のもとでは、余分なハードウエアのリソースを活用して消費電力を節約することができる。ここで、２つのＰＥに対して積極的に最低動作電圧（Ｖｍｉｎ）を低下させることができ、低消費電力化に有効である。

図１のプロセッサＩＣ１において、通常のタスクは、ｐＰＥ１１又はｎＰＥ１２のいずれかで定格電圧で実行される。一方、低負荷のタスクでは、上記定格電圧よりも低い電圧（電圧スケーリング）で動作可能なカップリングプロセッサ（ｐＰＥ１１とｎＰＥ１２との１対）を構成する。本発明者らはこれを「プロセッサ・カップリング・アーキテクチャ」と呼び、高い負荷を、高い周波数（速度ブースティング）で動作するカップリングプロセッサに割り当てる。

図２Ａは図１のコア１０においていわゆるハイアクティブのパスが選択された場合であって、電圧スケーリング（低負荷タスクの実行）時のコア１０とその等価回路を示すブロック図である。図２Ｂは図１のコア１０においていわゆるハイアクティブのパスが選択された場合であって、速度ブースティング（高負荷タスクの実行）時のコア１０とその等価回路を示すブロック図である。すなわち、図２Ａ及び図２Ｂは、上述のプロセッサ・カップリング・アーキテクチャにおける２つのタイプの構成（電圧スケーリング及び速度ブースティング）を示している。図２Ａ及び図２Ｂにおいて、１６はインバータであり、ｐＰＥ及びｎＰＥからなるコア１０は、
（ａ）２個のフリップフロップ回路１３ａ，１３ｂからなるフリップフロップ回路部１３と、
（ｂ）２個の論理回路１４ａ，１４ｂからなる論理回路部１４と、
（ｃ）２個の１／２ＳＲＡＭ１５ａ，１５ｂからなるＳＲＡＭ（Static Random Access Memory）１５と
を含み等価的に構成される。ここで、ｐＰＥ１１は、フリップフロップ回路１３ａと、論理回路１４ａと、１／２ＳＲＡＭ１５ａとの構成に対応し、ｎＰＥ１２は、フリップフロップ回路１３ｂと、論理回路１４ｂと、１／２ＳＲＡＭ１５ｂとの構成に対応する。

図２Ａ及び図２Ｂから明らかなように、論理回路１４において、ハイアクティブのパス又はローアクティブのパスのいずれかがプロセスバラツキに依存して選択されるが、両方の１／２ＳＲＡＭ１５ａ，１５ｂが使用される。なぜならば、ＳＲＡＭ１５は、低電圧動作又は高周波動作に応じて半分に分割されている。電圧スケーリングでは、カップリングされたフリップフロップ回路部１３（詳細後述する）が低電圧動作を確実に実行するために提供されている。

図３は図１及び図２のコア１０において用いる７Ｔ／１４ＴカップリングＳＲＡＭの構成を示す回路図である。すなわち、図３は、非特許文献２において開示された２つのビットセルに対して１４個のトランジスタ（１４Ｔ）を有するカップリングＳＲＡＭビットセルを示す。

図３において、ＭＯＳトランジスタＭ００，Ｍ０２にてなるインバータ２１と、ＭＯＳトランジスタＭ０１，Ｍ０３にてなるインバータ２２とがクロスカップリングされて第１のラッチ回路Ｌ１を構成する。ラッチ回路Ｌ１のノードＮ００はＭＯＳトランジスタＭ０４を介してビット線ＢＬに接続され、ラッチ回路Ｌ１のノードＮ０１はＭＯＳトランジスタＭ０５を介して反転ビット線／ＢＬに接続される。ここで、ＭＯＳトランジスタＭ０４，Ｍ０５の各ゲートはワード線ＷＬ０に接続される。また、ＭＯＳトランジスタＭ１０，Ｍ１２にてなるインバータ２３と、ＭＯＳトランジスタＭ１１，Ｍ１３にてなるインバータ２４とがクロスカップリングされて第２のラッチ回路Ｌ２を構成する。ラッチ回路Ｌ２のノードＮ１０はＭＯＳトランジスタＭ１４を介してビット線ＢＬに接続され、ラッチ回路Ｌ２のノードＮ１１はＭＯＳトランジスタＭ１５を介して反転ビット線／ＢＬに接続される。ここで、ＭＯＳトランジスタＭ１４，Ｍ１５の各ゲートはワード線ＷＬ１に接続される。さらに、ノードＮ００は伝送ゲートであるＭＯＳトランジスタＭ２０を介してノード１０に接続され、ノードＮ０１は伝送ゲートであるＭＯＳトランジスタＭ２１を介してノード１１に接続される。ここで、制御線信号／ＣＴＲＬがローレベルとなると、ＭＯＳトランジスタＭ２０及びＭ２１がオンされ、２つのビットセルが同一の論理値で接続されてカップリング状態となる。

以上のように構成されたカップリングＳＲＡＭにおいて、２個のｐＭＯＳトランジスタＭ２０，Ｍ２１が、従来技術に係る６トランジスタ（以下、６Ｔという。）ビットセルの１対における内部ノードＮ０１，Ｎ１１に接続されている。７Ｔ／１４Ｔ ＳＲＡＭは以下の３つのモードを有する。
（１）ノーマルモード（７Ｔ）：制御線信号／ＣＴＲＬがハイレベルとされて付加的なＭＯＳトランジスタＭ２０，Ｍ２１がオフされる。７Ｔの各ビットセルは、従来技術の６Ｔセルとして動作する。
（２）電圧スケーリングモード（低電圧モードともいう。）（１４Ｔ）：制御線信号／ＣＴＲＬがローレベルとされて付加的なＭＯＳトランジスタＭ２０，Ｍ２１がオンされる。ここで、内部ノードＭ２０，Ｍ２１はメモリセルのペアで共用されるが、ワード線ＷＬ０又はＷＬ１のいずれかがアサートされる。そのように構成することにより、アクセストランジスタに対する駆動トランジスタのサイズ比である比βが２倍になるので、より大きな静雑音マージンを得ることができる。
（３）速度ブースティングモード（１４Ｔ）：付加的なＭＯＳトランジスタＭ２０，Ｍ２１がオフされる。両方のワード線ＷＬ０，ＷＬ１は駆動され、１４個のトランジスタを用いてより高速で読み出し動作を行うことができる。昨今のプロセッサ装置では、動作周波数を制限するので、メモリのアクセス時間は非常に重要である（例えば、非特許文献２参照。）。

図４Ａは図１及び図２のコア１０において用いるマスタスレーブ型カップリングフリップフロップ回路の第１の部分の構成を示す回路図である。また、図４Ｂは図１及び図２のコア１０において用いるマスタスレーブ型カップリングフリップフロップ回路の第２の部分の構成を示す回路図である。さらに、図４Ｃは図４Ｂの入力信号回路部３６で用いる制御線信号ＣＴＲＬ１，ＣＴＲＬ２，ＣＴＲＬ３に基づいて制御する非制御伝送ゲート、及び各モードに対するオンオフ制御を示す表である。

図４Ａ及び図４Ｂにおいて、マスタスレーブ型カップリングフリップフロップ回路は、
（１）クロックＣＬＫに基づいて制御クロック信号ＣＫ，／ＣＫ（以下、ＣＫ信号、／ＣＫ信号という。）を発生するＣＫ信号発生部３０と、
（２）電圧スケーリングモードにおいて、入力信号Ｄ，／Ｄに基づいて、内部処理用入力信号Ｄｉｎ，／Ｄｉｎを発生する入力信号回路部３６と、
（３）入力信号Ｄｉｎを所定時間だけ遅延させて出力信号Ｑを発生して出力するフリップフロップ回路ＦＦ１と、
（４）入力信号／Ｄｉｎを所定時間だけ遅延させて出力信号／Ｑを発生して出力するフリップフロップ回路ＦＦ２と、
（５）動作モードを示す制御線信号ＣＴＲＬ１，ＣＴＲＬ２，ＣＴＲＬ３に応じてフリップフロップ回路ＦＦ１，ＦＦ２を互いにカップリングさせるか否かを選択的に切り換えるゲート回路部３７とを備えて構成される。ここで、後者３つの回路でＦＦ回路部３５を構成する。

図４ＡのＣＫ信号発生部３０は、２個のＭＯＳトランジスタＱ１，Ｑ２からなるインバータ３１と、２個のＭＯＳトランジスタＱ３，Ｑ４からなるインバータ３２とが縦続接続されて構成され、インバータ３１はクロックＣＬＫを反転して／ＣＫ信号を発生してインバータ３２に出力し、インバータ３２は／ＣＫ信号を反転してＣＫ信号を発生して出力する。

図４Ｂの入力信号回路部３６は、
（１）ＣＫ信号及び／ＣＫ信号に応答してオン又はオフとなる伝送ゲートＴＧ３，ＴＧ４と、
（２）動作モードを示す制御線信号／ＣＴＲＬ及びそれがインバータ４０ａにより反転された制御線信号ＣＴＲＬに応答してオン又はオフとなる伝送ゲートＴＧ５，ＴＧ６と、
（３）ＭＯＳトランジスタＱ５，Ｑ６からなるインバータ３３と、
（４）ＭＯＳトランジスタＱ７，Ｑ８からなるインバータ３４とを備えて構成される。

以上のように構成された入力信号回路部３６の動作について、図４Ｂ及び図４Ｃを参照して以下説明する。各伝送ゲートＴＧ３〜ＴＧ６については、動作モードに応じて変化する３つの制御線信号ＣＴＲＬ１，ＣＴＲＬ２，ＣＴＲＬ３に基づいてオンオフ制御される。

電圧スケーリングモード（低電圧モード）の入力信号Ｄ選択モードでは、伝送ゲートＴＧ３，ＴＧ５，ＴＧ６がオンとされ、伝送ゲートＴＧ４がオフとされ、入力信号Ｄは伝送ゲートＴＧ３を介して、入力信号Ｄｉｎとして図４Ａのフリップフロップ回路ＦＦ１に入力されるとともに、伝送ゲートＴＧ３からインバータ３３、及び伝送ゲートＴＧ５を介して入力信号／Ｄｉｎとしてフリップフロップ回路ＦＦ２に入力される。

また、電圧スケーリングモード（低電圧モード）の入力信号／Ｄ選択モードでは、伝送ゲートＴＧ４，ＴＧ５，ＴＧ６がオンとされ、伝送ゲートＴＧ３がオフとされ、入力信号／Ｄは伝送ゲートＴＧ４を介して、入力信号／Ｄｉｎとして図４Ａのフリップフロップ回路ＦＦ２に入力されるとともに、伝送ゲートＴＧ４からインバータ３４、及び伝送ゲートＴＧ６を介して入力信号Ｄｉｎとしてフリップフロップ回路ＦＦ１に入力される。

さらに、速度ブースティングモード又はＦＦ分離モード（フリップフロップ回路ＦＦ１とＦＦ２を分離して独立して動作させるモードをいう。）では、伝送ゲートＴＧ３，ＴＧ４がオンとされ、伝送ゲートＴＧ５，ＴＧ６がオフとされ、入力信号Ｄは伝送ゲートＴＧ３を介して、入力信号Ｄｉｎとして図４Ａのフリップフロップ回路ＦＦ１に入力されるとともに、入力信号／Ｄは伝送ゲートＴＧ４を介して、入力信号／Ｄｉｎとして図４Ａのフリップフロップ回路ＦＦ２に入力される。

すなわち、２つのフリップフロップ回路ＦＦ１，ＦＦ２がカップリングしないときは（電圧スケーリングモード以外の速度ブースティングモード又はＦＦ分離モードなどの動作モード）、伝送ゲートＴＧ５，ＴＧ６がオフとされ、入力信号Ｄから内部処理用入力信号Ｄｉｎまでに至るラインＬＮ１と、入力信号／Ｄから内部処理用入力信号／Ｄｉｎまでに至るラインＬＮ２とが分離され、２つのフリップフロップ回路ＦＦ１，ＦＦ２が別々に動作する。一方、電圧スケーリングモードにおいて、伝送ゲートＴＧ５，ＴＧ６がオンとされて上述のように動作する。

次いで、図４Ａのフリップフロップ回路ＦＦ１，ＦＦ２の構成及び動作について以下に説明する。

図４Ａのフリップフロップ回路ＦＦ１は、
（１）ＭＯＳトランジスタＱ１１〜Ｑ１４からなるインバータ４１と、
（２）ＭＯＳトランジスタＱ１５，Ｑ１６からなるインバータ４２と、
（３）ＭＯＳトランジスタＱ１７〜Ｑ２０からなるインバータ４３と、
（４）転送ゲートＴＧ１と、
（５）ＭＯＳトランジスタＱ２１，Ｑ２２からなるインバータ４４と、
（６）ＭＯＳトランジスタＱ２３〜Ｑ２６からなるインバータ４５と、
（７）ＭＯＳトランジスタＱ２７，Ｑ２８からなるインバータ４６とを備えて構成される。ここで、インバータ４２とインバータ４３とが互いにクロスカップリングされてラッチ回路Ｌ１１を構成し、インバータ４４とインバータ４５とが互いにクロスカップリングされてラッチ回路Ｌ１２を構成する。そして、インバータ４１と、ラッチ回路Ｌ１１と、伝送ゲートＴＧ１と、ラッチ回路Ｌ１２と、インバータ４６とがこれらの順序で縦続接続されてフリップフロップ回路ＦＦ１を構成する。なお、インバータ４１，４３，４５において、ＣＫ信号，／ＣＫ信号に応じて動作するＭＯＳトランジスタＱ１２，Ｑ１３，Ｑ１８，Ｑ１９，Ｑ２４，Ｑ２５を挿入しているのは、インバータ４１，４３，４５の非動作時（データ信号を保持せず、伝送するとき）において各インバータの入出力間を遮断してデータ信号の伝送を遮断して、データ信号を伝達するためである。

図４Ａのフリップフロップ回路ＦＦ２は、
（１）ＭＯＳトランジスタＱ３１〜Ｑ３４からなるインバータ５１と、
（２）ＭＯＳトランジスタＱ３５，Ｑ３６からなるインバータ５２と、
（３）ＭＯＳトランジスタＱ３７〜Ｑ４０からなるインバータ５３と、
（４）転送ゲートＴＧ２と、
（５）ＭＯＳトランジスタＱ４１，Ｑ４２からなるインバータ５４と、
（６）ＭＯＳトランジスタＱ４３〜Ｑ４６からなるインバータ５５と、
（７）ＭＯＳトランジスタＱ４７，Ｑ４８からなるインバータ５６とを備えて構成される。ここで、インバータ５２とインバータ５３とが互いにクロスカップリングされてラッチ回路Ｌ２１を構成し、インバータ５４とインバータ５５とが互いにクロスカップリングされてラッチ回路Ｌ２２を構成する。そして、インバータ５１と、ラッチ回路Ｌ２１と、伝送ゲートＴＧ２と、ラッチ回路Ｌ２２と、インバータ５６とがこれらの順序で縦続接続されてフリップフロップ回路ＦＦ２を構成する。なお、インバータ５１，５３，５５において、ＣＫ信号，／ＣＫ信号に応じて動作するＭＯＳトランジスタＱ３２，Ｑ３３，Ｑ３８，Ｑ３９，Ｑ４４，Ｑ４５を挿入しているのは、インバータ５１，５３，５５の非動作時（データ信号を保持せず、伝送するとき）において各インバータの入出力間を遮断してデータ信号の伝送を遮断して、データ信号を伝達するためである。

図４Ａのゲート回路３５は４個の伝送ゲートＴＧ１１〜ＴＧ１４とインバータ４０とを備えて構成され、電圧スケーリングモードのときに、制御線信号／ＣＴＲＬがローレベルとなり、これらの伝送ゲートＴＧ１１〜ＴＧ１４がオンとされて、内部ノードＮ２１と内部ノードＮ３２が接続され、内部ノードＮ２２と内部ノードＮ３１が接続され、内部ノードＮ２３と内部ノードＮ３４が接続され、内部ノードＮ２４と内部ノードＮ３３が接続される。これにより、２個のフリップフロップ回路ＦＦ１，ＦＦ２がカップリングして、ラッチ回路Ｌ１１とＬ２１で同一の論理値のデータを保持し、ラッチ回路Ｌ１２とＬ２２で同一の論理値のデータを保持することにより、時間経過によって信号レベルが低下することを防止して、データ信号の保持力を増大させることができる。

図４Ａの回路では、例えば、以下のようにして、所定の占有エリアで構成した場合において、小さい出力電力のノードにおけるデータ信号を、それよりも大きな出力電力のノードにおけるデータ信号により補強することでデータ信号の保持力を増大させることができる。

（１）インバータ４２の各ＭＯＳトランジスタＱ１５，Ｑ１６のゲート長をインバータ５３の各ＭＯＳトランジスタＱ３７〜Ｑ４０のゲート長よりも長くすることにより、インバータ４２の出力端子から出力される出力電力を、インバータ５３の出力端子から出力される出力電力よりも大きく設計して設定することができる。
（２）インバータ５２の各ＭＯＳトランジスタＱ３５，Ｑ３６のゲート長をインバータ４３の各ＭＯＳトランジスタＱ１７〜Ｑ２０のゲート長よりも長くすることにより、インバータ５２の出力端子から出力される出力電力を、インバータ４３の出力端子から出力される出力電力よりも大きく設計して設定することができる。
（３）インバータ４４の各ＭＯＳトランジスタＱ２１，Ｑ２２のゲート長をインバータ５５の各ＭＯＳトランジスタＱ４３〜Ｑ４６のゲート長よりも長くすることにより、インバータ４４の出力端子から出力される出力電力を、インバータ５５の出力端子から出力される出力電力よりも大きく設計して設定することができる。
（４）インバータ５４の各ＭＯＳトランジスタＱ４１，Ｑ４２のゲート長をインバータ４５の各ＭＯＳトランジスタＱ２３〜Ｑ２６のゲート長よりも長くすることにより、インバータ５４の出力端子から出力される出力電力を、インバータ４５の出力端子から出力される出力電力よりも大きく設計して設定することができる。

以上のように構成された図４Ａ及び図４Ｂのマスタスレーブ型カップリングフリップフロップ回路において、不平衡なＦＳプロセスコーナー（ｎＭＯＳトランジスタが高速（Fast）で制御されかつｐＭＯＳトランジスタが低速（Slow）で制御されてシミュレーションされるプロセスコーナーをいう。また、ｎＭＯＳトランジスタが低速（Slow）で制御されかつｐＭＯＳトランジスタが高速（Fast）で制御されてシミュレーションされるプロセスコーナーをＳＦプロセスコーナーという。詳細は図５参照。）は、図４Ａのラッチ回路Ｌ１１，Ｌ１２のデータ信号の信号保持力が臨界的であるために、所定の低電圧動作において臨界的なプロセスコーナーとなる。このことは、６Ｔ ＳＲＡＭにおける最悪の信号保持力の状態と同様である。

なお、ＦＳプロセスコーナー及びＳＦプロセスコーナー以外のプロセスコーナーを以下のように定義する。
（ａ）ＳＳプロセスコーナー：ｎＭＯＳトランジスタが低速（Slow）で制御されかつｐＭＯＳトランジスタが低速（Slow）で制御されてシミュレーションされるプロセスコーナーをいう。
（ｂ）ＴＴプロセスコーナー：ｎＭＯＳトランジスタが典型値（Typical）で制御されかつｐＭＯＳトランジスタが典型値（Typical）で制御されてシミュレーションされるプロセスコーナーをいう。
（ｃ）ＦＦプロセスコーナー：ｎＭＯＳトランジスタが高速（Fast）で制御されかつｐＭＯＳトランジスタが高速（Fast）で制御されてシミュレーションされるプロセスコーナーをいう。

本実施形態に係るカップリングされたフリップフロップ回路において、内部ノードが上述のように４個の伝送ゲートＴＧ１１〜ＴＧ１４を用いて接続され、このとき、２個のフリップフロップ回路ＦＦ１，ＦＦ２は互いに同一の論理値を有する各データ信号を補強しあう。これら伝送ゲートＴＧ１１〜ＴＧ１４は、動作モードに従って変化する制御線信号／ＣＴＲＬによって適応的に切り換えられ、例えば、ノーマルモードでは、伝送ゲートＴＧ１１〜ＴＧ１４がともにオフとされて、上記２個のフリップフロップ回路ＦＦ１，ＦＦ２は独立して動作することができる。

本発明者らが行った６５ｎｍプロセスによるシミュレーションでは、上記ＦＳプロセスコーナーで製造された１個のフリップフロップ回路ＦＦ１又はＦＦ２の最低動作電圧Ｖｍｉｎは０．４６Ｖであり、上記カップリングされたフリップフロップ回路では、０．２７Ｖまで低下させることができる。これは、上記カップリングされたフリップフロップ回路はデータ保持力の特性を大幅に改善できるためである。上述した電圧スケーリングモードは、例えば、バイオメディカルセンシング、センサネットワーキング、及びウエラブルコンピューティングなどの極めて低電力のアプリケーションに対して適用することができる。

図５は図２Ａ及び図２Ｂの論理回路１４ａ，１４ｂにおいてプロセスコーナーを変化したときのｎＭＯＳのしきい値電圧（絶対値）偏差Δ｜Ｖｔｎ｜（Ｖ）とｐＭＯＳのしきい値電圧（絶対値）偏差Δ｜Ｖｔｐ｜（Ｖ）との関係を示す図である。図５において、５つのプロセスコーナーを示している。通常、論理回路合成の場合のために、ＳＳプロセスコーナー、ＴＴプロセスコーナー及びＦＦプロセスコーナーについて考える。上述したように、最悪のプロセスコーナーは非常に低電源電圧で不平衡なコーナーである。図５において、１つのプロセスコーナーと好ましい論理ゲートとの関係を示している。

図６Ａはコア１０のデコーダ回路のうちＮＡＮＤ回路部の構成を示す回路図であり、図６Ｂはコア１０のデコーダ回路のうちＮＯＲ回路部の構成を示す回路図である。また、図７Ａは図６ＡのナンドゲートＮＡＮＤ１〜３の詳細構成を示す回路図であり、図７Ｂは図６ＢのノアゲートＮＯＲ１〜３の詳細構成を示す回路図である。さらに、図８Ａは図７ＡのナンドゲートＮＡＮＤ１〜３及び図７ＢのノアゲートＮＯＲ１〜３をＳＦプロセスコーナーで試作したときの各出力信号の波形図であり、図８Ｂは図７ＡのナンドゲートＮＡＮＤ１〜３及び図７ＢのノアゲートＮＯＲ１〜３をＦＳプロセスコーナーで試作したときの各出力信号の波形図である。

図６ＡのＮＡＮＤ回路部は、３個のナンドゲートＮＡＮＤ１〜ＮＡＮＤ３を備えて構成され、各ナンドゲートＮＡＮＤ１〜ＮＡＮＤ３は図７Ａのごとく３個のｐＭＯＳトランジスタＱ１１１〜Ｑ１１３及びｎＭＯＳトランジスタＱ１１４〜Ｑ１１６を備えて構成される。この場合においては、図７Ａにおいて３入力ＮＡＮＤゲートがスタックされた３個のｎＭＯＳトランジスタＱ１１４〜Ｑ１１６を有するために、図８Ａに示すように、ＳＦプロセスコーナーで比較的長い立下り時間を有する。

また、図６ＢのＮＯＲ回路部は、３個のノアゲートＮＯＲ１〜ＮＯＲ３を備えて構成され、各ノアゲートＮＯＲ１〜ＮＯＲ３は図７Ｂのごとく３個のｐＭＯＳトランジスタＱ１２１〜Ｑ１２３及びｎＭＯＳトランジスタＱ１２４〜Ｑ１２６を備えて構成される。この場合においては、図７Ｂにおいて３入力ＮＯＲゲートがスタックされた３個のｐＭＯＳトランジスタＱ１２１〜Ｑ１２３を有するために、図８Ｂに示すように、ＦＳプロセスコーナーで比較的長い立ち上り時間を有する。

本実施形態においては、すべてのデータパスが二重になっているので、プロセスのバラツキに応じてよりよいデータパスを選択することができる（図２Ａ、図２Ｂ参照。）。

変形例．
図９は本発明の第１の変形例に係るマスタスレーブ型カップリングフリップフロップ回路の構成を示す回路図である。なお、図４Ｂの入力信号回路部３６は図９〜図１１の回路の前段に設けられる。

図９において、本発明の第１の変形例に係るマスタスレーブ型カップリングフリップフロップ回路は、２個のフリップフロップ回路ＦＦ１１，ＦＦ１２と、図４Ａと同様の構成を有するゲート回路部３７とを備えて構成される。フリップフロップ回路ＦＦ１１は、ＭＯＳトランジスタＱ１２，Ｑ１３，Ｑ１８，Ｑ１９，Ｑ２４，Ｑ２５と、インバータ４１〜４６と、伝送ゲートＴＧ１とを備えて構成される。ここで、クロスカップリングで接続された２個のインバータ４２，４３によりラッチ回路Ｌ３１を構成し、クロスカップリングで接続された２個のインバータ４４，４５によりラッチ回路Ｌ３２を構成する。また、フリップフロップ回路ＦＦ１２は、ＭＯＳトランジスタＱ３２，Ｑ３３，Ｑ３８，Ｑ３９，Ｑ４４，Ｑ４５と、インバータ５１〜５６と、伝送ゲートＴＧ２とを備えて構成される。ここで、クロスカップリングで接続された２個のインバータ５２，５３によりラッチ回路Ｌ４１を構成し、クロスカップリングで接続された２個のインバータ５４，５５によりラッチ回路Ｌ４２を構成する。

以上のように構成された図９のマスタスレーブ型カップリングフリップフロップ回路においても、図４Ａのカップリングフリップフロップ回路と同様に、２つのフリップフロップ回路ＦＦ１１，ＦＦ１２が動作モードに応じてカップリングされ又はカップリングされてないで動作することができる。ここで、カップリングさせる電圧スケーリングモードのときに、制御線信号／ＣＴＲＬがローレベルとなり、これらの伝送ゲートＴＧ１１〜ＴＧ１４がオンとされて、内部ノードＮ２１と内部ノードＮ３２が接続され、内部ノードＮ２２と内部ノードＮ３１が接続され、内部ノードＮ２３と内部ノードＮ３４が接続され、内部ノードＮ２４と内部ノードＮ３３が接続される。これにより、２個のフリップフロップ回路ＦＦ１１，ＦＦ１２がカップリングして、ラッチ回路Ｌ３１とＬ４１で同一の論理値のデータを保持し、ラッチ回路Ｌ３２とＬ４２で同一の論理値のデータを保持することにより、時間経過によって信号レベルが低下することを防止して、データ信号の保持力を増大させることができる。

図１０は本発明の第２の変形例に係るマスタスレーブ型カップリングフリップフロップ回路の構成を示す回路図である。

図１０において、本発明の第２の変形例に係るマスタスレーブ型カップリングフリップフロップ回路は、２個のフリップフロップ回路ＦＦ２１，ＦＦ２２と、図４Ａと同様の構成を有するゲート回路部３７とを備えて構成される。フリップフロップ回路ＦＦ２１は、インバータ４１〜４８（４６を除く）と、伝送ゲートＴＧ１，ＴＧ２１〜ＴＧ２３とを備えて構成される。ここで、クロスカップリングで接続された２個のインバータ４２，４３によりラッチ回路Ｌ５１を構成し、クロスカップリングで接続された２個のインバータ４４，４５によりラッチ回路Ｌ５２を構成する。また、フリップフロップ回路ＦＦ２２は、インバータ５１〜５８（５６を除く）と、伝送ゲートＴＧ２，ＴＧ３１〜ＴＧ３３とを備えて構成される。ここで、クロスカップリングで接続された２個のインバータ５２，５３によりラッチ回路Ｌ６１を構成し、クロスカップリングで接続された２個のインバータ５４，５５によりラッチ回路Ｌ６２を構成する。

図１０のマスタスレーブ型カップリングフリップフロップ回路においても、図４Ａのカップリングフリップフロップ回路と同様に、２つのフリップフロップ回路ＦＦ２１，ＦＦ２２が動作モードに応じてカップリングされ又はカップリングされてないで動作することができる。ここで、カップリングさせる電圧スケーリングモードのときに、制御線信号／ＣＴＲＬがローレベルとなり、これらの伝送ゲートＴＧ１１〜ＴＧ１４がオンとされて、内部ノードＮ２１と内部ノードＮ３２が接続され、内部ノードＮ２２と内部ノードＮ３１が接続され、内部ノードＮ２３と内部ノードＮ３４が接続され、内部ノードＮ２４と内部ノードＮ３３が接続される。これにより、２個のフリップフロップ回路ＦＦ２１，ＦＦ２２がカップリングして、ラッチ回路Ｌ５１とＬ６１で同一の論理値のデータを保持し、ラッチ回路Ｌ５２とＬ６２で同一の論理値のデータを保持することにより、時間経過によって信号レベルが低下することを防止して、データ信号の保持力を増大させることができる。

図１１は本発明の第３の変形例に係るセンスアンプ型カップリングフリップフロップ回路の構成を示す回路図である。

図１１において、本発明の第３の変形例に係るセンスアンプ型カップリングフリップフロップ回路は、２個のフリップフロップ回路ＦＦ３１，ＦＦ３２と、図４Ａと同様の構成を有するゲート回路部３７とを備えて構成される。

フリップフロップ回路ＦＦ３１は、ＭＯＳトランジスタＱ６１〜Ｑ７０と、インバータ６０と、ＮＡＮＤゲートＮＡＮＤ１１，ＮＡＮＤ１２とを備えて構成される。ここで、ＭＯＳトランジスタＱ６１及びＱ６２によりＣＭＯＳインバータ６１を構成し、ＭＯＳトランジスタＱ６３及びＱ６４によりＣＭＯＳインバータ６２を構成し、クロスカップリングで接続された２個のＣＭＯＳインバータ６１，６２によりラッチ回路Ｌ７１を構成し、クロスカップリングで接続された２個のＮＡＮＤゲートＮＡＮＤ１１，ＮＡＮＤ１２によりラッチ回路Ｌ７２を構成する。なお、初段のラッチ回路Ｌ７１の第１の内部ノードＮ２１から出力される信号ＰはナンドゲートＮＡＮＤ１２の第２の入力端子に入力され、初段のラッチ回路Ｌ７１の第２の内部ノードＮ２２から出力される信号／ＰはナンドゲートＮＡＮＤ１１の第１の入力端子に入力される。

フリップフロップ回路ＦＦ３２は、ＭＯＳトランジスタＱ７１〜Ｑ８０と、インバータ７０と、ＮＡＮＤゲートＮＡＮＤ２１，ＮＡＮＤ２２とを備えて構成される。ここで、ＭＯＳトランジスタＱ７１及びＱ７２によりＣＭＯＳインバータ７１を構成し、ＭＯＳトランジスタＱ７３及びＱ７４によりＣＭＯＳインバータ７２を構成し、クロスカップリングで接続された２個のＣＭＯＳインバータ７１，７２によりラッチ回路Ｌ８１を構成し、クロスカップリングで接続された２個のＮＡＮＤゲートＮＡＮＤ２１，ＮＡＮＤ２２によりラッチ回路Ｌ８２を構成する。なお、初段のラッチ回路Ｌ８１の第１の内部ノードＮ３１から出力される信号／ＰはナンドゲートＮＡＮＤ２２の第２の入力端子に入力され、初段のラッチ回路Ｌ８１の第２の内部ノードＮ３２から出力される信号ＰはナンドゲートＮＡＮＤ２１の第１の入力端子に入力される。

以上のように構成された図１１のセンスアンプ型カップリングフリップフロップ回路においても、図４Ａのカップリングフリップフロップ回路と同様に、２つのフリップフロップ回路ＦＦ３１，ＦＦ３２が動作モードに応じてカップリングされ又はカップリングされてないで動作することができる。ここで、カップリングさせる電圧スケーリングモードのときに、制御線信号／ＣＴＲＬがローレベルとなり、これらの伝送ゲートＴＧ１１〜ＴＧ１４がオンとされて、内部ノードＮ２１と内部ノードＮ３２が接続され、内部ノードＮ２２と内部ノードＮ３１が接続され、内部ノードＮ２３と内部ノードＮ３４が接続され、内部ノードＮ２４と内部ノードＮ３３が接続される。これにより、２個のフリップフロップ回路ＦＦ３１，ＦＦ３２がカップリングして、ラッチ回路Ｌ７１とＬ８１で同一の論理値のデータを保持し、ラッチ回路Ｌ７２とＬ８２で同一の論理値のデータを保持することにより、時間経過によって信号レベルが低下することを防止して、データ信号の保持力を増大させることができる。

さらに、図４Ａ、図４Ｂ、図１０、図１１の伝送ゲートＴＧ１〜ＴＧ３３に代わる変形例について以下に説明する。

図１２は図４Ａ、図４Ｂ、図１０、図１１の伝送ゲートＴＧ１〜ＴＧ３３に代わる変形例である転送ゲートＴＲ１００の構成を示す回路図である。すなわち、上記伝送ゲートＴＧ１〜ＴＧ３３に代えて、端子Ｔ１，Ｔ２を有する図１２の転送ゲートＴＲ１００を使用してもよい。

図１３は図４Ａ、図４Ｂ、図１０、図１１の伝送ゲートＴＧ１〜ＴＧ３３に代わる変形例であるインバータゲート回路１００Ａの構成を示す回路図である。上記伝送ゲートＴＧ１〜ＴＧ３３に代えて、端子Ｔ１，Ｔ２を有する図１３のインバータゲート回路１００Ａを使用してもよい。ここで、インバータゲート回路１００Ａは、インバータ１００と、インバータ１００の電源制御用ＭＯＳトランジスタＱ１０１，Ｑ１０２と、制御線信号ＣＴＲＬを反転するインバータ４０とを備えて構成される。

図１４は従来技術に係るフリップフロップ回路及び実施形態に係るフリップフロップ回路のシミュレーション結果であって、各プロセスコーナーに対する１ＭＨｚ動作時の最低動作電圧を示すグラフである。図１４から明らかなように、ワーストであったＦＳプロセスコーナーでの最低動作電圧が０．４３Ｖから０．３０Ｖに改善され、ＳＳプロセスコーナーがワーストになり０．３４Ｖから０．３６Ｖに悪化している。ただ、ＳＳプロセスコーナーの場合には、２ビットのカップリングにする必要はないので、プロセスコーナーごとにカップリング／非カップリングを選択すればよい。なお、ＴＴプロセスコーナー、ＳＳプロセスコーナー及びＳＦプロセスコーナーの遅延の悪化は、追加回路の寄生容量の増加に伴う遅延の増大によるものと考えられる。

図１５Ａは本実施形態に係るアプリケーションであって、すべてのコア２０１〜２０８を高速動作で動作させたときのブロック図であり、図１５Ｂは本実施形態に係るアプリケーションであって、各コア対（２０１，２０２）（２０３，２０４）（２０５，２０６）（２０７，２０８）で接続して低電圧動作させたときのブロック図である。図１５Ａ及び図１５Ｂから明らかなように、応用するアプリケーションに応じて、演算負荷が比較的高い場合はすべてのコア２０１〜２０８を高速動作させるが、演算負荷が比較的低い場合は各コア対（２０１，２０２）（２０３，２０４）（２０５，２０６）（２０７，２０８）で接続して低電圧動作させることができる。

以上の実施形態に係るプロセッサ装置によれば、以下の特徴を有する。
（１）内部ノードを接続することで低電圧動作する。２つのフリップフロップ回路の内部ノードを接続することで低電圧動作できるようになる。
（２）複数の動作モードを有するフリップフロップ回路を提供する。低電圧では内部ノードを接続するが，標準電圧では内部ノード接続しないことで通常の数のフリップフロップ回路を使うことができる。

最後に、以下の２つの問題点について考察する。

（問題点１）２つのフリップフロップ回路のクロックの同期は大丈夫か。フリップフロップ回路の位置が離れているとスキューが問題にならないか。別のコアにある場合はさらに問題のように思う。
（回答１）クロック配線はクロックツリー合成では問題ないが、入力信号Ｄと入力信号／Ｄについてはスキューが生じる。この入力信号Ｄと入力信号／Ｄの配線によるスキューが問題とならないような低速動作時において、カップリングされたフリップフロップ回路は有効である。ここで、高速動作時には有効でないが、そもそもカップリングされたフリップフロップ回路は不要である。どうしても、入力信号Ｄと入力信号／Ｄのスキューが問題となる場合には、２つのフリップフロップ回路を離すことができないので、セルライブラリにカップリングされたフリップフロップ回路を用意しておき、フリップフロップ回路同士の物理的な距離を無くすように設計することもできる。

（問題点２）プロセスやセルライブラリ依存性は無いか。もしｐＭＯＳトランジスタ側が強いプロセスやライブラリだと別の現象になり、その場合でも有効かどうか心配である。一般性について確信が持てない。
（回答２）ラッチ回路の保持特性はｎＭＯＳトランジスタとｐＭＯＳトランジスタのしきい値の乖離が主因である。正確に双方のバランスが取れていれば原理的に超低電圧動作が可能となるが、事実上プロセスバラつきは避けられない。また移動度も大きく異なる。しきい値の不一致が生じれば、例えばｐＭＯＳトランジスタが強い状況でも指摘している保持特性の悪化が生じるので、本実施形態に係る回路は有効である。

以上説明したように、本実施形態によれば、電圧スケーリングモード及び速度ブースティングモードのためのプロセッサ装置のカップリングを提案した。ここで、７Ｔ／１４ＴカップリングＳＲＡＭは、２個のビットセルを接続することにより、低電圧動作と高電圧動作の両方を実行することができる。カップリングされたフリップフロップ回路ＦＦ１，ＦＦ２は０．３Ｖ以下の動作電圧で動作することができ、これにより、動作電圧領域を従来技術に比較して大幅に広げることができる。また、カップリングされた論理回路は好ましいデータパスを選択することでプロセスバラツキに応じて選択的に採用可能である。

以上詳述したように、本発明によれば、所定の第１の動作電圧で動作させる第１の電圧モード時に、上記第３乃至第６のゲートを開放することにより上記第１のフリップフロップ回路と上記第２のフリップフロップ回路とを別々に動作させる一方、上記第１の動作電圧よりも低い第２の動作電圧で動作させる第２の電圧モード時に、上記第３乃至第６のゲートを短絡することにより上記第１のフリップフロップ回路と上記第２のフリップフロップ回路とを互いに反転関係のデータを保持して相補的なデータ処理を行うように協働動作させる。すなわち、２種類の動作モードを有し、例えば所定の標準電圧では一般的なフリップフロップ回路と同様に動作する一方、例えば低電圧モードでは、２つのフリップフロップ回路の内部ノードを接続し、フリップフロップ回路装置の容量は半分になるが低電圧で動作することができる。ここで、低電圧モードでは、分離されたフリップフロップ回路の各ラッチ回路においてデータの保持力を小さいが、内部ノードを接続することで相補的にデータの保持力を増大させて動作させることができる。

１…プロセッサＩＣ、
１０…プロセッサコア（コア）、
１１…ポジティブ・トゥルーのプロセッサエレメント（ｐＰＥ）、
１２…ネガティブ・トゥルーのプロセッサエレメント（ｎＰＥ）、
１３…フリップフロップ回路部、
１３ａ，１３ｂ…フリップフロップ回路、
１４…論理回路部、
１４ａ，１４ｂ…論理回路、
１５…ＳＲＡＭ、
１５ａ，１５ｂ…１／２ＳＲＡＭ、
１６…インバータ、
２１〜２４，３１〜３４，４０〜４８，４０ａ，５１〜５８，６０，６１，６２，７０，７１，７２，１００…インバータ、
３０…ＣＫ信号発生部、
３５…フリップフロップ回路部（ＦＦ回路部）、
３６…入力信号回路部、
３７…ゲート回路部、
１００Ａ…インバータゲート回路、
２０１〜２０８…コア、
ＦＦ１〜ＦＦ３２…フリップフロップ回路、
Ｌ１〜Ｌ８２…ラッチ回路、
ＬＮ１，ＬＮ２…ライン、
Ｎ２１〜Ｎ３４…内部ノード、
ＮＡＮＤ１〜ＮＡＮＤ２２…ナンドゲート、
ＮＯＲ１〜ＮＯＲ３…ノアゲート、
Ｑ１〜Ｑ１２６…ＭＯＳトランジスタ、
Ｔ１，Ｔ２…端子、
ＴＧ１〜ＴＧ３３…伝送ゲート、
ＴＲ１００…転送ゲート。

Claims (7)

1. それぞれ入力側端子及び出力側端子を有する第１のラッチ回路と第２のラッチ回路とを第１のゲートを介して接続して構成された第１のフリップフロップ回路と、
   それぞれ入力側端子及び出力側端子を有する第３のラッチ回路と第４のラッチ回路とを第２のゲートを介して接続して構成された第２のフリップフロップ回路と、
   上記第１のラッチ回路の入力側端子と、上記第３のラッチ回路の出力側端子との間を短絡又は開放し、短絡時に同一の論理値を有する第３のゲートと、
   上記第１のラッチ回路の出力側端子と、上記第３のラッチ回路の入力側端子との間を短絡又は開放し、短絡時に同一の論理値を有する第４のゲートと、
   上記第２のラッチ回路の入力側端子と、上記第４のラッチ回路の出力側端子との間を短絡又は開放し、短絡時に同一の論理値を有する第５のゲートと、
   上記第２のラッチ回路の出力側端子と、上記第４のラッチ回路の入力側端子との間を短絡又は開放し、短絡時に同一の論理値を有する第６のゲートとを備えたフリップフロップ回路装置であって、
   所定の第１の動作電圧で動作させる第１の電圧モード時に、上記第３乃至第６のゲートを開放することにより上記第１のフリップフロップ回路と上記第２のフリップフロップ回路とを別々に動作させる一方、上記第１の動作電圧よりも低い第２の動作電圧で動作させる第２の電圧モード時に、上記第３乃至第６のゲートを短絡することにより上記第１のフリップフロップ回路と上記第２のフリップフロップ回路とを互いに反転関係のデータを保持して相補的なデータ処理を行うように協働動作させることを特徴とするフリップフロップ回路装置。
2. 上記第１のフリップフロップ回路は、上記第１のラッチ回路に記憶されたデータを所定の転送期間において上記第１のゲートを介して上記第２のラッチ回路に転送して出力し、
   上記第２のフリップフロップ回路は、上記第３のラッチ回路に記憶されたデータを上記転送期間において上記第２のゲートを介して上記第４のラッチ回路に転送して出力することにより、上記第１のフリップフロップ回路とは互いに反転関係のデータを保持し、
   上記第３のゲートは、上記第１のラッチ回路の入力側端子と、上記第３のラッチ回路の出力側端子との間に接続されかつ上記第１のラッチ回路の入力側端子と上記第３のラッチ回路の出力側端子との間を短絡又は開放し、上記短絡時に上記第１のラッチ回路の入力側端子及び上記第３のラッチ回路の出力側端子において同一の論理値を有し、
   上記第４のゲートは、上記第１のラッチ回路の出力側端子と、上記第３のラッチ回路の入力側端子との間に接続されかつ上記第１のラッチ回路の出力側端子と上記第３のラッチ回路の入力側端子との間を短絡又は開放し、上記短絡時に上記第１のラッチ回路の出力側端子及び上記第３のラッチ回路の入力側端子において同一の論理値を有し、
   上記第５のゲートは、上記第２のラッチ回路の入力側端子と、上記第４のラッチ回路の出力側端子との間に接続されかつ上記第２のラッチ回路の入力側端子と上記第４のラッチ回路の出力側端子との間を短絡又は開放し、上記短絡時に上記第２のラッチ回路の入力側端子及び上記第４のラッチ回路の出力側端子において同一の論理値を有し、
   上記第６のゲートは、上記第２のラッチ回路の出力側端子と、上記第４のラッチ回路の入力側端子との間に接続されかつ上記第２のラッチ回路の出力側端子と上記第４のラッチ回路の入力側端子との間を短絡又は開放し、上記短絡時に上記第２のラッチ回路の出力側端子及び上記第４のラッチ回路の入力側端子において同一の論理値を有することを特徴とする請求項１記載のフリップフロップ回路装置。
3. 上記第１のラッチ回路はクロスカップリングされた第１及び第２のインバータを含み、
   上記第２のラッチ回路はクロスカップリングされた第３及び第４のインバータを含み、
   上記第３のラッチ回路はクロスカップリングされた第５及び第６のインバータを含み、
   上記第４のラッチ回路はクロスカップリングされた第７及び第８のインバータを含み、
   上記第２の電圧モード時に、上記第６のインバータからの出力信号を上記第１のインバータからの出力信号により同一の論理値で補強して上記第１のラッチ回路の出力側端子からの出力信号の信号保持力を増大させ、上記第２のインバータからの出力信号を上記第５のインバータからの出力信号により同一の論理値で補強して上記第３のラッチ回路の出力側端子からの出力信号の信号保持力を増大させ、
   上記第２の電圧モード時に、上記第８のインバータからの出力信号を上記第３のインバータからの出力信号により同一の論理値で補強して上記第２のラッチ回路の出力側端子からの出力信号の信号保持力を増大させ、上記第４のインバータからの出力信号を上記第７のインバータからの出力信号により同一の論理値で補強して上記第４のラッチ回路の出力側端子からの出力信号の信号保持力を増大させることを特徴とする請求項２記載のフリップフロップ回路装置。
4. 上記第１のインバータの出力電力を上記第６のインバータの出力電力よりも大きくなるように設定し、
   上記第５のインバータの出力電力を上記第２のインバータの出力電力よりも大きくなるように設定し、
   上記第３のインバータの出力電力を上記第８のインバータの出力電力よりも大きくなるように設定し、
   上記第７のインバータの出力電力を上記第４のインバータの出力電力よりも大きくなるように設定したことを特徴とする請求項３記載のフリップフロップ回路装置。
5. 上記第１のフリップフロップ回路及び上記第２のフリップフロップ回路はそれぞれ、マスタスレーブ型フリップフロップ回路であることを特徴とする請求項１乃至４のうちのいずれか１つに記載のフリップフロップ回路装置。
6. 上記第１のフリップフロップ回路及び上記第２のフリップフロップ回路はそれぞれ、センスアンプ型フリップフロップ回路であることを特徴とする請求項１乃至４のうちのいずれか１つに記載のフリップフロップ回路装置。
7. 請求項１乃至６のうちのいずれか１つに記載のフリップフロップ回路装置を備えたことを特徴とするプロセッサ装置。

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