KR0171323B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR0171323B1
KR0171323B1 KR1019950012758A KR19950012758A KR0171323B1 KR 0171323 B1 KR0171323 B1 KR 0171323B1 KR 1019950012758 A KR1019950012758 A KR 1019950012758A KR 19950012758 A KR19950012758 A KR 19950012758A KR 0171323 B1 KR0171323 B1 KR 0171323B1
Authority
KR
South Korea
Prior art keywords
film
aluminum alloy
forming
contact hole
deposition
Prior art date
Application number
KR1019950012758A
Other languages
English (en)
Other versions
KR960043032A (ko
Inventor
선호정
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950012758A priority Critical patent/KR0171323B1/ko
Publication of KR960043032A publication Critical patent/KR960043032A/ko
Application granted granted Critical
Publication of KR0171323B1 publication Critical patent/KR0171323B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 알루미늄 합금의 저온 증착에서 고온 고전력 증착으로 2단계 증착후, 진공단절없는 열처리법을 이용하여 금속콘택홀 매립 달성과 동시에 양호한 표면거칠기 특성을 가지는 막을 형성시킬 수 있기 때문에 소자의 신뢰도를 향상시키며, 금속배선공정을 단순화시킴으로써 소자의 제조단가를 낮출 뿐 만 아니라 마스크 공정시 정렬정확도를 확보할 수 있기 때문에 소자의 수율을 향상시키는 효과가 있다.

Description

반도체 소자의 금속배선 형성방법
제1a도 내지 제1d도는 본 발명의 일실시예에 따른 금속배선 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 또는 도전층 2 : 절연막
3, 5 : 티타늄막 4 : 티타늄나이트라이드막
6, 7, 8 : 알루미늄 합금막
본 발명은 반도체 소자 제조공정중 금속배선 형성방법에 관한 것으로, 특히 스퍼터링(sputtering)법을 사용한 알루미늄 합금 박막 증착 방법에 관한 것이다.
일반적으로, 반도체 소자의 집적도가 64 메가디램(MEGA DRAM)급으로 증가함에 따라 금속 콘택홀 및 비아(Via)홀의 직경감소 및 단차비의 증가로 인하여 층덮힘이 열악해졌으며, 소자의 수율 및 배선 신뢰성 측면에 심각한 문제가 야기되고 있다.
따라서, 콘택홀 매립을 통하여 신뢰성 있는 알루미늄 합금 배선을 실현하기 위하여 고온 스퍼터링 또는 저온 스퍼터링을 실시하고 그후 고온 리플로우(Reflow)를 실시하는 방법과, 또는 저온 스퍼터링 후 고온 스퍼터링을 연이어 실시하는 증착법등이 사용되고 있다.
그중 저온 스퍼터링 후 고온 스퍼터링을 연이어 실시하는 2단계 증착법은 콘택홀 매립 능력이 다른 방법보다 우수하나, 박막 형성후 표면거칠기 특성이 열악하여 후속 마스크(mask)공정시 정렬 정확도(align accuracy)확보가 어려운 문제점을 안고 있다.
또한, 저온 증착 후 고온 리플로우하는 법은 표면거칠기 특성은 우수하나 콘택 매립 능력이 떨어지는 문제가 있다.
따라서, 본 발명은 콘택홀 매립 능력이 우수하면서 동시에 양호한 표면거칠기 특성을 갖는 반도체 소자의 금속배선 형성방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 절연막으로 덮인 기판 또는 도전막 소정부위를 노출시키는 금속 콘택홀을 형성하는 단계; 전체구조 상부 표면을 따라 확산방지금속막을 형성하는 단계; 상기 확산방지금속막 상에 점착막을 형성하는 단계; 상기 점착막이 형성된 콘택홀 측벽에 연속적인 막이 형성될때까지 저온에서 소정두께의 제1알루미늄 합금막을 형성하는 단계; 상기 제1알루미늄 합금막상에 최송 목적 두께까지 고온에서 제2알루미늄 합금막을 형성하는 단계; 소정시간 열처리하여 상기 제2알루미늄 합금막이 콘택홀을 완전히 매립하도록 하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면 제1a도 내지 제1d도를 참조하여 본 발명의 일 실시예를 상세히 설명하면 다음과 같다.
먼저, 제1a도와 같이 절연층(2)으로 덮인 실리콘 기판(1)의 소정부위를 오픈시키는 콘택홀을 형성한 다음, 기판위에 형성된 콘택홀의 경우에는 전체부위 상부에 200Å 내지 500Å의 확산방지막인 티타늄막(3)과 티타늄나이트라이드막(4)을 600Å 내지 1500Å 증착한다.
이어서, 제1b도는 상기 티타늄나이트라이드(4) 상부에 점착층으로 300Å 내지 1000Å의 티타늄막(5)을 증착한후 20℃ 내지 100도의 저온에서 최종 목적 두께의 1/3 내지 2/3로 제1알루미늄 합금(6)을 스퍼터링법으로 증착한 단면도로서, 제1알루미늄 합금 증착시 아르곤(Ar)압력을 0.5mtorr 내지 2 mtorr로 최대한 낮게 제어하여 스퍼터링된 알루미늄 원자의 자유이동경로(mean free path)를 길게 해줌으로써 이에따라 콘택홀 내부에 도달하는 알루미늄 원자의 양이 증가하도록 한다.
상기와 같은 제1알루미늄 합금 증착시 중요한 점은 콘택홀 측벽의 티타늄막상에 연속적인 알루미늄 합금막이 형성될 정도의 양이 도달할 수 있도록 증착량을 제어하는 것이다. 즉, 콘택홀 측벽의 티타늄막(5)이 노출되지 않도록 하여야 한다.
이어서, 제1c도는 상기 제1알루미늄 합금층(6) 상부에 최종 목적 두께까지 제2알루미늄 합금층(7)을 증착한 단면도로서 제2알루미늄 합금층(7) 증착시 전력을 15kω이상의 고전력으로 하여 최대한 짧은 시간내에 증착을 실시한다. 이와같이 짧은 시간에 증착을 실시하여야 알루미늄 합금층의 표면거칠기의 열화를 방지할 수 있다. 또한 증착온도는 300℃ 내지 550℃로 하여 콘택홀의 입구가 증착후 막히도록 하여야 한다. 이상과 같은 과정을 거쳐 형성된 알루미늄 합금층은 우수한 표면거칠기 특성을 나타내지만 제2알루미늄 합금 원자가 콘택홀 측벽을 타고 콘택내부로 흘러들어가서 매립되기 위한 열적 구동력(driving force)과 시간이 부족하다.
따라서, 제1d도에 도시된 바와같이 동일 클러스터 시스템(cluster system)내에서 진공단절없이 400℃ 내지 580℃의 온도에서 기판을 120초 내지 240초 동안 방치하여 열적에너지를 줌으로써 제2알루미늄 합금 원자가 콘택홀 측벽을 타고 콘택내부로 흘러들어가서 매립되도록 한다.
상기와 같이 후속 열처리에 의한 콘택홀 매립 방법으로 형성된 알루미늄 합금막(6, 8)은 포면 거칠기 특성이 양호하여 마스크 공정시 정렬정확도(align accuracy) 확보가 용이하다.
상기와 같이 이루어지는 본 발명은 알루미늄 합금의 저온 증착에서 고온 고전력 증착으로 2단계 증착후, 진공단절없는 열처리법을 이용하여 금속콘택홀 매립 달성과 동시에 양호한 표면거칠기 특성을 가지는 막을 형성시킬 수 있기 때문에 소자의 신뢰도를 향상시키며, 금속배선공정을 단순화시킴으로써 소자의 제조단가를 낮출 뿐 만 아니라 마스크 공정시 정렬정확도를 확보할 수 있기 때문에 소자의 수율을 향상시키는 효과가 있다.

Claims (6)

  1. 반도체 소자의 금속배선 형성 방법에 있어서; 절연막으로 덮인 기판 또는 도전막 소정부위르 노출시키는 금속 콘택홀을 형성하는 단계; 전체구조 상부 표면을 따라 확산방지금속막을 형성하는 단계; 상기 확산방지금속막 상에 점착막을 형성하는 단계; 상기 점착막이 형성된 콘택홀 측벽에 연속적인 막이 형성될 때까지 저온에서 소정두께의 제1알루미늄 합금막을 형성하는 단계; 상기 제1알루미늄 합금막상에 최종 목적 두께까지 고온에서 제2알루미늄 합금막을 형성하는 단계; 고온에서 소정시간 열처리하여 상기 제2알루미늄 합금막이 콘택홀을 완전히 매립하도록 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  2. 제1항에 있어서, 상기 점착막은 티타늄막으로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  3. 제1항에 있어서, 상기 제1알루미늄 합금막 형성시 압력을 0.5mtorr 내지 2mtorr로 낮게 제어하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  4. 제1항에 있어서, 상기 제1알루미늄 합금막 형성시 증착온도를 20℃ 내지 100℃도로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  5. 제1항에 있어서, 상기 제2알루미늄 합금막 형성시 전력을 15kω 이상의 고전력으로 하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
  6. 제1항에 있어서, 상기 제2알루미늄 합금막이 콘택홀을 완전히 매립하도록 하는 단계는, 상기 제2알루미늄 합금막 형성후, 진공단절없이 400℃ 내지 580℃의 온도에서 120초 내지 240초 동안 열처리하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
KR1019950012758A 1995-05-22 1995-05-22 반도체 소자의 금속배선 형성방법 KR0171323B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950012758A KR0171323B1 (ko) 1995-05-22 1995-05-22 반도체 소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950012758A KR0171323B1 (ko) 1995-05-22 1995-05-22 반도체 소자의 금속배선 형성방법

Publications (2)

Publication Number Publication Date
KR960043032A KR960043032A (ko) 1996-12-21
KR0171323B1 true KR0171323B1 (ko) 1999-03-30

Family

ID=19415051

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950012758A KR0171323B1 (ko) 1995-05-22 1995-05-22 반도체 소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR0171323B1 (ko)

Also Published As

Publication number Publication date
KR960043032A (ko) 1996-12-21

Similar Documents

Publication Publication Date Title
JPH0391930A (ja) 半導体装置の製造方法
US6048792A (en) Method for manufacturing an interconnection structure in a semiconductor device
US6331482B1 (en) Method of VLSI contact, trench, and via filling using a germanium underlayer with metallization
KR0171323B1 (ko) 반도체 소자의 금속배선 형성방법
KR100220933B1 (ko) 반도체 소자의 금속배선 형성방법
KR100559028B1 (ko) 반도체 소자의 구리 배선 형성 방법
US4992152A (en) Reducing hillocking in aluminum layers formed on substrates
KR950005265B1 (ko) 금속배선층 형성방법
KR0124059B1 (ko) 금속 콘택홀 매립 방법
KR100284074B1 (ko) 반도체 소자 제조방법
KR100252915B1 (ko) 반도체소자의 배선구조 및 형성방법
KR100431310B1 (ko) 반도체소자의금속배선형성방법
KR100187687B1 (ko) 반도체 소자의 금속층 형성방법
KR930001896B1 (ko) 반도체 장치의 금속배선구조 및 그 형성방법
KR100219509B1 (ko) 반도체장치의 금속층 형성방법
KR100250730B1 (ko) 반도체 소자의 베리어 금속층 형성방법
KR0126124B1 (ko) 반도체 장치의 금속배선 형성 방법
KR970000706B1 (ko) 반도체 소자의 금속배선 적층방법
KR100284076B1 (ko) 반도체 소자의 콘택홀 매립방법
KR100247643B1 (ko) 금속 배선 형성용 반응 챔버 및 이를 이용한 반도체 소자의 금속배선 형성방법
JPH03201482A (ja) 半導体装置及びその製造方法
KR940002766B1 (ko) 평탄한 금속 배선의 형성 방법
KR940001396B1 (ko) 반도체장치의 다층배선 형성방법
KR970004771B1 (ko) 반도체 소자의 금속배선 형성방법
KR20000003456A (ko) 반도체 소자의 알루미늄 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100920

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee