KR100431310B1 - 반도체소자의금속배선형성방법 - Google Patents

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Abstract

본 발명은 2단계 증착으로 인한 공정상의 복잡함을 해결함과 더불어 부가적인 공정의 진행 없이 비아홀 내의 알루미늄막 매립 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공하는 것으로, 상부에 제 1 도전층 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 절연막을 제 1 도전층 패턴이 소정 부분 노출되도록 식각하여 비아홀을 형성하는 단계; 비아홀 저부 및 양 측벽과 절연막 상에 장벽 금속막 및 흡착층을 순차적으로 형성하는 단계; 흡착층 상에 알루미늄막을 형성하는 단계; 및, 알루미늄막을 비아홀에 매립시키는 단계를 포함하고, 알루미늄막을 비아홀에 매립시키는 단계는 알루미늄막을 9 내지 11 torr의 압력과 300 내지 400℃의 온도 및 Ar 개스 분위기에서 50 내지 70초간 유지시켜 상기 알루미늄막을 리플로우시킨 후 다시 상기 압력만 1 내지 2 mtorr로 감소시킨 상태에서 25 내지 35초 동안 유지시키고, 알루미늄막의 비아홀 매립 공정을 3번 정도 반복 수행하는 것을 특징으로 한다.

Description

반도체 소자의 금속 배선 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비아홀 내의 알루미늄막 매립특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법에 관한 것이다.
일반적으로 알루미늄은 금속 배선 재료로서 양호한 특성을 가지고 있기 때문에 현재의 배선 공정시 가장 널리 사용되는 있는 금속이다. 즉, 알루미늄은 스퍼터링 방식으로 매우 쉽게 증착할 수 있을 뿐만 아니라, 전기 전도도가 우수하고, 실리콘 기판에 대한 높은 호환성과 가공의 용이성 및 하부층과의 양호한 접착성을 갖는다.
한편, 상기한 알루미늄막을 비아홀 내에 완전히 매립시키기 위하여 종래에는 2단계 알루미늄 증착방식을 이용하여 배선을 형성하였다.
도 1A 내지 도 1D는 상기한 2단계 알루미늄 증착방식을 이용한 반도체 소자의 금속 배선 형성방법을 설명하기 위한 순차적인 공정 단면도이다.
먼저, 도 1A에 도시된 바와 같이, 상부에 제 1 금속배선층 패턴(2)이 형성된 반도체 기판(1) 상에 절연막(3)을 형성하고, 절연막(3)을 식각하여 제 1 금속배선층 패턴(2)을 소정 부분 노출시켜 비아홀을 형성한다. 이어서, 상기 비아홀 저부 및 양측벽과 절연막(3) 상부에 Ti/TiN막(4)을 증착하고 소정의 어닐링을 진행하여 장벽금속막을 형성한다.
도 1B에 도시된 바와 같이, Ti/TiN막(4) 상에 후속 알루미늄막에 대한 접착막(adhesive layer)으로서 Ti막(5)을 형성한다.
도 1C에 도시된 바와 같이, 2단계 증착방식으로 Ti막(5) 상에 먼저 저온의 제 1 알루미늄막(6)을 형성한다.
도 1D에 도시된 바와 같이, 제 1 알루미늄막(6) 상에 고온의 제 2 알루미늄막(7)을 형성하여 상기 비아홀에 알루미늄막(6, 7)을 매립한 다음, 도시되지는 않았지만 알루미늄막(6, 7)을 패터닝하여 상기 비아홀을 통하여 제 1 금속배선층 패턴(2)과 콘택하는 제 2 금속배선층을 형성한다.
그러나, 상기한 2단계 알류미늄 증착 방식을 이용한 금속 배선의 형성에 있어서는 2단계 증착의 추가공정으로 인하여 경비가 증가할 뿐만 아니라, 웨이퍼의 파티클이 증가하고, 또한 제조 공정의 복잡함으로 인하여 수율을 감소시키는 문제가 있었다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 2단계 증착으로 인한 공정상의 복잡함을 해결함과 더불어 부가적인 공정의 진행 없이 비아홀 내의 알루미늄막 매립 특성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성방법을 제공함에 그 목적이 있다.
도 1A 내지 도 1D는 종래의 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도.
도 2A 내지 도 2D는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 제 2 금속 배선층 패턴
13 : 절연막 14 : Ti/TiN막
15 : Ti막 16 : 알루미늄막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 금속 배선 형성방법은 상부에 제 1 도전층 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 절연막을 상기 제 1 도전층 패턴이 소정 부분 노출되도록 식각하여 비아홀을 형성하는 단계; 상기 비아홀 저부 및 양 측벽과 상기 절연막 상에 장벽 금속막 및 흡착층을 순차적으로 형성하는 단계; 상기 흡착층 상에 알루미늄막을 형성하는 단계; 및, 상기 알루미늄막을 상기 비아홀에 매립시키는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 알루미늄막은 300 내지 400℃의 온도에서 200 내지 300초 동안 증착한다.
또한, 상기 알루미늄막을 상기 비아홀에 매립시키는 단계는 상기 알루미늄막올 9 내지 11 torr의 압력과 300 내지 400℃의 온도 및 Ar 개스 분위기에서 50 내지 70초간 유지시켜 상기 알루미늄막을 리플로우시킨 후 다시 상기 압력만 1 내지 2 mtorr로 감소시킨 상태에서 25 내지 35초 동안 유지시키는 것을 특징으로 한다.
또한, 상기 알루미늄막의 비아홀 매립 공정을 3번 정도 반복 수행하는 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 별도의 추가 공정 없이 압력 변화에 따른 Ar 개스를 이용하여 비아홀 내의 알루미늄막 매립 특성을 향상시킬 수 있다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2A 내지 도 2D는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2A에 도시된 바와 같이, 상부에 제 1 금속배선층 패턴(12)이 형성된 반도체 기판(11) 상에 절연막(13)을 형성하고, 포토리소그라피로 절연막(13) 상부에 마스크 패턴(도시되지 않음)을 형성한다. 그리고, 상기 마스크 패턴을 이용하여 하부의 절연막(13)을 제 1 금속배선층 패턴(12)이 소정 부분 노출되도록 식각하여 비아홀을 형성한다. 이어서, 공지된 방법으로 상기 마스크 패턴을 제거한 다음, 상기 비아홀 저부 및 양 측벽과 절연막(13) 상에 250 내지 350Å 두께의 Ti막과 450 내지 550Å 두께의 TiN막으로 이루어진 Ti/TiN막(14)을 증착하고, 700 내지 800℃의 온도에서 25 내지 35초 동안 어닐링을 진행하여 장벽금속막을 형성한다.
도 2B에 도시된 바와 같이, Ti/TiN막(14) 상에 후속 알루미늄막에 대한 흡착층으로서 Ti막(15)을 450 내지 550Å의 두께로 형성한다.
도 2C에 도시된 바와 같이, Ti막(15) 상에 300 내지 400℃의 온도에서 200 내지 300초 동안 알루미늄막(16)을 증착한다.
도 2D에 도시된 바와 같이, 9 내지 11 torr의 압력 및 300 내지 400℃의 온도 및 불활성 개스인 Ar 개스 분위기에서 50 내지 70초간 유지시켜 알루미늄막(16)을 리플로우(reflow) 시킨다. 이때, 상기 압력에 의해 Ar 원자 또는 이온의 충돌에 의해 알루미늄막(16)이 상기 비아홀에 매립되게 된다. 그리고 나서, 상기 알루미늄막(16)을 다시 압력만 1 내지 2 mtorr로 감소시킨 상태에서 25 내지 35초 동안 유지시킨다.
상기한 방법에 의한 알루미늄막(16)의 비아홀 매립 공정을 3회 정도 반복하여 진행함으로써 상기 비아홀에 알루미늄막(16)을 완전히 매립시켜 제 2 금속배선층을 형성한다.
상기 실시예에 의하면, 별도의 추가 공정 없이 압력 변화에 따른 Ar 개스를 이용하여 비아홀 내의 알루미늄막 매립 특성을 향상시킴으로써 공정을 단순화시킬 수 있을 뿐만 아니라, 수율을 향상시킬 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (10)

  1. 상부에 제 1 도전층 패턴이 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 절연막을 상기 제 1 도전층 패턴이 소정 부분 노출되도록 식각하여 비아홀을 형성하는 단계;
    상기 비아홀 저부 및 양 측벽과 상기 절연막 상에 장벽 금속막 및 흡착층을 순차적으로 형성하는 단계;
    상기 흡착층 상에 알루미늄막을 형성하는 단계; 및,
    상기 알루미늄막을 9 내지 11 torr의 압력, 300 내지 400℃의 온도 및 Ar 개스 분위기에서 50 내지 70초간 유지하여 리플로우시켜 상기 비아홀에 매립시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  2. 제 1 항에 있어서, 상기 장벽 금속막은 Ti/TiN막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  3. 제 2 항에 있어서, 상기 Ti/TiN막은 250 내지 350Å 두께의 Ti막과 450 내지 550Å 두께의 TiN막을 순차적으로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  4. 제 3 항에 있어서, 상기 Ti/TiN막의 증착 후 어닐링을 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  5. 제 4 항에 있어서, 상기 어닐링은 700 내지 800℃의 온도에서 25 내지 35초 동안 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  6. 제 1 항에 있어서, 상기 흡착층은 Ti막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  7. 제 6 항에 있어서, 상기 Ti막은 250 내지 350Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  8. 제 1 항에 있어서, 상기 알루미늄막은 300 내지 400℃의 온도에서 200 내지 300초 동안 증착하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  9. 제 1 항에 있어서, 상기 알루미늄막을 리플로우시킨 후, 상기 리플로우된 알루미늄막을 1 내지 2mtorr의 압력, 300 내지 400℃의 온도 및 Ar 개스 분위기에서 25 내지 35초 동안 유지시키는 단계를 추가한 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
  10. 제 1항에 있어서, 상기 알루미늄막의 비아홀 매립 공정을 3번 정도 반복 수행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성방법.
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