KR100359779B1 - 반도체 장치의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 전류의 방향과 동일한 조직(Al[111])을 갖는 금속배선을 형성하여 일렉트로마이그레이션 특성 측면에서 디바이스의 신뢰성을 향상시키도록 한 반도체 장치의 금속배선 형성방법에 관한 것으로서, 반도체 기판상에 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 절연막을 선택적으로 제거하여 이중 다마신 구조를 갖는 트랜치 및 콘택홀을 형성하는 단계와, 상기 트랜치 및 콘택홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막상에 CVD 증착법으로 제 1 알루미늄막을 증착하는 단계와, 상기 제 1 알루미늄막상에 노벨 PVD 증착법으로 제 2 알루미늄막을 증착하는 단계와, 상기 트랜치 및 콘택홀의 전면에 PVD 증착법으로 제 3 알루미늄막을 증착하는 단계와, 상기 절연막의 표면이 노출되도록 전면에 연마를 실시하여 상기 콘택홀 내부에 알루미늄 플러그를 형성함과 동시에 트랜치 내부에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 장치의 금속배선 형성방법{METHOD FOR FORMING METAL LINE OF SEMICONDUCTOR DEVIVE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 듀얼 다마신(Dual Damascene) 구조에서의 알루미늄(Al)의 배향성을 개선시키는데 적당한 반도체 장치의 금속배선 형성방법에 관한 것이다.
일반적으로 반도체 장치의 금속배선 구조가 다층화됨에 따라 콘택홀 또는 비아홀은 횡(橫)방향과 같은 비율로 종(縱)방향의 기하학적 사이즈를 축소하기가 어려워져서 에스펙트 비(aspect ratio)가 증대하고 있다.
이에 따라 기존의 금속배선층 형성방법을 사용하는 경우, 비평탄화, 불량한 단차 피복성(step coverage), 금속 단락, 낮은 수율 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.
이러한 문제점들을 해결하기 위한 새로운 배선기술로서 콘택홀의 매몰과 금속배선층을 동시에 형성하는 소위, 이중 다마신(dual damascene) 공정이 제안되었다.
이러한 이중 다마신 구조의 금속 증착은 알루미늄(Al)이나 구리(Cu) 증착 공정을 사용하는 것이 가장 유력하며, Al 공정을 적용할 경우에는 CVD(Chemical Vapor Deposition)/PVD(Physical Vapor Deposition) 연속 증착 공정을 이용하여 Al 플러그(plug)나 Al 라인(line)을 형성하고 있다.
그러나 상기와 같은 CVD/PVD 연속 증착 공정으로 형성된 Al 라인의 가장 큰 문제는 Al의 우선 배향성이다.
즉, 이중 다마신 구조에서 CVD/PVD 연속 증착에 의한 Al 증착 공정을 이용하는 Al 플러그나 Al 라인을 형성할 경우, 형성된 Al 라인의 큰 문제는 Al[111] 우선 배향성이 확보되지 않는 다는 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 장치의 금속배선 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 장치의 금속배선 형성방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 절연막(12)을 형성하고, 상기 절연막(12)을 선택적으로 제거하여 금속배선과 매몰을 위한 트랜치(13) 및 콘택홀(14)을 형성한다.
여기서 상기 트랜치(13) 및 콘택홀(14)은 이중 다마신 구조를 갖는다. 즉, 상기 트랜치(13)는 콘택홀(14)보다 넓은 폭을 갖고 형성된다.
한편, 상기 트랜치(13)는 도면에는 도시하지 않았지만 포토 및 식각공정을 통해 절연막(12)의 표면으로부터 소정깊이를 갖도록 형성한 후, 또 다른 포토 및 식각공정을 통해 트랜치(13)가 형성된 부분의 절연막(12)을 선택적으로 제거하여 반도체 기판(11)의 표면이 소정부분 노출되는 콘택홀(14)을 형성한다.
도 1b에 도시한 바와 같이, 상기 트랜치(13) 및 콘택홀(14)을 포함한 반도체 기판(11)의 전면에 접착 또는 확산 베리어(barrier)를 위한 베리어 금속막(15)을 형성한다.
도 1c에 도시한 바와 같이, 상기 트랜치(13) 및 콘택홀(14)을 포함한 반도체기판(11)의 전면에 CVD/PVD 연속 증착 공정을 이용하여 알루미늄막(16)을 증착한다.
즉, CVD 증착법에 의한 알루미늄의 성장은 화살표 방향(A)으로 Al[111]면이 성장하게 된다. 이후 계속해서 일반적인 PVD 증착법(콜드-핫 PVD 증착이나 일반적인 PVD 증착 후 Al-리플로우)으로 진행된 경우 트랜치(13) 및 콘택홀(14)의 내부의 알루미늄막(16)은 전류 방향과 수직한 방향(B)으로 Al[111]면이 증착된다.
도 1d에 도시한 바와 같이, 상기 절연막(12)의 표면이 노출되도록 상기 알루미늄막(16)의 전면에 화학 기계적 연마를 실시하여 상기 트랜치(13)내부에 금속배선(16a)을 형성함과 동시에 콘택홀(14)의 내부를 매몰하여 금속 플러그(16b)를 형성한다.
그러나 상기와 같은 종래의 반도체 장치의 금속배선 형성방법에 있어서 다음과 같은 문제점이 있었다.
즉, CVD/PVD 증착법으로 연속 증착된 알루미늄(Al)막으로 이루어진 금속배선은 전류의 방향과 동일한 조직인 Al[111]을 가지지 못하고 수직한 구조를 갖기 때문에 일렉트로마이그레이션 특성 측면에서 디바이스의 신뢰성을 확보할 수 없다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 전류의 방향과 동일한 조직을 갖는 금속배선을 형성하여 일렉트로마이그레이션 특성 측면에서 디바이스의 신뢰성을 향상시키도록 한 반도체 장치의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래의 반도체 장치의 금속배선 형성방법을 나타낸 공정단면도
도 2a 내지 도 2f는 본 발명에 의한 반도체 장치의 금속배선 형성방법을 나타낸 공정단면도
도 3은 본 발명에서 노벨 PVD Al 박막과 최종 증착 박막의 중간 단계를 나타낸 단면도
도 4a 및 도 4b는 종래와 본 발명에서 이중 다마신 구조를 갖는 금속배선을 형성한 개략도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 절연막
23 : 트랜치 24 : 콘택홀
25 : 베리어 금속막 26 : 제 1 알루미늄막
27 : 제 2 알루미늄막 28 : 제 3 알루미늄막
28a : 금속배선 28b : 금속 플러그
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 장치의 금속배선 형성방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 반도체 기판의 표면이 소정부분 노출되도록 절연막을 선택적으로 제거하여 이중 다마신 구조를 갖는 트랜치 및 콘택홀을 형성하는 단계와, 상기 트랜치 및 콘택홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계와, 상기 베리어 금속막상에 CVD 증착법으로 제 1 알루미늄막을 증착하는 단계와, 상기 제 1 알루미늄막상에 노벨 PVD 증착법으로 제 2 알루미늄막을 증착하는 단계와, 상기 트랜치 및 콘택홀의 전면에 PVD 증착법으로 제 3 알루미늄막을 증착하는 단계와, 상기 절연막의 표면이 노출되도록 전면에 연마를 실시하여 상기 콘택홀 내부에 알루미늄 플러그를 형성함과 동시에 트랜치 내부에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 장치의 금속배선 형성방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명에 의한 반도체 장치의 금속배선 형성방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)상에 절연막(22)을 형성하고, 상기 절연막(22)을 선택적으로 제거하여 금속배선과 매몰을 위한 트랜치(23) 및 콘택홀(24)을 형성한다.
여기서 상기 트랜치(23) 및 콘택홀(24)은 이중 다마신 구조를 갖는다. 즉,상기 트랜치(23)는 콘택홀(24)보다 넓은 폭을 갖고 형성된다.
한편, 상기 트랜치(23)는 도면에는 도시하지 않았지만 포토 및 식각공정을 통해 절연막(22)의 표면으로부터 소정깊이를 갖도록 형성한 후, 또 다른 포토 및 식각공정을 통해 트랜치(23)가 형성된 부분의 절연막(22)을 선택적으로 제거하여 반도체 기판(21)의 표면이 소정부분 노출되는 콘택홀(24)을 형성한다.
도 2b에 도시한 바와 같이, 상기 트랜치(23) 및 콘택홀(24)을 포함한 반도체 기판(21)의 전면에 접착 또는 확산 베리어를 위한 베리어 금속막(25)을 형성한다.
도 2c에 도시한 바와 같이, 상기 트랜치(23) 및 콘택홀(24)을 포함한 반도체 기판(21)의 전면에 CVD 증착법으로 제 1 알루미늄막(26)을 증착한다.
여기서 상기 CVD 증착법에 의해 증착된 제 1 알루미늄막(26)은 화살표 방향으로 Al[111]면이 성장하게 된다.
도 2d에 도시한 바와 같이, 상기 제 1 알루미늄막(26)상에 노벨(NOVER) PVD증착법으로 제 2 알루미늄막(27)을 증착한다.
여기서 상기 노벨 PVD 증착법이란 Al[111] 조직을 갖는 알루미늄막을 증착하는 것을 말한다. 이때 증착 방법은 일반적인 PVD 증착법에서 도포성을 열악하게 하는 증착방법을 적용한다.
한편, 도포성을 열악하게 하는 방법은 고압력(high pressure)과 낮은 온도에서 증착하고, 하지막의 결정성의 영향을 받지 못하게 하이파워(high power)에서 짧은 시간 증착한다.
상기와 같은 노벨 PVD 증착법으로 증착된 제 2 알루미늄막(27)은 Al[111] 조직을 가지게 되며, 노벨 PVD 증착법에 의한 제 2 알루미늄막(27)의 적정 증착 두께는 트랜치(23) 폭의 20%내외이다.
그 이상의 두께로 증착할 경우에는 트랜치 입구가 막혀 트랜치(23) 또는 콘택홀(24) 내부에 보이드(void)가 발생하는 문제점이 야기되기 때문이다.
도 2e에 도시한 바와 같이, 상기 제 2 알루미늄막(27)이 형성된 반도체 기판(21)의 전면에 일반적인 PVD 증착 방법(콜드-핫 PVD 증착이나 일반적인 PVD 증착 후에 리플로우)으로 노벨 PVD 증착법으로 증착된 제 2 알루미늄막(27)의 영향으로 트랜치(23) 내부의 알루미늄막은 강한 Al[111] 조직을 갖는 제 3 알루미늄막(28)을 형성한다.
도 2f에 도시한 바와 같이, 상기 절연막(22)의 표면이 노출되도록 상기 제 3 알루미늄막(28)의 전면에 화학 기계적 연마를 실시하여 상기 트랜치(23) 내부에 금속배선(28a)을 형성함과 동시에 콘택홀(24)의 내부에 금속 플러그(28b)를 형성한다.
도 3은 본 발명에서 노벨 PVD Al 박막과 최종 증착 박막의 중간 단계를 나타낸 단면도이다.
도 3에서와 같이, (a) 부분은 노벨 PVD 증착법으로 증착된 제 2 알루미늄막(27)이 계속 Al[111] 조직으로 성장하고 있고, (b) 부분은 Al[111] 조직을 갖는 제 2 알루미늄막(27)상에 제 3 알루미늄막(28)을 증착할 때 Al[111] 조직이 아닌 그레인 부분도 상기 제 2 알루미늄막(27)의 영향에 의해 Al[111] 조직으로 변해가고 있는 모습을 나타낸 것이다.
도 4a 및 도 4b는 종래와 본 발명에서 이중 다마신 구조를 갖는 금속배선을형성한 개략도이다.
종래는 도 4a에서와 같이, 금속배선(16a)이 전류방향과 수직한 방향을 갖는 Al[111]면을 갖고 형성되고, 본 발명은 도 4b에서와 같이, 금속배선(28a)이 전류방향과 동일한 방향을 갖는 Al[111] 면을 갖고 형성된다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 장치의 금속배선 형성방법은 다음과 같은 효과가 있다.
즉, CVD 알루미늄 증착 후에 새로운 PVD 알루미늄 공정을 적용하여 트랜치 내부의 알루미늄 박막을 전류의 방향과 동일한 방향 Al[111] 조직을 갖도록 함으로서 일렉트로마이그레이션 특성 측면에서 디바이스의 신뢰성을 향상시킬 수 있다.

Claims (3)

  1. 반도체 기판상에 절연막을 형성하는 단계;
    상기 반도체 기판의 표면이 소정부분 노출되도록 절연막을 선택적으로 제거하여 이중 다마신 구조를 갖는 트랜치 및 콘택홀을 형성하는 단계;
    상기 트랜치 및 콘택홀을 포함한 반도체 기판의 전면에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막상에 CVD 증착법으로 제 1 알루미늄막을 증착하는 단계;
    상기 제 1 알루미늄막상에 노벨 PVD 증착법으로 제 2 알루미늄막을 증착하는 단계;
    상기 트랜치 및 콘택홀의 전면에 PVD 증착법으로 제 3 알루미늄막을 증착하는 단계;
    상기 절연막의 표면이 노출되도록 전면에 연마를 실시하여 상기 콘택홀 내부에 알루미늄 플러그를 형성함과 동시에 트랜치 내부에 금속배선을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 노벨 PVD 증착법은 고압력과 낮은 온도에서 증착하고, 하지막의 결정성의 영향을 받지 못하게 하이파워에서 짧은 시간 증착하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 제 2 알루미늄막은 Al[111] 조직을 가짐과 동시에 트랜치 폭의 20%내외의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 금속배선 형성방법.
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