KR970000706B1 - 반도체 소자의 금속배선 적층방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 종래 기술에 의해 금속배선을 적층한 상태를 도시한 단면도.
제2a 내지 제2d도는 본 발명에 따라 금속배선을 적층하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 절연층
3 : 콘택홀 4 : 확산방지 금속층
6 : 웨팅층 6 : 금속층
7 : 반사 방지층 8 : 동공
9 : 산화 방지층 9a : 산화 방지층 스페이서
본 발명은 반도체 소자의 금속배선 적층 방법에 관한 것으로, 특히 웨팅층(Wetting Layer)의 산화를 방지할 수 있도록 한 반도체 소자의 금속배선 적층 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 실리콘 기판에 헝성된 접합부와 도전층 또는 도전층간의 접속은 절연층에 형성되는 콘택홀(Contact Hole)을 통해 이루어진다. 그런데 반도체 소자의 고집적화에 따른 콘택홀의 크기 감소로 인하여 콘택홀의 단차가 증가되며, 이에 따라 콘택홀내에 금속을 증착하는데 많은 어려움이 따른다. 그러면 콘택홀을 통해 실리콘 기판 또는 도전층과 접속되도록 하기 위한 종래 반도체 소자의 금속배선 적층 방법을 제1도를 통해 설명하면 다음과 같다.
종래에는 제1도에 도시된 바와 같이 실리콘 기판 또는 도전층과 같은 소정의 기판(1)상에 절연층(2)을 형성한 후 상기 절연층(2)을 패터닝하여 상기 기판(1)의 소정 부분이 노출되도록 콘택홀(3)을 형성한다. 그리고 전체 상부면에 티타늄(Ti) 및 티타늄 나이트라이드(TiN)를 순차적으로 증착하여 확산방지 금속층(4)을 형성한 후 상기 확산방지 금속층(4)상에 웨팅층(Wetting Layer , 5)을 형성한다. 이때 상기 웨팅층(5)을 상기 확산방지 금속층(4)상에 바로 금속이 증착되는 경우 상기 티타늄 나이트라이드(TiN)의 표면에 증착되는 금속이 응집되기 때문에 이를 방지하기 위한 목적으로 형성하며, 티타늄 나이트라이드(TiN) 및 금속과의 접착성이 양호한 티타늄(Ti)을 증착하여 형성한다. 이후 고온에서 상기 웨팅층(5)상에 알루미늄(Al)과 같은 금속을 증착하여 금속층(6)을 형성한 후 열처리 공정을 실시하고 상기 금속층(6)을 패터닝하기 위한 사진 공정시 난반사로 인한 불량의 발생을 방지하기 위하여 상기 금속층(6)상에 반사 방지층(7)을 형성한다.
상기와 같은 방법을 이용하는 경우 상기 확산방지 금속층(4)을 형성한 후 열처리가 실시되며, 또한 상기 기판(1)을 이송하는 과정에서 상기 확산방지 금속층(4)이 대기중에 노출되게 된다. 이때 상기 확산방지 금속층(4)의 표면 즉, 상기 티타늄 나이트라이드(TiN)의 표면이 산화되는데, 이는 후속으로 증착되는 상기 웨팅층(5)도 산화시켜 웨팅층으로서의 역할을 수행하지 못하게 만든다. 그러므로 산화된 상기 웨팅층(5)상에 증착되는 금속은 응집되어 그 두께가 불균일하게 되고, 이로 인해 상기 콘택홀(3)내에 동공(8)이 발생되는데, 상기와 같은 금속의 응집은 상기 콘택홀(3) 측벽에서 심하게 발생된다. 그러므로 상기 콘택홀(3)내에서 상기 금속층(6)의 평탄도가 저하되며 금속배선의 자체 저항이 증가된다.
따라서 본 발명은 콘택홀 측벽의 확산방지 금속층상에 산화 방지층 스페이서를 형성하여 확산방지 금속층의 산화를 방지하므로써 상기한 단점을 해소할 수 있는 반도체 소자의 금속배선 적층 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 기판상에 절연층을 형성한 후 상기 절연층을 패터닝하여 상기 기판의 소정 부분이 노출되도록 콘택홀을 형성하는 단계와, 상기 단계로부터 전체 상부면에 확산방지 금속층 및 산화 방지층을 순차적으로 형성하는 단계와, 상기 단계로부터 스퍼터링 장비에서 상기 산화 방지층을 비등방성 식각하여 상기 콘택홀 측벽에 산화 방지층 스페이서를 형성하는 단계와, 상기 단계로부터 대기중에 노출됨이 없이 전체 상부면에 웨팅층을 형성한 후 고온에서 상기 웨팅층상에 금속층을 형성하고 열처리하는 단계와, 상기 단계로부터 상기 금속층상에 반사 방지층을 형성하는 단계로 이루어지는 것을 특징으로 하며, 상기 산화 방지층은 비정질 실리콘, 다결정 실리콘,실리콘 나이트라이드중 어느 하나이며, 상기 웨팅층은 티타늄으로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a 내지 제2d도는 본 발명에 따라 금속배선을 적층하는 단계를 도시한 단면도로서, 제2a도는 실리콘 기판 또는 도전층과 같은 소정의 기판(1)상에 절연층(2)을 형성한 후 상기 절연층(2)을 패터닝하여 상기 기판(1)의 소정 부분이 노출되도록 콘택홀(3)을 형성하고 전체 상부면에 티타늄(Ti) 및 티타늄 나이트라이드(TiN)를 순차적으로 증착하여 확산방지 금속층(4)을 형성한 다음 상기 확산방지 금속층(4)상에 산화 방지층(9)을 형성한 상태의 단면도로서, 상기 산화 방지층(9)에 의해 상기 티타늄 나이트라이드(TiN) 표면의 산화가 방지되며, 상기 산화 방지층(9)은 비정질 실리콘, 다결정 실리콘 또는 실리콘 나이트라이드 등을 증착하여 형성한다.
제2b도는 스퍼터링(Sputtering) 장비에서 상기 산화 방지층(9)을 비등방성 식각하여 상기 콘택홀(3)의 측벽에만 산화 방지층 스페이서(9a)가 형성되도록 한 상태의 단면도로서, 이때 상기 콘택홀(3) 저면부 및 상기 절연층(2) 상부의 상기 산화 방지층(5)은 완전히 제거되도록 한다.
제2c도는 상기 식각 공정후 대기중에 노출됨이 없이 전체 상부면에 웨팅층(5)을 형성한 상태의 단면도로서, 상기 콘택홀(3) 측벽에 형성된 산화 방지층 스페이서(9a)에 의해 상기 티타늄 나이트라이드(TiN) 표면의 산화가 방지되며, 따라서 상기 웨빙층(5)의 산화가 발생되지 않는다.
제2d도는 고온에서 상기 웨팅층(5)상에 알루미늄(Al)과 같은 금속을 증착하여 금속층(6)을 형성한 후 열처리 공정을 실시하고 상기 금속층(6)을 패터닝하기 위한 사진 공정시 난반사로 인한 불량의 발생을 방지하기 위하여 상기 금속층(6)상에 반사 방지층(7)을 형성한 상태의 단면도로서, 금속의 응집을 방지하기 위한 상기 웨팅층(5)에 의해 상기 금속층(6)의 두께가 균일하게 형성되며 동공의 발생이 방지된다. 그러므로 상기 콘택홀(3)내에서 상기 금속층(6)의 평탄도가 향상되며 금속배선의 자체 저항 증가가 효과적으로 방지된다. 상술한 바와 같이 본 발명에 의하면 콘택홀 측벽의 확산방지 금속층상에 산화 방지층 스페이서를 형성하여 확산방지 금속층의 산화를 방지하므로써 웨팅층의 산화가 방지된다. 그러므로 금속의 응집이 발생되지 않아 형성되는 금속층의 두께가 균일해지며 동공의 발생이 방지되어 콘택홀내에서 금속층의 평탄도가 양호해진다. 따라서 후속 공정을 용이하게 실시할 수 있으며 소자의 수율 및 신뢰성이 향상될 수 있는 탁월한 효과가 있다.
Claims (3)
- 반도체 소자의 금속배선 적층 방법에 있어서, 기판상에 절연층을 형성한 후 상기 절연층을 패터닝하여 상기 기판의 소정 부분이 노출되도록 콘택홀을 형성하는 단계와, 상기 단계로부터 전체 상부면에 확산방지 금속층 및 산화 방지층을 순차적으로 형성하는 단계와, 상기 단계로부터 스퍼터링 장비에서 상기 산화 방지층을 비등방성 식각하여 상기 콘택홀 측벽에 산화 방지층 스페이서를 형성하는 단계와, 상기 단계로부터 대기중에 노출됨이 없이 전체 상부면에 웨팅층을 형성한 후 고온에서 상기 웨팅층상에 금속층을 형성하고 열처리하는 단계와, 상기 단계로부터 상기 금곡층상에 반사 방지층을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 적층 방법.
- 제1항에 있어서, 상기 산화 방지층은 비정질 실리콘, 다결정 실리콘, 실리콘 나이트라이드중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 적층 방법.
- 제1항에 있어서, 상기 웨팅층은 티타늄으로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 적층방법.
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