KR950007028A - 반도체 소자의 금속배선 적층방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 적층방법에 관하여 기술한 것으로, 반도체소자의 제조공정 중 하부의 실리콘 기판 또는 도전층과 같은 소정의 기판과 콘택되는 금속배선을 적층할 때, 콘택되는 콘택부위의 특성을 향상시키기 위하여, 금속층 평탄화를 위해 사용하는 윗팅층의 산화를 방지하는 산화 방지층을 콘택홀 측벽에만 잔류시켜 사용함으로써 콘택저항에 영향을 미치지 않으면서도 단차비가 큰 콘택홀에서의 콘택공정시 동공(Void)의 발생을 방지할 수 있어 반도체 소자의 신뢰도를 향상시킬 수 있는 반도체 소자의 금속배선 적층방법이 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A 내지 제2D도는 본 발명에 의한 금속배선을 적충하는 단계를 나타낸 단면도.
Claims (2)
- 반도체 소자의 금속배선 적층방법에 있어서, 소정의 기판(1)상에 절연층(2)을 증착 평탄화한 후, 콘택부위를 형성하기 위해 콘택 마스크로 콘택홀(3)을 형성한 다음, 상기 절연층(2) 상부 및 콘택홀(3) 내부면을 따라 확산방지 금속층(4)을 소정두께 증착하고, 상기 확산방지 금속층(4) 상부에 산화 방지층(9)을 소정두께 증착하는 단계와, 상기 증착된 산화 방지층(9)을 스퍼터링 장비에서 비등방성 식각공정으로 콘택홀(3) 내측면에 산화 방지층 스페이서(9a)를 형성하는 단계와, 상기 공정단계로 부터 전체구조 상부에 대기중에 노출됨이 없이 윗팅층(5)을 증착하고, 연속하여 고온증착 및 후열처리공정으로 금속층(6)을 증착 및 평탄화한 후, 상기 금속층(6)상에 반사 방지층(7)을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 적층방법.
- 제1항에 있어서, 상기 산화 방지층(9)은 비정질 실리콘, 다결정 실리콘, 실리콘 나이트라이드중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속배선 적층방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR (1) | KR970000706B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591182B1 (ko) * | 2004-12-27 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 배선 형성방법 |
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1993
- 1993-08-03 KR KR1019930015016A patent/KR970000706B1/ko not_active IP Right Cessation
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| KR100591182B1 (ko) * | 2004-12-27 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 배선 형성방법 |
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| KR970000706B1 (ko) | 1997-01-18 |
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