KR0167372B1 - 절연성 기판을 갖춘 집적회로장치 및 절연성 기판을 갖춘 액정표시장치 - Google Patents

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미츠아키 스즈키
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요시토 가와큐
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사토 후미오
가부시키가이샤 도시바
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Abstract

본 발명의 박막트랜지스터장치는, 절연성 기판상에 행렬모양으로 배열된 다수의 화소전극과 각 화소전극에 스위칭소자로서 접속된 다수의 역스태거형 박막트랜지스터로 이루어진 화소부와, 각각 게이트절연막을 갖춘 다수의 코플래너형 박막트랜지스터로 이루어져 상기 역스태거형 박막트랜지스터를 구동하기 위한 구동부를 구비하여 이루어진다. 하부절연막은 상기 역스태거형 박막 트랜지스터 아래에 설치된다. 그리고 상기 하부절연막과 상기 코플래너형 박막트랜지스터의 게이트절연막은 상기 절연성 기판상에 설치된 제1절연막으로 형성된다.

Description

절연성 기판을 갖춘 집적회로장치 및 절연성 기판을 갖춘 액정표시장치
제1도(a) 내지 제1도(d)는 본 발명의 제1실시예에 따른 액티브형 액정표시 장치의 TFT기판을 제조하는 방법의 전반의 공정을 설명하기 위한 단면도.
제2도(a) 내지 제2도(c)는 제1실시예의 TFT기판을 제조하는 방법의 나머지 공정을 설명하기 위한 단면도.
제3도는 본 발명의 제1실시예에 따른 TFT기판의 변형예를 나타낸 단면도.
제4도(a) 내지 제4도(d)는 본 발명의 제2실시예에 따른 액티브형 액정표시 장치의 TFT기판을 제조하는 방법의 전반의 공정을 설명하기 위한 단면도.
제5도(a) 내지 제5도(c)는 제2실시예의 TFT기판을 제조하는 방법의 나머지 공정을 설명하기 위한 단면도.
제6도는 제2실시예의 TFT기판의 기본구조를 나타낸 단면도.
제7도(a) 내지 제7도(d)는 본 발명의 제3실시예에 따른 액티브형 액정표시 장치의 TFT기판을 제조하는 방법의 전반의 공정을 설명하기 위한 단면도.
제8도(a) 내지 제8도(c)는 제3실시예의 TFT기판을 제조하는 방법의 나머지 공정을 설명하기 위한 단면도.
제9도는 제3실시예의 TFT기판의 기본구조를 나타낸 단면도.
제10도(a) 내지 제10도(e)는 본 발명의 제4실시예에 따른 액티브형 액정표시장치의 TFT기판을 제조하는 방법을 설명하기 위한 단면도.
제11도는 제5실시예의 TFT기판의 기본구조를 나타낸 단면도.
제12도는 본 발명의 제6실시예에 따른 액티브형 액정표시장치의 TFT기판의 기본구조를 나타낸 단면도.
제13도는 종래의 액티브형 액정표시장치의 TFT기판의 기본구조를 나타낸 단면도.
제14도는 종래의 다른 액티브형 액정표시장치의 TFT기판의 기본구조를 나타낸 단면도.
제15도(a) 내지 제15도(d)는 종래의 액티브형 액정표시장치의 TFT기판을 제조하는 방법의 전반의 공정을 설명하기 위한 단면도.
제16도(a) 내지 제16도(c)는 종래의 액티브형 액정표시장치의 TFT기판을 제조하는 방법의 나머지 공정을 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연성 기판 2 : 비정질실리콘막
2a : 결정실리콘막 3 : 제1절연막
3a : 게이트절연막 3b : 하부절연막
4a, 4b : 게이트전극 5 : 제2절연막
5a : 층간절연막 5b : 게이트절연막
6 : 비정질실리콘막 7 : 보호막
8 : n+형 비정질실리콘막 9 : 소오스전극
10 : 드레인전극 11 : 소오스전극
12 : 드레인전극 13 : ITO막
14 : 보호막 21 : 절연막
[산업상의 이용분야]
본 발명은 절연성 기판을 갖춘 집적회로장치 및 절연성 기판을 갖춘 액정 표시장치에 관한 것이다.
[종래의 기술 및 그 문제점]
액정표시장치는, 박형(薄型), 경량(輕量)으로 저전압동작이 가능하며 또한 컬러화도 용이하다는 등의 특징을 지니고, 최근 퍼스널 컴퓨터, 워드프로세서 등의 표시장치로서 이용되고 있다. 주지(周知)의 각종의 액정표시장치중에서도, 비정질실리콘의 박막트랜지스터(a-Si TFT)를 스위칭소자로서 이용한 액티브 매트릭스(active matrix)형 액정표시장치는 화소수를 증가시켜도 컨트라스트(cont rast), 응답 등의 열화가 없다.
비정질실리콘(a-Si)은 결정실리콘(단결정실리콘, 다결정실리콘)보다도 캐리어이동도가 낮기 때문에, 고속동작이 요구되는 구동부 등과 같은 액정표시장치의 어느 부분에도 a-Si를 사용하지 않고, 그 대신에 a-Si TFT을 갖추지 않은 구동용의 IC를 액정표시장치의 구동부로서 사용하고 있었다. 그렇지만, 이러한 구동용 IC가 액정표시장치에 조립되면, 구동용 IC의 표시의 신뢰성이 저하한다거나 제조비용이 상승한다는 문제가 있었다.
이 문제를 해결하기 위해, 기판상에 형성된 비정질실리콘막의 선택된 부분에 에너지빔(예컨대, 레이저빔이나 전자선)의 조사에 의한 어닐(anneal)을 행하여 비정질실리콘막의 선택된 부분을 결정실리콘막으로 바꾸는 방법이 제안되었다. 이 방법은 결정실리콘 TFT(결정Si TFT)를 이용한 구동부와 a-Si TFT을 이용한 화소부를 동일 기판상에 모놀리딕(monolithic)하게 형성할 수 있다. 이 경우, 구동부를 구성하는 결정Si TFT의 구조로서는, 코플래너(coplanar)형 TFT가 채용되고 있다. 한편, 화소부를 구성하는 a-Si TFT의 구조로서는 어떤 다른 종류의 a-Si TFT보다 광범위하게 사용되는 역스태거(reverse stagger)형 TFT가 채용되고 있다.
제15도(a) 내지 제15도(d) 및 제16도(a) 내지 제16도(d)는 상술한 구동부 및 화소부를 동일 기판상에 모놀리딕하게 형성하는 방법을 설명하기 위한 단면도이다. 이들 도면에 있어서는, 좌측이 구동부를 나타내고, 우측이 화소부를 나타내고 있다.
먼저, 제15도(a)에 나타낸 바와 같이, 절연성 기판(161)의 상부면에 비정질실리콘막을 퇴적한 다음, 이 비정질실리콘막에 레이저빔을 조사하여 결정(다결정이나 단결정)실리콘막(162)으로 바꾼다. 그 후, 이 결정실리콘막(162)을 포토리소그래피(photolithography)에 의해 에칭함으로써, 구동부영역으로서 사용될 부분을 제외하고 모든 막(162)을 제거한다.
다음에 제15도(b)에 나타낸 바와 같이, 절연성 기판(161)의 화소부영역상에 역스태거형 TFT의 게이트전극(163)을 형성한다. 구체적으로는, 제15도(a)에 나타낸 구조의 상부면에 금속막(163)을 형성하고, 이어서 포토리소그래피에 의해 에칭함으로써 게이트전극(163)을 형성한다.
다음에 제15도(c)에 나타낸 바와 같이, 제15도(b)에 나타낸 전체 구조의 상부면에 게이트절연막(164)을 퇴적한다. 이 막(164)은 기판(161)상에 제조되는 코플래너형 TFT 및 역스태거형 TFT에 공통하는 성분이다. 이어, 게이트절연막(164)상에 역스태거형 TFT의 고저항 반도체막으로서의 비정질실리콘막(165)을 퇴적하고, 이 비정질실리콘막(165)상에 역스태거형 TFT의 채널보호막으로 되는 절연막(166)을 퇴적한다.
다음에 제15도(d)에 나타낸 바와 같이, 절연막(166)을 포토리소그래피에 의해 에칭하여 역스태거형 TFT의 채널보호막을 완성한 후, 이 구조의 상부면에 역스태거형 TFT의 오믹 접촉층(ohmic contact layer)으로 되는 n+형 비정질실리콘막(167)을 퇴적한다.
다음에 제16도(a)에 나타낸 바와 같이, 비정질실리콘막(165)과 n+형 비정질실리콘막(167)을 포토리소그래피에 의해 에칭하여 상술한 형상과 크기를 갖는 막을 형성한다. 이어서, 게이트절연막(164)을 포토리소그래피에 의해 에칭하여 역스태거형 TFT의 게이트전극(163) 인출용 구멍(도시하지 않았음)을 형성한다.
다음에 제16도(b)에 나타낸 바와 같이, 제16도(a)에 나타낸 구조의 상부면에 전기적 도전막을 퇴적한다. 그 후, 이 도전막을 포토리소그래피에 의해 에칭함으로써, 역스태거형 TFT의 소오스전극(168) 및 드레인전극(169)과 코플래너형 TFT의 게이트전극(170)을 형성한다. 또한, 이 게이트전극(170)을 마스크로 이용하여 결정실리콘막(162)의 일부로 이온을 주입함으로써, 그 막(162)의 일부가 저저항의 실리콘막(162a)으로 바뀐다.
다음에 제16도(c)에 나타낸 바와 같이, 소오스전극(168)과 드레인전극(169) 사이의 n+형 비정질실리콘막(167)을 에칭제거하여 역스태거형 TFT의 채널보호막의 일부를 노출시킨다. 이어서, 전체 구조의 상부면에 절연막(도시하지 않았음)을 퇴적한 다음, 이 절연막을 포토리소그래피에 의해 에칭하여 구동용 TFT로서 기능하는 코플래너형 TFT의 층간절연막(171)을 형성한다.
다음에 제16도(d)에 나타낸 바와 같이, 전체 구조의 상부면에 도전막을 퇴적한 후, 이 도전막을 포토리소그래피에 의해 에칭하여 코플래너형 TFT의 소오스전극(172) 및 드레인전극(173)을 형성한다. 그 결과, 코플래너형 TFT와 역스태거형 TFT가 동일한 절연성 기판(161)상에 존재하는 장치를 형성할 수 있게 된다.
그러나, 이러한 장치에는 다음과 같은 문제가 있다.
첫째로, 게이트절연막(164)이 코플래너형 TFT 및 역스태거형 TFT에 공통으로 이용되기 때문에, 양 박막트랜지스터의 게이트절연막의 두께를 최적의 두께로 할 수 없게 된다. 이것은 설계상 커다란 문제이다.
둘째로, 게이트전극(163)을 형성할 때에 결정실리콘막(162)과 금속막이 반응하여 실리사이드(silicide)를 형성한다. 이 실리사이드가 형성됨으로써, 결정실리콘막(162)이 고저항 반도체막으로서 기능하지 못하게 된다.
셋째로, 결정실리콘막(162)을 화학적 드라이 에칭(chemical dry etching)에 의해 에칭하는 경우에는, 그 표면이 거칠어지게 된다. 이 때문에, 후공정에서 형성되는 게이트전극(163)이 절연성 기판(161)으로부터 쉽게 박리되어, 장치의 신뢰성을 저하시킨다.
마지막으로, 게이트전극(163)으로 되는 금속막의 에칭시에 에칭잔사(etching scum)가 형성된다. 이 에칭잔사는 코플래너형 TFT 및 역스태거형 TFT 사이의 누설전류를 증가시킨다.
또, 제15도(a) 및 제15도(b)에 나타낸 제조공정을 변경하여 게이트전극(163)을 먼저 형성하고 나서, 결정실리콘막(162)을 형성하는 경우에는 다음과 같은 문제가 생긴다.
즉, 게이트전극(163)을 형성하기 위해 금속막을 화학적 드라이 에칭함으로써, 절연성 기판(161)의 표면이 거칠어지게 된다. 이 때문에, 기판(161)의 거친 표면상에 퇴적되는 결정실리콘막(162)의 결정성이 손상되어, TFT의 특성이 열화된다.
더욱이, 게이트전극(163)의 재료로서 Mo-Ta합금, Al이나 Al-Ta합금 등이 이용되고 있기 때문에, 전극(163)용의 금속막의 에칭속도를 결정실리콘막(162)의 에칭속도보다 크게 할 수 없게 된다. 즉, 금속막은 결정실리콘막(162)에 대하여 현저한 에칭선택성을 가질 수 없게 된다. 따라서, 게이트전극(163)을 형성한 후에 형성되는 결정실리콘막(162)을 화학적 드라이 에칭에 의해 패터닝할 때에, 게이트전극이 필요이상으로 에칭된다.
또한, 결정실리콘막(162)을 화학적 드라이 에칭 대신에 알칼리계의 에칭액을 이용하여 에칭할 수도 있다. 그러나, 반도체장치의 제조에 알칼리계의 에칭액을 사용하는 것은 부적당하다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 여러가지로 변형할 수 있는 절연성 기판을 갖춘 새로운 집적회로장치 및 액정표시장치를 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위해 본 발명은, 절연성 기판상에 설치된 제1종(種)의 박막트랜지스터와, 상기 절연성 기판상에 설치되며 게이트절연막을 갖춘 제2종의 박막트랜지스터 및, 상기 제1종의 박막트랜지스터 아래에 설치된 하부절연막을 구비하여 이루어지고, 상기 하부절연막과 상기 제2종의 박막트랜지스터의 게이트절연막이 상기 절연성 기판상에 형성된 제1절연막으로 이루어진 것을 특징으로 하는 집적회로장치를 제공한다.
본 발명에 따른 절연성 기판을 갖춘 집적회로장치는, 제1종의 박막트랜지스터 아래에 설치된 하부절연막과 제2종의 박막트랜지스터의 게이트절연막이 동일한 제1절연막으로 형성된다는 점에 특징이 있다.
또한 상기 장치는, 제1종의 박막트랜지스터의 게이트절연막과 제2종의 박막트랜지스터의 상부절연막이 제2절연막으로 형성되도록 변형할 수도 있다. 이 변형된 장치에 있어서는, 이들 박막트랜지스터의 게이트절연막이 서로 분리되어 있으므로, 각각 최적의 두께로 할 수 있게 된다.
[실시예]
이하, 첨부도면을 참조해서 본 발명의 실시예를 상세히 설명한다.
제1도(a) 내지 제1도(d) 및 제2도(a) 내지 제2도(c)는 본 발명의 제1실시예에 따른 액티브형 액정표시장치의 TFT기판을 제조하는 방법을 설명하기 위한 단면도이다. 이들 도면의 각각에 나타낸 구조의 우측은 역스태거형 TFT를 구비하는 TFT기판의 화소부를 나타내고, 좌측은 역스태거형 TFT를 구동하기 위한 코플래너형 TFT를 구비하는 TFT기판의 구동부를 나타내고 있다. 여기에서, 역스태거형 TFT는 절연성 기판상에 행렬모양으로 배열된 화소전극(도시하지 않았음)의 각각에 설치된 스위칭소자이다.
이러한 TFT기판의 제조방법을 제1도(a) 내지 제1도(d) 및 제2도(a) 내지 제2도(c)를 참조하여 이하에 설명한다.
먼저, 제1도(a)에 나타낸 바와 같이, 절연성 기판(1)상에 비정질실리콘막(2)을 플라즈마 CVD법이나 LPCVD법 등과 같은 CVD법에 의해 형성한 후, 이 막(2)을 포토리소그래피에 의해 소정의 형상과 크기를 갖는 막으로 에칭한다.
여기에서, 비정질실리콘막(2)의 두께가 두꺼워지면, 이 막(2)을 결정화하는데 요하는 시간이 길어져서 처리능력(throughput)이 저하한다. 따라서, 비정질실리콘막(2)은 가능하면 얇은 편이 바람직하다. 그러나, 비정질실리콘막(2)의 두께가 너무 얇으면, 결정화되지 않는다. 이 때문에, 본 실시예에서는, 비정질실리콘막(2)은 예컨대 10∼100nm, 바람직하게는 20∼50nm의 두께를 갖는다. 또, 절연성 기판(1)으로서는, 유리나 석영 등과 같은 투명한 절연성 재료로 형성된 것이나, 절연성 재료로 코팅된 기판을 이용한다.
다음에 제1도(b)에 나타낸 바와 같이, 전체 표면의 상부면에 제1절연막(3)을 형성한다. 이 제1절연막(3)은 코플래너형 TFT의 게이트절연막 및 역스태거형 TFT의 기판보호막(즉, 하부절연막)으로서 사용된다.
제1절연막(3)은 50∼100nm, 바람직하게는 75∼100nm의 두께를 갖는데, 충분한 절연성이 얻어지는 범위내에서 가능하면 얇은 편이 바람직하다. 제1절연막(3)이 두꺼워지면 비정질실리콘막(2)으로 이온을 주입하는데 요하는 시간이 길어지고, 이 시간이 길어지면 처리능력이 저하한다. 이 제1절연막(3)은, 예컨대 실리콘산화막, 실리콘질화막이나 이들의 적층막으로, 예컨대 ECR-CVD법, 플라즈마 CVD법이나 APCVD법 등에 의해 형성된다.
그 후, 비정질실리콘막(2)에 엑시머(excimer) 레이저빔(특히, XeCl 엑시머 레이저나 XeF 엑시머 레이저로부터 방출되는 빔) 등과 같은 고에너지빔의 조사에 의해 어닐을 행함으로써, 비정질실리콘막(2)을 고저항 반도체막으로서의 결정(단결정이나 다결정)실리콘막(2a)으로 바꾼다. 이 경우, 고에너지빔은 비정질실리콘막(2)의 전체 표면에 조사된다. 그러나, 처리능력을 향상시키기 위해서는, 비정질실리콘막(2)의 구동부영역에만 빔이 조사되도록 하는 것이 더 바람직하다.
또한, 필요에 따라 비정질실리콘막(2)이 고에너지빔에 의해 조사되기 전에, 비정질실리콘막(2)에 도펀트(dopant)를 도입해도 좋다. 그에 따라, 형성해야 할 TFT의 문턱전압을 조정하도록 도펀트의 도즈(dose)를 조절할 수 있다. 그 결과, 설계특성과 유사한 특성을 갖는 TFT기판을 제조할 수 있다.
다음에 제1도(c)에 나타낸 바와 같이, 전체 구조의 상부면에 금속막을 퇴적한 후, 포토리소그래피에 의해 에칭하여 코플래너형 TFT의 게이트전극(4a)과 역스태거형 TFT의 게이트전극(4b)을 형성한다. 금속막은 예컨대 MoTa합금, 알루미늄(Al), TaW합금, MoW합금이나 이들중 어느 하나의 실리사이드로 형성된다. 또, 금속막의 표면은 양극산화해도 좋다.
금속막은 어떤 특정한 이유로 100∼300nm, 대체적으로는 200nm의 두께를 갖는다. 게이트전극(4a,4b)이 300nm보다 두꺼워지면 처리능력이 저하하고, 게이트전극(4a,4b)이 100nm보다 얇아지면 단선이 발생하여 TFT기판의 수율이 떨어진다. 상기 금속막은 예컨대 스퍼터법에 의해 형성하고, 예컨대 화학적 드라이 에칭에 의해 에칭해도 좋다.
코플래너형 TFT의 결정실리콘막(2a)(즉, 고저항 반도체막)과 스태거형 TFT의 게이트전극(4a)으로 되는 금속막 사이에 제1절연막(3)이 형성되어 있으므로, 금속막은 결정실리콘막(2a)과 직접 접촉하지 않게 된다. 이 때문에, 금속 실리사이드가 형성되지 않게 되어, 결정실리콘막(2a)의 저항이 감소하지 않게 된다.
또, 제1도(a)에 나타낸 구조를 형성하기 위해 화학적 드라이 에칭에 의해 비정질실리콘막(2)을 에칭할 때에 절연성 기판(1)의 표면이 거칠어진다고 해도, 게이트전극(4b)은 종래의 박막트랜지스터장치의 제조시와 같이 박리되지 않는다. 이는 게이트전극(4b)이 절연성 기판(1)상이 아니라 제1절연막(3)상에 형성되기 때문이다. 더욱이, 화학적 드라이 에칭후에 절연성 기판(1)의 표면이 거칠어진다고 해도, 금속막이 아니라 제1절연막(3)이 절연성 기판(1)과 직접 접촉하기 때문에, 게이트전극(4b)은 박리되지 않는다.
게이트전극(4a,4b)을 형성한 후, 게이트전극(4a)을 마스크로 이용하여 인(P)이나 보론(B), As 등과 같은 불순물을 예컨대 1×1015∼1×1017개/㎠, 결정실리콘막(2a)에 이온주입한다. 이어서, 결정실리콘막(2a)의 선택된 부분에 엑시머 레이저빔 등과 같은 고에너지빔을 조사하여 이 막(2a)의 선택된 부분을 어닐한다. 이에 따라, 이 막(2a)의 선택된 부분이 저저항의 결정실리콘막(2b)으로 결정화된다.
여기에서, 고에너지빔은 제1절연막(3)상으로부터 혹은 절연성 기판(1) 아래로부터 결정실리콘막(2a)으로 조사해도 좋다. 또, 제1도(c)에 나타낸 구조의 전면에 빔을 조사해도 좋다. 그렇지만, 처리능력을 향상시키기 위해서는, 상기 구조의 구동부영역에만 빔을 조사하는 것이 바람직하다. 결정실리콘막(2a)의 선택된 부분은, 후공정에서 절연막(5)을 형성한 후에 어닐해도 좋다. 이 경우, 고에너지빔에 의한 게이트전극(4a)의 대미지가 적어져서 TFT기판의 수율이 향상된다.
또, 결정실리콘막(2a)은 고에너지빔의 조사에 의한 어닐이 아니라 어닐링 가스분위기에서 어닐해도 좋다.
다음에 제1도(d)에 나타낸 바와 같이, 전체 구조의 상부면에 제2절연막(5)을 퇴적하고, 이 제2절연막(5)상에 비정질실리콘막(6)을 퇴적한다. 여기에서, 제2절연막(5)은 코플래너형 TFT의 층간절연막 및 역스태거형 TFT의 게이트절연막으로서 기능하고, 비정질실리콘막(6)은 역스태거형 TFT의 고저항 반도체막으로서 기능한다.
제2절연막(5)은 예컨대 200∼400nm의 두께를 갖는다. 이 막(5)이 400nm보다 두꺼워지면 처리능력이 저하하고, 200nm보다 얇아지면 TFT기판의 수율이 떨어진다. 이 제2절연막(5)은 예컨대 실리콘산화막, 실리콘질화막이나 이들의 적층막이다. 또, 이 제2절연막(5)과 비정질실리콘막(6)은 예컨대 ECR-CVD법, 플라즈마 CVD법이나 APCVD법 등에 의해 형성된다.
그 후, 비정질실리콘막(6)상에 절연막을 플라즈마 CVD법이나 포토 CVD법 등과 같은 CVD법에 의해 형성한 후, 이 절연막을 포토리소그래피에 의해 에칭하여 역스태거형 TFT의 채널보호막을 형성한다.
절연막이 두꺼워지면, 처리능력이 더욱 더 저하하게 된다. 역으로, 절연막이 얇아지면, 이 막이 채널보호막으로서 효과적으로 기능하지 못하게 된다. 이러한 관점에서, 절연막의 두께는 예컨대 200nm로 한다. 이 절연막의 두께는, 충분한 처리능력이 얻어지고, 이 막이 채널보호막으로서 기능하는 한 200nm로 제한할 필요는 없다.
여기에서, 역스태거형 TFT의 게이트절연막은 제2절연막(5)으로 형성되고, 코플래너형 TFT의 게이트절연막은 제1절연막(3)으로 형성되므로, 이들 절연막의 막두께를 각각 최적의 두께로 할 수 있게 된다.
다음에 제2도(a)에 나타낸 바와 같이, 제1도(d)에 나타낸 구조의 상부면에 n+형 비정질실리콘막(8)을 플라즈마 CVD법이나 포토 CVD법 등과 같은 CVD법에 의해 예컨대 50nm의 두께로 형성한 후, 이 n+형 비정질실리콘막(8)과 비정질실리콘막(6)을 포토리소그래피에 의해 에칭하여 동일한 형상과 크기를 갖는 2개의 막을 얻는다. 여기에서, n+형 비정질실리콘막(8)은 역스태거형 TFT의 오믹 접촉층으로서 기능한다. 이 n+형 비정질실리콘막(8)은 다른 반도체재료의 저저항 반도체막으로 대체해도 좋다. 또, 오믹 접촉층은 n+형 미세정질(micro crystalline) 실리콘으로 형성해도 좋다.
다음에 제2도(b)에 나타낸 바와 같이, 제1절연막(3) 및 제2절연막(5)을 포토리소그래피에 의해 에칭함으로써, 제1절연막(3)을 코플래너형 TFT의 게이트절연막(3a)과 역스태거형 TFT의 하부절연막(3b)으로 분리개구하고, 마찬가지로 제2절연막(5)을 코플래너형 TFT의 층간절연막(5a)(상부절연막) 및 역스태거형 TFT의 게이트절연막(5b)으로 분리개구한다. 동시에, 코플래너형 TFT의 게이트, 소오스 및 드레인전극 인출용 접촉구멍(contact hole)(도시하지 않았음)을 막(3,5)에 형성하고, 역스태거형 TFT의 게이트전극 인출용 접촉구멍(도시하지 않았음)을 막(3,5)에 형성한다.
다음에 제2도(c)에 나타낸 바와 같이, 제2도(b)에 나타낸 전체 구조의 상부면에 각각 예컨대 300∼500nm의 두께를 갖는 Mo막, Al막이나 Cr막 등과 같은 2개의 금속막을 예컨대 스퍼터링에 의해 형성한 후, 이 금속막을 포토리소그래피에 의해 에칭하여 코플래너형 TFT의 소오스전극(9) 및 드레인전극(10)과 역스태거형 TFT의 소오스전극(11) 및 드레인전극(12)을 형성한다.
마지막으로, 소오스전극(11)과 드레인전극(12) 사이의 n+형 비정질실리콘막(8)을 에칭하여 채널보호막(7)의 일부를 노출시킨다.
상술한 바와 같이, 제1실시예에서는 코플래너형 TFT의 게이트절연막(3a)과 역스태거형 TFT의 게이트절연막(5a)은 각각 별개의 절연막인 제1절연막(3)과 제2절연막(5)을 처리함으로써 형성된다. 이 때문에, 코플래너형 TFT와 역스태거형 TFT의 게이트절연막의 두께를 최적의 두께로 할 수 있게 된다.
또, 코플래너형 TFT의 결정실리콘막(2a)과 역스태거형 TFT의 게이트전극(4b)으로 되는 금속막 사이에 제1절연막(3)이 형성되어 있기 때문에, 금속막이 결정실리콘막(2a)과 직접 접촉하지 않게 된다. 그러므로, 금속실리사이드가 형성되지 않게 되어, 결정실리콘막(2a)의 저항이 감소하지 않게 된다.
더욱이, 게이트전극(4b)은 표면이 거친 절연성 기판(1)상이 아니라 표면이 스무드(smooth)하고 평탄한 제1절연막(3)상에 형성되어 있으므로, 쉽게 박리되지 않는다.
또한, 코플래너형 TFT의 게이트전극(4a)과 역스태거형 TFT의 게이트전극(4b)이 동일한 금속막으로 형성되어 있으므로, 이들 막을 단일의 포토리소그래피공정으로 형성할 수 있게 된다. 이것은 TFT기판의 제조시에 반복되는 포토리소그래피의 횟수를 삭감하는데 도움을 준다. 즉, 종래의 TFT기판의 제조시에는 제15도(a), 제15도(b), 제15도(d), 제16도(b), 제16도(c) 및 제16도(d)의 각 공정에서 1회의 포토리소그래피가 필요하고, 제16도(a)의 공정에서 2회의 포토리소그래피가 필요하게 되어 총 8회의 포토리소그래피가 필요하였다. 이에 대해, 본 발명의 TFT기판의 제조시에는 제1도(a), 제1도(c), 제1도(d), 제2도(a), 제2도(b) 및 제2도(c)의 각 제조공정에서 1회의 포토리소그래피가 필요하게 되어 총 6회의 포토리소그래피로 족하다.
이하에 설명하는 본 발명의 다른 실시예는, TFT의 조합이 다를 뿐이고, 각 TFT의 각종 막을 형성하는 방법에 대해서는 제1실시예와 동일하다.
제4도(a) 내지 제4도(d) 및 제5도(a) 내지 제5도(c)는 본 발명의 제2실시예에 따른 액티브형 액정표시장치의 TFT기판을 제조하는 방법의 공정을 설명하기 위한 단면도이다.
이들 도면의 각각에 나타낸 구조의 우측은 스태거형 TFT를 구비하는 TFT기판의 화소부를 나타내고, 좌측은 스태거형 TFT를 구동하기 위한 코플래너형 TFT를 구비하는 TFT기판의 구동부를 나타내고 있다. 여기에서, 스태거형 TFT는 절연성 기판상에 행렬모양으로 배열된 화소전극(도시하지 않았음)의 각각에 설치된 스위칭소자이다.
본 발명의 제2실시예에 따른 TFT기판의 제조방법을 제4도(a) 내지 제4도(d) 및 제5도(a) 내지 제5도(c)를 참조하여 이하에 설명한다.
먼저, 제4도(a)에 나타낸 바와 같이, 절연성 기판(21)상에 비정질실리콘막(22)을 플라즈마 CVD법이나 LPCVD법 등과 같은 CVD법에 의해 형성한 후, 이 막(22)을 포토리소그래피에 의해 소정의 형상과 크기를 갖는 막으로 에칭한다. 여기에서, 이 막(22)은 20∼50nm의 두께를 갖는다.
절연성 기판(21)으로서는, 유리나 석영 등과 같은 투명한 절연성 재료로 형성된 것이나, 절연성 재료로 코팅된 기판을 이용한다.
다음에 제4도(b)에 나타낸 바와 같이, 전체 구조의 상부면에 제1절연막(23)을 형성한다. 여기에서, 이 제1절연막(23)은 코플래너형 TFT의 게이트절연막 및 스태거형 TFT의 기판보호막(즉, 하부절연막)으로서 기능한다. 이 제1절연막(23)은, 예컨대 실리콘산화막으로, 예컨대 ECR-CVD법, 플라즈마 CVD법이나 APCVD법 등에 의해 형성된다. 그리고, 이 제1절연막(23)은 제1실시예와 동일한 두께로 하는 것이 바람직하다. 그 이유는 제1실시예에서 설명한 것과 같다.
그 후, 비정질실리콘막(22)에 엑시머 레이저빔(특히, XeCl 엑시머 레이저나 XeF 엑시머 레이저로부터 방출되는 빔) 등과 같은 고에너지빔의 조사에 의해 어닐을 행함으로써, 비정질실리콘막(22)을 고저항 반도체막으로서의 결정(단결정이나 다결정)실리콘막(22a)으로 바꾼다.
또한, 필요에 따라 비정질실리콘막(22)을 고에너지빔에 의해 조사하기 전에, 예컨대 제1절연막(23)을 형성하기 전에, 비정질실리콘막(22)에 도펀트(do pant)를 도입해도 좋다.
다음에 제4도(c)에 나타낸 바와 같이, 전체 구조의 상부면에 금속막을 스퍼터링에 의해 퇴적한 후, 포토리소그래피(예컨대, 화학적 드라이 에칭)에 의해 에칭하여 코플래너형 TFT의 게이트전극(24a)과 스태거형 TFT의 소오스전극(24b) 및 드레인전극(24c)을 형성한다. 여기에서, 금속막은 예컨대 200nm의 두께를 가지며, 예컨대 MoTa합금, 알루미늄(Al), TaW합금이나 MoW합금으로 형성된다.
다른 금속의 2개의 막, 즉 코플래너형 TFT의 게이트전극을 형성하는 막과 스태거형 TFT의 소오스 및 드레인전극을 형성하는 막을 형성해도 좋다. 예컨대, 스태거형 TFT의 소오스 및 드레인전극은 예컨대 화소전극(즉, 투명한 전극)의 재료인 ITO막으로 형성하고, 코플래너형 TFT의 게이트전극은 상술한 금속막으로 형성해도 좋다.
코플래너형 TFT의 결정실리콘막(22a)(즉, 고저항 반도체막)과 스태거형 TFT의 소오스전극(24b) 및 드레인전극(24c)으로 되는 금속막 사이에 제1절연막(23)이 형성되어 있다. 즉, 금속막은 코플래너형 TFT의 일부인 결정실리콘막(22a)(즉, 고저항 반도체막)과 직접 접촉하지 않는다. 이 때문에, 금속실리사이드가 형성되지 않게 되어, 결정실리콘막(22a)의 저항이 감소하지 않게 된다.
또, 제4도(a)에 나타낸 구조를 형성하기 위해 화학적 드라이 에칭에 의해 비정질실리콘막(22)을 에칭할 때에 절연성 기판(21)의 표면이 거칠어진다고 해도, 소오스전극(24b) 및 드레인전극(24c)은 종래의 박막트랜지스터장치의 제조시와 같이 박리되지 않는다. 이는 소오스전극(24b) 및 드레인전극(24c)이 절연성 기판(21)상이 아니라 제1절연막(23)상에 형성되어 있기 때문이다.
절연성 기판(21)은 처음부터 거친 표면을 가질 수도 있다. 그러나 이 경우에도, 전극(24b,24c)은 절연성 기판(21)이 금속막이 아니라 제1절연막(23)과 직접 접촉하기 때문에 박리되지 않는다.
전극(24a,24b,24c)을 형성한 후, 게이트전극(24a)을 마스크로 이용하여 인(P), 보론(B)이나 비소(As) 등과 같은 불순물을 결정실리콘막(22a)에 이온주입한다. 이어서, 결정실리콘막(22a)의 선택된 부분에 엑시머 레이저빔 등과 같은 고에너지빔을 조사하여 이 막(22a)의 선택된 부분을 어닐한다. 이에 따라, 이 막(22a)의 선택된 부분이 저저항의 결정실리콘막(22b)으로 결정화된다.
다음에 제4도(d)에 나타낸 바와 같이, 전체 구조의 상부면에 예컨대 30nm의 두께를 갖는 n+형 비정질실리콘막(28)을 형성한 후, 이 막(28)을 포토리소그래피에 의해 소정의 형상과 크기를 갖는 스태거형 TFT의 오믹 접촉층(28)으로 에칭한다.
이어서, 전체 구조의 상부면에 예컨대 50nm의 두께를 갖는 비정질실리콘막(26)을 형성한 후, 이 막(26)을 포토리소그래피에 의해 소정의 형상과 크기를 갖는 막으로 에칭한다.
다음에 제5도(a)에 나타낸 바와 같이, 전체 구조의 상부면에 제2절연막(25)을 퇴적한다. 여기에서, 이 제2절연막(25)은 코플래너형 TFT의 층간절연막 및 스태거형 TFT의 게이트절연막으로서 기능한다. 이 제2절연막(25)은, 예컨대 실리콘산화막, 실리콘질화막이나 이들의 적층막으로, 그 두께는 예컨대 200∼400nm이다. 그 이유는 제1실시예에서 설명한 것과 같다.
그 후, 제5도(b)에 나타낸 바와 같이, 제1절연막(23) 및 제2절연막(25)을 포토리소그래피에 의해 에칭함으로써, 제1절연막(23)을 코플래너형 TFT의 게이트절연막(23a)과 스태거형 TFT의 하부절연막(23b)으로 분리개구하고, 마찬가지로 제2절연막(25)을 코플래너형 TFT의 층간절연막(25a)(상부절연막) 및 스태거형 TFT의 게이트절연막(25b)으로 분리개구한다. 동시에, 코플래너형 TFT의 게이트, 소오스 및 드레인전극 인출용 접촉구멍(도시하지 않았음)을 막(23,25)에 형성하고, 스태거형 TFT의 게이트전극 인출용 접촉구멍(도시하지 않았음)을 막(23,25)에 형성한다.
다음에 제5도(c)에 나타낸 바와 같이, 제5도(b)에 나타낸 전체 구조의 상부면에 2개의 금속막을 형성한다. 여기에서, 각 금속막은 예컨대 Mo막, Al막이나 Cr막 또는 이들의 적층막이다. 그 후, 이 금속막을 포토리소그래피에 의해 에칭하여 코플래너형 TFT의 소오스전극(29a) 및 드레인전극(29b)과 스태거형 TFT의 게이트전극(29c)을 형성한다. 여기에서, 코플래너형 TFT의 전극을 형성하는 금속층과 스태거형 TFT의 전극을 형성하는 금속층은 서로 다른 금속이어도 좋다.
제6도에 나타낸 바와 같이, ITO전극(31)(화소전극)은 스태거형 TFT의 드레인전극(24c)과 직접 접촉하여 형성되고, 보호막(32)은 전체 구조의 상부면에 양 TFT를 보호하도록 형성된다.
상술한 바와 같이, 제2실시예에서는 코플래너형 TFT의 게이트절연막(23a)과 스태거형 TFT의 게이트절연막(25a)은 각각 별개의 절연막인 제1절연막(23)과 제2절연막(25)을 처리함으로써 형성된다. 이 때문에, 코플래너형 TFT와 스태거형 TFT의 게이트절연막의 두께를 최적의 두께로 할 수 있게 된다.
또, 코플래너형 TFT의 결정실리콘막(22a)과 스태거형 TFT의 소오스전극(24b) 및 드레인전극(24c)으로 되는 금속막 사이에 제1절연막(23)이 형성되어 있기 때문에, 금속막이 결정실리콘막(22a)과 직접 접촉하지 않게 된다. 그러므로, 금속실리사이드가 형성되지 않게 되어, 결정실리콘막(22a)의 저항이 감소하지 않게 된다.
더욱이, 스태거형 TFT의 소오스전극(24b) 및 드레인전극(24c)은 표면이 거친 절연성 기판(21)상이 아니라 표면이 스무드하고 평탄한 제1절연막(23)상에 설치되어 있으므로, 쉽게 박리되지 않는다.
제7도(a) 내지 제7도(d) 및 제8도(a) 내지 제8도(c)는 본 발명의 제3실시예에 따른 액티브형 액정표시장치의 TFT기판을 제조하는 방법의 공정을 설명하기 위한 단면도이다.
이들 도면의 각각에 나타낸 구조의 우측은 역스태거형 TFT를 구비하는 TFT 기판의 화소부를 나타내고, 좌측은 역스태거형 TFT를 구동하기 위한 스태거형 TFT를 구비하는 TFT기판의 구동부를 나타내고 있다. 여기에서, 역스태거형 TFT는 절연성 기판상에 행렬모양으로 배열된 화소전극(도시하지 않았음)의 각각에 설치된 스위칭소자이다.
본 발명의 제3실시예에 따른 TFT기판의 제조방법을 제7도(a) 내지 제7도(d) 및 제8도(a) 내지 제8도(c)를 참조하여 이하에 설명한다.
먼저, 제7도(a)에 나타낸 바와 같이, 절연성 기판(41)상에 금속막을 스퍼터링에 의해 형성한 후, 이 금속막을 화학적 드라이 에칭에 의해 처리하여 스태거형 TFT의 소오스전극(49) 및 드레인전극(50)을 형성한다. 여기에서, 금속막은 예컨대 MoTa합금, 알루미늄(Al)이나 MoW합금으로 형성되며, 예컨대 200nm의 두께를 갖는다. 또, 절연성 기판(41)으로서는, 유리나 석영 등과 같은 절연성 재료로 형성된 것이나, 절연성 재료로 코팅된 기판을 이용한다.
전극(49,50)을 형성한 다음에 제7도(b)에 나타낸 바와 같이, 절연성 기판(41)상에 예컨대 20∼50nm의 두께를 갖는 비정질실리콘막을 플라즈마 CVD법이나 LPCVD법 등과 같은 CVD법에 의해 양 전극(49,50)을 덮도록 형성한 후, 이 비정질실리콘막을 포토리소그래피에 의해 소정의 형상과 크기를 갖는 막으로 에칭한다. 이어서, 비정질실리콘막(42)의 선택된 부분에 엑시머 레이저빔 등과 같은 고에너지빔의 조사에 의해 이 비정질실리콘막을 어닐함으로써, 비정질 실리콘막을 고저항의 결정(단결정이나 다결정)실리콘막(42a)으로 바꾼다. 이 경우, 비정질실리콘막은 에칭전이나 후공정에서 절연막(43)을 형성한 후에 어닐해도 좋다. 그 이유는 제1실시예에서 설명한 것과 같다.
다음에 제7도(c)에 나타낸 바와 같이, 제7도(b)의 구조의 상부면에 제1절연막(43)을 결정실리콘막(42a)과 절연성 기판(41)의 표면을 덮도록 형성한다. 여기에서, 이 제1절연막(43)은 스태거형 TFT의 게이트절연막 및 역스태거형 TFT의 보호막(즉, 하부절연막)으로서 기능한다. 이 제1절연막(43)은, 예컨대 실리콘산화막으로, 예컨대 ECR-CVD법, 플라즈마 CVD법이나 APCVD법 등에 의해 형성된다. 그리고, 이 제1절연막(43)은 제1실시예와 동일한 두께로 하는 것이 바람직하다. 그 이유는 제1실시예에서 설명한 것과 같다.
다음에 제7도(d)에 나타낸 바와 같이, 제7도(c)에 나타낸 구조의 상부면에 금속막을 스퍼터링에 의해 형성한 후, 이 금속막을 화학적 드라이 에칭에 의해 에칭하여 스태거형 TFT의 게이트전극(44a)과 역스태거형 TFT의 게이트전극(44b)을 형성한다. 여기에서, 금속막은 예컨대 MoTa합금, 알루미늄(Al)이나 MoW합금으로 형성된다. 또, 스태거형 TFT의 게이트전극(44a)과 역스태거형 TFT의 게이트전극(44b)은 서로 다른 전극으로 해도 좋다.
게이트전극(44a,44b)을 형성한 후, 게이트전극(44a)을 마스크로 이용하여 인(P), 보론(B)이나 비소(As) 등과 같은 불순물을 결정실리콘막(42a)에 이온주입한다. 이어서, 결정실리콘막(42a)의 선택된 부분에 엑시머 레이저빔 등과 같은 고에너지빔을 조사하여 이 막(42a)의 선택된 부분을 어닐링한다. 이에 따라, 이 막(42a)의 선택된 부분이 저저항의 결정실리콘막(42b)으로 결정화된다.
다음에 제8도(a)에 나타낸 바와 같이, 전체 구조의 상부면에 제2절연막(45)을 퇴적한 후, 이 제2절연막(45)상에 비정질실리콘막(46)을 형성한다. 여기에서, 제2절연막(45)은 스태거형 TFT의 층간절연막(즉, 상부절연막) 및 역스태거형 TFT의 게이트절연막으로서 기능하고, 비정질실리콘막(46)은 역스태거형 TFT의 고저항 반도체막으로서 사용된다. 제2절연막(45)은 제1실시예의 절연막(5)과 같은 이유로 제1실시예와 같은 막두께로 하는 것이 좋다. 즉, 200∼400nm의 두께범위를 갖는 것이 좋다. 또, 이 제2절연막(45)은 예컨대 실리콘 산화막, 실리콘질화막이나 이들의 적층막으로 형성된다. 그리고, 제2절연막(45)과 비정질실리콘막(46)은 플라즈마 CVD, 포토 CVD, APCVD나 LPCVD 등과 같은 CVD법에 의해 형성된다.
그 후, 전체 구조의 상부면에 절연막을 플라즈마 CVD나 포토 CVD 등과 같은 CVD법에 의해 형성한 다음, 이 절연막을 포토리소그래피에 의해 에칭하여 역스태거형 TFT의 채널보호막(47)을 형성한다.
여기에서, 역스태거형 TFT의 게이트절연막으로 되는 제2절연막(45)은 스태거형 TFT의 게이트절연막으로 되는 제1절연막(43)과는 별개이므로, 이들 절연막중의 하나를 다른 하나의 절연막과 서로 다른 두께로 할 수 있다. 그 결과, 양 TFT의 절연막의 막두께를 최적의 두께로 할 수 있게 된다.
다음에 제8도(b)에 나타낸 바와 같이, 전체 구조의 상부면에 n+형 비정질실리콘막(48)을 형성한 후, 이 n+형 비정질실리콘막(48)과 비정질실리콘막(46)을 포토리소그래피에 의해 동일한 형상과 크기를 갖는 막(48,46)으로 에칭한다. 여기에서, 이 n+형 비정질실리콘막(48)은 역스태거형 TFT의 오믹 접촉층으로서 기능하고, 플라즈마 CVD나 포토 CVD 등과 같은 CVD법에 의해 형성된다. 또, 이 n+형 비정질실리콘막(48)은 다른 반도체재료의 저저항 반도체막으로 대체해도 좋다.
그 후, 제1절연막(43) 및 제2절연막(45)을 포토리소그래피에 의해 에칭함으로써, 제1절연막(43)에 3개의 구멍(도시하지 않았음)을 형성하고, 제2절연막(45)에 하나의 구멍(도시하지 않았음)을 형성한다. 제1절연막(43)에 형성된 구멍에는 스태거형 TFT의 게이트, 소오스 및 드레인전극이 형성되고, 제2절연막(45)에 형성된 구멍에는 역스태거형 TFT의 게이트전극이 형성된다.
다음에 제8도(c)에 나타낸 바와 같이, 제8도(b)에 나타낸 구조의 상부면에 금속막을 스퍼터링 등에 의해 형성한 후, 이 금속막을 포토리소그래피에 의해 에칭함으로써, 역스태거형 TFT의 소오스전극(51)과 드레인전극(52)을 형성한다. 여기에서, 금속막은 예컨대 Mo막, Al막, Cr막이나 이들의 적층막이다.
마지막으로, 역스태거형 TFT의 소오스전극(51)과 드레인전극(52) 사이의 n+형 비정질실리콘막(48)을 에칭제거하여, 역스태거형 TFT의 채널보호막(47)의 일부를 노출시킨다.
제9도에 나타낸 바와 같이, ITO전극(53)(화소전극)은 스태거형 TFT의 드레인전극(52)과 직접 접촉하여 형성되고, 보호막(54)은 전체 구조의 상부면에 양 TFT를 보호하도록 형성된다. 따라서, 액티브형 액정표시장치에 사용되는 TFT 기판의 단위구조를 제조할 수 있게 된다.
상술한 바와 같이, 제3실시예에서는 스태거형 TFT의 게이트절연막과 역스태거형 TFT의 게이트절연막은 각각 별개의 절연막인 제1절연막(43)과 제2절연막(45)을 처리함으로써 형성된다. 이 때문에, 스태거형 TFT와 역스태거형 TFT의 게이트절연막의 두께를 최적의 두께로 할 수 있게 된다.
또, 스태거형 TFT의 결정실리콘막(42a)과 게이트전극(44b)으로 되는 금속막 사이에 제1절연막(43)이 형성되어 있기 때문에, 금속막이 결정실리콘막(42a)과 직접 접촉하지 않게 된다. 그러므로, 금속실리사이드가 형성되지 않게 되어, 결정실리콘막(42a)의 저항이 감소하지 않게 된다.
더욱이, 역스태거형 TFT의 게이트전극(44b)은 표면이 거친 절연성 기판(41)상이 아니라 표면이 스무드하고 평탄한 제1절연막(43)상에 설치되어 있으므로, 쉽게 박리되지 않는다.
TFT기판의 좌측의 스태거형 TFT는 제9도에 나타낸 TFT기판의 우측의 역스태거형 TFT와 유사한 종류의 역스태거형 TFT로 대체해도 좋다. 즉, n+형 층을 이온주입에 의해서가 아니라 퇴적에 의해 형성하여, n+형 층이 충분히 저저항을 갖도록 할 수도 있다.
제10도(a) 내지 제10도(e)는 본 발명의 제4실시예에 따른 액티브형 액정표시장치의 TFT기판을 제조하는 방법을 설명하기 위한 단면도이다.
본 발명의 제4실시예에 따른 TFT기판의 제조방법을 제10도(a) 내지 제10도(e)를 참조하여 이하에 설명한다.
먼저, 제10도(a)에 나타낸 바와 같이 투명한 절연성 기판(61)상에 50nm의 두께를 갖는 다결정실리콘막을 형성한다. 여기에서, 이 다결정실리콘막은 형성되는 TFT의 고저항 반도체막으로서 사용된다. 그 후, 이 다결정실리콘막을 포토리소그래피에 의해 에칭하여 소정의 형상과 크기를 갖는 다결정실리콘막(62)을 얻는다.
다결정실리콘막은 여러가지의 방법에 의해 형성될 수 있다. 그 하나의 방법으로서는, 기판(61)상에 플라즈마 CVD나 LPCVD 등과 같은 CVD법에 의해 비정질실리콘막을 형성한 후, 이 비정질실리콘막을 레이저빔 등과 같은 에너지빔의 조사에 의해 어닐하여 다결정실리콘막으로 결정화한다. 또, 다른 방법으로서, SiH4, SiF4나 H2등과 같은 재료가스를 이용한 플라즈마 CVD에 의해 다결정실리콘막을 형성한다.
그 후, 전체 구조의 상부면에 100nm의 두께를 갖는 ITO막을 스퍼터링에 의해 형성한 후, 이 ITO막을 포토리소그래피에 의해 에칭하여 화소전극(63)을 형성한다. 여기에서, 이 화소전극(63)은 보조캐패시터의 제1전극으로서 사용되는 것으로, 이 화소전극(63)은 다결정실리콘막(62)의 형성전에 형성해도 좋다.
다음에 제10도(b)에 나타낸 바와 같이, 제10도(a)의 구조의 상부면에 절연막(64)을 형성한다. 여기에서, 이 절연막(64)은 게이트절연막 및 보조캐패시터의 절연막으로서 기능한다. 이 절연막(64)은, 예컨대 실리콘산화막이나 실리콘질화막으로, 포토 CVD, 플라즈마 CVD, APCVD나 ECR-CVD 등과 같은 CVD법에 의해 형성된다.
그 후, 전체 구조의 상부면에 도전막을 200nm의 두께로 형성한 후, 이 도전막을 포토리소그래피에 의해 에칭함으로써, 게이트전극(65) 및 보조캐패시터의 제2전극(66)을 형성한다.
상기 도전막은 예컨대 MoTa합금, 알루미늄(Al), AlTa합금, Ta, W, MoW합금이나 이들중 어느 하나의 실리사이드로 형성된다. 또한, 도전막은 불순물(예컨대, 인, 비소나 보론)을 도우프한 다결정실리콘막이나 레이저빔 어닐에 의해 비정질실리콘막을 결정화함으로써 형성한 다결정실리콘막이어도 좋다. 또한, 필요에 따라 도전막의 표면은 양극산화해도 좋다.
다음에 제10도(c)에 나타낸 바와 같이, 게이트전극(65)을 마스크로 이용하여 다결정실리콘막(62)에 불순물이온을 주입함으로써 2개의 LDD영역(67,68)을 형성한 후, 이들 LDD영역(67,68)을 덮도록 레지스트(도시하지 않았음)를 형성한다. 더욱이, 이 레지스트 및 게이트전극(65)을 마스크로 이용하여 다결정실리콘막(62)에 불순물이온을 주입함으로써 소오스영역(69) 및 드레인영역(70)을 형성한다. 이 경우, 소오스영역(69)은 LDD영역(67)에 직접 접촉하고, 드레인영역(70)은 LDD영역(68)에 직접 접촉하고 있다.
그 후, 레이저빔 어닐 등의 열처리에 의해 다결정실리콘막(62)에 주입된 불순물을 활성화한다.
다음에 제10도(d)에 나타낸 바와 같이, 제10도(c)에 나타낸 구조의 상부면에 CVD법에 의해 실리콘산화막이나 실리콘질화막으로 된 절연막을 퇴적한 후, 이 절연막과 상술한 절연막(64)을 포토리소그래피에 의해 에칭하여, 게이트전극(65) 인출용 구멍, 소오스영역(69) 인출용 구멍, 드레인전극 인출용 구멍 및 화소전극(63) 인출용 구멍을 형성하는 동시에, 게이트절연막(64a), 캐패시터 절연막(64c) 혹은 층간절연막(64b,71a,71b,71c)을 형성한다.
마지막으로, 제10도(e)에 나타낸 바와 같이, 제10도(d)에 나타낸 구조의 상부면에 예컨대 스퍼터링에 의해 300nm의 두께를 가지며 Mo막, Al막이나 이들의 적층막으로 된 금속막을 형성한 후, 이 금속막을 포토리소그래피에 의해 에칭하여 소오스전극(72) 및 드레인전극(73)을 형성한다. 그 후, 필요에 따라 전체 구조상에 보호막을 형성한다.
이 제4실시예에서는, 보조캐패시터는 제2캐패시터전극(66), 캐패시터절연막(64c) 및 화소전극(63)(즉, 제1캐패시터전극)으로 구성되어 있다. 여기에서, 캐패시터절연막(64c)은 게이트절연막(64a)과 동일한 얇은 절연막을 처리함으로써 형성되고 있기 때문에, 제2캐패시터전극(66)이 작아도 그 용량을 크게 할 수 있다. 또, 제2캐패시터전극(66)이 작기 때문에, 화소의 크기를 미세화하는데 필요한 개구율(aperture ratio)를 용이하게 높일 수 있게 된다.
한편, 제13도에 나타낸 종래의 TFT기판에서는, 보조캐패시터는 제2캐패시터전극(66), 층간절연막(71c)(즉, 캐패시터절연막) 및 화소전극(63)(즉, 제1캐패시터전극)으로 구성되고, 캐패시터절연막(71c)은 TFT의 층간절연막(71a)과 동일한 두꺼운 절연막을 처리함으로써 형성되고 있었다. 이 때문에, 충분한 용량을 확보하기 위해서는 캐패시터전극(66)을 크게 형성하지 않으면 안된다. 따라서, 화소를 미세화하는데 필요한 개구율을 높이기 어렵게 된다.
제14도에 나타낸 다른 종래의 TFT기판의 경우에는, 보조캐패시터는 제2캐패시터전극(66), 캐패시터절연막(64c) 및 저저항 반도체막(74)(즉, 제1캐패시터전극)으로 구성되고, 캐패시터절연막(64c)은 TFT의 게이트절연막(64a)과 동일한 얇은 절연막을 처리함으로써 형성되고 있었다. 그러므로, 제13도에 나타낸 TFT기판과는 달리, 개구율을 용이하게 높일 수 있게 된다. 그렇지만, 이 TFT기판은 동일한 반도체막을 처리함으로써 형성되는 반도체막(62,67,68,69,70,74)을 갖추고 있기 때문에, LDD영역(67,68), 소오스영역(69) 및 드레인영역(70)은 별개의 이온주입공정에 의해 형성되지 않으면 안된다. 따라서, 이러한 TFT기판의 제조방법은 당연히 복잡해진다.
한편, 본 발명의 제4실시예에 따른 TFT기판의 제조방법은 복잡해지지 않는다. 이는, 저저항 반도체막(74)(즉, 제1캐패시터전극)으로서 화소전극(63)을 사용하고 있기 때문이다.
화소전극(63)을 캐패시터전극으로서 사용할 수 있는 것은, TFT의 각 영역(64,67,68,69,70)으로 되는 다결정실리콘막(62)을 비정질실리콘막에 에너지빔을 조사하여 저온에서 형성하고 있기 때문이다. 이와 같이 다결정실리콘막(62)을 저온에서 형성하기 때문에, 고온에서 형성하기 어려운 재료인 ITO로 이루어진 화소전극(63)을 다결정실리콘막(62)을 형성하기 전에 형성할 수 있게 되어, 이 화소전극(63)(즉, ITO막)을 캐패시터전극으로서 사용하는 것이 가능하게 된다.
제11도는 본 발명의 제5실시예에 따른 TFT기판의 기본구조를 나타낸 단면도이다. 이 TFT기판이 제4실시예의 TFT기판(제10도(e))과 다른 점은, 첫째로 절연막(71a,71b)이 서로 분리되어 있지 않고, 둘째로 절연막(64a,64b)도 서로 분리되어 있지 않다는 2가지 점에 있다.
이러한 제11도의 TFT기판의 제조방법을 이하에 설명한다.
먼저, 절연성 기판(61)상에 100nm의 두께를 갖는 ITO로 이루어진 화소전극(63)을 형성한다. 이어서, 소오스영역(69), 드레인영역(70) 및 LDD영역(67, 68)으로 되는 다결정실리콘막을 예컨대 50nm의 두께로 형성한 후, 이 다결정실리콘막을 포토리소그래피에 의해 에칭하여 소정의 형상과 크기를 갖는 다결정 실리콘막을 얻는다.
이 다결정실리콘막은, 먼저 절연성 기판(61)상에 플라즈마 CVD나 LPCVD 등과 같은 CVD법에 의해 비정질실리콘막을 형성한 후, 이 비정질실리콘막을 레이저빔 등과 같은 에너지빔의 조사에 의해 어닐하여 결정화함으로써 얻는다. 또, SiH4, SiF4나 H2등과 같은 재료가스를 이용한 플라즈마 CVD에 의해 형성해도 좋다.
다음에, 결과적인 구조의 상부면에 플라즈마 CVD나 ECR-CVD등과 같은 CVD법에 의해 예컨대 100nm의 두께를 가지며 예컨대 실리콘산화막이나 실리콘질화막으로 이루어진 절연막(64)을 형성한다.
그 후, 전체 구조의 상부면에 게이트전극으로 되는 도전막을 200nm의 두께로 형성한 후, 이 도전막을 에칭하여 게이트전극(65) 및 제2캐패시터전극(66)을 형성한다.
상기 도전막은 예컨대 MoTa합금, 알루미늄(Al), AlTa합금, Ta, W, MoW합금막이나 이들중 어느 하나의 실리사이드로 형성된다. 또, 도전막은 불순물(예컨대, 인, 비소나 보론)을 도우프한 다결정실리콘막이나 비정질실리콘막을 레이저빔 어닐함으로써 준비한 다결정실리콘막이어도 좋다. 또한, 필요에 따라 도전막의 표면은 양극산화해도 좋다. 더욱이, 도전막은 제2캐패시터전극(66)과 다른 재료로 형성해도 좋다.
다음에, 제4실시예에서와 마찬가지로 레지스트 및 게이트전극(65)을 마스크로 이용하여 다결정실리콘막(62)에 불순물이온을 주입함으로써, LDD영역(67,68), 소오스영역(69) 및 드레인영역(70)을 형성한다 그 후, 레이저빔 어닐 등의 열처리에 의해 다결정실리콘막(62)에 주입된 불순물을 활성화한다.
이어서, 결과적인 구조의 상부면에 예컨대 CVD법에 의해 실리콘산화막이나 실리콘질화막으로 된 층간절연막(71)을 형성한 후, 이 층간절연막(71) 및 절연막(64)을 포토리소그래피에 의해 에칭하여 게이트전극(65) 인출용 구멍을 형성하고, 소오스전극(72) 인출용 구멍을 형성한다.
마지막으로, 전체 구조의 상부면에 300nm의 두께를 갖는 금속막을 형성하고, 이 금속막을 포토리소그래피에 의해 에칭하여 소오스전극(72)을 형성한다. 그 후, 필요에 따라 전체 구조상에 보호막을 형성한다.
제12도는 본 발명의 제6실시예에 따른 TFT기판의 기본구조를 나타낸 단면도이다. 이 TFT기판은, 소오스영역(69), 드레인영역(70) 및 LDD영역(67,68)으로 되는 다결정실리콘막(62)을 형성한 후에 화소전극(63)을 형성하는 점을 제외하고는 제5실시예의 TFT기판(제11도)의 구조와 기본적으로 동일하다. 또, 이 액티브형 액정표시장치는, 다결정실리콘막(62)을 형성한 후에 화소전극(63)을 형성하는 점을 제외하고는 제4실시예와 동일한 방법으로 제조된다.
또한, 본 발명은 상술한 실시예에 한정되지 않는다. 예컨대, 상기 실시예에서는 절연성 기판상에 직접 비정질실리콘막 및 제1절연막을 형성했지만, 제3도에 나타낸 바와 같이 절연성 기판(1)상에 절연막(21)을 형성하고, 이 절연막(21)상에 비정질실리콘막(2) 및 제1절연막(3)을 형성해도 좋다. 제3도의 TFT기판은 ITO전극(13)과 보호막(14)을 구비하고 있다. 또, 이 제3도의 TFT구조에서는, 코플래너형 TFT의 드레인전극(10)과 역스태거형 TFT의 소오스전극(11)이 접속되어 있다.
더욱이, 제1도(a)의 공정에서는 코플래너형 TFT의 고저항 반도체막으로서 소정의 형상과 크기를 갖는 비정질실리콘막(2)을 형성했지만, 그 대신에 소정의 형상과 크기를 갖는 다결정실리콘막을 형성해도 좋다. 이 다결정실리콘막은, 먼저 SiH4+ SiF4+ H2등을 이용한 플라즈마 CVD법이나, SiH4나 Si2H6등을 이용한 LPCVD법 등에 의해 다결정실리콘막을 형성한 후, 이 다결정실리콘막을 소정의 형상과 크기를 갖도록 에칭하면 좋다.
또, 본 발명은 화소부의 TFT가 비정질실리콘 이외의 어떤 반도체 즉 다결정실리콘에 의해 형성되는 TFT기판에도 적용할 수 있다.
또, 본 발명은 고저항 반도체막의 재료에 관해서는 화소부의 TFT와 구동부의 TFT가 다른 TFT기판에도 적용할 수 있다.
더욱이, 화소부의 역스태거형 TFT는 자기정합적으로 형성한 것이어도 좋다. 이 경우에는 처리능력이 향상된다. 한편, 구동부의 코플래너형 TFT는 2개의 게이트전극을 갖춘 이중게이트구조여도 좋고, 또 각 코플래너형 TFT의 드레인영역이 LDD구조로 되어 있어도 좋다. 이에 따라, TFT의 특성이 향상되어 액정표시장치가 표시할 수 있는 화상의 질이 개선된다.
또, 상기 실시예에서는 액정표시장치(LCD)용의 TFT기판에 대해 설명했지만, 본 발명은 동일한 기판상에 다른 종류의 TFT를 구비하는 다른 장치용의 TFT기판에도 적용할 수 있다.
그 밖에 본 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.

Claims (11)

  1. 절연성 기판상에 설치된 제1종(種)의 박막트랜지스터와, 상기 절연성 기판상에 설치되며 게이트절연막을 갖춘 제2종의 박막트랜지스터 및, 상기 제1종의 박막트랜지스터 아래에 설치된 하부절연막을 구비하여 이루어지고, 상기 하부절연막과 상기 제2종의 박막트랜지스터의 게이트절연막이 상기 절연성 기판상에 형성된 제1절연막으로 이루어진 것을 특징으로 하는 집적회로 장치.
  2. 제1항에 있어서, 상기 제2종의 박막트랜지스터상에 상부절연막이 설치되고, 이 상부절연막과 상기 제2종의 박막트랜지스터의 게이트절연막이 상기 절연성 기판상에 형성된 제2절연막으로 이루어진 것을 특징으로 하는 집적회로 장치.
  3. 절연성 기판상에 행렬모양으로 배열된 다수의 화소전극과, 각 화소전극에 스위칭소자로서 접속된 다수의 제1종의 박막트랜지스터로 이루어진 화소부와, 각각 게이트절연막을 갖춘 다수의 제2종의 박막트랜지스터로 이루어져 상기 제1종의 박막트랜지스터를 구동하기 위한 구동부 및, 상기 제1종의 박막트랜지스터 아래에 설치된 하부절연막을 구비하여 이루어지고, 상기 하부절연막과 상기 제2종의 박막트랜지스터의 게이트절연막이 상기 절연성 기판상에 형성된 제1절연막으로 이루어진 것을 특징으로 하는 집적회로 장치.
  4. 제3항에 있어서, 상기 제2종의 박막트랜지스터상에 상부절연막이 설치되고, 이 상부절연막과 상기 제2종의 박막트랜지스터의 게이트절연막이 상기 절연성 기판상에 형성된 제2절연막으로 이루어진 것을 특징으로 하는 집적회로 장치.
  5. 제3항에 있어서, 상기 제1종의 박막트랜지스터가 스태거형 트랜지스터이고, 상기 제2종의 박막트랜지스터가 코플래너형 트랜지스터인 것을 특징으로 하는 집적회로장치.
  6. 제3항에 있어서, 상기 제1종의 박막트랜지스터가 역스태거형 트랜지스터이고, 상기 제2종의 박막트랜지스터가 스태거형 트랜지스터인 것을 특징으로 하는 집적회로장치.
  7. 제3항에 있어서, 상기 제1종의 박막트랜지스터가 역스태거형 트랜지스터이고, 상기 제2종의 박막트랜지스터가 코플래너형 트랜지스터인 것을 특징으로 하는 집적회로장치.
  8. 제7항에 있어서, 상기 제1절연막의 두께가 50∼500nm인 것을 특징으로 하는 집적회로장치.
  9. 제7항에 있어서, 상기 제1절연막이 실리콘산화막, 실리콘질화막 및 실리콘산화막과 실리콘질화막의 적층막으로 이루어진 군중에서 선택된 어느 하나로 형성되는 것을 특징으로 하는 집적회로장치.
  10. 제7항에 있어서, 상기 역스태거형의 박막트랜지스터와 상기 코플래너형의 박막트랜지스터가, 상기 제1절연막상에 설치된 도전막을 처리함으로써 형성된 게이트전극을 갖추고 있는 것을 특징으로 하는 집적회로장치.
  11. 절연성 기판상에 행렬모양으로 배열된 다수의 화소전극과, 각 화소전극에 스위칭소자로서 접속된 다수의 역스태거형 박막트랜지스터, 각 화소전극의 전위에 의해 오리엔테이션이 변화하는 미립자로 이루어져 화소전극상에 설치된 액정층 및, 상기 절연성 기판과 대향하여 설치되어 상기 절연성 기판과 협동하여 상기 액정층을 샌드위치하는 기판으로 이루어진 화소부와, 각각 게이트절연막을 갖춘 다수의 코플래너형 박막트랜지스터로 이루어져 상기 역스태거형 박막트랜지스터를 구동하기 위한 구동부 및, 상기 역스태거형 박막트랜지스터 아래에 설치된 하부절연막을 구비하여 이루어지고, 상기 하부절연막과 상기 코플래너형 박막트랜지스터의 게이트절연막이 상기 절연성 기판상에 설치된 제1절연막으로 형성된 것을 특징으로 하는 액정표시장치.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09236826A (ja) * 1995-09-28 1997-09-09 Sharp Corp 液晶表示素子およびその製造方法
KR100190023B1 (ko) * 1996-02-29 1999-06-01 윤종용 박막트랜지스터-액정표시장치 및 그 제조방법
JPH1022508A (ja) * 1996-07-04 1998-01-23 Sharp Corp 薄膜トランジスタの製造方法
US20010043175A1 (en) * 1996-10-22 2001-11-22 Masahiro Yasukawa Liquid crystal panel substrate, liquid crystal panel, and electronic equipment and projection type display device both using the same
US6344888B2 (en) 1996-10-22 2002-02-05 Seiko Epson Corporation Liquid crystal panel substrate liquid crystal panel and electronic device and projection display device using the same
US7872728B1 (en) * 1996-10-22 2011-01-18 Seiko Epson Corporation Liquid crystal panel substrate, liquid crystal panel, and electronic device and projection display device using the same
JP4222311B2 (ja) * 1996-10-22 2009-02-12 セイコーエプソン株式会社 液晶パネル用基板、液晶パネル及びそれを用いた電子機器並びに投射型表示装置
US6081308A (en) * 1996-11-21 2000-06-27 Samsung Electronics Co., Ltd. Method for manufacturing liquid crystal display
GB9626344D0 (en) * 1996-12-19 1997-02-05 Philips Electronics Nv Electronic devices and their manufacture
JPH10214974A (ja) * 1997-01-28 1998-08-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5920772A (en) * 1997-06-27 1999-07-06 Industrial Technology Research Institute Method of fabricating a hybrid polysilicon/amorphous silicon TFT
EP0955674B1 (en) * 1998-04-28 2011-07-13 Xerox Corporation Fabrication of hybrid polycrystalline and amorphous silicon structures
KR100296110B1 (ko) * 1998-06-09 2001-08-07 구본준, 론 위라하디락사 박막트랜지스터 제조방법
KR100303142B1 (ko) 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
JP4638115B2 (ja) * 2002-07-05 2011-02-23 シャープ株式会社 薄膜トランジスタ装置の製造方法
KR20040072251A (ko) * 2003-02-10 2004-08-18 (주)실리콘이미지웍스 고개구율 박막 트랜지스터형 이미지센서 및 그 제조방법
JP4406540B2 (ja) * 2003-03-28 2010-01-27 シャープ株式会社 薄膜トランジスタ基板およびその製造方法
KR100601370B1 (ko) * 2004-04-28 2006-07-13 삼성에스디아이 주식회사 박막 트랜지스터 및 그를 이용한 유기 전계 발광 표시 장치
JP4997691B2 (ja) * 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP4872196B2 (ja) * 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP4872197B2 (ja) * 2004-08-25 2012-02-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
JP4997692B2 (ja) * 2004-08-25 2012-08-08 カシオ計算機株式会社 薄膜トランジスタパネル及びその製造方法
FR2890236B1 (fr) 2005-08-30 2007-11-30 Commissariat Energie Atomique Procede de fabrication de circuits en couches minces en silicium amorphe et polycristallin
KR20070081829A (ko) * 2006-02-14 2007-08-20 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101277606B1 (ko) * 2006-03-22 2013-06-21 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN101501748B (zh) * 2006-04-19 2012-12-05 伊格尼斯创新有限公司 有源矩阵显示器的稳定驱动设计
JP2007333808A (ja) * 2006-06-12 2007-12-27 Mitsubishi Electric Corp アクティブマトリクス表示装置
KR20070120320A (ko) * 2006-06-19 2007-12-24 엘지.필립스 엘시디 주식회사 액정표시장치 제조방법 및 이를 위한 대면적 기판
DE102006060734B4 (de) * 2006-06-30 2014-03-06 Lg Display Co., Ltd. Flüssigkristalldisplay und Verfahren zu dessen Herstellung
KR101331803B1 (ko) * 2006-06-30 2013-11-25 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
KR101236726B1 (ko) * 2006-06-30 2013-02-25 엘지디스플레이 주식회사 액정표시장치의 제조방법
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
TWI412125B (zh) * 2007-07-17 2013-10-11 Creator Technology Bv 電子元件及電子元件之製法
WO2010089988A1 (ja) * 2009-02-06 2010-08-12 シャープ株式会社 半導体装置
KR101681884B1 (ko) * 2009-03-27 2016-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치, 표시장치 및 전자기기
EP2494595A4 (en) * 2009-10-30 2015-08-26 Semiconductor Energy Lab SEMICONDUCTOR DEVICE
KR101698537B1 (ko) * 2010-01-15 2017-01-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8575620B2 (en) 2010-05-13 2013-11-05 Sharp Kabushiki Kaisha Circuit board and display device
KR101692954B1 (ko) * 2010-05-17 2017-01-05 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
KR102571610B1 (ko) * 2017-02-13 2023-08-30 삼성디스플레이 주식회사 반도체 장치 및 이의 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0650779B2 (ja) * 1985-09-26 1994-06-29 セイコー電子工業株式会社 薄膜トランジスタ装置とその製造方法
JPS6273659A (ja) * 1985-09-26 1987-04-04 Seiko Instr & Electronics Ltd 薄膜トランジスタ装置の製造方法
US5076666A (en) * 1988-12-06 1991-12-31 Sharp Kabushiki Kaisha Active matrix display apparatus with drain electrode extensions
JPH0385529A (ja) * 1989-08-30 1991-04-10 Hitachi Ltd 薄膜半導体表示装置
JPH04184424A (ja) * 1990-11-20 1992-07-01 Ricoh Co Ltd 表示装置とその製法
JPH04299867A (ja) * 1991-03-28 1992-10-23 Seiko Epson Corp 薄膜トランジスタおよびアクティブマトリクス型液晶ディスプレイ
JPH05299653A (ja) * 1991-04-05 1993-11-12 Fuji Xerox Co Ltd 半導体装置及びその製造方法
JP3005918B2 (ja) * 1991-06-11 2000-02-07 カシオ計算機株式会社 アクティブマトリクスパネル
JPH05232506A (ja) * 1992-02-20 1993-09-10 Seiko Epson Corp 液晶表示装置
JP3310321B2 (ja) * 1992-03-06 2002-08-05 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
JP2934717B2 (ja) * 1992-11-04 1999-08-16 カシオ計算機株式会社 マトリクス回路駆動装置およびその製造方法

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Publication number Publication date
JPH0792500A (ja) 1995-04-07
US5585647A (en) 1996-12-17

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