JPH04299867A - 薄膜トランジスタおよびアクティブマトリクス型液晶ディスプレイ - Google Patents
薄膜トランジスタおよびアクティブマトリクス型液晶ディスプレイInfo
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- JPH04299867A JPH04299867A JP3064878A JP6487891A JPH04299867A JP H04299867 A JPH04299867 A JP H04299867A JP 3064878 A JP3064878 A JP 3064878A JP 6487891 A JP6487891 A JP 6487891A JP H04299867 A JPH04299867 A JP H04299867A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタおよび
これを用いたアクティブマトリクス型液晶ディスプレイ
に関するものである。
これを用いたアクティブマトリクス型液晶ディスプレイ
に関するものである。
【０００２】
【従来の技術】パネル型ディスプレイ装置として、アク
ティブマトリクス型液晶ディスプレイが注目されている
。これは、薄膜トランジスタ（ＴＦＴ）を各絵素のスイ
ッチ素子に用いたディスプレイで、スイッチ用の薄膜ト
ランジスタは図８（ａ）のようなＩ−Ｖ特性を示す。 同図はノーマリオフ型のもので、オンとなる閾値Ｖｔｈ
は一般に５［Ｖ］程度である。また、薄膜トランジスタ
ではバックチャネルなどのために、逆電圧印加時にも電
流ＩＤＳが増加する。液晶（ＬＣ）材料としては、ノー
マリ白モード（ＮＷ）のものとノーマリ黒モード（ＮＢ
）のものが知られ、光透透過率の印加電圧ＶＬＣ依存性
は図８（ｂ）のようになる。そして、ＯＮ電圧は一般に
５［Ｖ］程度である。
ティブマトリクス型液晶ディスプレイが注目されている
。これは、薄膜トランジスタ（ＴＦＴ）を各絵素のスイ
ッチ素子に用いたディスプレイで、スイッチ用の薄膜ト
ランジスタは図８（ａ）のようなＩ−Ｖ特性を示す。 同図はノーマリオフ型のもので、オンとなる閾値Ｖｔｈ
は一般に５［Ｖ］程度である。また、薄膜トランジスタ
ではバックチャネルなどのために、逆電圧印加時にも電
流ＩＤＳが増加する。液晶（ＬＣ）材料としては、ノー
マリ白モード（ＮＷ）のものとノーマリ黒モード（ＮＢ
）のものが知られ、光透透過率の印加電圧ＶＬＣ依存性
は図８（ｂ）のようになる。そして、ＯＮ電圧は一般に
５［Ｖ］程度である。
【０００３】図９（ａ）は液晶ディスプレイの駆動波形
を示し、同図（ｂ）はこれにより駆動される液晶ディス
プレイの要部の平面図を示す。走査線１にはゲート電圧
ＶＧ が与えられており、データ信号線２には表示すべ
きデータ信号ＶＳ が与えられている。薄膜トランジス
タ（逆スタガ型）は走査線１から延びるゲート電極１１
と、この上に設けられた半導体薄膜２０により構成され
、半導体薄膜２０のソース領域に形成されたソース電極
３１上にはデータ信号線２が形成され、ドレイン領域に
形成されたドレイン電極３２上には、ＩＴＯなどからな
る透明な画素電極４１が形成されている。
を示し、同図（ｂ）はこれにより駆動される液晶ディス
プレイの要部の平面図を示す。走査線１にはゲート電圧
ＶＧ が与えられており、データ信号線２には表示すべ
きデータ信号ＶＳ が与えられている。薄膜トランジス
タ（逆スタガ型）は走査線１から延びるゲート電極１１
と、この上に設けられた半導体薄膜２０により構成され
、半導体薄膜２０のソース領域に形成されたソース電極
３１上にはデータ信号線２が形成され、ドレイン領域に
形成されたドレイン電極３２上には、ＩＴＯなどからな
る透明な画素電極４１が形成されている。
【０００４】図９（ａ）に示すように、書き込み状態で
はゲート電圧ＶＧ によって薄膜トランジスタはオンと
なり、ゲート電圧ＶＧ によって液晶容量ＣＬＣなどが
充電される。そして、保持状態ではゲート電圧ＶＧ に
よって薄膜トランジスタはオフとなり、液晶容量ＣＬＣ
は放電される。ここで、保持状態では液晶容量ＣＬＣな
どに蓄積された電荷が十分に保持される必要があり、こ
のためには薄膜トランジスタのオフ時の電流を十分に少
なくする必要がある。そこで、保持状態のゲート電圧Ｖ
Ｇがデータ信号ＶＳ よりも常に低くなるようにしてい
た。
はゲート電圧ＶＧ によって薄膜トランジスタはオンと
なり、ゲート電圧ＶＧ によって液晶容量ＣＬＣなどが
充電される。そして、保持状態ではゲート電圧ＶＧ に
よって薄膜トランジスタはオフとなり、液晶容量ＣＬＣ
は放電される。ここで、保持状態では液晶容量ＣＬＣな
どに蓄積された電荷が十分に保持される必要があり、こ
のためには薄膜トランジスタのオフ時の電流を十分に少
なくする必要がある。そこで、保持状態のゲート電圧Ｖ
Ｇがデータ信号ＶＳ よりも常に低くなるようにしてい
た。
【０００５】
【発明が解決しようとする課題】このように、図８（ａ
）の特性を示す薄膜トランジスタを用いて駆動すると、
保持状態のゲート電圧ＶＧ をデータ信号ＶＳ よりも
常に低レベルとすることになるため、共通電極の電位Ｖ
ＣＯＭ との間に、一定の電位差が生じてしまう。具体
的には、ゲート電極１１および走査線１と共通電極の間
には、保持状態において少なくとも液晶のオン電圧に相
当とする電位差が生じる。すると、この電位差はゲート
電極１１および走査線１と共通電極の間の液晶にかかる
ので、液晶の経時的な劣化を招く。もちろん、ゲート電
極１１および走査線１と液晶の間には、保護膜としての
絶縁膜が設けられているが、液晶の比抵抗はこれらに匹
敵する大きな値であるため、液晶に保持状態のＤＣ電圧
が印加されることは避けられない。
）の特性を示す薄膜トランジスタを用いて駆動すると、
保持状態のゲート電圧ＶＧ をデータ信号ＶＳ よりも
常に低レベルとすることになるため、共通電極の電位Ｖ
ＣＯＭ との間に、一定の電位差が生じてしまう。具体
的には、ゲート電極１１および走査線１と共通電極の間
には、保持状態において少なくとも液晶のオン電圧に相
当とする電位差が生じる。すると、この電位差はゲート
電極１１および走査線１と共通電極の間の液晶にかかる
ので、液晶の経時的な劣化を招く。もちろん、ゲート電
極１１および走査線１と液晶の間には、保護膜としての
絶縁膜が設けられているが、液晶の比抵抗はこれらに匹
敵する大きな値であるため、液晶に保持状態のＤＣ電圧
が印加されることは避けられない。
【０００６】本発明は上記の問題点を考慮してなされた
もので、閾値Ｖｔｈを用途に合わせて設定できるように
した薄膜トランジスタと、これを用いた液晶材料の劣化
の少いアクティブマトリクス型液晶ディスプレイを提供
することを目的とする。
もので、閾値Ｖｔｈを用途に合わせて設定できるように
した薄膜トランジスタと、これを用いた液晶材料の劣化
の少いアクティブマトリクス型液晶ディスプレイを提供
することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る薄膜トラン
ジスタは、ソース領域、チャネル領域およびドレイン領
域を半導体薄膜により形成し、チャネル領域に絶縁膜を
介してゲート電極を配設したものにおいて、チャネル領
域の少なくとも一部はソースおよびドレイン領域とは反
対導電型にされていることを特徴とする。ここで、チャ
ネル領域の中央部分は上記の反対導電型とされ、当該中
央部分とソースおよびドレイン領域の間の領域は真性と
されているとしてもよい。
ジスタは、ソース領域、チャネル領域およびドレイン領
域を半導体薄膜により形成し、チャネル領域に絶縁膜を
介してゲート電極を配設したものにおいて、チャネル領
域の少なくとも一部はソースおよびドレイン領域とは反
対導電型にされていることを特徴とする。ここで、チャ
ネル領域の中央部分は上記の反対導電型とされ、当該中
央部分とソースおよびドレイン領域の間の領域は真性と
されているとしてもよい。
【０００８】また、本発明に係るアクティブマトリクス
型液晶ディスプレイは、絵素をスイッチする素子が上記
の薄膜トランジスタにより構成されていることを特徴と
する。一例としては、透光性の基板と、この基板上に配
列された上記の複数の薄膜トランジスタと、この薄膜ト
ランジスタのソースまたはドレイン電極に接続して基板
上に設けられた複数の画素電極と、複数の画素電極およ
び薄膜トランジスタ上に設けられた絶縁性の保護膜と、
画素電極および保護膜上に設けられた液晶層と、この液
晶層上に設けられた共通電極とを備える。
型液晶ディスプレイは、絵素をスイッチする素子が上記
の薄膜トランジスタにより構成されていることを特徴と
する。一例としては、透光性の基板と、この基板上に配
列された上記の複数の薄膜トランジスタと、この薄膜ト
ランジスタのソースまたはドレイン電極に接続して基板
上に設けられた複数の画素電極と、複数の画素電極およ
び薄膜トランジスタ上に設けられた絶縁性の保護膜と、
画素電極および保護膜上に設けられた液晶層と、この液
晶層上に設けられた共通電極とを備える。
【０００９】
【作用】本発明の薄膜トランジスタは、チャネル領域が
ソースおよびドレイン領域と反対導電型にされているの
で、閾値Ｖｔｈを高電圧側にシフトできる。また、チャ
ネル領域の両側を真性あるいは低ドープとすることで、
逆方向のリーク電流を低減できる。
ソースおよびドレイン領域と反対導電型にされているの
で、閾値Ｖｔｈを高電圧側にシフトできる。また、チャ
ネル領域の両側を真性あるいは低ドープとすることで、
逆方向のリーク電流を低減できる。
【００１０】本発明のアクティブマトリクス型液晶ディ
スプレイでは、閾値Ｖｔｈを高電圧側にシフトさせた薄
膜トランジスタでスイッチを構成しているので、共通電
極とゲート電極および走査線の間の保持状態での電位差
を少なくする（理想的にはゼロにする）ことができる。
スプレイでは、閾値Ｖｔｈを高電圧側にシフトさせた薄
膜トランジスタでスイッチを構成しているので、共通電
極とゲート電極および走査線の間の保持状態での電位差
を少なくする（理想的にはゼロにする）ことができる。
【００１１】
【実施例】以下、添付図面を参照して本発明の実施例を
説明する。図１は本発明に係る薄膜トランジスタの基本
構造を示す断面図である。同図（ａ）では、基板５１上
に半導体薄膜２０が堆積され、絶縁膜（図示せず）の上
にはゲート電極１１が設けられている。ここで、ソース
領域２１およびドレイン領域２２は同一導電型（ｐまた
はｎ型）とされ、ゲート電極１１直下のチャネル領域２
３はこれと反対導電型（ｎまたはｐ型）にされている。 同図（ｂ）の薄膜トランジスタでは、チャネル領域２３
の中央部分のみがソース領域２１およびドレイン領域２
２と反対導電型にされている。そして、中央の反対導電
型部分２３Ａとソース領域２１およびドレイン領域２２
との間が、真性部分２３Ｂとされている。このため、同
図（ａ）の薄膜トランジスタに比べて逆リーク電流の低
減が可能になる。
説明する。図１は本発明に係る薄膜トランジスタの基本
構造を示す断面図である。同図（ａ）では、基板５１上
に半導体薄膜２０が堆積され、絶縁膜（図示せず）の上
にはゲート電極１１が設けられている。ここで、ソース
領域２１およびドレイン領域２２は同一導電型（ｐまた
はｎ型）とされ、ゲート電極１１直下のチャネル領域２
３はこれと反対導電型（ｎまたはｐ型）にされている。 同図（ｂ）の薄膜トランジスタでは、チャネル領域２３
の中央部分のみがソース領域２１およびドレイン領域２
２と反対導電型にされている。そして、中央の反対導電
型部分２３Ａとソース領域２１およびドレイン領域２２
との間が、真性部分２３Ｂとされている。このため、同
図（ａ）の薄膜トランジスタに比べて逆リーク電流の低
減が可能になる。
【００１２】上記構造の薄膜トランジスタは、図２のよ
うにアクティブマトリクス型液晶ディスプレイにスイッ
チ素子として組み込まれる。ガラスなどの透光性の基板
５１の下面には偏向板５２が貼付され、上面には多数の
薄膜トランジスタ５３がマトリクス状に配設される。そ
して、各々の薄膜トランジスタ５３に対応して画素電極
４１が基板５１上に配設され、それらの上に、図示しな
い絶縁膜を介して液晶材料層５４が配置される。上側の
ガラス基板５５の上面にも偏向板５６が貼付され、下面
にはＲ，Ｇ，Ｂのカラーフィルタ５７が画素電極４１に
対応して設けられる。そして、オーバコート層５８と液
晶材料層５４の間には、共通電圧ＶＣＯＭ が印加され
る共通電極５９が介在されている。
うにアクティブマトリクス型液晶ディスプレイにスイッ
チ素子として組み込まれる。ガラスなどの透光性の基板
５１の下面には偏向板５２が貼付され、上面には多数の
薄膜トランジスタ５３がマトリクス状に配設される。そ
して、各々の薄膜トランジスタ５３に対応して画素電極
４１が基板５１上に配設され、それらの上に、図示しな
い絶縁膜を介して液晶材料層５４が配置される。上側の
ガラス基板５５の上面にも偏向板５６が貼付され、下面
にはＲ，Ｇ，Ｂのカラーフィルタ５７が画素電極４１に
対応して設けられる。そして、オーバコート層５８と液
晶材料層５４の間には、共通電圧ＶＣＯＭ が印加され
る共通電極５９が介在されている。
【００１３】ここで、上記のアクティブマトリクス型液
晶ディスプレイに用いる薄膜トランジスタ５３は、図１
（ａ），（ｂ）のような構造となっているので、そのド
ープ量などを調整することにより、液晶のオン電圧（５
Ｖ程度）に相当する分だけ閾値Ｖｔｈを高圧側にシフト
させる。これを図３（ａ）に示す。すると、同図（ｂ）
に示すように、ゲート電圧ＶＧ の保持状態のレベルと
共通電圧ＶＣＯＭ を同レベルとすることができる。こ
れにより、当然に保持状態で液晶材料層５４にＤＣ電圧
が印加されることはなくなるので、その経時的な劣化を
抑えることができる。
晶ディスプレイに用いる薄膜トランジスタ５３は、図１
（ａ），（ｂ）のような構造となっているので、そのド
ープ量などを調整することにより、液晶のオン電圧（５
Ｖ程度）に相当する分だけ閾値Ｖｔｈを高圧側にシフト
させる。これを図３（ａ）に示す。すると、同図（ｂ）
に示すように、ゲート電圧ＶＧ の保持状態のレベルと
共通電圧ＶＣＯＭ を同レベルとすることができる。こ
れにより、当然に保持状態で液晶材料層５４にＤＣ電圧
が印加されることはなくなるので、その経時的な劣化を
抑えることができる。
【００１４】次に、図４〜図７を参照して、薄膜トラン
ジスタのいくつかの実施例を説明する。
ジスタのいくつかの実施例を説明する。
【００１５】図４はスタガ型の一種であるプレーナ型の
薄膜トランジスタの製造工程別の断面図である。まず、
基板５１を用意し、真性のポリシリコンを２００〜１０
００オングストロームの厚さで堆積し、不要部分を除去
することにより、ソース領域２１、ドレイン領域２２お
よびチャネル領域２３となるべき半導体薄膜２０を形成
する。次いで、全面に１２００オングストロームの厚さ
のゲート酸化膜６１をＳｉＯ２ などで堆積する（同図
（ａ）参照）。次に、全面にレジストをスピンコートで
塗布し、チャネル部分の中央部分のレジストをフォトリ
ソグラフィなどで選択的に除去し、レジストパターン６
２を形成する。そして、レジストパターン６２をマスク
としてＢ＋ （ボロンイオン）をイオン注入することに
より、ｐ型の領域２３Ａをチャネル領域２３の中央部分
に形成する。なお、この場合のドーズ量は１×１０１３
ｃｍ−２程度でよい（同図（ｂ）参照）。次に、レジス
トパターン６２をアッシングなどで除去し、リフトオフ
法などを用いて、ｎ＋ 型ポリシリコンからなるゲート
電極１１をチャネル領域２３に相当するゲート酸化膜６
１上に形成する。この場合、ポリシリコンのゲート電極
１１は３５００オングストローム程度の厚さとする。し
かる後、ポリシリコンのゲート電極１１をマスクとして
、Ｐ＋ （燐イオン）をスルー注入することにより、ソ
ース領域２１およびドレイン領域２２をｎ型領域とする
。なお、この場合のＰ＋ のドーズ量は１×１０１５ｃ
ｍ−２程度とする。この時、ポリシリコンのゲート電極
１１の大きさをｐ型領域２３Ａよりも僅かに大き目にし
ておくと、ｎ型のソース領域２１およびドレイン領域２
２はゲート電極１１に対して自己整合的に形成されるの
で、チャネル領域２３の周辺部が真性領域２３Ｂとして
残る（同図（ｃ）参照）。その後、層間絶縁膜の形成、
コンタクトホールの形成およびメタライゼーション（い
ずれも図示せず）などを行なうことにより、アクティブ
マトリクス型液晶ディスプレイのスイッチ素子に適用し
得る薄膜トランジスタが得られる。
薄膜トランジスタの製造工程別の断面図である。まず、
基板５１を用意し、真性のポリシリコンを２００〜１０
００オングストロームの厚さで堆積し、不要部分を除去
することにより、ソース領域２１、ドレイン領域２２お
よびチャネル領域２３となるべき半導体薄膜２０を形成
する。次いで、全面に１２００オングストロームの厚さ
のゲート酸化膜６１をＳｉＯ２ などで堆積する（同図
（ａ）参照）。次に、全面にレジストをスピンコートで
塗布し、チャネル部分の中央部分のレジストをフォトリ
ソグラフィなどで選択的に除去し、レジストパターン６
２を形成する。そして、レジストパターン６２をマスク
としてＢ＋ （ボロンイオン）をイオン注入することに
より、ｐ型の領域２３Ａをチャネル領域２３の中央部分
に形成する。なお、この場合のドーズ量は１×１０１３
ｃｍ−２程度でよい（同図（ｂ）参照）。次に、レジス
トパターン６２をアッシングなどで除去し、リフトオフ
法などを用いて、ｎ＋ 型ポリシリコンからなるゲート
電極１１をチャネル領域２３に相当するゲート酸化膜６
１上に形成する。この場合、ポリシリコンのゲート電極
１１は３５００オングストローム程度の厚さとする。し
かる後、ポリシリコンのゲート電極１１をマスクとして
、Ｐ＋ （燐イオン）をスルー注入することにより、ソ
ース領域２１およびドレイン領域２２をｎ型領域とする
。なお、この場合のＰ＋ のドーズ量は１×１０１５ｃ
ｍ−２程度とする。この時、ポリシリコンのゲート電極
１１の大きさをｐ型領域２３Ａよりも僅かに大き目にし
ておくと、ｎ型のソース領域２１およびドレイン領域２
２はゲート電極１１に対して自己整合的に形成されるの
で、チャネル領域２３の周辺部が真性領域２３Ｂとして
残る（同図（ｃ）参照）。その後、層間絶縁膜の形成、
コンタクトホールの形成およびメタライゼーション（い
ずれも図示せず）などを行なうことにより、アクティブ
マトリクス型液晶ディスプレイのスイッチ素子に適用し
得る薄膜トランジスタが得られる。
【００１６】図５は正スタガ型の薄膜トランジスタの製
造工程別の断面図である。まず、基板５１上に薄膜トラ
ンジスタのソース領域２１およびドレイン領域２２とな
るｎ＋ 型の半導体薄膜２０Ｓ，２０Ｄを形成し、その
上にチャネル領域２３となる真性の半導体薄膜２０Ｇを
、共にポリシリコンにより形成する（同図（ａ）参照）
。 次に、ゲート酸化膜６１を全面に形成し、チャネル領域
２３の中央部分に開口を有するレジストパターン６２を
形成する。そして、レジストパターン６２をマスクとし
てＢ＋ を１×１０１３ｃｍ−２程度のドーズ量でスル
ー注入することにより、半導体薄膜２０Ｇの中央にｐ型
部分２３Ａを形成する（同図（ｂ）参照）。次いで、レ
ジストパターン６２を除去し、ゲート電極１１を形成す
ることで、同図（ｃ）の構造が得られる。以降は、図４
と同様の後工程を行えばよい。
造工程別の断面図である。まず、基板５１上に薄膜トラ
ンジスタのソース領域２１およびドレイン領域２２とな
るｎ＋ 型の半導体薄膜２０Ｓ，２０Ｄを形成し、その
上にチャネル領域２３となる真性の半導体薄膜２０Ｇを
、共にポリシリコンにより形成する（同図（ａ）参照）
。 次に、ゲート酸化膜６１を全面に形成し、チャネル領域
２３の中央部分に開口を有するレジストパターン６２を
形成する。そして、レジストパターン６２をマスクとし
てＢ＋ を１×１０１３ｃｍ−２程度のドーズ量でスル
ー注入することにより、半導体薄膜２０Ｇの中央にｐ型
部分２３Ａを形成する（同図（ｂ）参照）。次いで、レ
ジストパターン６２を除去し、ゲート電極１１を形成す
ることで、同図（ｃ）の構造が得られる。以降は、図４
と同様の後工程を行えばよい。
【００１７】図６は正スタガ型の別のタイプの製造工程
別の断面図である。まず、図５（ａ）と同様にして、基
板５１上にソース領域２１となるｎ＋ 型半導体薄膜２
０Ｓ，ドレイン領域２２となるｎ＋ 型半導体薄膜２０
Ｄ、チャネル領域２３となる真性の半導体薄膜２０Ｇを
形成し（図６（ａ）参照）、チャネル領域２３の中央部
分のみにリフトオフ法などでｐ＋ 型半導体薄膜２０Ｇ
１ を形成する（同図（ｂ）参照）。次に、全面にゲー
ト酸化膜６１を形成し、ゲート電極１１をチャネル部分
に形成する（同図（ｃ）図示）。後工程は図４、図５と
同様にする。この場合には、半導体薄膜２０Ｇはチャネ
ル領域２３の中央部分でも真性のままであるが、この部
分にはｐ型の別の半導体薄膜２０Ｇ１ が設けられるの
で、これが反対導電型のチャネルとして等価的に働き、
したがって薄膜トランジスタとしての閾値Ｖｔｈをシフ
トさせることが可能になる。
別の断面図である。まず、図５（ａ）と同様にして、基
板５１上にソース領域２１となるｎ＋ 型半導体薄膜２
０Ｓ，ドレイン領域２２となるｎ＋ 型半導体薄膜２０
Ｄ、チャネル領域２３となる真性の半導体薄膜２０Ｇを
形成し（図６（ａ）参照）、チャネル領域２３の中央部
分のみにリフトオフ法などでｐ＋ 型半導体薄膜２０Ｇ
１ を形成する（同図（ｂ）参照）。次に、全面にゲー
ト酸化膜６１を形成し、ゲート電極１１をチャネル部分
に形成する（同図（ｃ）図示）。後工程は図４、図５と
同様にする。この場合には、半導体薄膜２０Ｇはチャネ
ル領域２３の中央部分でも真性のままであるが、この部
分にはｐ型の別の半導体薄膜２０Ｇ１ が設けられるの
で、これが反対導電型のチャネルとして等価的に働き、
したがって薄膜トランジスタとしての閾値Ｖｔｈをシフ
トさせることが可能になる。
【００１８】図７は逆スタガ型の実施例に係る薄膜トラ
ンジスタの製造工程別の断面図である。この場合には、
基板５１上にまずゲート電極１１が形成され、その上に
ゲート酸化膜６１が形成される（同図（ａ）参照）。次
に、チャネルの中央部分のみにｐ型のアモルファスシリ
コンからなる半導体薄膜２０Ｇ１ が形成される。次に
、チャネルの全体の上に、真性のアモルファスシリコン
からなる半導体薄膜２０Ｇと、エッチングストッパ用の
絶縁膜（ＳｉＮ）６３が形成される。なお、上記の工程
はＣＶＤなどによる堆積と、選択エッチングなどにより
実行される（同図（ｂ）参照）。次に、全面にｎ＋ 型
アモルファスシリコンと金属膜が形成され、図示しない
マスクを介して選択エッチングされることにより、ソー
ス領域２１としての半導体薄膜２０Ｓと、ドレイン領域
２２としての半導体薄膜２０Ｄと、ソース電極３１およ
びドレイン電極３２が形成される。
ンジスタの製造工程別の断面図である。この場合には、
基板５１上にまずゲート電極１１が形成され、その上に
ゲート酸化膜６１が形成される（同図（ａ）参照）。次
に、チャネルの中央部分のみにｐ型のアモルファスシリ
コンからなる半導体薄膜２０Ｇ１ が形成される。次に
、チャネルの全体の上に、真性のアモルファスシリコン
からなる半導体薄膜２０Ｇと、エッチングストッパ用の
絶縁膜（ＳｉＮ）６３が形成される。なお、上記の工程
はＣＶＤなどによる堆積と、選択エッチングなどにより
実行される（同図（ｂ）参照）。次に、全面にｎ＋ 型
アモルファスシリコンと金属膜が形成され、図示しない
マスクを介して選択エッチングされることにより、ソー
ス領域２１としての半導体薄膜２０Ｓと、ドレイン領域
２２としての半導体薄膜２０Ｄと、ソース電極３１およ
びドレイン電極３２が形成される。
【００１９】本発明の薄膜トランジスタについては、種
々の変形が可能である。例えば、チャネルの中央を高ド
ープとし、両側を低ドープの反対導電型としてもよい。 また、反対導電型とするのはチャネルの中央に限らず、
ソースまたはドレインと接し、あるいは一方に偏ってい
てもよい。また、薄膜トランジスタはｎチャネル型に限
らず、ｐチャネル型としてもよい。
々の変形が可能である。例えば、チャネルの中央を高ド
ープとし、両側を低ドープの反対導電型としてもよい。 また、反対導電型とするのはチャネルの中央に限らず、
ソースまたはドレインと接し、あるいは一方に偏ってい
てもよい。また、薄膜トランジスタはｎチャネル型に限
らず、ｐチャネル型としてもよい。
【００２０】
【発明の効果】以上、詳細に説明した通り本発明によれ
ば、薄膜トランジスタのチャネル領域がソースおよびド
レイン領域と反対導電型にされているので、閾値Ｖｔｈ
を高電圧側にシフトできる。また、チャネル領域の両側
を真性あるいは低ドープとすることで、逆方向のリーク
電流を低減できる。本発明のアクティブマトリクス型液
晶ディスプレイでは、このような閾値Ｖｔｈを高電圧側
にシフトさせた薄膜トランジスタでスイッチを構成して
いるので、共通電極とゲート電極および走査線の間の保
持状態での電位差を少なくする（理想的にはゼロにする
）ことができる。このため、閾値Ｖｔｈを用途に合わせ
て設定できるようにした薄膜トランジスタと、これを用
いた液晶材料の劣化の少いアクティブマトリクス型液晶
ディスプレイを提供することが可能になる。
ば、薄膜トランジスタのチャネル領域がソースおよびド
レイン領域と反対導電型にされているので、閾値Ｖｔｈ
を高電圧側にシフトできる。また、チャネル領域の両側
を真性あるいは低ドープとすることで、逆方向のリーク
電流を低減できる。本発明のアクティブマトリクス型液
晶ディスプレイでは、このような閾値Ｖｔｈを高電圧側
にシフトさせた薄膜トランジスタでスイッチを構成して
いるので、共通電極とゲート電極および走査線の間の保
持状態での電位差を少なくする（理想的にはゼロにする
）ことができる。このため、閾値Ｖｔｈを用途に合わせ
て設定できるようにした薄膜トランジスタと、これを用
いた液晶材料の劣化の少いアクティブマトリクス型液晶
ディスプレイを提供することが可能になる。
【図１】本発明の実施例に係る薄膜トランジスタの基本
構造を示す図である。
構造を示す図である。
【図２】実施例に係る薄膜トランジスタが適用可能なア
クティブマトリクス型液晶ディスプレイの断面図である
。
クティブマトリクス型液晶ディスプレイの断面図である
。
【図３】実施例の薄膜トランジスタのＩ−Ｖ特性と、液
晶ディスプレイの駆動波形図である。
晶ディスプレイの駆動波形図である。
【図４】実施例に係るプレーナ型薄膜トランジスタの製
造工程別の断面図である。
造工程別の断面図である。
【図５】実施例に係るスタガ型薄膜トランジスタの製造
工程別の断面図である。
工程別の断面図である。
【図６】実施例に係る別のスタガ型薄膜トランジスタの
製造工程別の断面図である。
製造工程別の断面図である。
【図７】実施例に係る逆スタガ型薄膜トランジスタの製
造工程別の断面図である。
造工程別の断面図である。
【図８】従来の薄膜トランジスタのＩ−Ｖ特性と、液晶
の透過率特性を示す図である。
の透過率特性を示す図である。
【図９】従来の駆動波形と、液晶ディスプレイの要部の
平面図である。
平面図である。
１…走査線、２…データ信号線、１１…ゲート電極、２
０…半導体薄膜、２１…ソース領域、２２…ドレイン領
域、２３…チャネル領域、３１…ソース電極、３２…ド
レイン電極、４１…画素電極、５１…基板、５４…液晶
材料層、６１…ゲート酸化膜、６２…レジストパターン
。
０…半導体薄膜、２１…ソース領域、２２…ドレイン領
域、２３…チャネル領域、３１…ソース電極、３２…ド
レイン電極、４１…画素電極、５１…基板、５４…液晶
材料層、６１…ゲート酸化膜、６２…レジストパターン
。
Claims (6)
- 【請求項１】 ソース領域、チャネル領域およびドレ
イン領域を半導体薄膜により形成し、前記チャネル領域
に絶縁膜を介してゲート電極を配設した薄膜トランジス
タにおいて、前記チャネル領域の少なくとも一部は前記
ソースおよびドレイン領域とは反対導電型にされている
ことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記チャネル領域の中央部分は高ドー
プの前記反対導電型とされ、当該中央部分と前記ソース
およびドレイン領域の間の領域は低ドープの前記反対導
電型とされている請求項１記載の薄膜トランジスタ。 - 【請求項３】 前記チャネル領域の中央部分は前記反
対導電型とされ、当該中央部分と前記ソースおよびドレ
イン領域の間の領域は真性とされている請求項１記載の
薄膜トランジスタ。 - 【請求項４】 前記チャネル領域は前記ソースおよび
ドレイン領域に接して設けられた真性の半導体薄膜を含
み、前記ソースおよびドレイン領域とは反対導電型の別
の半導体層が前記真性の半導体薄膜に接して設けられて
いる請求項１記載の薄膜トランジスタ。 - 【請求項５】 絵素をスイッチする素子が請求項１、
２、３または４記載の薄膜トランジスタにより構成され
ているアクティブマトリクス型液晶ディスプレイ。 - 【請求項６】 透光性の基板と、この基板上に配列さ
れた複数の請求項１、２、３または４記載の薄膜トラン
ジスタと、この薄膜トランジスタのソースまたはドレイ
ン電極に接続して前記基板上に設けられた複数の画素電
極と、前記複数の画素電極および薄膜トランジスタ上に
設けられた絶縁性の保護膜と、前記保護膜上に設けられ
た液晶層と、この液晶層上に設けられた共通電極とを備
えるアクティブマトリクス型液晶ディスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064878A JPH04299867A (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタおよびアクティブマトリクス型液晶ディスプレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3064878A JPH04299867A (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタおよびアクティブマトリクス型液晶ディスプレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04299867A true JPH04299867A (ja) | 1992-10-23 |
Family
ID=13270822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3064878A Pending JPH04299867A (ja) | 1991-03-28 | 1991-03-28 | 薄膜トランジスタおよびアクティブマトリクス型液晶ディスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04299867A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0717304A1 (en) * | 1994-06-24 | 1996-06-19 | Hitachi, Ltd. | Active matrix type liquid crystal display device and its driving method |
| US5585647A (en) * | 1993-06-29 | 1996-12-17 | Kabushiki Kaisha Toshiba | Integrated circuit device having an insulating substrate, and a liquid crystal display device having an insulating substrate |
| US6198464B1 (en) | 1995-01-13 | 2001-03-06 | Hitachi, Ltd. | Active matrix type liquid crystal display system and driving method therefor |
| JP2008244050A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 電気光学装置の製造方法 |
-
1991
- 1991-03-28 JP JP3064878A patent/JPH04299867A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5585647A (en) * | 1993-06-29 | 1996-12-17 | Kabushiki Kaisha Toshiba | Integrated circuit device having an insulating substrate, and a liquid crystal display device having an insulating substrate |
| EP0717304A1 (en) * | 1994-06-24 | 1996-06-19 | Hitachi, Ltd. | Active matrix type liquid crystal display device and its driving method |
| EP0717304A4 (en) * | 1994-06-24 | 1997-10-22 | Hitachi Ltd | ACTIVE MATRIX LIQUID CRYSTAL DISPLAY AND ACTIVATION METHOD |
| US5854616A (en) * | 1994-06-24 | 1998-12-29 | Hitach, Ltd. | Active matrix type liquid crystal display system and driving method therefor |
| US6028578A (en) * | 1994-06-24 | 2000-02-22 | Hitachi, Ltd. | Active matrix type liquid crystal display system and driving method therefor |
| US6198464B1 (en) | 1995-01-13 | 2001-03-06 | Hitachi, Ltd. | Active matrix type liquid crystal display system and driving method therefor |
| JP2008244050A (ja) * | 2007-03-27 | 2008-10-09 | Seiko Epson Corp | 電気光学装置の製造方法 |
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