KR0162515B1

KR0162515B1 - 화질이 열화가 없는 고품질 화상 데이타를 제공할 수 있는 화상 처리 장치

Info

Publication number: KR0162515B1
Application number: KR1019940027396A
Authority: KR
Inventors: 미쯔요시 나까야; 아쯔시 오까다; 가즈히꼬 후꾸이; 야스시 야스다
Original assignee: 쯔지 하루오; 샤프 가부시끼가이샤
Priority date: 1993-03-27
Filing date: 1994-10-26
Publication date: 1998-12-15
Also published as: CA2134277C; EP0651578A3; CN1134975C; US5585856A; CN1115940A; DE69426803D1; KR950013249A; EP0651578B1; CA2134277A1; MY114249A; EP0651578A2

Abstract

촬상 소자(1)로부터의 출력 신호를 A/D변환 회로(3)에 의해 A/D변환시켜서 얻어지는 디지탈 화상 데이타를 이미지 변환 회로(5)에서 디지탈 처리에 의해 소정의 이미지 포맷에 대응한 화상 데이타로 변환시킨다. 따라서, 촬상 소자(1)로 부터의 출력 신호를 A/D변환시켜서 얻어지는 디지탈 화상 데이타를 일단 아날로그 화상 데이타로 변환시킨 후에 다시 A/D변환시키는 경우에 비해 화질의 열화가 없고, 고품질의 화상을 제공할 수 있는 화상 처리 장치.

Description

화질의 열화가 없는 고품질 화상 데이타를 제공할 수 있는 화상 처리 장치

제1도는 본 발명의 제1 실시에의 화상 처리 장치의 구성을 도시한 블럭도.

제2도는 제1도에 도시한 이미지 변환 회로의 제 1 구체예의 구성을 도시한 블럭도.

제3도는 본 발명의 제2실시예의 화상 처리 장치의 주요부의 구성을 도시한 블럭도.

제4도는 본 발명의 제3실시예의 화상처리 장치의 주요부의 구성을 도시한 블럭도.

제5도는 제4도에 도시한 화상 처리 장치의 주요부의 구체적인 구성을 도시한 블럭도.

제6도는 본 발명의 제4 실시예의 화상 처리 장치의 주요부의 구성을 도시한 블럭도.

제7도는 제6도에 도시한 화상 처리 장치의 주요부의 구체적인 구성을 도시한블럭도.

제8도는 안면의 중심 좌표 Pc를 설명하기 위한 도면.

제9도는 본 발명의 제5실시예의 화상 처리 장치의 이미지 변환 회로의 구성을 도시한 블럭도.

제10도는 제9도에 도시한 데이타 1/2 변환 회로의 제1구체예를 도시한 블럭도.

제11도는 제10도에 도시한 데이타 1/2 변환 회로의 동작을 설명하기 위한 제1타이밍차트.

제12도는 제10도에 도시한 데이타 1/2 변환 회로의 동작을 설명하기 위한 제2타이밍차트.

제13도는 제9도에 도시한 데이타 1/2 변환 회로의 제2구체예를 도시한 블럭도.

제14도는 제13도에 도시한 데이타 1/2 변환 회로의 동작을 설명하기 위한 타이밍차트.

제15도는 본 발명의 제6실시에의 화상 처리 장치의 이미지 변환 회로의 구성을 도시한 블럭도.

제16도는 제15도에 도시한 SIF변환 회로의 구성을 도시한 블럭도.

제17도는 제16도에 도시한 SIF 변환 회로의 동작을 설명하기 위한 타이밍차트.

제18도는 본 발명의 제7실시예의 화상 처리 장치의 이미지 변환 회로의 구성을 도시한 블럭도.

제19도는 본 발명의 제8실시예의 화상 처리 장치의 이미지 변환 회로의 구성을 도시한 블럭도.

제20도는 본 발명의 제9실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제21도는 제20도에 도시한 이미지 변환 회로의 구성을 도시한 블럭도.

제22도는 제21도에 도시한 수직 변환 회로의 구성을 도시한 블럭도.

제23도는 제22도에 도시한 수직 변환 회로의 동작을 설명하기 위한 타이밍차트.

제24도는 제21도에 도시한 수평 변환 회로의 구성을 도시한 블럭도.

제25도는 제24도에 도시한 연산 회로의 구성을 도시한 블럭도.

제26도는 제24도에 도시한 수평변환 회로의 동작을 설명하기 위한 타이 및 차트.

제27도는 제24도에 도시한 수평 변환 회로에 의해 변환을 행한 경우의 출력 타이밍 차트.

제28도는 데이타 제어 회로의 구성을 도시한 블럭도.

제29도는 본 발명의 제10실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제30도는 제29도에 도시한 이미지 변환 회로의 구성을 도시한 블럭도.

제31도는 제29도에 도시하나 이미지 변환 회로에의 입력 신호의 제1타이밍차트.

제32도는 제29도에 도시한 이미지 변환 회로에의 입력 신호의 제2타이밍차트.

제33도는 제29도에 도시한 이미지 변환 회로의 수직 변환 동작을 설명하기 위한 타이밍차트.

제34도는 제29도에 도시한 이미지 변환 회로의 수평 변환 동작을 설명하기 위한 타이밍차트.

제35도는 제29도에 도시한 이미지 변환 회로의 다른 구체예의 구성을 도시한 블럭도.

제36도는 제35도에 도시한 QVGA 변환 회로의 동작을 설명하기 위한 타이밍차트.

제37도는 수평 1/2 변환을 행하는 연산 회로의 구성을 도시한 블럭도.

제38도는 제35도에 도시한 Q2VGA 변환 회로의 구성을 도시한 블럭도.

제39도는 제38도에 도시한 Q2VGA 변환 회로의 동작을 설명하기 위한 제1 타이밍차트.

제40도는 제38도에 도시한 Q2VGA 변환 회로의 동작을 설명하기 위한 제2타이밍차트.

제41도는 제38도에 도시한 수평 1/2연산기의 구성을 도시한 블럭도.

제42도는 제35도에 도시한 Q2VGA 변환 회로의 다른 구체예의 구성을 도시한 블럭도.

제43도는 제42도에 도시한 Q2VGA 변환 회로의 동작을 설명하기 위한 타이밍 차트.

제44도는 제29도에 도시한 이미지 변환 회로의 또 다른 구체예의 구성을 도시한 블럭도.

제45도는 제38도에 도시한 수평 1/2 연산기의 다른 구체예의 구성을 도시한 블럭도.

제46도는 본 발명의 제11 실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제47도는 제46도에 도시한 이미지 변환 제어 회로의 제어 동작을 설명하기 위한 플로우 차트.

제48도는 제46도에 도시한 이미지 변환 제어 회로의 제1구체예의 구성을 도시한 블럭도.

제49도는 제46도에 도시한 이미지 변환 제어회로의 제2구체예의 구성을 도시한 블럭도.

제50도는 제46도에 도시한 이미지 변환 제어 회로의 제3구체예의 구성을 도시한 블럭도.

제51도는 본 발명의 제12실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제52도는 제51도에 도시한 신호 처리부 제어 회로의 제어 동작을 설명하기 위한 플로우차트.

제53도는 제51도에 도시한 디지탈 신호 처리 회로의 제1구체예의 구성을 도시한 블럭도

제54도는 제51도에 도시한 디지탈 처리 회로의 제2구체예의 구성을 도시한 블럭도.

제55도는 제51도에 도시한 디지탈 신호 처리 회로의 제3구체예의 구성을 도시한 블럭도.

제56도는 본 발명의 제13실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제57도는 제56도에 도시한 제어 회로의 제어 동작을 설명하기 위한 플로우차트

제58도는 본발명의 제14실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제59도는 제58도에 도시한 화상 처리 장치의 제1구체예의 구성을 도시한 블럭도.

제60도는 제58도에 도시한 화상 처리 장치의 제2구체예의 구성을 도시한 블럭도.

제61도는 제58도에 도시한 화상 처리 장치의 제3구체예의 구성을 도시한 블럭도.

제62도는 본 발명의 제15실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제64도는 제63도에 도시한 화상 처리 장치의 FPGA의 프로그래밍 방법을 설명하기 위한 플로우차트.

제65도는 본 발명의 제17실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제66도는 제65도에 도시한 레지스터부에 구비되는 레지스터의 제1구성을 도시한 회로도.

제67도는 제65도에 도시한 레지스터부에 구비되는 레지스터의 제2구성을 도시한 회로도.

제68도는 본 발명의 제18 실시예의 화상 처리 장치의 구성을 도시한 블럭도.

제69도는 제68도에 도시한 화상 처리 장치의 제1구체예의 구성을 도시한 블럭도.

제70도는 제68도에 도시한 화상 처리 장치의 제2구체예의 구성을 도시한 블럭도.

제71도는 종래의 화상 처리 장치의 구성을 도시한 블럭도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 촬상 소자 2 : 전 처리 회로

3 : A/D 변환회로 4 : 영상 신호 처리 회로

5 : 이미지 변환 회로 6 : 제어 회로

7 : 구동 회로

본 발명은 화상 처리 장치에 관한 것으로, 특히 퍼스널 컴퓨터 및 워크 스테이션 등의 컴퓨터 시스템,HA(홈 오토메이션) 시스템 등의 가정 정보 단말 휴대 정보 단말, 텔레비젼 전화 및 텔레비젼 회의 등의 커뮤니케이션 시스템 등에 적합한 화상 처리 장치에 관한 것이다.

종래의 화상 처리 장치는 예를 들면 비디오 무비 카메라로부터 수납한 영상 신호를 CIF(Common Intermediate Format)이라는 중간 포맷으로 변환시킴으로써 화상 데이타의 압축을 행하고 있다.

다음으로, 상기와 같은 화상 처리 장치에 관해 도면을 참조하면서 설명하겠다. 제71도는 종래의 화상 처리 장치의 구성을 도시하는 블럭도이다.

제71도를 참조해서 화상 처리 장치는 비디오 무비(201), A/D 변환기(202), 휘도신호 처리 회로(203, 색 신호 처리 회로(204), 이미지 변환 회로(205), 프레임 메모리(206)을 포함한다.

비디오 무비(201)로부터 출력되는 아날로그 비디오 신호 또는 YC 분리 신호는 A/D 변환기(202)에 의해 디지탈 영상 신호로 변환된다. 디지탈 영상 신호 중 디지탈 휘도 신호 Y는 휘도 신호 처리 회로(203)에 의해 처리되고, 디지탈 색 신호 C는 색 신호 처리 회로(204)에 의해 처리되며, 각각 이미지 변환 회로(205)로 출력된다. 각 처리 회로(203 및 204)에서 처리된 디지탈 영상 신호는 이미지 변환 회로(205)를 통해 프레임 메모리(206)에 격납된다. 이미지 변환 회로(205)는 프레임 메모리(206)에 기억된 디지탈 영상 신호를 독출하고, 프레임 주파수 변환, 라인 변환 및 화소 변환 등을 행함으로써 CIF 포맷으로 변환된다. 상기와 같은 종래의 화상 처리 장치는 예를 들면 일본국 특허 공개(평) 4-229789호 공보 또는 일본국 특허 공개(평) 4-185087호 공보에 개시되어 있다.

상기와 같은 종래의 화상 처리 장치에서는 복잡한 프레임 주파수 변환,화소 변환 및 라인 변환을 행할 필요가 있고, 회로 규모가 커짐과 동시에 프레임 메모리를 필요로 한다는 문제점이 있었다. 또 임의의 이미지 포맷 변환을 행하는 경우, 프레임 메모리에 필요한 기억 용량이 증대하고, 회로 규모도 증대한다는 문제점도 있었다. 또한, 화상 데이타를 추출해서(즉, 솎아내서) 압축 화상 데이타를 생성하는 경우, 변환된 화상이 작아지거나, 변환되는 화상에 따라서는 화상이 비뚤어지는 등의 문제점도 있었다.

본 발명의 복적은 메모리 용량 및 회로 규모를 증대시키지 않고 고품질의 화상 데이타를 출력할 수 있는 화상 처리 장치를 제공하는 데 있다.

본 발명의 국면에 따른 화상 처리 장치는 피사체로부터 입사되는 촬상광을 디지탈 화상 신호로 변환시켜서 출력하는 화상 신호 출력부와 디지탈 화상 신호를 신호 처리해서 디지탈 영상신호를 출력하는 신호 처리 회로와, 디지탈 여상 신호를 소정의 이미지 포맷에 대응한 화상 데이타로 변환시켜서 출력하는 변환 회로를 포함한다.

상기 구성에 따라 피사체로부터 입사되는 촬상광을 직접 디지탈 화상 신호로 변환시켜 변환된 디지탈 화상 신호를 신호처리해서 디지탈 영상신호로 변환시키고, 소정의 이미지 포맷에 대응한 화상 데이타로 변환시키므로, 메모리 용량 및 회로 규모를 증대시키지 않고, 고품질의 화상 데이타를 출력할 수 있다.

본 발명의 다른 국면에 따른 화상 처리 장치는 피사체로부터 입사되는 촬상광을 디지탈 화상 신호로 변환시켜서 출력하는 화상 신호 출력부와, 소정의 영상방식에 대응한 프로그램 데이타를 기억하는 기억부와, 임의의 논리를 프로그램 가능한 신호 처리용 논리 회로를 포함하고, 신호용 논리 회로는 기억 수단에 기억된 프로그램 데이타에 의해 소정의 논리가 프로그램되고, 디지탈 화상 신호를 소정의 영상방식에 대응한 디지탈 영상 신호로 변환시켜서 출력한다.

상기 구성에 따라 임의의 논리를 신호 처리용 논리 회로에 프로그램할 수 있고, 디지탈 화상 신호를 원하는 영상 방식에 대응한 디지탈 영상 신호로 변환시켜서 출력할 수 있다. 이 결과, 기억 용량 및 회로규모를 증대시키지 않고 고품질의 화상 데이타를 출력할 수 있다.

본 발명의 또 다른 국면에 따른 화상 처리 장치는 피사체로부터 입사되는 촬상광을 디지탈 화상 신호로 변환시켜서 출력하는 화상 신호 출력부와, 외부 장치로부터 입력되는 소정의 영상 방식에 대응한 프로그램 데이타를 장치 본체로 입력하기 위한 입력부와, 임의의 논리를 프로그램 가능한 신호 처리용 논리 회로를 포함하고, 신호 처리용 논리 회로는 입력부를 통해 외부 장치로부터 입력된 프로그램 데이타에 의해 소정의 논리가 프로그램되고, 디지탈 화상 신호를 소정의 영상 방식에 대응한 디지탈 영상신호로 변환시켜서 출력한다.

상기 구성에 따라 외부 장치로부터 임의의 논리를 신호 처리용 논리 회로에 프로그램할 수 있고, 디지탈 화상 신호를 원하는 영상 방식에 대응한 디자탈 영상 신호로 변환시켜서 출력할 수 있다. 이 결과, 기억 용량 및 회로 규모를 증대시키지 않고, 고품질의 데이타를 출력할 수 있다.

이하, 본 발명의 제1 실시예의 화상 처리 장치에 관해 도면을 참조하면서 설명하겠다. 제1도를 참조해서 화상 처리 장치는 촬상 소자(1), 전 처리 회로(2), A/D 변환 회로(3), 영상 신호 처리 회로(4), 이미지 변환 회로(5), 제어 회로(6), 구동회로(7)을 포함한다.

촬상 소자(1)은 내부에 구비된 렌즈(도시 생략)가 포착한 광상을 전기 신호로 변환시킨다. 전 처리 회로(2)는 촬상소자(1)로 부터 출력된 신호를 샘플 홀드하고, 샘플 홀드하나 출력 신호에 자동 이득 조정(AGC) 등의 처리를 행한다.

A/S변환 회로(3)은 전 처리 회로(2)의 출력 신호를 화소 단위에서 디지탈 데이타로 변환시키고, 디지탈 화상 신호 DI를 출력한다.

영상 신호 처리 회로(4)는 A/D 변환 회로(3)으로부터 출력된 디지탈 화상 신호 DI를 기초로 휘도 신호 Y 및 색 신호 R-Y, B-Y를 생성하고, 디지탈 영상 신호 DP로서 출력한다. 이 때, 영상신호 처리 회로 (4)는 화이트 밸런스 처리, 감마 보정 처리 등을 행하고, 휘도 신호 Y 및 색 신호 R-Y, B-Y를 디지탈 신호로서 출력 한다. 이 때의 색 신호는 R-Y/B-Y의 점 순차 색차로서 출력된다.

구동 회로(7)은 촬상 소자(1)의 동작을 제어하기 위한 구동 타이밍 펄스, 영상 신호용 동기 펄스 및 영상 신호 처리용 펄스 등의 펄스를 발생한다. 제어 회로(6)은 A/D 변환 회로(3), 영상 신호 처리 회로(4), 이미지 변환 회로(5) 및 구동 회로(7)의 동작을 제어한다. 이미지 변환 회로(5)는 영상 신호 처리 회로(4)로부터 출력되는 휘도 신호Y, 색 신호R-Y,B-Y를 기초로 제어 회로(6)에 의해 설정된 화면 사이즈의 화상 데이타 FD로 변환시켜 외부로 출력한다. 화면 사이즈는 외부에서 제어 회로(6)으로 입력할 수 있다.

다음으로, 이미지 변환 회로로서 CIF 포맷으로의 변환을 행하는 이미지 변환 회로에 관해 상세히 설명하겠다. CIF포맷은 H,261 등에 채용되는 부호화 방식에 준거하는 비디오 코딩의 상호 통신을 고려한 세계 공통의 비디오 신호 포맷이다. CIF포맷의 휘도의 표본은 1라인당 352 화소, 1프레임당 288라인으로 직교 격자상으로 배열된다. 2개의 색차 성분의 표본은 각각 1라인당 176화소, 1프레임당 144라인으로 직교 격자상으로 배열된다. 상기 화상 영역은 애스팩트비가 4:3으로, 표준 텔레비젼 신호의 유효 화면과 일치한다. 또, 매초 프레임수는 30장이다.

이하의 설명에서는 일반적인 32만 화소의 촬상 소자를 이용해서 CIF 포맷으로의 변환을 행하는 경우에 관해서 설명하겠다. 이 경우의 촬상 소자의 화소수는 512(H) 528(V)로 한다.

우선, 제어 회로(6) 및 구동 회로(7)에 의해 촬상 소자(1)로부터 논인터레이스 독출된 전기 신호가 출력된다. 이 전기 신호는 전 처리 회로(2), A/D 변환 회로(3) 및 영상 신호 처리 회로(4)에 의해 디지탈 영상 신호 DP로 변환되고, 화소수 512(H) 291(V)의 휘도 데이타 및 색 데이타(점 순차 색차)를 얻을 수 있다. 이미지 변환 회로(5)는 얻어진 휘도 데이타 및 색 데이타를 기초로 CIF 포맷에 대응한 화소수 352(H) 288(V)의 화상 데이타 FD를 생성한다.

이하, 상기 이미지 변환 회로에 관해 제2도를 이용해서 설명하겠다. 제2를 참조해서 이미지 변환 회로는 라인 처리부(51), 수평 휘도 처리부(52), 수평 색 처리부(53)을 포함한다. 수평 휘도 처리부(52)는 시프트 회로(521), 휘도 메모리 회로(522), 휘도 추출부(523), 휘도 버퍼 회로(524), 휘도 FIFO(퍼스틔인퍼스트 아웃;525)를 포함한다. 수평 섹 처리부(53)은 시프트 회로(531), 색 메모리 회로 (532), 색 추출부(533), 색 버퍼 회로(534), 색 FIFO(535)를 포함한다.

우선, 라인 처리부(51)은 291라인의 휘도 데이타 및 색 데이타로부터 3라인의 데이타를 버리고, 288라인의 데이타로 변환한다. 이 방법은 예를 들면 내부에 카운터를 설치하고, 라인 동기 신호를 카운트해서 288라인의 데이타만을 유효하게 함으로써 실현할수 있다.

다음으로, 라인 처리부(51)로 부터 출력된 288라인의 화상 데이타에 관해 1라인씩 수평 방향의추출 처리를 행한다. 결국, 휘도 데이타를 512화소에서 352화소로 변환시키고, 색 데이타를 각각 256화소에서 176화소로 변환시킨다.

상기 변환 처리로서 우선, 수평 휘도 처리부(52)의 동작에 관해 설명하겠다. 여기서는 휘도 데이타 Yin을 32화소씩 추출 처리해서 22화소의 데이타를 생성한다. 우선 입력된 휘도 데이타 Yin은 클럭 CLK1에 동기해서 시프트 회로(521)에 의해 1클럭씩 시프트된다. 32화소 시프트된 시점에서 시프트된 휘도 데이타 Yin은 클럭 CLK1/32에 동기해서 휘도 메모리 회로(522)에 격납된다. 다음으로, 휘도 추출부(523)은 이하와 같이 32화소의 휘도 데이타 Y0내지 Y31을 22화소의 휘도 데이타 Y'0내지 Y'21로 변환시킨다.

Y'0 = Y0

Y'1 = Y1 +Y2

Y'2 = Y3

Y'3 = Y4 + Y5

Y'4 = Y6

Y'5 = Y7 +Y8

Y'6 = Y8 +Y9

Y'7 = Y

Y'8 = Y11 + Y12

Y'9 = Y13

Y'10 = Y14 + Y15

Y'11 = Y16

Y'12 = Y17 + Y18

Y'13 = Y19

Y'14 = Y20 + Y21

Y'15 = Y22

Y'16 = Y23 + Y24

Y'17 = Y24 + Y25

Y'18 = Y26 + Y27

Y'19 = Y27 + Y28

Y'20 = Y29

Y'21 = Y30 + Y31

상기 변환 동작을 16회 반복함으로써 512화소에서 352화소로 변환되고, 1라인의 추출 처리가 행해진다. 또, 이 동작을 280라인에 관해 행함으로써 CIF포맷에 대응한 화소 사이즈를 얻을 수 있다.

상기와 같이 변환된 휘도 데이타 Y'0내지 Y'21은 클럭 CLK1/32에 동기해서 휘도 버퍼 회로(524)에 격납된다. 다음으로, 휘도 데이타 Y'0내지 Y'21은 휘도 FIFO(525)로 전송되고, 전송 클럭 CLK2에 동기해서 휘도 데이타 CIFYout로서 외부로 출력된다.

상기 처리에 평행해서 색 데이타도 동시에 수평 색 처리부(53)에 의해 처리된다. 라인 처리부(51)로부터 입력된 색 데이타는 R-Y, B-Y는 각각 시프트 회로(531)에 의해 16화소분 시프트된다. 다음으로, 색 데이타는 색 메모리 회로(532)에 클럭CLK1/32에 동기해서 격납된다. 격납된 색 데이타 R-Y0 내지 R-Y15, B-Y0 내지 B-Y15는 색 추출부(533)에 의해 휘도 데이타와 마찬가지로 이하의 추출 처리에 의해 색 데이타 R-Y'0내지 R-Y'10, B-Y'0내지 B-Y'10으로 변환된다.

(R-Y'0) = R-Y0

(R-Y'1) = R-Y2

(R-Y'2) = R-Y3

(R-Y'3) = R-Y4

(R-Y'4) = R-Y6

(R-Y'5) = R-Y7

(R-Y'6) = R-Y9

(R-Y'7) = R-Y10

(R-Y'8) = R-Y12

(R-Y'9) = R-Y13

(R-Y'10) = R-Y15

(B-Y'1) = B-Y2

(B-Y'2) = B-Y3

(B-Y'3) = B-Y4

(B-Y'4) = B-Y6

(B-Y'5) = B-Y7

(B-Y'6) = B-Y9

(B-Y'7) = B-Y10

(B-Y'8) = B-Y12

(B-Y'9) = B-Y13

(B-Y'10) = B-Y15

상기 변환 동작을 16회 반복함으로써 256화소에서 176화소로 변환되고, 1라인의 추출 처리가 행해진다. 또, 이 변환 동작은 256화소에 관해서만 행해지는 것이다. 상기 동작을 288라인에 관해 행함으로써 CIF포맷에 대응한 화상 사이즈를 얻을 수 있다.

상기와 같이 변환된 색 데이타 R-Y'0 내지 R-Y'0내지 B-Y'10은 클럭 CLK1/32에 동기해서 색 버퍼 회로(534)에 격납된다. 다음으로, 색 데이타 R-Y'0내지 R-Y'11, B-Y'0내지 B-Y'11은 색 FIFO(535)에 전송되고, 전송 클럭 CLK2에 동기해서 색 데이타 CIFCout로서 외부로 출력된다.

상기와 같이 처리된 휘도 데이타 및 색 데이타는 페어 데이타로서 1라인마다 출력된다. 이 결과, 외부에서 지정된 예를 들면 CIF 포맷에 대응한 이미지 변환 데이타를 출력할 수 있다.

다음으로, 본체의 제2실시예의 화상 처리 장치에 관해 설명하겠다. 제3도를 참조해서 제2실시예에서는 이미지 변환 회로(5)에 기억부(8)이 부가된다. 기억부(8)은 영상 신호 처리 회로(4)로 부터 출력되는 필드 데이타(디지탈 영상 데이타)를 기억하는 것이다. 제1실시예의 경우, 1필드(기수 필드 또는 우수 필드)마다 처리하고 있기 때문에 논인터레이스로 할 때, 수직 라인은 최대 1프레임의 1/2 라인밖에 확보할 수 없다. 이 때문에 제2실시예에서는 인터레이스되어 입력되는 화상 데이타를 논인터레이스로 변환시켜서 이미지 변환 회로(5)에 의해 외부에서 지정된 이미지 포맷으로 변환시키는 것이다. 이 결과, 최대 1프레임분의 수직 라인을 확보하는 것이 가능해진다. 이미지 포맷의 변환 처리는 제1실시예와 같다.

다음으로, 본 발명의 제3실시예의 화상 처리 장치에 관해 설명하겠다. 제4도를 참조해서 제3실시예에서는 제2실시예의 구성에 덧붙여 화상 검출회로(9)를 구비한다. 기억부(8)은 영상 데이타를 격납하는 메모리이다. 또, 화상 검출 회로(9)는 영상 신호 처리 회로(4)로부터 입력되는 영상데이타의 화상의 특징, 예를 들면 인물이 주가 되는 화상인지, 문서가 주가 되는 화상인지, 정지화인지 또는 동화인지를 판단하는 회로이다. 제3실시예에서는 화상 검출회로(9)의 판단 결과를 기초로 해서 이미지 변환 회로(5)가 소정의 이미지 변환 방법을 선택한다.

다음으로, 제4도에 도시한 화상 처리 장치의 주요부의 구체적인 구성에 관해 설명하겠다. 제5도를 참조해서 화상 처리 장치의 주요부는 2치화 처리부(91), 프레임 차분 검출부(92), 프레임 메모리(93), 화상 면적 검출부(94), 이미지 변환 회로(5a)를 포함한다. 이미지 변환 회로(5a)는 동화용 변환회로(54), 인물용 변환 회로(55), 문서용 변환 회로(56)을 포함한다.

2치화 처리부(91)은 영상 신호 처리 회로(4)로부터 입력된 N프레임째의 휘도데이타를 2치 데이타로 변환시킨다. 2치화된 N프레임째 데이타는 프레임 차분검출부(92)를 통해 프레임 메모리(93)에 격납된다. 프레임 차분 검출부(92)는 미리 프레임 메모리(93)에 격납되어 있는 N프레임째의 2치 데이타와 다음에 입력되는 N+1프레임째의 2치 데이타의 비교를 행한다. 이 비교 처리에 의해 프레임 차분 검출부(92)는 프레임간에 움직임이 있는 지 여부를 검출한다. 다음으로, N+1프레임째의 2치 데이타가 프레임 메모리(93)에 격납된다. 상기 동작이 순차 실행된다. 상기와 같이 프레임 차분 검출부(92)는 입력되는 화상에 움직임이 있는지를 판정한다. 프레임 차분 검출부(92)는 움직임이 있는 경우에는 동화라고 판정하고, 움직임이 없는 경우에는 정지화라고 판정한다.

화상 면적 검출부(94)는 프레임 차분 검출부(92)로부터 출력되는 2치 데이타를 기초로 해서 화상이 점유하는 면적을 산출한다. 화상 면적 검출부(94)는 1프레임의화상 데이타에 대해 화상 부분이 많은 경우에는 인물이 주가 되는 화상 데이타라고 판정하고, 반대로 적은 경우에는 문서 데이타라고 판정한다. 또, 동화의 경우는 면적의검출 처리를 행하지 않고 그대로 동화 데이타라고 판정한다.

화상 면적 검출부(94)의 판정 방법은 백 또는 흑으로 2치화된 1프에임의 2치 데이타를 이용해서 1프레임 중에 혹 데이타와 백 데이타가 차지하는 비율을 계산해서 흑이 많은 경우에는 인물을 주로 하는 화상 데이타로서, 백이 많은 경우에는 문서를 주로하는 화상 데이타로서 처리한다.

다음으로, 화상 면적 검출부(94)는 상기 처리 결과를 기초로 동화라고 판정된 경우 이미지 변환 회로(5a)의 동화용 변환 회로(54)에 화상 데이타를 입력한다. 또, 정지화에서 인물화상이라고 판정된 경우에는 이미지 변환 회로(5a)의 인물용 변환 회로(55)에 화상 데이타가 입력된다. 또한, 정지화에서 문서 화상 데이타라고 판정된 경우에는 이미지 변환 호로(5a)의 문서용 변환 회로(56)에 화상 데이타가 입력된다. 상기와 같이 입력된 화상 데이타의 특징을 판정하고, 판정 결과에 따른 이미지 포맷의 변환 처리 또는 필터링 처리 등을 선택해서 가장 적합한 이미지 포맷의 변환 처리가 실현된다. 다음으로, 본 발명의 제4실시예의 화상 처리 장치의 주요부의 구성에 관해 설명하겠다. 제6도를 참조해서 제4실시예에서는 제3 실시예의 화상 검출 회로(9) 대신에 안면 추적 회로(10)을 구비한다. 영상 신호 처리 회로(4)로부터 입력된 영상 데이타가 이미지 변환 회로(5)를 통해 안면 추적 회로(10)으로 입력된다. 안면 추적회로(10)은 입력된 영상 데이타를 기초로 인물의 안면을 추출한다. 이미지 변환 회로(5)는 추출된 안면의 위치를 중심으로해서 외부에서 지정된 예를 들면 CIF 포맷에 대응한 화면 사이즈의 화상 데이타를 생성한다.

상기 처리에 따라 텔레비젼 전화, 텔레비젼 회의 등과 같은 인물을 주로 해서 전송하는 경우, 변환에 의해 화상의 비뚫어짐이 적은 안면화상을 효율적으로 전송할 수 있다. 상기 안면 추출 처리에 관해서는 본원 출원인에 의한 일본국 특허 출원(평) 5-177720호 또는 일본국 특허(평) 5-153933호에 기재되어 있다.

다음으로, 제7도에 도시한 화상처리장치의 주요부의 구체적인 구성에 관해 설명하겠다. 제7도를 참조해서 화상 처리 장치의주요부는프에임 차분 검출부(101), 2치화 처리부(102), 프레임 메모리(103, 105), 안좌표 연산부(104), 이미지 변환 회로(5), 기억부(8)을 포함한다.

영상 신호 처리 회로(4)로부터 입력된 디지탈 영상 데이타 DP는 프레임 차분 검출부(101)에 입력된다. 프레임 차분 검출부(!01)은 전에 프레임 메모리(105)에 격납되어 있던 화상 데이타와 1프레임 후에 입력되는 화상 데이타를 비교해서 그 차분을 검출한다. 프레임 차분 검출부(101)은 차분을 검출함으로써 움직임부분의 에지를 검출한다.

프레임 차분 검출부(101)에 의해 생성된 움직임 부분의 차분 데이타는 2치화 처리부(102)에 의해 2치화 처리된다. 또, 2치화 처리부(102)는 2치 데이타로 라벨링 처리를 해서 조정함과 동시에, 노이즈의 제거를 행한다. 다음으로, 안좌표 연산부(104)는 안면 부분의 위치 데이타를 연산하고, 안면 영역을 설정한다. 프레임 메모리(103)은 설정된 영역 내에 포함되는 화상 데이타를 격납한다. 다음으로, 이 안면 데이타를 기초로 해서 안면의 중심 좌표 Pc(제8도 참조)가 추출된다. 다음으로,상기 처리에 의해 구해진 데이타를 기초로 이미지 변환 회로(5)는 안면의 중심 좌표 Pc를 중심으로 해서 안면 전체가 CIF 포맷(352화소 x 288화소)의 사이즈로 수납되도록 줌 또는 추출처리를 행한다. 상기 구체예도 본원 출원인에 의한 일본국 특허 출원(평) 5-177720호에 기재되어 있다.

상기와 같이 본 발명에 따르면, 촬상 소자로부터 출력되는 화상 신호를 직접 이미지 변환시킴으로써 종래와 같이 NTSC, PAL 아날로그 영상 신호로 변환시킨 후에 이미지 포맷의 변환을 행하는 경우에 비해 적은 메모리 용량 및 적은 회로 규모로 화상의 비뚤어짐이 적은 자연 영상을 얻을 수 있다. 또, 안면의 위치를 검출함으로써 필요한 안면을 추출한 영역만을 이미지 포맷 변환시킬 수 있고, 화상 압축회로 등에 최저한으로 필요한 화상 데이타만을 출력할 수 있으므로, 화상 데이타를 삭감시킬 수 있게 된다. 또, 안면 주변의 필요하지 않은 데이타를 출력하지 않기 때문에 텔레비젼 전화 등에서는 주변의 보기 싫은 화상을 전송할 염려가 없어지는 효과가 있다.

다음으로, 본 발명의 제5실시예의 화상 처리 장치에 관해 설명하겠다. 이하에 설명하는 제5내지 제8실시예는 CIF, QCIF, SIF, QSIF 등의 서로 다른 포맷의 화상 데이타를 얻을 수 있음과 동시에 프레임 메모리를 필요로 하지 않고, 회로 규모 증대를 억제할 수 있는 화상 처리 장치이다.

제9도를 참조해서 제5실시예의 화상 처리 장치의 이미지 변환 회로의 CIF변환 회로(57), 데이타 1/2 변환회로(58)을 포함한다. 기타 부분은 제1도에 도시한 제1 실시예와 같으므로 이하 상세한 설명은 생략한다. 제5실시예의화상처리 장치에서는 제9도에 도시한 바와 같이 신호 처리 회로로부터 입력된 디지탈 영상 데이타 DP를 352도트 x 288라인의 CIF방식으로 변환하는CIF변환회로(57)을 구비하고 있다. 또, CIF변환 회로(57)의 후단에는 CIF 포맷에 대응한 화상 데이타 CIF를 다른 포맷의화상 데이타로 변환시킬 수 있는 포맷 변환 회로로서 데이타 1/2 변환 회로(58), 즉 CIF 데이타의 수평 정보 및 수직 정보를 1/2로 벼환시킴으로써 176도트 x 144라인의 QCIF포맷에 대응한 화상 데이타 QCIF를 얻기 위한 변환 회로가 부가되어 있다.

다음으로, 제10도를 참조해서 제9도에 도시한 데이타 1/2변환 회로의 구성에 관해 설명하겠다. 제10도를 참조해서 데이타 1/2변환 회로는 도트 1/2변환 회로(581), 라인 1/2 변환 회로(582), 출력 클럭 게이트(583)을 포함한다.

도트 1/2 변환 회로(581)은 화상 데이타 CIF의수평 정보만을 1/2로 추출하고, 도트 클럭 신호 DCK를 출력 클럭 게이트(583)으로 출력한다. 라인 1/2변환 회로(582)는 화상 데이타 CIF의 수직 정보만을 1/2로 추출하고, 라인 클럭 신호 LCK를 출력 클럭 게이트(583)으로 출력한다. 또, 출력 클럭 게이트(583)에는 도트 클럭 신호 DCK 및 라인 클럭 신호 LCK와는 별도로 화상 데이타 CIF 에 부여된 타이밍 신호 DCLK가 입력된다. 타이밍 신호 DCLK는 도트의 출력 타이밍을 도시하는 기준 신호이다.

다음으로, 제5실시예의 화상 처리 장치의 동작에 관해 제11도 및 제12도를 참조해서 설명하겠다. 우선, CIF변환 회로(57)에서 CIF포맷으로 변환된 화상 데이타 CIF가 제11도에 도시한 바와 같은 타이밍에 따라 출력된다. CIF 변환 회로(57)로부터 출력된 화상 데이타 CIF는 CIF변환 회로(57)의 후단에 부가된 데이타 1/2 변환 회로(58)에 대해 입력된다. 여기서, 제11도에 도시한 휘도 신호 Y 및 색 신호 UV는 화상 데이타 CIF의 휘도 및 색을 나타내는 신호이고, 신호 LSTN은 화상 데이타 CIF의 수평 정보인 도트의 개시를 나타내는 신호이며, 신호 FSTN은 화상 데이타 CIF의 수직정보인 라인의 개시를 나타내는 신호이다. 또, 제11도 중 의 점선으로 구획된 범위는 화상 데이타 CIF의 1단위분의 라인, 즉 0라인에서 287라인까지의 각각의 라인을 나타낸다.

다음으로, 화상 데이타 CIF가 데이터1/2 변환 회로(58)에 입력된 경우, 제12도에 도시한 바와 같이 라인 1/2 변환 회로(582)로부터 신호 LSTN마다 H 및 L을 반복하는 라인 클럭 신호 LCK가 출력된다. 한편, 도트1/2 변환 회로(581)로부터 휘도 신호의 1도트마다 H 및 L을 반복하는 제1도트 클럭 신호 DCKI과 색 신호의 2도트마다 H 및 L 을 반복하는 제2도트 클럭 신호 DCK2가 각각 출력된다. 이때, 제1도트 클럭 신호 DCKI에 기초한 출력 클럭 신호 YWCLK가 출력 클럭 게이트(583)으로부터 츨력된다. 또, 제2도트 클럭 신호 DCK2 및 라인 클럭 신호 LCK가 모두 H로 되었을 때, 타이밍 신호 DCLK에 기초한 출력 클럭 신호 UVWCLK가 출력 클럭 게이트(583)으로 출력된다. 이 결과 데이타 1/2 변환 회로 (58)로 부터 화상 데이타 CIF의 수평 정보 및 수직 정보의 각각을 1/2로 변환시킴으로써 176도트 x 144라인의 QCIF 포맷으로 변환된 화산 데이타 QCIF가 출력된다.

또, 제5 실시예에서는 데이타 1/2 변환 회로(58)을 동작시키지 않는 경우, 데이타 1/2 변환회로(58)로부터 화상 데이타 CIF가 그대로 출력된다. 이 결과, 데이타 1/2 변환 회로(58)을 동작시키는지 여부를 선택함으로써 CIF 포맷의 화상 데이타 또는 QCIF 포맷의 화상 데이타 중 어느 하나를 선택해서 출력할 수 있다.

또, 제5 실시예에서는 도트 1/2변환 회로(581), 라인 1/2 변환 회로(582) 및 출력 클럭 게이트(583)을 포함하는 데이타 1/2 변환 회로를 이용했으나, 이에 한정되지 않고, 2개의 데이타의 평균값을 취하는 등의 연산을 행하여 CIF 포맷의 화상 데이타의 수평 정보 및 수직 정보를 1/2로 변환시키는 것도 가능하다.

다음으로, 제9도에 도시한 데이타 1/2변환 회로의 제2 구체예에 관해 제13도 내지 제14도를 이용해서 설명하겠다. 제2 구체예는 연산에 의한 평균화를 행하는 데이타 1/2 변환 회로이다.

제13도를 참조해서 데이타 1/2 변환 회로는 라인 메모리(584), 연산기(585,587), 플립플롭(586), 데이타 타이밍 제어 회로(589)를 포함한다. 라인메모리(584) 및 연산기(585)는 제11도에 도시한 포맷에 따라 입력된 화상 데이타 CIF의 적어도 휘도 신호 Y의 수직 정보의 처리를 행한다. 플립플롭(586) 및 연산기(587)은 상기와 같이 수평 정보의 처리를 행한다.

데이타 타이밍 제어 회로(589)는 CIF 포맷의 화상 데이타의 신호FSIN,신호LSTN 및 타이밍 신호 DCLK에 기초해서 생성된 데이타 인에이블 신호 DE를 출력한다. 여기서, 라인 메코리(584)는 임럭된 1단위분의 라인에서의 수직 데이타 A를 기억함과 동시에 다음 1단위분의 라인에서의 수직 데이타 B가 입력되면 기억되어 있던 수직 데이타 A를 연산기(585)로 출력한다.연산기(585)는 라인 메모리(584)로부터 입력된 수직 데이타 A와 다음으로 직접 입력된 수직 데이타 B 2개를 하나로 묶어서 즉 (A+B)/2의 처리를 행한다.

또, 플립플롭(586)은 타이밍 신호 DCLK를 클럭 신호로서 동작시킨다. 연산기(587)은 플립플롭(586)으로부터 출력된 1단위분의 라인에서의 수평 데이타 A와 다음으로 입력된 1단위분의 라인에서의 수평 데이타 A와 다음으로 입력된 1단위분의 라인에서의 수평 데이타 B를 묶어 즉 (A+B)/2의 처리를 행한다. 이 결과, 연산기(587)로부터는 수평 및 수직 방향 모두 1/2의 평균화 처리가 행해진 화상 데이타 CIF의 휘도 신호가 출력되게 된다.

데이타 타이밍 제어 회로(589)에서는 제 14도에 도시한 바와 같이 신호 FSTN에 기초해서 전의 1단위분에 이어지는 1단위분에 이어지는 1단위분의 라인당 H 및 L을 반복합과 동시에 신호 LSTN에 기초해서 전의 1단위분에 이어지는 1단위분의 도트당 H 및 L을 반복하는 데이타 인에이블 신호 DE가 출력된다. 상기와 같이 생성된 데이타 인에이블 신호 DE가 H로 되었을 때, 데이타 엔트리용의 액티브 기간이 된다. 이 액티브 기간을 가진 데이타 인에이블 신호 DE가 연산기(587)로부터 출력되는 화상 데이타와 함께 공급됨으로써 제5 실시예와 같이 본 실시예의 데이타 1/2변환 회로로부터 176도트 x 144라인의 QCIF 포맷에 대응한 화상 데이타 QCIF가 출력된다.

다음으로, 본 발명의 제6 실시예의 화상 처리 장치의 이미지 변환회로에 관해 제 15도를 참조해서 설명하겠다. 제15도를 참조해서 이미지 변환 회로는 CIF 변환 회로(57), SIF 변환 회로(59)를 포함한다. 제6 실시예에서는 352 도트 x 288라인의 CIF포맷의 화상 데이타의 수직 방향에서의 상하 24라인분씩 삭제함으로써 SIF 포맷으로의 변환이 행해진다.

제6실시예에서는 제15도에 도시한 바와 같이 신호 처리 회로로부터 입력된 디지탈 영상 신호를 352도트 x 288라인의 CIF포맷으로 변환시키는 CIF 변환 회로(57)을 구비하고 있다. 또, CIF 변환 회로(57)의 후단에는 포맷 변환을 행하는 SIF 변환회로(59), 즉 CIF포맷의 데이타를 352도트 x 240라인의 SIF로 변환시키는 변환 회로가 부가되어 있다.

다음으로, 제15도에 도시한 SIF 변환 회로에 관해 제16도 및 제17도를 참조해서 설명하겠다. 우선, 제 16도를 참조해서 SIF변환 회로는 24라인 카운터(591), 240라인 카운터(592), 라인 스타트 검출부(593)을 포함한다. 24라인 카운터(591)은 SIF 포맷으로의 변환시에 CIF포맷의 화상 데이타의 수직 정보 처리개시를 24라인분 만큼 지연시킨 것이다. 240라인 카운터(592)는 상기와 같이 수직 정보 처리의 종료를 검출하는 것이다.

SIF 변환을 행하는 경우, 24라인 카운터(591)은 제17도에 도시한 바와 같이 신호 FSTN이 입력된 후에 화상 데이타 CIF의 수직 데이타의 24라인을 카운트하고, 다음으로 외부에 대해 출력되는 신호 FSTN으로서 신호OFSTN을 지연시킨다. 이 결과, 24라인분의 수직 데이타가 삭제된다. 또, 이 때 240라인 카운터(592)는 24라인 카운터(591)로부터 출력된 신호 OFSTN을 검출하고, CIF 포맷의 화상 데이타의 수직 데이타의 240라인분을 카운트한다. 그 후에 240라인 카운테(592)는 수직 정보의 엔트리 유효 기간을 지시하기 위한 액티브한 기간을 가진 신호를 라인 스타트 검출부(593)으로 출력한다.

다음으로, 라인 스타트 검출부(593)은 신호 OFSTN을 검출한 후에 240라인 카운터(592)로부터 출력되는 신호가 액티브 기간인 경우, 외부에 대해 신호 OLSTN, 즉 신호 LSTN에 대응해서 얻어진 신호 OLSTN을 출력한다. 이 결과, SIF 변환 회로(59)로부터 352도트 x 240라인으로 변환된 SIF 포맷에 대응한 화상 데이타 SIF가 출력된다.

또, 본 실시예의 SIF 변혼 회로(59)를 동작시키지 않는 경우, SIF 변환 회로(59)로부터 CIF포맷에 대응한 화상 데이타가 그대로 출력된다. 이 때, SIF 변환 회로(59)에는 SIF 변환을 지시하는 모드 신호 SIFM 대신에 CIF 변환을 지시하는 모드 신호 CIFM이 입력되기 때문에 모드 신호 CIFM 을 받은 240라인 카운터(591)은 입력된 신호 FSTN을 그대로 출력한다. 따라서, 240라인 카운터(592)는 항상 액티브한 신호를 출력하게 된다. 이 결과, CIF포맷에 대응한 화상 데이타는 SIF변환 회로에 의해 어떤 변환 처리도 행해지지 않고 출력된다. 이상과 같이 본 실시예에서는 SIF변환 회로를 동작시키는지 여부를 모드 신호에의해 선택함으로써 CIF포맷에 대응한 화상 데이타 또는 SIF 포맷에 대응한 화상 데이타 중 어느 하나를 선택해서 출력할 수 있다.

다음으로, 본 발명의 제7실시예의 화상 처리 장치의이미지 변환 회로에 관해 제 18도를 참조해서 설명하겠다. 제7실시예에서는 352도트 x 288라인의 CIF포맷의 화상 데이타에 대해 변환 처리를 행하는 176도트 x 120라인의 QSIF포맷에 대응한 화상 데이타 QSIF를 얻은 것이다.

제18도를 참조해서 이미지 변환 회로는 CIF변환회로(57), SIF 변환 회로(59), 데이타 1/2 변환 회로(58)을 포함한다. CIF 변환 회로(57)은 상기와 같이 신호 처리 회로로부터 입력된 디지탈 영상 신호 DP를 352도트 x 288라인의 CIF 포맷의 화상 데이타 CIF로 변환시킨다. SIF 변환 회로(59)는 CIF 포맷의 화상데이타 CIF를 352도트 x 240라인의 SIF포맷의 화상 데이타 SIF로 변환시킨다. 데이타 1/2 변환 회로(58)은 제9도에 도시한 데이타 1/2 변환 회로와 같이 제10도에도시한 도트 1/2 변환 회로(581), 라인 1/2 변환 회로(582) 및 출력 클럭 케이트(58#)을 구비해서 구성되어 있다.

따라서, 상기와 같은 구성을 가진 데이타 1/2 변환 회로(58)에 SIF 포맷의 화상 데이타 SIF가 입력된 경우, 도트 1/2 변환 회로는 SIF 포맷의 화상 데이타의 수평 정보만을 1/2로 추출함과 동시에, 도트 클럭 신호를 출력 클럭 게이트에 출력한다. 또, 라인 1/2 변환 회로는 SIF포맷의 화상 데이타의 수직 정보만을 12로 추출함과 동시에 라인 클럭 신호를 출력 클럭 게이트로 출력한다. 상기 동작에 의해 출력 클럭 게이트에는 SIF 포맷의 화상 데이타에 부여된 타이밍 신호 DCLK가 입력되고, 도트 클럭 신호 및 라인 클럭 신호가 입력되기 때문에 제10도에 도시한 구체예와 같이 출력 클럭 신호 YWCLK 및 UVWCLK가 출력 클럭 게이트로부터 출력된다.

상기 동작에 의해 본 실시예에서는 데이타 1/2 변환 회로(58)로부터 SIF 포맷의 화상 데이타의 수평 정보 및 수직 정보의 각각을 1/2로 변환시켜서 얻어진 176도트 x 120라인의 QSIF포맷의 화상 데이타 QSIF가 출력된다.

다음으로, 본 발명의 제8 실시예의 화상 처리 장치에 관해 제19도를 참조해서 설명하겠다. 제8 실시예에서는 352도트 x 240라인의 SIF 포맷의 화상 데이타 SIF를 얻을 수 있다. 제19도를 참조해서 CIF/SIF 변환 회로(60)은 수직 변환 회로(601), 라인 변환 회로(602), 수평 변환 회로(603)을 포함한다. 수직 변환 회로(601) 및 수평 변환 회로(603)은 신호 처리 회로로부터 입력된 디지탈 영상 신호 DP를 수직 및 수평 순서로 CIF 포맷으로 변환시킨다. 수직 변환 회로(601)과 수평 변환 회로(603) 사이에는 라인 변환 회로(602)은 상기한 각 실시예에서의 CIF 변환 회로(57)을 구성하는 것이다. 라인 변환 회로(602)는 제15도에 도시한 SIF 변환 회로(59)에 상당하는 기능, 즉 CIF 포맷의 화상 데이타의수직 데이타를 288라인에서 240라인으로 변환시키는 기능을 갖는 것이다.

상기와 같이 구성된 이미지 변환 회로에서는 신호 처리 회로로부터 입력된 디지탈 영상 신호 DP는 CIF/SIF 변환 회로(60)을 구성하는 수직 변환 회로(601)로 입력되고, 수직 변환 회로(601)에 의해 수직 데이타만이 288라인으로 변환된 화상 데이타로 변환된다. 다음으로, 288라인의 수직정보를 가진 화상 데이타는 라인 변환 회로(602)로 입력되고, 상기 라인 변환 처리가 행해짐으로써 240라인의 수직 데이타를 가진 화상 데이타가 된다. 다음으로, 240라인의 수직 데이타를 가진 화상 데이타는 수평 변환 회로(603)으로 입력되고, 수평 변환 회로(603)에 의해 수평 데이타가 352도트의 화상 데이타로 변환된다. 이 결과, CIF/SIF 변환 회로(60)에 입력된 디지탈 영상 신호 DP는 352도트 x 240라인의 SIF포맷의 화상 데이타 SIF로 변환되어 출력된다.

또, 본 실시예에서도 라인 변환 회로(602)를 동작시키지 않는 경우, CIF/SIF 변환 회로(60)은 CIF 변환 회로로서의 기능만을 다하게 된다. 따라서, 신호 처리 회로로부터 입력된 디지탈 영상 신호 DP를 CIF포맷의 화상 데이타로 변환시키는 처리만이 행해진다. 이때, CIF/SIF 변환 회로(60)으로부터 352도트 x 288라인으로 변환된 CIF 포맷에 대응한 화상 데이타가 출력된다. 따라서, 본 실시예에서도 CIF/SIF 변환 회로(60)을 구성하는 라인 변환 회로(602)를 동작시킬 것인지 여부를 선택함으로써 CIF 포맷의 화상 데이타 또는 SIF 포맷의 화상 데이타 중 어느 하나를 선택해서 출력시킬 수 있다.

상기의 각 실시예에서는 CIF 포맷의 화상 데이타를 다른 포맷 화상 데이타로 변환시킬 수 있는 포맷 변환 회로를 CIF 변환 회로의 후단에 부가하고 있으므로, CIF 포맷의 화상 데이타를 다른 포맷의 화상 데이타, SIF 포맷의 화상 데이타 또는 QSIF 포맷의 화상 데이타로 매우 용이하게 변환시킬 수 있다. 또, 포맷 변환 회로의 동작을 제어함으로써 포맷 변환 회로로부터 CIF 포맷의 화상데이타 또는 다른 포맷의 화상 데이타를 출력할 수 있다. 이 결과, 상기 각 실시예에서는 프레임 메모리가 불필요하고, 최로 규모를 증대시키지 않고 원하는 포맷의 화상 데이타를 얻을 수 있다.

다음으로, 본 발명의 제9실시예의 화상 처리 장치에 관해 제20도를 참조해서 설명하겠다. 제20도에 도시한 화상 처리와 제1도에 도시한 화상 처리 장치에서 다른 점은 이미지 변환 회로가 이미지 변환 회로(5b)로 변경된 점이다. 그외의 점은 제1도에 도시한 화상 처리장치와 같으므로 동일한 부분에는 동일한 부호를 붙여 이하 상세한 설명을 생략하겠다.

다음으로, 제20도에 도시한 이미지 변환 회로에 관해 제21도를 참조해서 설명하겠다. 이미지 변환 회로는 수직 변환 회로(61), 수평 변환 회로(62)를 포함한다. 수직 변환 회로(61)에는 디지탈 영상신호 DP가 입력된다. 수직 변환 회로(61)의 후단에는 수평 변환 회로(62)가 접속된다.

수직 변환 회로(61)은 입력된 데이타를 차례로 처리하거나 또는 라인 메모리를 이용해서 처리하는 등의 처리를 행하여 소정의 라인수로 변환시키다. 수평 변환회로(62)는 입력된 데이타를 차례로 처리하고 소정의 도트수로 변환시킨다. 상기 구성의 경우, 데이타를 차례로 처리하고있고, 프레임 메모리 등을 이용해 데이타 처리를 행하며 한꺼번에 수평 수직의 변환을 행하지 않으므로, 프레임 메모리를 사용하지 않고 변환 처리를 할 수 있게 된다.

다음으로, 상기 이미지 변환 회로에 의한 수직 및 수평 변환처리에 관해 설명하겠다. 이하의 설명에서는 일반적인 19만 화소의 CCD(Charge Coupled Device)나, 27만 화소의 CCD의 1수직 246라인 타입의 데이타를 CIF포맷의 288라안으로 변환시키는 경우에 관해 설명하겠다.

우선, 제21도에 도시한 수직 변환회로의 구성에 관해 설명하겠다. 제22도를 참조해서 수직 변환 회로는 라인 메모리 제어 회로(611), 스테이트 카운터(612), 웨이트 발생기(613), 연산 회로(614), 라인 메모리(615 내지 617)을 포함한다.

제22도에 도시한 수직 변환 회로는 6라인을 7라인으로 변환시킴으로써 라인수를 288라인으로 변환시킨다. 6라인을 7라인으로 변환시키는 경우에 통상은 6라인 메모리에 데이타를 축적하고, 변환 처리를 행하는 것이 고려되고 있으나, 본 실시예에서는 1수평 기간에 7/6라인의 데이타를 처리해감으로써 3라인분의 라인 메모리에 의해 변환 처리를 행할 수 있다. 단, 246라인을 그대로 6라인에서 7라인으로 변환시킨 경우, 287라인밖에 되지 않으므로, 실제로는 변환된 287라인과 블랭킹인 1라인을 더하고 있다. 또, 수평 방향의 도트수가 7/6으로 나누어지지 않는 경우는 나누어지는 가장 가까운 정수 6라인을 처리해서 최후의 7라인째에서 전체의 조정을 행하도록 하면 된다.

라인 메모리 제어 회로(611)은 영상 신호 처리 회로로부터 부여된 수평 동기 일치 제어 신호와 도트 타이밍을 나타내는 도트 클럭에 따라 표시 기간 중의 1라인분의 모든 영상 데이타를 스테이트 카운터(612)로부터 출력되는 기입 라인 메모리 정보를 기초로 라인 메모리(615 내지 617)중의 어느 하나에 기입을 행한다. 도시하지 않았지만, 각 라인 메모리(615 내지 617)에는 신호 처리 회로로부터 직접 디지탈 영상 신호가 기입 데이타로서 전송되어 온다.

다음으로, 제22도에 도시한 수직 변환 회로의 동작에 관해서 설명하겠다.제23도에 도시한 라인 메모리 라이트는 어느 라인 메모리에 기입을 행하는가를 나타내고 있다. 스테이트 카운터(612)로부터 출력되는 독출 라인 메모리의 정보를 기초로 복수 또는 하나의 라인 메모리의 데이타가 독출된다. 제23도에 도시한 라인 메모리 리드는 어느 라인 메모리를 독출하는가를 나타낸 것이다. 스테이트 카운터(612)는 라인 메모리의 기입과 독출에 관한 상태를 카운트하고 있다.

즉, 기입에 관해서는 0부터 5카운트를 수평 동기 일치에 따라 반복하고, 6개의 상태가 출력되고 있다. 또, 기입 및 독출 모두 수직 동기 일치의 타이밍에서 초기화된다. 여기서 말하는 수직 동기 일치란 예를 들면 수직 표시의 개시 시점등이다. 독출에 관해서는 도트 클럭을 카운트하고, 1라인분의 처리 종료를 검출한 후에 0부터 6카운트를 반복하고, 7개의 상태를 출력하고 있다.

상기 수직 변환 회로에서는 7/6라인의 데이타를 1수평 기간에 처리해서 이데이타의 유효 타이밍을 나타내는 신호를 작성하고 있다. 단, 실제로는 연산 회로등에서 데이타가 처리됨으로써 생기는 지연도 고려하고 있다.

웨이트 발생기(613)은 스테이트 카운터(612)로부터 출력되는 정보를 기초로 연산에서의 웨이트를 발생시킨다. 또, 웨이트 발생기(613)은 스루 신호(through signal)를 발생시키고, 변환 후의 0라인과 6라인에 관한 연산을 행하지 않고, 원래의 데이타를 출력시킨다. 연산 회로(614)는 스테이트 카운터(612)로 부터 출력되는 정보를 기초로 라인 메모리(615 내지 617)의 데이타를 선택해서 웨이트 발생기(613)으로 출력되는 웨이트를 이용해서 연산을 행한다.

상기 변환 처리에 의해 6라인의 데이타는 이하와 같이 7라인으로 변환되고, 최종적으로 280라인으로 확장되게 된다.

변환후 제0라인 변환전 제0라인

변환후 제1라인 (변환전 제1라인-변환전 제0라인)x6/7+변환전 제0라인

변환후 제2라인 (변환전 제2라인-변환전 제1라인)x5/7+변환전 제1라인

변환후 제3라인 (변환전 제3라인-변환전 제2라인)x4/7+변환전 제2라인

변환후 제4라인 (변환전 제4라인-변환전 제3라인)x3/7+변환전 제3라인

변환후 제5라인 (변환전 제5라인-변환전 제4라인)x2/7+변환전 제4라인

변환후 제6라인 변환전 제5라인

상기 변환 결과는 7/6라인을 단위로 출력되고, 1수평 연속된 형식에서는 데이타를 얻을 수 없게 된다. 따라서, 상기 변환 데이타가 유효한 기간은 1수평표시 기간+1수평 블랭킹 기간중, 7/6 x 1수평 표시기간 액티브한 것이 된다.

예를 들면, 파이프 라인 형식의 연산 회로가 후단에 존재하는 경우 도트 클럭에 따라 다음에서 다음으로 연산 처리가 행해지므로, 상기와 같은 불연속적인 데이타는 그대로 처리할 수 없다. 그러나, 데이타 유효 타이밍을 처리해서 연산 회로(614)로의 클럭을 정지하는 등에 의해 오동작을 방지할 수 있다.

다음으로, 수평 방향의 변환으로서 일반적인 27만 화소의 CCD나 32만 화소의 CCD와 같은 512도트 타입의 데이타를 CIF 포맷의 352도트로 변환시키는 경우에 관해 설명하겠다. 제24도에 도시한 수평 변환 회로는 16도트를 11도트로 변환시킴으로써 상기의 변환 동작을 행한다. 제24도를 참조해서 수평 변환 회로는 스테이트 카운터(621), 웨이트 발생기(622), 연산 회로(623)을 포함한다.

스테이트 카운트(621)은 수평 데이타의 개시시에 초기화되고, 그후에 0에서 15까지를 도트 클럭에 따라 반복 카운트하여 16개의 상태를 출력한다. 웨이트 발생기(622)는 스테이트 카운터(621)부터 출력된 정보를 기초로 연산에 사용하는 웨이트를 출력함과 동시에 스루 신호를 발생시킴으로써 연산을 행하지 않는 도트를 나타낸다. 또, 데이타 유효 타이밍도 웨이트 발생기(622)에 의해 발생시키게 된다.

연산 회로(623)은 입력된 신호를 순차 연산해나가는 회로이고, 그 개략도는 제25도에 도시한바와 같이 된다. 제25도를 참조해서 연산회로는 플립플롭(6231,6232), 연산기(6233)을 포함한다. 제25도에 도시한 연산 회로로부터는 16도트에 대해 16도트의 연산 결과가 출력되지만, 그 중 유효한 11도트만을 참조해서 설명하겠다. 데이타 A,B 및 C는 편의상 0에서 15가 반복해서 나타나지만, 실제로는 0에서 511까지가 다른 데이타이다. 스루 신호에 의해 연산을 행하지 않는 경우에는 A측을 그대로 출력한 경우로서 변환 결과는 이하와 같이 된다.

변환후 제1도트 (변환전 제2도트-변환전 제1도트)x5/11+변환전 제1도트

변환후 제2도트 변환전 제3도트

변환후 제3도트 (변환전 제5도트-변환전 제4도트)x4/11+변환전 제4도트

변환후 제4도트 변환전 제6도트

변환후 제5도트 (변환전 제8도트-변환전 제7도트)x3/11+변환전 제7도트

변환후 제6도트 (변환전 제9도트-변환전 제8도트)x8/11+변환전 제8도트

변환후 제7도트 (변환전 제11도트-변환전 제10도트)x2/11+변환전 제10도트

변환후 제8도트 (변환전 제12도트-변환전 제11도트)x7/11+변환전 제11도트

변환후 제9도트 변환전 제13도트

변환후 제10도트 (변환전 제15도트-변환전 제14도트)x6/11+면환전 제14도트

상기와 같이 16도트를 11도트로 변환시킨 경우, 데이타 자신은 불연속적으로 출력되지만 데이타 유효 타이밍을 나타내는 신호를 이용함으로써 후단 회로의 오동작을 방지할 수 있다. 예를 들면, 이 데이타를 직접 외부 회로로 출력하는 경우에는 데이타 유효 타이밍만 전송하기 위한 클럭을 출력하면 된다. 이 경우의 출력은 제27도에 도시한 바와 같이 된다.

또, 수평 변환 회로의 전단이 상기한 바와 같이 1라인의 데이타를 불연속적으로 출력하는 경우, 수직측의 데이타 유효 타이밍을 이용하지 않으면, 제25도에 도시한 바와 같은 연산 회로는 불필요한 데이타를 처리해버리는 변환에 실패한다. 그러나, 수짓측의 데이타 유효 타이밍이 비액티브한 경우에 수평 변환회로의 도트 클럭을 정지시킨 경우, 제25도에 도시한 플립플롭(6231 및 6232)에 불필요한 데이타가 전송되어 들어가는 경우가 없어지고, 정상적으로 변환 처리가 행해진다.

또, 제27도에 도시한 바와 같이 일전한 간격이 아닌 타이밍에 의해 데이타 전송을 행하는 것이 허용되지 않는 경우, 제28도에 도시한 데이타 제어 회로를 이용함으로써 일정 주기마다 데이타의 출력을 행하는 것이 가능해진다. 제28도를 참조로 해서 데이타 제어 회로는 FIFO 기입 회로(624), 1라인 기입 검출 회로(625), FIFO독출 회로(626), FIFO(627)을 포함한다.

FIFO 기입 회로(624)는 데이타의 유효가 지정되면 도트 클럭을 이용해서 FIFO(627)로의 기입 신호를 발생시킨다. 도시하지 않았지만, FIFO(627)에는 CIF변환 회로 예를 들면 상술한 수평 변환 회로로부터 출력되는 데이타가 직접 전송되어 오는 것으로 한다. FIFO기입회로(624)로의 기입 신호는 1라인 기입 검출 회로(625)에도 전송된다. 1라인 기입 검출 회로(625)는 FIFO(627)의 기입 신호를 검출하고, 1라인분 즉 CIF 포맷의 경우 352도트의 기입을 검출한 시점에서 FIFO독출회로(626)에 독출 지시를 부여한다. FIFO독출 회로(626)은 1라인분의 기입이 검출된 시점에서 1라인분의 FIFO독출을 행한다. 이 결과, 불연속적으로 전송되어 온 데이타를 1라인분의 연속된 데이타로 변환시킬 수 있다.

상기의 각 실시예에서는 이미지 포맷의 변환시에 화상 데이타를 차례로 처리함과 동시에 수직 및 수평 변환 처리를 분리함으로써 프레임 메모리로부터 데이타를 취출하지않고, 이미지 포맷의 변환을 행할수 있다. 이 결과, 회로의 삭감, ASIC화의 용이함이라는 이점이 생길 수 있다. 또, 주사선의 확장시에는 프레임메모리를 사용하지 않는 경우, 단순히 라인의 삽입이나 삭제를 행하지 않고 라인 메모리의 데이타를 연산 처리하기 위한 화질의 향상을 도모할 수 있다.

또, 이 때 6라인을 7라인으로 변환시키는 경우에는 통상 6라인분의 라인 메모리를 이용하는 것이 고려되고 있으나, 입력츨의 1라인에 대해 약 7/6라인의 데이타를 출력함과 동시에 데이타가 존재하는 타이밍을 부여함으로써 3라인분의 라인메모리에 의해 같을 변환을 달성할 수 있다. 따라서, 회로의 부품 점수를 삭감하고, 나아가서는 비용의 삭감을 실현할 수 있다.

또한, 수평 방향의 변환시에도 데이타의 유효 타이밍을 도시하는 신호와 연산회로를 이용함으로써 버퍼나 시프트 래지스터를 이용하지 않고, 데이타를 순차연산 회로로 전송하는 것만으로 변환을 달성할 수 있다. 따라서, 회로의 부품 점수의 삭감을 도모할 수 있다. 또, 1라인분의 기입 검출을 이용한 FIFO 제어를 행함으로써 1라인분의 연속 데이타로서 출력을 행할 수도 있다.

다음으로, 본 발명의 제10실시예의 화상 처리 장치에 관해 설명하겠다. 제10 실시예에서는 스퀘어 픽셀에 대응한 고품질 화상 데이타를 출력할 수 있는화상 처리 장치이다.

제29도에 도시한 제10실시예와 제1도에 도시한 제1 실시예에서 다른 점은 촬상 소자가 41만 화소의 CCD로 구성되는 촬상 소자(la)로 변경되고, 이미지 변환회로가 스퀘어 픽셀 대응의 VGA 포맷으로 변환하는 이미지 변환 회로(5c)로 변환된 점이다. 그외의 점은 제1도에 도시한 화상 처리 장치와 같으므로 동일한 부분에는 동일한 부호를 붙여 이하 상세한 설명을 생략한다.

제10 실시예에서는 촬상 소자(la)의 41만 화소(768 x 494화소)의 화상 데이타를 이미지 변환 회로(5c)에 의해 스퀘어 픽셀 대응의 VGA(640 x 480도트) 포맷으로 변환시킨다. 또한, 화상 데이타는 1필드(640 x 240도트)을 기수 및 우수의 1회 전송함으로써 하나의 화상이 구성되는 것으로 한다.

여기서, 41만 화소의 CCD를 기수, 우수 각각의 필드마다 768 x 247도트로 독출하면, 수직 바향은 240라인으로 하기 때문에 본 실시예에서는 상 4라인, 하3라인을 삭제한다. 또, 수평 방향은 640도트로 변환 시킬 필요가 있고, 본 실시예에서는 12도트를 10도트로 변환시킴으로써 640도트로 하고 있다. 상기와 같은 수직/수평 변환을 행함으로써 스퀘어 픽셀에 대응하는 VGA 포맷의 화상 데이타를 출력하는 것이 가능해진다.

다음으로, 제30도를 참조해서 제29도에 도시한 이미지 변환 회로에 관해 설명하겠다. 이미지 변환 회로는 수직 유효 타이밍 발생부(63), 12-10도트 변환부(64)를 포함한다. 수직 유효 타이밍 발생부(63)은 제1 LSTN신호 카운터(631), 제2 LSTN 신호 카운터(632), START 신호 발생부(633)을 포함한다.

다음으로, 제31도 및 제32도에 이미지 변환 회로(5c)에 입력되는 신호 즉 신호 처리 회로의 출력 신호를 나타내고, 제31도 및 제32도는 시간축을 다르게 해서 수평 기간의 개시 및 수직 기간의 개시를 각각 나타내고 있다.

또, 제31도의 (a)는 도트 클럭 DCLK, 제31도의 (b)는 수평 기간의 개시를 나타내는 수평 개시 신호 LSTN, 제31도의 (c)는 휘도 신호, 제31도의 (d)는 색 신호를 각각 나타내고 있고, 제32도의 (b)는 수직 기간의 개시를 나타내는 수직 개시신호FSTN, 제32도의(c)는 휘도 신호 및 색 신호를 나타내고 있다.

제31도에 도시한 바와 같이 수직 블랭킹 기간의 종료와 동시에 도트 클럭 DCLK 및 수평 개시 신호 LSTN이 상승 되고, 유효한 휘도 신호 및 색 신호가 입력된다.

제32도에 도시한 바와 같이 수직 블랭킹 기간의 종료와 동시에 수평 개시 신호 LSTN 및 수직 개시신호 FSTN이 상승하고, 유효한 휘도 신호 및 색 신호가 입력된다. 이 수직 개시 신호 FSTN 및 수평 개시 신호 LSTN은 수직, 수평 구동신호 VD,HD로부터 형성된다.

본 실시예의 이미지 변환 회로(5c)는 제30도에 도시한 바와 같이 수직 개시 신호 FSTN 및 수평 개시 신호 LSTN에 기초해서 수직 방향으로 유효한 240라인에 대응하는 기간에 한해 액티브해지는 스타트 신호 START를 출력하는 수직 유효 타이밍 발생부(63)과, 수평 방향의 도트수의 변환을 행하는 12-10도트 변환부(64)를 구비하고 있다.

수직 유효 타이밍 발생부(63)은 상 4라인을 삭제하기 위한 제1 LSTN신호 카운터(631)과, 유효한 240라인을 카운트하기 위한 제2 LSTN 신호 카운터(632)와, 이들 카운터(631 및 632)의 출력에 기초해서 상 4라인을 제외한 후의 유효한 240라인의 기간에 한해 액티브한 스타트 신호 START를 출력하는 START 신호 발생부(633)을 구비하고 있다.

제33도는 수직 유효 타이밍 발생부(63)의 동작을 설명하기 위한 타임 차트이고, 제33도의 (a)는 수직 개시 신호 FSTN, 제33도의 (b)는 수평 개시 신호 LSTN, 제33도의 (c)는 제1 LSTN 신호 카운터(631)의 출력, 제33도의 (d)는 제2 LSTN신호 카운터(632)의 출력, 제33도의(e)는 스타트 신호 START를 각각 나타내고 있다.

제33도에 도시한 바와 같이 제1 LSTN 카운터(631)은 수직 개시 신호 FSTN이 액티브할 때의 수평 개시 신호 LSTN의 상승으로 클리어되고, 수평개시 신호의 상승을 4까지 카운트한다. 제2 LSTN 신호 카운터(632)는 수직 개시 신호 FSTN이 액티브할 때의 수평 개시 신호 LSTN의 하강으로 클리어된다. 또, 제2LSTN 신호 카운터(632)는 스타트 신호 START가 액티브한 기간에 수평 개시 신호 LSTN의 하강을 카운트해가고, 카운트값이 240이 이르렀을 때 스타트 신호 START를 비액티브하게 하기 위한 출력을 START 신호 발생부(633)에 부여한다. START 신호 발생부(633)은 제1 LSTN 신호 카운터(631)의 카운트값이 4가 된 직후의 수평 개시 신호 LSTN의 상승으로 스타트 신호 START를 액티브하게 함과 동시에 제2 LSTN신호 카운터(632)의 카운트값이 240이 되었을 때 스타트 신호 START 를 비액티브하게 한다.

즉, 이 수직 유효 타이밍 발생부(63)에서는 상4라인, 하 3라인을 제오한 240라인에 대응하는 기간에 한해 액티브한 스타트 신호 START를 출력하게 된다.

수평 방향의 도트수의 변환을 행하는 12-10도트 변환부(64)로서는 12도트에서 2도트를 추출하는 방법과, 12도트 각각의 데이타에 계수를 곱해서 연산으로 구하는 방법이 있으나, 본 실시예에서는 연산으로 구하도록 하고 있다.

여기서 ,영상 신호 처리 회로(4)로부터의 화상 데이타는 도트 클럭 DCLK에 동기해서 1라인간 연속해서 전송되고 있고, 따라서 이러한 화상 데이타의 12도트에 대해 10도트를 출력하는 경우, 출력에는 도트 클럭 DCLK 10/12 주기의 신호를 이용하거나 도트 클럭 DCLK에 동기해서 연산 결과를 출력하는 것이면 2도트분여유 데이타를 삽입해야만 하게 된다.

본 실시예에서는 도트 클럭 DCLK에 동기해서 연산 결과를 출력함과 동시에 2도트분 무효한 데이타를 삽입하도록 하고 있고, 출력되는 데이타의 유효/무효를 나타내는 데이타 액티브 신호 DTACTV를 발생시키도록 하고 있다.

제34도 12-10도트 변환부(24)에서의 이상의 동작을 설명하기 위한 타이밍차트이고, 제34도의(a)는 도트 클럭DCLK, 제34도의 (b)는 수평 개시 신호 LSTN, 제34도의 (c)는 도트 번호, 제34도의 (d)는 연산 결과인 출력 데이타, 제34도의 (e)는 출력 데이타의 유효 무효를 나타내는 데이타 액티브 신호 DTACTV를 각각 나타내고 있다. 여기서, 출력 데이타가 출력되고 있는 번호는 연산에 이용된 도트 번호를 나타내고 있고, 예를 들면 1+2는 도트 번호1과 번호2의 화상 데이타를 연산해서 산출된 것을 나타내고 있다.

상기 연산은 간단한 가산이 아니라 실제로는 각각이 가중되어 있고, 본 실시예에서는 이하와 같은 연산을 행한다.

변환후 제0도트=변환전 제0도트

변환후 제1도트=(변환전 제1도트x4+변환전 제2도트x1)/5

변환후 제2도트=(변환전 제2도트x3+변환전 제3도트x2)/5

변환후 제3도트=(변환전 제3도트x2+변환전 제4도트x3)/5

변환후 제4도트=(변환전 제4도트x1+변환전 제5도트x4)/5

변환후 제5도트 이후는 변환후 제0도트 이후와 같다.

상기 출력에는 12도트에 대해 2도트분의 무효 데이타가 십입되어 있고, 본 실시예에서는 제34도에 도시한 바와 같이 변환전의 베1도트 및 제7도트에 대응하는 위치에 무효 데이타가 십입되어 있다.

출력 데이타의 유효/무효를 나타내는 데이타 액티브 신호 DTACTV는 12-10변환부(64)에 설치되어 있는 도트 번호를 카운트하는 도트 카운터(도시하지 않음)의 카운트값을 디코더해서 형성된다. 또한, 색 신호에 관해서는 6도트에서 1도트를 단순히 추출하도록 하고 있다.

상기 데이타 액티브 신호 DTACTV에는 상기 스타트 신호 START가 AND처리되어 제30도에 도시한 데이타 유효 타이밍 신호로서 출력된다. 따라서, 이미지 변환 회로(5c)의 후단에서는 데이타 유효 타이밍 신호가 액티브한 기간만 변환된 화상 데이타를 페칭(fetching)함으로써 640도트 x 240도트의 스퀘어 픽셀에 대응한 VGA 포맷 화상 데이타를 수취할 수 있게 된다.

상기와 같이 촬상 소자(la)의 CCD로부터의 화상 데이타를 A/D 변환시킨 후에 디지탈 처리해서 스퀘어 픽셀에 대응하는 화상 데이타를 얻도록 하고 있으므로, 아날로그 신호로 일단 변환시킨 후에 A/D변환을 행하는 경우에 비해 화질의 열화가 없고 고품질의 화상을 제공할 수 있게 되며, 게다가 스퀘어 픽셀 대응의 CCD에 한정되는 경우도 없다.

또한, 출력되는 화상 데이타는 디지탈 신호로서 퍼스널 컴퓨터나 워크 스테이션에 인입할 때 A/D 변환 등이 불필요하게 되고, 이 결과 퍼스널 컴퓨터나 워크스테이션측의 인터페이스가 현재의 아날로그 입력에 대응한 것에 비해 간단한 구성으로 실현할 수 있게 된다.

제35도는 제29도에 도시한 이미지 변환 회로의 다른 구체예의 구성을 도시한 블럭도로서, 상기 이미지 변환 회러 전단까지의 구성은 제29도의 실시예와 같다.

본 실시예에서는 모드의 지정에 따라 상기 실시예와 같은 스퀘어 픽셀 대응의 VGA(640 x 480도트) 포맷(제1포맷)으로 변환시키거나, VGA 포맷의 도트수 및 라인수를 1/2로 변환시킨 QVGA(320 x 240도트)의 포맷(제2 포맷)으로 변환시키거나, QVGA 포맷의 도트수 및 라인수를 1/2로 한 Q2VGA(160 x 120도트)의 포맷(제3포맷)으로 변환시키는 것이다.

이 때문에 제29도에 도시한 영상 신호 처리 회로(4)로부터의 화상 데이타를 상기 실시예와 같이 VGA포맷으로 변환시킴과 동시에 데이타 유효 타이밍 신호를 발생시키는 VGA 변환 회로(65)와, 이 VGA 포맷을 QVGA로 변환시키는 QVGA변환 회로(66)과, 이 QVGA 포맷을 Q2VGA 변환 회로(67)과, 도시하지 않은 마이크로컴퓨터나 조작 스위치 등으로부터의 변환 모드를 지정하는 모드 지정 신호에 따라 각 변환 수단 (65 내지 67)의 변환 동작을 금지 또는 허용하는 유효/무효 제어 회로(68)을 구비하고 있다. VGA 변환 회로(65)의 구성은 상기 실시예와 같으므로 그 설명을 생략한다.

VGA 변환 회로(65)로부터의 VGA 포맷의 화상 데이타를 QVGA 포맷의 화상 데이타로 변환시키는 QVGA 변환 회로(66)은 수직 방향에 관해서는 기수 필드 또는 우수 필드의 한쪽 데이타만을 처리함으로써 240라인으로 변환시키고, 수평 방향에 관해서는 인접하는 2도트의 평균값을 취함으로써 320도트로 변환시키는 것이다. 필드의 식별은 예를 들면 제29도의 구동 회로(7)에 사용되는 일반적인 타이밍 IC등으로부터 출력되는 필드 식별 펄스를 이용해서 행한다.

수평 방향에 관해 상기 실시예와 같이 화상 데이타를 도트 클럭 DCLK에 동기시켜서 입력 및 출력을 행하는 경우에는 2도트에 대해 1도트의 유효 데이타를 삽입할 필요가 있고, 이 때문에 본 실시예에서는 유효한 데이타의 타이밍을 나타내는 제1 데이타 액티브 신호 DTACTV을 발생시킨다.

제36도는 QVGA 변환 회로의 변환 동작을 설명하기 위한 타이밍차트로서, 제36도의(a)는 도트 클럭 DCLK, 제36도의 (b)는 수평 개시 신호 LSTN, 제36도의 (c)는 VGA 변환 회로(65)로부터의 VGA 출력 데이타, 제36도의 (d)는 VGA출력 데이타의 유효/무효를 나타내는 데이타 액티브 신호 DTACTV와의 AND 출력인 클럭 신호 VCLK, 제36도의 (f)는 인접한 2도트의 평균값 연산 결과, 제36도의 (g)는 출력 데이타의 유효/무효를 나타내는 제1 데이타 액티브 신호 DTACTV1을 각각 나타내고 있다. 제1 데이타 액티브 신호 DTACTV1은 클럭 신호 VCLK의 상승에 의해 레벨 반전하는 신호이다.

QVGA변환 회로(66)에서의 수평 방향의 연산은 인접 데이타들간의 평균값을 출력하는 연산기를 이용하모가 동시에 클럭으로서 도트 클럭 DCLK, 클럭 인에이블로서 데이타 액티브 신호 DTACTV를 이용하고 이에 따라 VGA 변환시의 유효한 데이타만이 연산기에 입력되도록 하고 있다.

또, 클럭 인에이블 대신에 도트 클럭 DCLK와 1도트 클럭 지연된 데이타 액티브 신호 DTACTV와의 AND출력인 클럭 신호 VCLK를 클럭으로서 이용해도 되고, 이 경우의 회로 구성은 제37도에 도시한 바와 같이 2단의 플립플롭(661 및 662) 및 연산기(663)으로 구성된다.

QVGA변환 회로(66)의 QVGA 출력 데이타의 유효 무효를 나타내는 데이타 유효 타이밍 신호는 제1데이타 액티브 신호 DTACTV1과 상기 필드 식별 펄스와의 AND 출력으로서, 이 데이타 유효 타이밍 신호가 QVGA 출력과 함께 Q2VGA변환 회로(67)에 부여된다.

다음으로, QVGA 변환 회로(66)으로부터의 QVGA포맷의 화상 데이타를 Q²VGA포맷의 화상 데이타로 변환시키는 Q²VGA 변환 회로(67)에 관해서 설명하겠다.

Q²VGA변환 회로(67)에서는 QVGA 포맷의 화상 데이타를 수직 수평 모두 1/2로 변환시키는 것이다.

우선, 수직 방향에 관해서는 2라인의 데이타의 평균값을 연산해서 1라인으로 묶는 방법과, 간단히 1라인 추출하는 방법 등이 있지만, 본 실시예에서는 2라인의 데이타의 평균값을 연산해서 1라인으로 묶도록 하고 있다. 이 때문에 유효한 데이타가 2라인마다 1라인이 되므로, 라인의 유효/무효를 나타내는 라인 액티브 신호 LNAV를 발생시킨다.

수평 방향에 관해서는 Q²VGA변환 회로(66)에 의한 변환과 마찬가지로 인접하는 2도트의 평균값을 취함으로써 변환을 행하고, 변환 데이타의 유효/무효를 나타내는 제2 데이타 액티브 신호 DTACTV2를 발생시킨다.

제38도를 참조해서 Q²VGA 변환 회로는 라인 메모리 제어 회로(671), 라인 메모리(672), 수직 1/2 연산기(673), 수평 1/2 연산기(674), 라인 유효/무효 지시 신호 발생부(675), 도트 유효/무효 지시 신호 발생부(676)을 포함한다.

라인 메모리 제어 회로(671)은 QVGA출력 데이타를 라인 메모리(672)에 기입함과 동시에 1라인 전의 데이타가 독출되도록 제어하고, 이로써 수직 1/2 연산기 (673)에서는 1라인 전의 QVGA 출력 데이타와 현재와 QVGA 출력 데이타의 평균값을 산출한다. 이 데이타가 수평 1/2 연산기(674)에 입력되어 인접 도트와의 평균값의 산출이 행해진다.

라인 유효/무효 지시 신호 발생부(675)에서는 제 39도의 (c)에 도시되는 스타트 신호 START와 제39도의 (b)에 도시된 수평 개시 신호 LSTN에 기초해서 1라인당 액티브해지는 제39도의 (d)에 도시한 라인 액티브 신호 LNAV를 발생한다.

도트 유효/무효 지시 신호 발생부(676)에서는 제40도의 (b)에 도시한 수평 개시 신호 LSTN, 제40도의 (e)에 도시한 제1 데이타 액티브 신호 DTACTV1 및 제40도의 (a)에 도시한 도트 클럭 신호 DCLK에 기초해서 제1 데이타 액키브 신호 DTACTV1 하나당 액티브해지는 제2 데이타 액티브 신호 DTACTV2를 발생한다.

수평 1/2 연산기(674)에서 QVGA 변환에 사용한 제40도의 (c)에 도시한 클럭신호 VCLK를 클럭으로서 이용해서 제40도의 (f)에 도시한 연산 결과를 얻기 위해서는 실제로 입력되는 인접 데이타를 평균화해도 얻을 수 없어 1도트 떨어진 데이타 간의 연산을 행할 필요가 있다.

이 때문에 본 실시예에서는 수평 1/2 연산기(674)는 제41도에 도시한 바와 같이 3단의 플립플롭(664 내지 666)을 설치하고, 초단의 플립플롭(664)의 출력과 제3단의 플립플롭(666)의 출력을 연산기(667)에서 연산하도록 구성되어 있다.

Q²VGA 변환 회로(67)의 Q²VGA 출력 데이타의 유효/무효를 나타내는 데이타 유효 타이밍 신호는 제1데이타 액티브 DTACTV1, 상기 필드 식별 펄스, 라인 액티브 신호 LNAV 및 제2 데이타 액티브 신호 DTACTV2의 AND출력이고, 이 데이타 유효 타이밍 신호가 Q²VGA 출력과 함께 출력된다.

제35도에 도시한 유효/무효 제어 회로(68)은 모드 지령에 따라 예를 들면, VGA모드가 지정되었을 때에는 VGA변환 회로(65)에 의한 변환 동작만을 허용하고, 후단의 QVGQ변환 회로(66) 및 Q2VGA 변환 회로(67)의 변환동작을 금지한다.

또한, VGA 변환 회로(65)로부터의 VGA 출력 데이타 및 데이타 유효 타이밍 신호를 스루에서 통과시킨다. 또, QVGA 모드가 지정되었을 때에는 VGA 변환 회로(65) 및 QVGA변환 회로(66)에 의한 변환 동작을 허용하고, 후단의 Q²VGA 변환 회로(67)의 변환 동작을 금지한다. 또한, QVGA 변환 회로(66)으로부터의 QVGA출력 데이타 및 데이타 유효 타이밍 신호를 스루에서 통과시킨다. 또, Q²VGA 모드가 지정되었을 때에는 모든 변환 회로(65 내지 67)의 변환 동작을 허용한다.

사이와 같이 VGA변환 회로(65)의 후단에 QVGA 변환 회로(66) 및 Q2VGA 변환 회로(67)을 설치함으로써 단독으로 각 변환을 행하는 경우에 비해 비교적 간단한 회로 구성으로 복수의 포맷으로의 변환이 가능해진다.

게다가, 공통의 도트 클럭 DCLK로 화상 데이타를 각 변환 회로(65 내지 67)에 흐르게 할 수 있으므로, 화상 데이타의 전송 속도의 변환이 불필요함과 동시에 클럭 라인의 수가 한정되는 FPGA(Field Programable Gate Array)에 적합하게 이용할 수 있다.

제42도에 제35도에 도시한 Q2VGA 변환 회로의 다른 구체예의 구성을 도시한다. 제42도에 도시한 구성 부분 중 제38도에 대응하는 부분에는 동일 부호를 붙여 이하 그 설명을 생략한다.

제42도에 도시한 Q2VGA 변환 회로는 수평 1/2 연산기(677)을 라인 메모리(679)의 전단에 설치함과 동시에, 라인 메모리 제어회로 (678)에 제2데이타 액티브 신호 DTAC2를 입력하고, 라인 메모리(678)의 라인 메모리 클럭을 수평 1/2 변환 데이타의 유효를 나타내는 제2 데이타 액티브 신호 DTACTV2에 맞춘 것이다.

다음으로, 제42도에 도시한 Q²VGA 변환 회로의 동작에 관해 제43도를 참조해서 설명하겠다. 라인 메모리(679)는 제43도의 (a)에 도시한 리세트 펄스에 의해 독출되어 기입 포인터가 리세트되고, 제43도의 (h)에 도시한 라인 메모리 클럭에 의해 위치 데이타의 독출, 기입이 행해져서 동일 어드레스로의 기입 및 독출이 동시에 행해지는 것이다.

제42도에 도시한 Q²VGA 변환 회로에서는 수평 변환 후의 데이타만 기입하기 때문에 제38도에 도시한 Q²VGA 변환 회로의 구성에 비해 라인 메모리의 용량을 줄일 수 있다. 그외의 구성은 상기 실시예와 같다.

다음으로, 제29도에 도시한 이미지 변환 회로의 또 다른 구체예에 관해 제44도를 참조해서 설명한다. 제44도에 도시한 구성 중, 제35도에 대응하는 부분에는 동일 부호를 붙여 이하 상세한 설명은 생략한다.

제44도에 도시한 이미지 변환 회로에서는 Q²VGA 변환 회로(67)의 후단에 에지 강조 회로(69)를 설치함과 동시에 유효/무효 제어 회로(68a)에서는 상기 에지 강조 회로(69)의 강조 동작을 금지 또는 허용하도록 하고 있다.

에지 강조 회로(69)는 종래 공지한 에지 강조용 필터로 구성되어 있고, 각 변환 회로(65 내지 67)에서의 연산에 의해 윤곽이 불선명하게 된 화상의 윤곽을 강조하는 것이다. 그외 구성은 상기 실시예와 같다.

다음으로, 본 발명의 다른 변환 포맷 등으로의 적응에 관해 설명한다. 예를 들면, 상기 실시예와 같은 41만 화소의 CCD외에 22만 화소의 CCD(362 x 582화소)에 대응할 수도 있고, 제1단계에서의 변환이 CIF(352 x 280도트)이고, 제2단계의 변환이 QCIF(176 x 144도트)인 경우에도 적용할 수 있다.

상기 경우에는 상기 실시예의 VGA변환회로(65)에 상당하는 제1 변환 회로에 의해 예를 들면 도트수를 좌 4도트 우 6도트분씩 삭제함과 동시에 한쪽 필드의 라인수를 상 3라인분 삭제함으로써 CIF포맷에 대응한 화상 데이타로 변환시키고, 이 화상 데이타를 상기 실시예의 QVGA변환 회로(66)을 스루에서 통과시키고, Q²VGA변환 회로(67)에 의해 상기와 같이 처리함으로써 QCIF 포맷의 화상 데이타로 변환시킬 수 있다.

또한, 이때 Q²VGA 변환 회로(67)에서의 수평 방향의 평균값의 연산은 상기 실시예와 같이 1도트 떨어진 도트간 연산이 아니라 인접 도트간 연산이 되므로, 제41도에 도시한 수평 1/2연산기를 그대로 이용할 수 없다. 그래서 제45도에 도시한 바와 같이 초단의 플립플롭(664) 또는 제2단의 플립플롭(665) 중 어느 하나의 출력을 선택할 수 있는 선택기(668)을 설치하여 상기 실시예와 같은 Q²VGA포맷으로의 변환 또는 QVGA 포맷으로의 변환을 선택할 수 있도록 해도 된다. 또한, 27만 화소의 CCD(512 x 492화소)에 대응하고, 제1단계에서의 QVGA 포맷으로의 변환이고, 제2 단계의 변환이 Q²VGA 포맷으로의 변환인 경우에도 본 발명을 적용할 수 있다.

이 경우에는 상기 실시예의 VGA 변환 회로(65)에 상당하는 제1 변환 회로에 의해 예를 들면 도트수에 관해서는 16도트에서 10도트의 변환을 행함과 동시에 한쪽 필드의 라인수를 상하 3라인씩 삭제함으로써 QVGA 포맷의 화상 데이타로 변환 시키고, 이 화상 데이타를 상기 실시예의 QVGA 변환 회로(66)을 스루에서 통과시키고, 제45도에 도시한 수평 1/2연산기를 가진 Q²VGA 변환 회로에서 마찬가지로 처리함으로써 Q²VGA 포맷으로 변환시킬 수 있다.

상기와 같이 제2단계의 변환에는 제45도에 도시한 수평 1/2 연산기를 가진 Q²VGA 변환 회로를 유효하게 이용할 수 있게 된다. 따라서, 3개의 변환 회로(65 내지 67)을 하나의 회로로서 ASIC화하는 경우에 제1단계의 변화에 관해서는 그 용도에 따라 개별적으로 설계할 필요가 있지만, 제2단계의 변환은 상기와 같이 Q²VGA 변환 회로(67)을 공용할 수 있으므로, ASIC 범용성을 높일 수 있음과 동시에 효율화를 도모할 수 있다. 또한 상기 실시예에서는 변환 회로를 3개 구비했다해도 본 발명의 다른 실시예로서 변환 회로를 2개 또는 4개 이상 구비해도 된다.

다음으로, 본 발명의 제11 실시예의 화상 처리 장치에 관해 도면을 참조하면서 설명하겠다. 제46도는 본 발명의 제11 실시예의 화상 처리 장치의 구성을 도시하는 블럭도이다.

제46도를 참조해서 화상 처리 장치는 카메라 헤드부 CH, 디지탈 신호 처리부 DS를 포함한다. 카메라 헤드부 CH는 촬상 소자(1), 전 처리 회로(2), A/D변환 회로, 구동 회로(7), 헤드부 제어 회로(11)을 포함한다. 디지탈 신호 처리부 DS는 영상 신호 처리 회로(4), 이미지 변환 회로(12), 화상 검출 회로(9), 이미지 변환 제어 회로(13)을 포함한다. 제46도에 도시한 화상 처리 장치와 상기 각 실시예의 화상 처리 장치에서 동일 부분은 동일 부호를 붙여 이하 상세한 설명은 생략한다.

헤드부 제어 회로(11)은 A/D변환 회로(3), 구동 회로(7)을 제어하고, 카메라 헤드부 CH의 동작을 제어한다. 이미지 변환 회로(12)는 영상 신호 처리 회로(4)로부터 출력되는 휘도 신호 Y, 색 신호 R-Y,B-Y를 기초로 해서 이미지 변환 제어 회로(13)에 의해 지정된 화상 사이즈 예를 들면 CIF, VGA 등의 화상 데이타 FD로 변환시켜서 외부로 출력한다. 이미지 변환 회로(12)는 FPGA(Field Programmaple Gate Array)로 구성되고, 프로그램 데이타에 따른 임의의 논리를 프로그램할 수 있다. 이미지 변환 제어 회로(13)은 지정된 가장 적합한 이미지 변환 방법을 실현하는 소정의 논리를 이미지 변환회로(12)의 내부의 로직 회로에 프로그래밍한다.

다음으로, 제46도에 도시한 이미지 변환 제어 회로(13)의 제어 동작에 관해 설명하겠다. 제47도는 제46도에 도시한 이미지 변환 제어 회로의 제어 동작을 설명하기 위한 플로우차트이다.

제47도를 참조해서 우선 스텝 S1에서 화상 검출 회로(9)의 판단 결과가 이미지 변환 제어 회로(13)에 입력된다. 다음으로, 스텝 S2에서 판단 결과가 동화를 나타내고 있는지 여부가 확인된다. 동화를 나타내고 있는 경우 스텝 S7로 이행하여 이미지 변환 회로의 이미지 변환 방법을 동화용으로 설정하기 위해 FPGA의 내부 로직 회로를 소정의 논리로 프로그램한다. 동화가 아닌 경우, 스텝 S3에서 정지화의 인불인지 여부를 확인한다. 정지화의 인물인 경우 스텝 S8로 이행하여 이미지 변환 회로의 이미지 변환 방법을 인물용으로 설정하기 위해 FPGA 내부의 로직 회로를 소정의 논리로 프로그램한다.

한편, 정지화가 아니라고 판단된 경우, 이 경우는 정지화이면서 문서인 경우라고 판단할 수 있으므로, 스텝S4에서 이미지 변환 회로(12)의 이미지 변환 방법을 문서용으로 설정하기 위해 FPGA의 내부의 로직 회로를 소정의 논리로 프로그램한다. 여기서, 이미지 변환 회로(12)는 FPGA 등의 프로그래머블한 논리 회로로 구성되어 있고, FPGA에 접속된 EEPROM(일렉트릭 이레이저블 프로그래머블 리드 온리 메모리) 등의 메모리의 내용을 바꿔 기입함으로써, 또는 메모리의 어드레스를 지정함으로써 간단히FPGA의 내부의 로직 회로를 설정할 수 있다.

상기 스텝 S4, S7 및 S8의 각 처리가 종료한 경우 스텝 S5에서 이미지 변환 회로 (12)는 설정된 논리에 따라 소정의 따라 소정의 이미지 변환 방법에 의해 입력된 디지탈 영상 신호를 소정의 이미지 포맷에 대응한 화상 데이타 FD로 변환시켜서 출력한다. 다음으로, 스텝 S6레서 데이타가 종료했는지 여부를 확인한다. 데이타가 종료하고 있는 경우에는 처리를 종료하고, 종료하고 있지 않은 경우에는 스텝 S1로 이행하여 이후의 처리를 계속한다. 즉, 다음데이타가 있는 경우에는 다시 화상 검출 회로(9)의 판단 결과에 따라 이미지 변환 회로(12)의 내부의 로직 회로의 설정을 행하고, 설정된 소정의 논리에 따라 화상의 특징에 따른 이미지 포맷의 변환 처리가 실행되고, 소정의이미지 포맷의 화상 데이타 FD가 출력된다.

다음으로, 상기 처리에 의해 설정된 이미지 변환 회로(12)의 구체예에 관해 설명하겠다. 제48도는 제46도에 도시한 이미지 변환 회로의 제1구체예의 구성을 도시한 블럭도이다. 제1구체예는 이미지 변환 제어 회로(13)가 이미지 변환 회로(12)를 상기 플로우차트에 따라 문서용 이미지 변환을 행하는 이미지 변환 회로(12a)에 설정한 예이다.

제48도를 참조해서 이미지 변환 회로(12a)는 인터페이스(I/F;120), VGA변환 회로(121)을 포함한다. VGA변환 회로(121)은 입력된 디지탈 영상 신호 DP의 수평 방향의 도트수나 수직 방향의 라인수를 삭감한다. 즉, 기수 및 우수의 각 필드의 상 4라인과 하3라인을 삭제함과 동시에 6도트의 데이타를 5도트로 변환시키고, VGA포맷에 대응한 화상 데이타 VGA를 출력한다. 인터페이스(120)을 통해 이미지 변환 제어 회로(13)으로부터 출력된 프로그램 데이타 PDa에 의해 FPGA의 내부의 로직 회로가 프로그램되고, VGA변환 회로(121)이 구축된다.

다음으로, 제46도에 도시한 이미지 변환 회로의 제2의 구체예에 관해서 설명하겠다. 제49도는 제46도에 도시한 이미지 변환 회로의 제2의 구체예의 구성을 도시한 블럭도이다. 제2의 구체예는 이미지 변환 제어 회로(13)이 상기 플로우차트에 의해 이미지 변환 회로(12)를 인물용 이미지 변환을 행하는 이미지 변환 회로(12b)에 설정한 예이다.

제49도를 참조해서 이미지 변환 회로(12b)는 인터페이스(120), VGA 변환회로(121), 수평 1/2 변환회로(122)를 포함한다. 인터페이스(120)을 통해 이미지 변환 제어 회로(13)으로부터 출력된 프로그램 데이타 PDb에 의해 FPGA 내부의 로직 회로가 인물용 이미지 변환을 행하도록 처리 논리로 프로그램되고, VGA 변환 회로(121) 및 수평 1/2 변환 회로(122)가 구축된다. VGA변환 회로(121)은 제48도에 도시한 VGA변환 회로(121)과 마찬가지로, 디지탈 영상 신호 DP를 VGA포맷에 대응시킨 화상 데이타로 변환시켜서 수평 1/2 변환 회로(122)로 출력한다. 수평 1/2변환 회로(122)는 입력된 화상 데이타의 수평 방향의 도트수를 1/2로 변환시켜서 QVGA에 대응한 화상 데이타 QVGA를 출력한다.

다음으로, 제46도에 도시한 이미지 변환 회로의 제3 구체예에 설명하겠다. 제50도는 제46도에 도시한 이미지 변환 회로의 제3 구체예의 구성을 도시한 블럭도이다. 제3의 구체예는 이미지 변환 제어 회로(13)이 상기 플로우차트에 의해 이미지 변환회로(12)를 동화용 이미지 변환을 행하는 이미지 변환 회로(12c)에 설정한 예이다.

제50도를 참조해서 이미지 변환 회로(12c)는 인터페이스(120), VGA변환 회로(121), 수평 1/2 변환 회로(122), 수직 수평 1/2 변환 회로(123)을 포함한다. 인터페이스(120)을 통해 이미지 변환 제어 회로(13)으로부터 출력된 프로그램 데이타 PDc에 의해 FPGA의 내부의 로직 회로가 동화용 이미지 변환을 행하는 소정의 논리로 프로그램되고, VGA변환 회로(121), 수평 1/2 변환 회로(122) 및 수직 수평 1/2 변환 회로(123)이 구축된다. VGA변환 회로(121) 및 수평 1/2 변환 회로(122)는 제49도에 도시한 이미지 변환 회로와 같이 동작하고, QVGA포맷에 대응한 화상 데이타를 수직 수평 1/2 변환 회로(123)으로 출력한다. 수직 수평 1/2 변환 회로(123)은 입력된 화상 데이타의 수평 방향의 라인수를 1/2로 삭감하고, 수평 방향의 도트수를 1/2로 삭감해서 1/16 VGA포맷에 대응한 화상 데이타 1/16 VGA를 출력한다.

상기와 같이 제11 실시예에서는 하나의 FPGA로 구성되는 이미지 변환 호로(12)를 소정의 논리로 프로그램함으로써 화상의 특징에 따른 이미지 포맷의 변환 방식에 대응한 화상 데이타를 출력할 수 있고, 회로 규모를 증대시키지 않고 임의의 이미지 포맷 변환 처리를 행할 수 있다. 다른 이미지 포맷 변환 예를 들면 CIF변환, SIF변환 등을 행하는 경우라도 각 변환 방식에 대응한 회로를 개별적으로 설치할 필요가 없으며, 미리 변환에 필요하다고 생각되는 필요 최소한의 규모의 FPGA회로를 구비함으로써 모든 변환에 대응한 이미지 변환 회로를 구축할 수있고, 회로 규모의 증대를 억제할 수 있게 된다.

다음으로, 본 발명의 제12 실시예의 화상 처리 장치에 관해 도면을 참조하면서 설명하겠다. 제51도는 본 발명의 제12 실시예의 화상 처리 장치의 구성을 도시한 블럭도이다. 제51도에 도시한 화상 처리 장치와 제46도에 도시한 화상 처리 장치에서 다른 점은 디지탈 신호 처리부가 외부 제어 장치(16)으로부터의 제어신호를 받아 동작하는 디지탈 신호 처리부 DSa로 변경된 점이고, 그외의 점은 제46도에 도시한 화상 처리 장치와 같으므로 동일한 부분에는 동일 부호를 붙여 이하의 설명을 생략한다.

제51도를 참조해서 디지탈 신호 처리부 DSa로 이미지 변환 회로(12), 디지탈 신호 처리 회로(14), 신호 처리부 제어 회로(15)를 포함한다. 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)는 임의의 논리로 프로그램 가능한 FPGA로 구성되어 있다. 신호 처리부 제어 회로(15)에는 외부 제어 장치(16)으로부터 쵤상소자(1)의 해상도의 지정 및 이미지 변환회로(12)의 변환 방법의 지정에 관한 제어신호가 입력된다. 신호 처리부 제어 회로(15)는 입력된 제어 신호를 기초로 디지탈 신호 처리 회로(14)로 프로그램 데이타 PDI을 출력함과 동시에 이미지 변환회로(12)로 프로그램 데이타 PD2를 출력한다. 디지탈 신호 처리 회로(14)는 프로그램 데이타 PDI에 따라 내부의 논리 회로를 프로그램하고, 소정의 영상 신호처리를 행하는 디지탈 신호 처리 회로를 구축한다. 또, 이미지 변환 회로(12)는 프로그램 데이타 PD2에 따라 내부의 논리 회로를 프로그램하고, 소정의 이미지 포맷 변환 처리를 행하는 이미지 변환 회로를 구축한다. 디지탈 신호 처리 회로(14)에는 카메라 헤드부 CH로부터 디지탈 화상 신호 DI가 입력되고, 소정의 영상 신호 처리를 행한 후에 디지탈 영상신호 DP를 출력한다. 이미지 변환 회로(12)는 입력된 디지탈 영상 신호 DP에 소정의 이미지 포맷 변환 처리를 행하고, 소정의 이미지 포맷에 대응한 화상 데이타 FD를 출력한다.

다음으로, 제51도에 도시한 신호 처리부 제어 회로의 제어 동작에 관해 설명하겠다. 제52도는 제51도에 도시한 신호 처리부 제어 회로의 제어 동작을 설명 하기 위한 플로우차트이다.

제52도를 참조해서 우선 스텝 S11에서 마이크로컴퓨터 등의 외부 제어 장치로 부터 촬상 장치(11)의 해상도의 제정 및 이미지 변환 회로(12)의 변환 방법을지정하는 제어 신호가 입력된다. 다음으로, 스텝 S12에서 입력된 제어 신호가 촬상 소자(1)의 해상도의 지정인지 변환 방법의 지정인지를 판단한다. 변환 방법의 지정인 경우는 스텝 S13으로 이행하고, 해상도의 지정인 경우는 스텝 S22로 이행한다.

해상도의 지정인 경우, 스텝 S22에서 디지탈 신호 처리 회로(14)의 제어를 개시한다. 다음으로, 스텝 S23에서 촬상 소자(1)의 해상도가 19만 화소인지의여부를 판단한다. 19만 화소인 경우는 스텝 S20으로 이행하고, 그외의 경우는 스텝 S24로 이행한다. 19만 화소의 해상도인 경우, 스텝 S20에서 19만 화소용 영상 신호처리 방법에 따라 디지탈 신호 처리 회로(14) 내부의 로직 회로를 설정한다. 한편, 19만 화소가 아닌 경우, 스텝 S24에서 27만 화소인지 여부를 판단 한다. 27만 화소인 경우는 스텝S21로 이행하여 27만 화소용 영상 신호 처리 방법에 따라 디지탈 신호 처리 회로(14) 내부의 로직 회로가 설정된다. 한편, 27만 화소가 아닌 경우, 해상도가 41만 화소라고 판단하고, 스텝 S25에서 41만 화소용 영상 신호 처리 방법에 따라 디지탈 신호 처리 회로(14) 내부의 로직 회로를 설정한다. 이상의 처리에 따라 촬상 소자(1)의 해상도에 따른 영상 신호 처리를 실현하는 디지탈 신호 처리 회로(14)가 구축된다. 다음으로, 스텝 S26에서 설정된 영상 신호 처리에 따라 입력된 디지탈 화상 신호 DI를 처리하고, 디지탈 영상 신호 DP를 출력한다. 다음으로, 스텝 S27에서 데이타의 입력이 종료했는지 여부를 판단한다. 종료하고 있는 경우는 처리를 종료하고, 종료하고 있지 않은 경우는 스텝 S11로 이행하여 이행 처리를 계속한다.

한편, 스텝 S12에서 변환 방법이라고 판단된 경우, 스텝 S13에서 이미지 변환 회로로의 제어를 개시한다. 우선, 스텝 S14에서 동화용 변환 방법인지 여부를 판단한다. 동화용 변환 방법인 경우 스텝 S18에서 동화용 이미지 변환 방법에 따른 로직 회로를 디지탈 신호 처리 회로(14)로 설정한다. 한편, 동화가 아닌 경우는 스텝 S15에서 정지화의 인물용 변환 방법인지 여부를 판단한다. 인물용 변환 방법인 경우, 스텝 S19에서 인물용 이미지 변환 방법에 대한 로직 회로를 이미지 변환 회로(12)에 설정한다. 한편, 정지화의 인물용 변환 방법이 아닌 경우, 문서용 변환 방법으로 스텝S16에서 문서용 이미지 변환 방법에 따른 로직 회로를 이미지 변환 회로(12)에 설정한다. 이상의 처리에 따라 지정된 변환 방법에 따른 논리회로가 이미지 변환 회로(12)에 설정된다. 다음으로, 스텝 S17에서 설정된 이미지 변환 회로(12)를 이용해서 이미지 포맷의 변환 처리를 행하고, 소정의이미지 포맷에 대응한 화상 데이타FD를 출력한다. 다음으로, 스텝 S27에서 데이타가 종료하고 있는지 여부를 판단하고, 종료하고 있지 않은 경우는 스텝 S11로 이행하며, 종료하고 있는 경우는 처리를 종료한다.

다음에, 제52도에 도시한 플로우차트에 따라 설정된 디지탈 신호 처리 회로의 구체예에 대하여 설명하겠다. 제53도는 제51도에 도시한 디지탈 신호 처리 회로의 제1 구체예의 구성을 도시한 블럭도이다. 이하의 설명에서는 제51도에 도시한 촬상 소자(1)로서 19만 화소, 27만 화소 또는 41만 화소의 CCD를 이용해서 디지탈 신호 처리를 행하고, 이미지 변환 회로로 출력하는 경우를 고려해보겠다. 이 경우, 디지탈 영상 신호 처리란 이른바 영상 신호 처리 회로와 영상 신호 처리를 행하기 위한 타이밍 발생 회로의 주변 회로를 포함한 것으로 한다.

제1구체예는 신호 처리부 제어 회로(15)가 상기 플로우차트에 의해 디지탈신호 처리 회로(14)를 19만 화소용 디지탈 영상 신호 처리를 행하는 디지털 신호 처리 회로(14a)에 설정한 예이다.

제53도를 참조해서 디지털 신호 처리 회로(14a)는 인터페이스(140), RBYL 분리 회로(141), RBYL 색 처리 회로(142), 휘도 신호 처리 회로(143), 19만 화소 타이밍 발생 회로(144)를 포함한다. 인터페이스(140)을 통해 신호 처리부 제어 회로(15)로부터 출력되는 프로그램 데이타 PDIa에 의해 FPGA내부의 로직 회로가 소정의 논리로 프로그램되고, RBYL 분리 회로(141), RBYL 색 처리 회로(142), 휘도 신호 처리 회로(143), 19만 화소 타이밍 발생 회로(144)가 구축된다.

A/D 변환 회로로부터 출력되는 디지탈 화상 데이타 DI는 RBYL분리 회로(141)에 입력되고, 색차 신호R-Y, B-Y가 분리되며, RBYL 색 처리 회로(142)로 출력된다. RBYL색 처리 회로(142)는 입력된 색차 신호 R-Y, B-Y의 게인이나 위상의 조정 등을 행한다. 휘도 신호 처리회로(143)에는 디지탈 화상 신호 DI가 입력되고, 휘도 신호 처리 회로(143)은 휘도 신호 Y의 게인이나 클립 레벨의 조정 등의 처리를 행한다. 또, 19만 화소 타이밍 발생 회로(144)는 19만 화소용 영상 신호 처리 방법에 대응한 소정의 타이밍 신호를 RBYL부리 회로(141), RBYL색 처리 회로(142) 및 휘도 신호 처리 회로(143)으로 출력하고, RBYL 분리 회로(141), RBYL색 처리 회로(142) 및 휘도 신호 처리 회로(143)은 입력된 타이밍 신호에 따라 상기 동작을 행한다. 이상의 처리에 따라 19만 화소용 영상 신호 처리가 행해진 휘도 신호 Y,색차 신호 R-Y, B-Y가 디지탈 영상 신호 DP로서 출력된다.

다음으로, 제51도에 도시한 디지탈 신호 처리 회로의 제2 구체예에 관해 설명하겠다. 제54도는 제51에 도시한 디지탈 신호 처리 회로의 제2 구체예의 구성을 도시한 블럭도이다. 제2 구체예는 신호 처리부 제어 회로(15)가 제52도에 도시한 플로우차트에 의해 디지탈 신호 처리 회로(14)를 27만 화소용 디지탈 영상 신호 처리를 행하는 디지탈 신호 처리 회로(14b)에 설정된 예이다.

제54도에 도시한 디지탈 신호처리 회로(14b)와 제53도에 도시한 디지탈 신호처리 회로(14a)에서 다른 점은 19만 화소 타이밍 발생 회로(144) 대신에 27만 화소 타이밍 발생 회로(145)가 구축되어 있는 점이다. 그외의 것은 동일하므로 동일 부분에는 동일 부호를 붙여 이하 그 설명을 생략한다. 인터페이스(140)을 통해 신호 처리부 제어 회로(15)로 부터 입력되는 프로그램 데이타 PDIb에 의해 FPGA 내부의 로직 회로가 소정의 논리로 프로그램되고, RBYL 분리 회로(141), RBYL 색 처리 회로(142), 휘도 신호 처리 회로(143) 및 27만 화소 타이밍 발생 회로(145)가 구축된다. 27만 화소 타이밍 발생 회로(145)는 27만 화소용 영상 신호 처리에 적합한 타이밍 신호를 RBYL 분리 회로(141), RBYL 색 처리 회로(142) 및 휘도 신호 처리 회로(143)으로 출력한다. RBYL분리 회로(141), RBYL 색 처리 회로(142), 휘도 신호 처리 회로(143)은 입력된 타이밍 신호에 따라 제53도에 도시한 디지탈 신호 처리 회로와 같이 동작한다. 이 결과, 디지탈 신호 처리 회로(14b)는 27만 화소용 영상 신호 처리를 행한 디지탈 영상 신호 DP를 출력할 수 있다.

다음으로, 제51도에 도시한 디지탈 신호 처리 회로의 제3 구체예에 관해 설명하겠다. 제55도는 제51도에 도시한 디지탈 신호 처리 회로의 제3 구체예의 구성을 도시한 블럭도이다. 제3 구체예는 신호 처리부 제어 회로(15)가 제52도에 도시한 플로우차트에 따라 디지탈 신호 처리 회로(14)를 47만 화소용 디지탈 신호 처리를 행하는 디지탈 신호 처리 회로(14c)에 설정한 예이다.

제55도에 도시한 디지탈 신호 처리 회로(14c)와 제53도에 도시한 디지탈 신호 처리 회로(14a)에서 다른 점은 19만 화소 타이밍 발생 회로(144) 대신에 41만 화소 타이밍 발생 회로(146)이 구축되어 있는 점이다. 그외의 것은 동일하므로 동일 부분에는 동일 부호를 붙여 이하 그 설명을 생략한다.

인터페이스(140)을 통해 신호 처리부 제어 회로(15)로부터 출력되는 프로그램 데이타 PDIc에 의해 FPGA 내부의 로직 회로가 소정의 논리로 프로그램되고, RBYL 분리 회로(141), RBYL 색 처리 회로(142), 휘도 신호 처리 회로(143) 및 41만 화소 타이밍 발생 회로(146)이 구축된다. 41만 화소 타이밍 발생 회로(146)은 41만 화소용 영상 신호 처리에 적합한 타이밍 신호를 RBYL분리 회로(141), RBYL 색 처리 회로(142) 및 휘도 신호 처리 회로(143)으로 출력한다. RBYL 분리 회로(141), RBYL 색 처리 회로(142) 및 휘도 신호 처리 회로(143)은 입력된 타이밍 신호에 따라 제53도에 도시한 디지탈 신호 처리 회로와 같이 동작한다. 이 결과, 디지탈 신호 처리 회로(14c)는 41만 화소용 영상 신호 처리를 행한 디지탈 영상 신호 DP를 출력할 수 있다.

상기와 같이 디지탈 신호 처리 회로(14)는 FPGA로 구성되어 있으므로, 소정의 프로그램 데이타에 따라 소정의 논리를 프로그램함으로써 임의의 영상 신호 처리를 심현할 수 있다. 따라서, 하나의 FPGA로 임의의 영상 신호 처리에 적응할 수 있고, 회로 규모를 증대시키지 않고, 회로 규모를 증대시키지 않고, 임의의 영상 신호 처리를 행할 수 있게 된다.

또, 제51도에 도시한 이마지 변환 회로(12)는 제46도에 도시한 이미지 변환 회로와 같이 FPGA로 구성되어 있고, 신호 처리부 제어 회로(15)로부터 출력되는 프로그램 데이타에 따라 임의의 이미지 포맷 변환 처리를 실현할 수 있다. 따라서, 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12) 모두 촬상 소자(1)의 해상도 또는 지정된 변환 방법에 따라 임의의 영상 신호 처리 및 이미지 포맷 변환 처리를 실현할 수 있다. 또, 예를 들면 촬상 소자(1)로서 스캐너에 이용되는 라인 센서를 이용한 경우에도 새로운 회로를 설치할 필요가 없고, 라인 센서의 해상도에 따른 영상 신호 처리 및 이미지 포맷 변환 처리를 행할 수 있다.

다음으로, 본 발명의 제13 실시예의 화상 처리 장치에 관해 설명하겠다. 제56도는 본 발명의 제13 실시예의 화상 처리 장치의 구성을 도시한 블럭도이다.

제56도를 참조해서 화상 처리 장치는 정지화용 카메라 헤드부 CHa,동화용 카메라 헤드부 CHb, 디지탈 신호 처리부 DSb를 포함한다. 정지화용 카메라 헤드부 CHa는 촬상 소자(la), 전처리회로(2a), A/D변환 회로(3a), 구동 회로(7a), 헤드부 제어 회로(1la)를 포함한다. 동화용 카메라 헤드부 CHb는 촬상 소자(1b), 전 처리 회로(2b), A/D변환 회로(3b), 구동회로(7b), 헤드부 제어 회로(1lb)를 포함한다 디지탈 신호 처리부 DSb는 신호 전환 회로(18), 디지탈 신호 처리 회로(14), 이미지 변환 회로(12), 신호 처리부 제어 회로(17), 제어 회로(19), 화상 메모리(20)을 포함한다.

촬상 소자(1a)로서는 19만 화소의 CCD가 이용되고, 촬상 소자(1b)로서는 41만 화소의 CCD가 이용된다.또, 촬상 소자(1a)로서 스캐너에 이용되는 라인 센서 등을 이용해도 된다. 정지화용 카메라 헤드부 CHa 및 동화용 카메라 헤드부 CHb는 제46도에 도시한 카메라 헤드부 CH와 거의 동일하게 동작하고, 정지화의 디지탈 화상 신호 SDI 및 동화의 디지탈 화상 신호MDI를 각각 출력한다.

신호 전환 회로(18)은 제어 회로(19)의 제어에 따라 입력된 정지화의 디지탈 화상 신호SDI또는 동화의 디지탈 화상 신호 MDI중 한쪽을 선택하고, 디지탈 신호 처리 회로(14)로 출력한다. 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)는 제2 실시예와 같이 FPGA로 구성되고, 신호 처리부 제어 회로(17)로 부터 출력되는 프로그램 데이타 PDI 및 PD2에 의해 임의의 논리로 프로그램할 수 있다.

디지탈 신호 처리 회로(14)는 프로그램된 논리에 의해 휘도 신호 Y, 색 신호 R-Y,B-Y의 디지탈 영상신호 DP를 생성함과 동시에 화이트 밸런스 처리, 감마 보정 처리 등을 행한다. 이미지 변환 회로(12)는 입력된 휘도 신호 Y, 색 신호 R-Y,B-Y를 기초로 해서 신호 처리부 제어 회로(17)에 의해 지정된 화상 사이즈,예를 들면 CIF,VGA 등의 화상 데이타로 변환시켜서 출력한다. 화상 메모리(20)은 제어 회로(19)에 의해 제어되고, 이미지 변환 회로(12)에 의해 이미지 변환 처리된 정지화의 디지탈 데이타를 기억한다. 신호 처리부 제어 회로(17)은 제어 회로(19)에 의해 지정된 해상도 및 이미지 포맷의 변환 방법에 기초해서 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)를 소정의 논리로 프로그램한다. 제어 회로(19)는 마이크로컴퓨터 등으로 구성되고, 신호 처리부 제어 회로(17), 신호 전환 회로(18) 및 화상 메모리(20)을 이하와 같이 제어한다. 우선, 동화의 디지탈 화상 신호 MDI가 블랭킹 기간에 있는 경우, 신호 전환 회로(18)은 정지화의 디지탈 화상 신호 SDI를 디지탈 신호 처리 회로(14)로 출력한다. 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)는 촬상 소자(1a)의 해상도 및 정지화의 처리에 적합한 영상 신호 처리 및 이미지 포맷 변환 처리의 일부를 실행하고, 차례로 생성된 화상 데이타를 화상 메모리(20)에 기억시킨다. 화상 메모리(20)은 입력된 화상 데이타를 축적해서 모든 처리가 끝난 후에 정지화 데이타 SFD를 출력한다. 또, 동화의 디지탈 화상 신호 MDI가 블랭킹 기간이 아닌 경우에 신호 전환회로(18)은 동화의 디지탈 화상 신호 MDI를 디지탈 신호 처리 회로(14)로 출력한다. 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)는 촬상 소자(1b)의 해상도 및 동화에 적함한 영상 신호 처리 및 이미지 포맷 변환 처리를 실행하고, 동화 데이타 MFD가 출력된다.

다음으로, 제56도에 도시한 제어 회로의 제어 동작에 관해 설명하겠다. 제57도는 제56도에 도시한 제어 회로의 제어 동작을 설명하기 위한 플로우차트이다.

제57도를 참조해서 우선, 스텝 S31에서 동화 카메라인 동화용 헤드 카메라부(1b)로부터 출력되는 동화 디지탈 화상 신호 MDI가 블랭킹 기간인지 여부를 확인 한다. 블랭킹 기간인 경우는 스텝 S37로 이행하고, 그외의 경우는 스텝 S32로 이행한다. 블랭킹 기간 이외인 경우, 스텝 S33에서 신호 처리부 제어 회로(17)에 동화용 변환 방법을 지정한다. 다음으로, 스텝 S33에서 신호 처리부 제어 회로(17)에 해상도가 19만 화소인 것을 지정한다. 다음으로, 스텝 S35에서 신호 처리부 제어 회로(17)은 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)를 동화용 영상 신호 처리 및 이미지 포맷 변환 처리를 행하도록 설정한다. 다음으로, 스텝 S36에서 설정된 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)를 이용해서 동화용 처리가 행해지고 동화의 화상 데이타 MFD가 출력된다. 출력 후 스텝 S31로 돌아가 이후의 처리를 계속한다.

한편, 동화의 디지탈 화상 신호 MDI가 블랭킹 기간인 경우, 스텝 S37에서 정지화의 디지탈 화상 신호 SDI가 출력되고 있는지 여부를 확인한다. 출력되고 있지 않는 경우에는 스텝 S32로 이행하여 이후의 처이를 계속하고, 출력되고 있는 경우에는 스텝 S38로 이행한다. 정지화의 디지탈 화상 신호 SDI가 입력되고 있는 경우, 스텝 S38에서 신호 처리부 제어 회로(17)에 정지화용 변환 방법을 지정한다. 다음으로, 스텝 S39에서 신호 처리부 제어 회로(17)에 해상도가 41만 화소인 것을 지정한다. 다음으로, 스텝 S40에서 신호 처리부 제어 회로(17)은 정지화용 영상 신호 처리 및 이미지 포맷 변환 처리에 대응한 논리가 되도록 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)를 프로그램 한다. 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)는 설정된 논리에 따라 정지화용 영상 신호 처리 및 이미지 포맷 변환 처리의 일부를 실행하고, 변환된 화상 데이타를 화상 메모리(20)으로 출력한다.

다음으로, 스텝 S41에서 화상 메모리(20)은 변환된 결과를 축적한다. 다음으로, 스텝 S42에서 화상 메모리(20)에 축적된 정지화의 영상의 1장 구성되었는지 여부를 확인한다. 1장의 정지화가 구성되어 있지 않은 경우는 스텝 S31로 이행하여 이후의 처리를 계속하고, 1장의 정지화가 구성되어 있는 경우는 스텝 S43으로 이행한다. 다음으로, 스텝 S43에서 화상 메모리에 축적된 1장의 정지화를 화상 데이타 SFD로서 외부로 출력한다.

이상의 동적에 따라 블랭킹 기간, 즉 동화 디지탈 화상 신호 MDI를 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)에서 처리할 필요가 없는 동안에 정지화 디지탈 화상 신호 SDI의 처리를 행하고 있으므로, 동화 및 정지화의 처리를 효율적으로 행할 수 있다. 또, 상기 처리는 FPGA로 구성된 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(12)에 의해 행해지기 때문에 회로 규모가 증대하지 않는다. 또, 제13 실시예에서는 촬상 소자의 해상도나 화상의 특징에 따른 영상 신호 처리 및 이미지 포맷 변환 처리를 행할 수 있어, 최적의 영상 신호 처리 및 이미지 포맷 변환 처리를 회로 규모를 증대시키기 않고 실현할 수 있게된다

또, 상기 실시예에서는 2개의 카메라 헤드부 즉 2종류의 영상에 관해 다루고 있지만, 디지탈 신호 처리부 DSb의 처리가 고속이면 3종류 이상의 영상을 처리할 수도 있다. 또한, 텔레비젼 회의 등의 코마 전송적인 여러 종류의 동화에 대해서는 화상 메모리에 의해 정지화의 처리를 고속으로 행하고, 전체 처리를 효율적으로 할 수 있다.

다음으로, 본 발명의 제14실시예에서의 화상 처리 장치인 디지탈 카메라에 관해 도면을 참조하면서 설명하겠다. 제58도는 본 발명의 제14 실시예의 화상 처리 장치의 구성을 도시한 블럭도이다.

제58도를 참조해서 화상 처리 장치는 카메라 헤드부 CHR, 디지탈 신호 처리부 DSR을 포함한다. 카메라 헤드부 CHR은 ROM(Read Only Memory;21)을 포함한다. 디지탈 신호 처리부 DSR은 디지탈 신호 처리 회로(14), 시리얼 ROMI/F(22)를 포함한다.

디지탈 신호 처리부 DSR은 FPGA로 구성되고, 프로그램 데이타에 따른 임의의 논리를 프로그램할 수 있다. 카메라 헤드부 CHR에는 디지탈 신호 처리 회로(14)내부의 FPGA의 로직 회로를 프로그래밍하기 위한 프로그램 데이타를 보유한 ROM(21)이 구비되어 있다. 디지탈 신호 처리 회로(14)는 전원이 온일 때 시리얼 ROMI/F(22)를 통해 ROM(21)에 데이타를 독출하기 위한 클럭 CK를 출력한다. 클럭 CK를 받은 ROM(21)은 클럭 CK에 동기해서 시리얼 데이타인 프로그램 데이타 PD를 디지탈 신호 처리 회로(14)로 출력한다. 디지탈 신호 처리 회로(14)는 입력된 프로그램 데이타 신호 처리 회로(14)로 출력한다. 디지탈 신호 처리 회로(14)는 입력된 프로그램 데이타에 따라 내부의 로직 회로를 구축한다. 상기 동작은 디지탈 신호 처리 회로(14)에 의해 자동적으로 행해진다. 디지탈 신호 처리 회로(14)는 내부의 로직 회로의 프로그래밍이 종료하면 동작 상태가 되고, 카메라 헤드부 CHR로부터 출력되는 디지탈 화상 신호 DI를 ROM(21)에 기억된 프로그램 데이타에 따른 소정의 영상 방식에 대응한 영상 신호 DP로 변환시켜서 출력한다. 또한, ROM(21)에 기억된 프로그램 데이타는 FPGA개발 장치(도시 생략)에 의해 로직 회로의 네트 리스트로부터 자동 변환되어 생성된다.

다음으로, 제58도에 도시한 화상 처리 장치의 구체적인 구성예에 관해 설명 하겠다. 이하의 각 구체예는 ROM(21)에 기억되어 있는 프로그램 데이타를 변경시킴으로써 원하는 구성을 선택할 수 있다. 제59도는 제58도에 도시한 화상 처리 장치의 제1 구체예를 도시한 블럭도이다. 제59도에 도시한 화상 처리 장치는 색차 방식의 디지탈 영상 신호를 출력하는 화상 처리 장치의 구체예이다.

제59도를 참조해서 화상 처리 장치는 카메라 헤드부 CHRa, 디지탈 신호 처리부 DSRa를 포함한다. 카메라 헤드부 CHRa는 촬상 소자(1), 전 처리 회로(2), A/D 변환 회로(3), 구동 회로(7), ROM(21a)를 포함한다. 디지탈 신호 처리부 DSRa는 디지탈 신호 처리 회로(14a), 시리얼 ROM/F(22), 카메라 마이크로컴퓨터(24)를 포함한다. 디지탈 신호 처리 회로(14a)는 RBYL 분리 회로(141), RBYL색 처리 회로(142), 휘도 신호 처리 회로(143), 마이크로컴퓨터 I/F(23)을 포함한다.

RBYL 분리 회로(141)은 A/D변환 회로(3)으로부터 출력된 디지탈 화상 데이타로부터 R신호, B신호, YL신호(휘도의 저주파 성분)을 분리 출력한다. RBYL 색 처리 회로(142)는 RBYL 색 분리 회로로부터 출력되는 R신호,B신호 및 YL신호에 화이트 밸런스 제어, 새차 신호로의 변환, 색차 게인의 설정 등을 행하고, R-Y,B-Y의 색차 신호를 출력한다. 휘도 신호 처리 회로(143)은 A/D 변환 회로(3)으로 부터 출력된 디지탈 화상 데이타로부터 휘도 신호 처리 회로(143)은 A/D 변환 회로(3)으로부터 출력된 디지탈 화상 데이타로부터 휘도 신호Y를 추출하고, 윤곽 보정 등을 행한다. 카메라 마이크로컴퓨터(24)는 마이크로컴퓨터 I/F(23)을 통해 화이트 밸런스의 제어 및 아이리스의 제어 등을 행한다.

상기 RBYL 분리 회로(141), RBYL색 처리 회로(142), 휘도 신호 처리 회로(143)은 시리얼 ROMI/F(22)를 통해 ROM(21a)로부터 입력되는 프로그램 데이타 PD에 의해 FPGA로 구성되는 디지탈 신호 처리 회로(14)의 로직 회로가 프로그래밍되어 구성된 것이다. 상기 동작에 따라 제59도에 도시한 화상 처리 장치는 색차 방식의 디지탈 영상 신호 Y, R-Y, B-Y를 출력할 수 있다.

다음으로, 제58도에 도시한 화상 처리 장치의 제2 구체예에 관해 설명하겠다. 제60도는 제58도에 도시한 화상 처리 장치의 제2 구체예의 구성을 도시한 블럭도이다. 제60도에 도시한 화상 처리 장치와 제59도에 도시한 화상 처리 장치에서 동일 부분에는 동일 부호를 붙여 이하 상세한 설명을 생략한다.

제60도에 도시한 화상 처리 장치는 원색 방식의 디지탈 신호를 출력하는 화상 처리 장치의 구체예이다. 제60도에 도시한 디지탈 신호 처리 회로(14b)에서는 제59도에 도시한 RBYL 분리 회로(141), RBYL색 처리 회로(142) 대신에 RGB 분리회로(147), RGB색 처리 회로(148) 및 가산기(149)가 새롭게 구축되어 있다. RGB 분리 회로(147), RGB 색 처리 회로(148) 및 가산기(149)는 ROM(21b)에 기억된 프로그램 데이타에 의해 FPGA의 로직 회로가 프로그래밍되어 구축된 것이다.

RGB 분리 회로(147)은 A/D 변환 회로(3)으로부터 출력되는 디지탈 화상 데이타로부터 R신호, B신호, G신호를 분리 출력한다. RGB색 처리 회로(148)은 입력된 RGB신호에 대해 화이트 밸런스 제어, 게인의 설정 등을 행하여 가산기(149)로 출력한다. 휘도 신호 처리 회로(143)은 A/D변환 회로(3)으로부터 출력된 디지탈 화상 데이타로부터 휘도 신호 Y를 추출하고, 윤곽 보정 등을 행하며 휘도 신호 Y를 가산기(149)로 출력한다. 가산기(149)는 색 신호 및 휘도 신호를 가산하고, RGB 방식의 디지탈 영상 신호를 출력한다. 상기 동작에 따라 원색 방식의 디지탈 영상 신호가 디지탈 신호 처리부 DSRa로부터 출력된다.

다음으로, 제58도에 도시한 화상 처리 장치의 제3구체예에 관해 설명하겠다. 제61도는 제58도에 도시한 화상 처리 장치의 제3구체예의 구성을 도시한 블럭도이다. 제61도에 도시한 화상 처리 장치와 제59도에 도시한 화상 처리 장치에서 동일 부분에는 동일 부호를 붙여 이하 그 설명을 생략한다.

제61도에 도시한 화상 처리 장치는 컴포지트 방식의 영상 신호를 출력하는 화상 처리 장치의 구체예이다. 제61도에 도시한 화상 처리 장치에서는 제59도에 도시한 화상 처리 장치의 구성에 덧붙여 NTSC 엔코더(150)이 부가되어 있다. NTSC 엔코더(150)은 색 차 방식의 영상 신호를 변조시켜서 컴포지트 방식의영상 신호 CDP 를 출력한다. 제61도에 도시한RBYL부리 회로(141),RBYL색 처리 회로(142), 휘도 신호 처리 회로(143) 및 NTSC 에코더(150)은 ROM(21c)에 기억되어 있는 프로그램 데이타에 따라 FPGA의 로직 회로가 프로그램되어 구축된 것이다. 따라서, 제61도에 도시한 화상 처리 장치는 컴포지트 방식의 영상 신호를 출력할 수 있다.

제59도 내지 제61도에 도시한 화상 처리 장치는 FPGA로 구성되는 디지탈 신호처리 회로(14)를 ROM(21)에 기억된 프로그램 데이타에 따라 프로그램되어 구축된 것이다. 즉, 하나의 FPGA를 이용해서 3종류의 영상 방식에 대응한 영상 신호를 출력할 수 있고, 제1 실시예의 화상 처리 장치에서는 회로 규모를 증대시키지 않고, 원하는 영상 방식에 대응한 영상 신호를 출력할 수 있다.

다음으로, 본 발명의 제15실시예의 화상 처리 장치에 관해 설명하겠다. 제62도는 본 발명의 제15실시예의 화상 처리 장치의 구성을 도시한 블럭도이다.

제62도를 참조해서 화상 처리 장치는 카메라 헤드부 CHRd,디지탈 신호 처리부 DSR을 포함한다. 카메라 헤드부 CHRd는 ROM(21a 내지 21c), 선택 회로(25)를 포함한다. 디지탈 신호 처리부DSR은 디지탈 신호 처리 회로(14), 시리얼 ROM/F(22)를 포함한다.

ROM(21a)에는 FPGA로 구성되는 디지탈 신호 처리 회로(14)가 색차 방식의 디지탈 영상 신호를 출력하기 위한 프로그램 데이타가 기억되어 있다. ROM(21b)에는 원색 방식의 디지탈 영상 신호를 출력하기 위한 프로그램 데이타가 기억되고, ROM(21c)에는 컴포지트 방식의 영상 신호를 출력하기 위한 프로그램 데이타가 기억되어 있다. 선택 회로(25)는 ROM(21a 내지 21c) 중 하나의 ROM을 선택한다. 선택 회로(25)는 예를 들면 카메라 헤드부 CHRd에 구비된 딥 스위치(도시 생략) 등에 의해 설정된 데이타에 대응하는 영상 방식을 선택하거나, 외부로부터 입력되는 선택신호에 따른 영상 방식을 선택한다. 디지탈 신호 처리 회로(14)는 전원이 온일 때 선택된 ROM의 프로그램 데이타를 독출하고, 내부의 로직 회로를 프로그램 데이타에 따른 논리로 구성한 후에 동작 상태에 들어가 프로그램 데이타에 따른 영상 방식으로 소정의 영상 신호를 출력한다. 상기 동작에 따라 제15실시예에서도 회로 규모를 증대시키지 않고, 원하는 영상 방식에 대응한 영상 신호를 출력할 수 있다.

다음으로, 본 발명의 제16실시예의 화상 처리 장치에 관해 설명하겠다. 제63도는 본 발명의 제16실시예의 화상 처리 장치의 구성을 도시한 블럭도이다.

제63도를 참조해서 화상 처리 장치는 카메라 헤드부 CHRe, 디지탈 신호 처리부 DSRa을 포함한다. 디지탈 신호 처리부 DSRe는 디지탈 신호 처리 회로(14), 호스트 I/F(26)을 포함한다.

카메라 헤드부 CHRe는 예를 들면 제59도에 도시한 카메라 헤드부 CHRa로부터 ROM(21a)를 삭제한 것을 이용한다. 카메라 헤드부 CHRe는 피사체로부터 입사된 촬상광을 전기 신호로 변환시키고, 그 전기 신호를 디지탈 화상 신호 DI로 변환시켜서 디지탈 신호 처리부 DSRe로 출력한다. 디지탈 신호 처리부 DSRe는 호스트I/F(26)을 구비하고, 호스트 장치(27)과 데이타의 전송을 행한다. 예를 들면 호스트 장치(27)로부터 FPGA의 프로그래밍 데이타, 핸드 쉐이크 신호 등이 호스트 I/F(26)을 통해 디지탈 신호 처리 회로(14)로 출력된다. FPGA로 구성되는 디지탈 신호 처리 회로(14)는 호스트 장치(27)로부터 출력되는 프로그램 데이타에 따라 내부의 로직 회로를 프로그래밍하고, 제1 실시예와 같이 소정의 영상 방식에 대응한 논리 회로를 내부에 구축한다. 디지탈 신호 처리 회로(14)는 입력된 디지탈 화상 데이타 DI를 호스트 장치(27)로부터 출력된 프로그램 데이타에 따라 소정의 영상 방식에 대응한 디지탈 영상 신호 DP로 변환시켜서 출력한다.

다음으로, 제63도에 도시한 화상 처리 장치의 FPGA의 프로그래밍 방법에 관해 설명하겠다. 제64도는 제63도에 도시한 화상 처리 장치의 FPGA의 프로그래밍 방법을 설명하기 위한 플로우차트이다.

FPGA로 구성되는 디지탈 신호 처리 회로(14)는 칩 선택 신호/CS(/는 로우 액티브 신호를 나타낸다)가 액티브 상태로 된 후에 라이트 스트로브 신호/WS의 상승으로 1바이트의 프로그램 데이타를 페치한다. 페치가 완료하면, 디지탈 신호 처리 회로(14)는/ACN 신호를 액티브 상태로 한다. 상기와 같은 동작을 행하는 FPGA로 구성되는 디지탈 신호 처리 회로(14)는 제64도에 도시한 프로그래밍 방법에 따라 내부의 로직 회로를 프로그램할 수 있다.

우선, 스텝 S51에서 FPGA프로그램 메모리를 클리어한다. 다음으로, 스텝S52에서 칩 선택 신호/CS를 L로 설정하여 액티브 상태로 한다. 다음으로, 스텝 S53에서 라이트 스트로브 신호/WS를 L로 하고, 라이트 스트로브 신호/WS를 액티브 상태로 한다. 다음으로, 스텝 S54에서 호스트 장치(27)로부터 프로그램 데이타가 출력된다. 다음으로, 스텝 S55에서 라이트 스트로브 신호/WS가 H로 설정되고, 라이트 스트로브 신호/WS가 비액티브 상태로 된다. 다음으로, 스텝 S56에서 /ACN 신호가 L로 되었는지 여부를 확인한다. L로 되어 있지 않은 경우는 확인 동작을 반복하고, L로 되어 있는 경우는 스텝 S57로 이행한다. 다음으로, 스텝 S57에서 호스트 장치(27)로부터 프로그램 데이타의 전송이 종료했는지 여부를 확인한다. 프로그램 데이타의 전송이 종료했는지 여부를 확인한다. 프로그램 데이타의 전송이 종료하지 않으 sruddn는 스텝 S53으로 이행하여 이후의 처리를 계속하고, 종료한 경우는 스텝 S58로 이행한다.

다음으로, 스텝 S58에서 칩 선택 신호/CS를 H로 설정하여 칩 선택 신호/CS를 비액티브한 상태로 한다. 다음으로, 스텝 S59에서 프로그래밍이 종료했는지 여부가 확인되고, 종료하지 않은 경우는 확인 동작을 반복하고 종료한 경우 처리를 종료한다.

이상의 동작에 따라 호스트 장치(27)은 데이타 전송 전에 FPGA의 프로그래밍 메모리를 클리어한 후에 데이타를 전송하고, 모든 데이타를 전송한 후에 FPGA의 프로그래밍 메모리를 클러어한 후에 데이타를 전송하고, 모든 데이타를 전송한 후에 FPGA로부터 프로그래밍 종료 신호를 기다려 프로그래밍 동작이 종료한다.

이상과 같이 제16 실시예에서는 외부의 호스트 장치로부터 출력되는 프로그램 데이타에 따라 FPGA로 구성되는 디지탈 신호 처리 회로(14) 내부의 로직 회로가 프로그래밍되고, 프로그램 데이타에 따른 소정의 영상방식에 대응한 논리가 구축된다. 이 결과, 호스트 장치(27)로부터 출력되는 프로그레밍 데이타에 따른 소정의 영상 방식에 대응한 논리가 구축된다. 이 결과, 호스트 장치(27)로부터 출력도는 프로그래밍 데이타에 따른 영상 방식에 대응한 영상 신호를 출력할 수 있고, 회로 규모를 증대시키지 않고 원하는 영상 방식에 대응한 영상 신호를 출력할 수 있다.

또, 제16 실시예에서는 호스트 I/F만을 구비한 경우에 관해 서술했으나, 제14 실시예와 같이 시리얼 ROMI/F를 더 구비하고, 카메라 헤드부에 ROM을 구비하는 경우는 카메라 헤드부의 ROM의 프로그램 데이타에 따라 디지탈 신호 처리 회로 내부의 로직 회로를 프로그램할 수 있고, 외부의 호스트 장치 및 내부의 ROM 양쪽 데이타에 따라 원하는 영상 방식에 대응한 영상 신호를 출력할 수도 있다.

다음으로, 본 발명의 제17실시예의 화상 처리 장치에 관해 설명하겠다. 제65도는 본 발명의 제17실시예의 화상 처리 장치의 구성을 도시한 블럭도이다. 제65도에 도시한 화상 처리 장치와 제58도에 도시한 화상 처리 장치에서 동일 부분에는 동일 부호를 붙여 이하 그 설명을 생략한다.

제65도를 참조해서 디지탈 신호 처리 회로(14d)에서는 레지스터부(28)을 더 포함한다. 디지탈 신호 처리 회로(14d)에서는 색 분리 회로에서 색 재현성을 보정하기 위한 계수나 윤곽 보정 계수 등의 데이타를 초기 설정할 필요가 있다. 이 때문에 디지탈 신호 처리 회로(14d)의 레지스터부(28)에는 상기와 같을 계수를 설정하기 위한 레지스터라 몇 개 구비되어 있다. 이 레지스터는 카메라 마이크로컴퓨터로부터 어드레스 신호, 데이타 신호 및 스트로브 신호를 출력해서 레지스터를 설정할 수 있다. 따라서, 조정시에 레지스터의 값을 변화시키면서 최적의 조정 데이타를 구하고, 구해진 조정 데이타에 따라 디지탈 신호 처리 회로(14d) 내부의 로직 회로의 프로그램 데이타를 변경한다.

다음으로, 레지스터 설정의 변경에 관해 설명하겠다. 제66도 및 제67도는 제65도에 도시한 레지스터부에 구비되는 레지스터의 제1 및 제2 구성을 도시한 회로도이다.

우선, 제66도를 참조해서 레지스터는 어드레스 디코더 AD, AND 게이트GI, D플립플롭 L0내지L3을 포함한다.

리세트 신호 RS는 D플립플롭 L0내지 L3의 세트 단자 SD에 입력된다. 데이타TDO 내지 TD3은 데이타 버스를 통해 대응하는 D프립플롭 L0 내지 L3의 입력 단자 D에 각각 입력된다. 어드레스 신호 AD는 어드레스 버스를 통해 어드레스 디코더 AD에 입력되고, 어드레스 신호 AD의 디코더 신호가 AND게이트 GI에 입력된다. 또, 스트로브 신호 STB가 AND 게이트 GI에 입력된다. AND게이트 GI의 출력은 D플립플롭 L0 내지 L3의 클럭 단자 CK에 입력된다. D플립플롭 L0내지 L3의 리세트 단자 RD는 접지 전위 GND 접속된다. D플립플롭 L0 내지 L3의 출력 단자 Q로부터 설정 데이타 D0 내지 D3이 각각 출력된다.

상기 구성에 따라 제66도에 도시한 레지스터에서는 설정 데이타 D0 내지 D3의 초기값이 1111로 설정된다.

다음으로, 제66도에 도시한 레지스터의 구성을 제67도에 도시한 레지스터의 구성으로 변경한다. 이 결과, 제67도에 도시한 레지스터에서는 설정 데이타 D0 내지 D3의 값은 1001로 설정된다. 상기와 같은 회로 구성의 변경에 대응한 프로그램 데이타를 작성하고, 이 프로그램 데이타를 카메라 헤드부 CHR의 ROM(21)에 기억시킨다. 따라서, 조정시에 최적의 조정 데이타를 구하고, 구해진 조정 데이타를 ROM(21)에 기억하게 함으로써 카메라 헤드부 CHR의 특성에 따른 최적의 초기 설정이 ROM(21)의 프로그램 데이타에 의해 행해지고, 디지탈 신호 처리 회로(14d) 내부의 로직 회로가 프로그래밍되고, 각 계수의 초기 설정도 동시에 행할 수 있다.

또, 제17실시예에서는 상기 조정 데이타에 대응한 프로그램 데이타를 카메라 헤드부의 ROM(21) 내에 기억하고 있으므로, 카메라 헤드부 CHR을 교환해도 카메라 헤드부 CHR에 구비된 촬상 소자의 특성에 최적의 조정 데이타를 포함하는 프로그램 데이타를 카메라 헤드부 CHR측에 구비할 수 있고, 카메라 헤드부 CHR을 교환한 경우에도 최적의 조정을 행할 수 있다.

다음으로, 본 발명의 제18실시예의 화상 처리 장치에 관해 설명하겠다. 제68도는 본 발명의 제18실시예의 화상 처리 장치의 구성을 도시한 블럭도이다.

제68도를 참조해서 화상 처리 장치는 카메라 헤드부 CHRf,디지탈 신호 처리부(3)을 포함한다. 카메라 헤드부 CHRf는 ROM(21d)를 포함한다. 디지탈 신호 처리부(3)은 FPGA(29),시리얼 ROMI/F(22)를 포함한다. FPGA(39)는 디지탈 신호 처리 회로(14), 이미지 변환 회로(30)을 포함한다.

디지탈 신호 처리 회로(14) 및 이미지 변환 회로(30)은 FPGA(29)로 구성되고, FPGA(29)의 로직 회로를 프로그래밍함으로써 소정의 논리가 구축된다. FPGA(29)의 프로그램 데이타는 카메라 헤드부 CHRf에 구비된 ROM(21d) 내에 기억되어 있다. 즉, ROM(21d)에는 디지탈 신호 처리 회로(14)를 구축하기 위한 신호 처리용 프로그래밍 데이타 및 이미지 변환 회로(30)을 구축하기 위한 포맷 변환용 프로그램 데이타가 기억되어 있다. FPGA(29)는 전원이 온일 때, 시리얼 ROMI/F(22)를 통해 데이타를 독출하기 위한 클럭 CK를 ROM(21d)로 출력한다. ROM(21d)는 입력된 클럭CK에 동기해서 시리얼 데이타인 프로그램 데이타 PD를 시리얼 ROMI/F(22)를 통해 FPGA(29)로 출력한다. FPGA(29)는 입력된 프로그램 데이타에 따라 내부의 로직 회로를 구축하고, 소정의 논리에 대응한 디지탈 신호 처리 회로(14) 및 이미지 변환 회로(30)을 프로그래밍한다. 상기 동작은 FPGA(29)에 의해 자동적으로 행해진다.

FPGA(29)는 내부의 로직 회로의 프로그래밍이 종료하면 동작 상태가 된다. 즉, 디지탈 신호 처리 회로(14)는 카메라 헤드부 CHRf로부터 출력되는 디지탈 화상 데이타 DI를 ROM(21d)에 기억된 신호 처리용 프로그램 데이타에 따라 소정의 영상 방식에 대응한 영상 신호로 변환시켜서 이미지 변환 회로(30)으로 출력한다. 다음으로, 이미지 변환 회로(30)은 입력된 영상 신호를 ROM(21d)에 기억된 포맷 변환용 프로그램 데이타에 따라 소정의 포맷 변환 방식에 대응한 포맷의 화상 데이타 FD를 출력한다. 또한, ROM(21d)의 데이타는 FPGA 개발 장치에 따라 로직 회로의 네트 리스트(net list)로부터 자동 변환되어 생성된다.

다음으로, 제68도에 도시한 화상 처리 장치의 구체적인 구성예에 관해 설명하겠다. 이하에 나타낸 각 구체예는 ROM(21d)에 기억되어 있는 프로그램 데이타를 변경시킴으로써 어느 하나의 구성을 선택할 수 있다.

제69도는 제68도에 도시한 화상 처리 장치의 제1 구체예의 구성을 도시한 블럭도이다. 제69도에 도시한 화상 처리 장치는 디지탈 화상 신호를 색차 방식의 디지탈 영상 신호로 변환시키고, CIF화상 데이타로 변환시켜서 출력되는 화상 처리 장치이다.

제69도를 참조해서 화상 처리 장치는 카메라 헤드부 CHRg,디지탈 신호 처리부DSRd을 포함한다. 카메라 헤드부 CHRg는 촬상 소자(1), 전 처리 회로(2), A/D변환 회로(3), 구동 회로(7), ROM(21e)를 포함한다. 디지탈 신호 처리부DSRd는 FPGA(29a),시리얼 ROMI/F(22), 카메라 마이크로컴퓨터(24)를 포함한다. FPGA(29a)는 디지탈 신호 처리 회로(14), CIF변환 회로(30a),마이크로컴퓨터I/F(23)을 포함한다. 촬상 소자(1)은 32만 화소의 CCD이다. ROM(21e)에는 색차 방식의 디지탈 영상 신호를 출력하는 디지탈 신호 회로(14)를 구축하기 위한 신호 처리용 프로그램 데이타 및 CIF포맷의 화상 데이타를 출력하는 CIF 변환 회로를 구축하기 위한 이미지 변환용 프로그램 데이타를 기억하고 있다. FPGA(29a)는 시리얼 ROMI/F(22)를 통해 ROM(21e)에 기억되어 있는 프로그램 데이타에 따라 내부의 로직 회로를 프로그램하고, RBYL분리 회로(141), RBYL 색 처리 회로(142), 휘도 신호 처리 회로(143) 및 CIF 변환 회로(30a)를 구축한다. 따라서, 디지탈 신호 처리 회로(14)는 제59도에 도시한 화상 처리 장치와 같이 디지탈 화상 데이타를 색차 방식의 디지탈 영상 신호로 변환시키고, CIF변환 회로(30a)로 출력한다. CIF변환 회로(30a)는 색차 방식의 디지탈 영상 신호를 CIF 포맷의 화상 데이타로 변환시켜서 출력한다.

다음으로, 32만 화소의 촬상 소자(1)을 사용한 경우의 CIF포맷으로의 변환에 관해 설명하겠다. 촬상 소자(1)의 화소수는 512(H)x582(V)로 한다. 우선, 구동 회로(7)에 의해 촬상 소자(1)로부터 논인터레이스 독출을 행한다. 논인터레이스 독출한 신호를 전 처리 회로(2), A/D변환 회로(3) 및 디지탈 신호 처리 회로(14)에 의해 색차 방식의 영상 신호로 변환시킨다. 이 결과, 화소수 512(H)x291(V)의 휘도 데이타 Y,색 데이타(접 순차 색차)R-Y,B-Y가 얻어진다. 얻어진 휘도 데이타Y,색 데이터R-Y, B-Y를 CIF변환 회로(30a)에 의해 해상도 352(H)x288(V)의 CIF 포맷에 대응한 화상 데이타 CIF로 변환시켜서 출력한다.

다음으로, 제68도에 도시한 화상 처리 장치의 제2 구체예에 관해 설명하겠다. 제70도는 제68도에 도시한 화상 처리장치의 제2 구체예의 구성을 도시한 블럭도이다. 제70도에 도시한 화상 처리 장치는 디지탈 화상 데이타를 색차 방식의 디지탈 영상 신호로 변환시켜서 VGA(비디오 그래픽스 어레이) 포맷의 화상 데이타로 변환시켜서 출력하는 화상 처리 장치이다.

제70도에 도시한 화상 처리 장치와 제69도에 도시한 화상 처리 장치에서 다른 점은 32만 화소의 촬상 소자에서 41만 화소의 촬상 소자로 변경되고, CIF변환 회로(30a)가 VGA변환 회로(30b)로 변경되며, 색차 방식의 영상 신호에 대응한 신호 처리용 프로그램 데이타 및 VGA포맷에 대응한 이미지 변환용 프로그램 데이타를 기억한 ROM(21e)로부터 색차 방식의 영상 신호에 대응한 신호 처리용 프로그램 데이타 및 VGA포맷에 대응한 이미지 변환용 프로그램 데이타를 기억한 ROM(21f)로 변경된 점이다. 그외의 점은 제69도에 도시한 화상 처리 장치와 같으므로 동일 부분에는 동일 부호를 붙여 이하 그설명을 생략한다.

FPGA(29b)는 시리얼 ROMI/F(22)를 통해 ROM(21f)로부터 프로그램 데이타 PD를 받아 내부의 로직 회로를 프로그램하고, 색차 방식의 영상 신호를 출력하는 디지탈 신호 처리 회로(32) 및 VGA 포맷의 화상 데이타를 출력하는 VGA 변환 회로(30b)를 구축한다. 따라서, 촬상 소자(1)로부터 구동 회로(7)에 의해 독출된 신호는 전 처리 회로(2), A/D변환 회로(3)에 의해 디지탈 화상 데이타 DI로 변환되고, 디지탈 신호 처리 회로(32)에 의해 화소수 768(H)x247(V)의 휘도 데이타Y,색 데이타 R-Y,B-Y로 변환되어 VGA변환 회로(30b)로 출력된다. VGA변환 회로(30b)에서는 수직 방향의 상 4라인 및 하3라인을 삭제하여 240라인으로 함과 동시에 수평 방향의 12도트를 10도트로 변환시킴으로써 VGA포맷에 대응한 해상도 640(H)x480(V)의 화상 데이타 VGA를 출력한다.

상기와 같이 제18 실시예에서도 FPGA에 의해 원하는 영상 방식에 대응한 디지탈 신호 처리 회로 및 원하는 이미지 변환 방식에 대응한 이미지 변환 회로를 구축할 수 있고, 회로 규모를 증대시키지 않고 원하는 영상 방식 및 이미지 변환 방식에 대응한 영상 신호를 출력할 수 있다. 또, 화소수가 다른 촬상 소자를 이용해서 이미지 포맷을 출력할 수 있다. 또, 화소수가 다른 촬상 소자를 이용해서 이미지 포맷을 변환시키는 경우, 카메라 헤드부에 원하는 이미지 변환 방식에 대응한 프로그램 데이타를 기억한 ROM을 구비하고 있으므로, 카메라 헤드부를 교환하는 것만으로 촬상 소자의 교환과 이미지 포맷 변환 회로의 로직 회로의 변경을 동시에 행할수 있다.

Claims

피사체로부터 입사되는 촬상광을 디지탈 영상 신호로 변환시키는 화상 신호 출력 수단, 상기 디지탈 영상 신호를 신호 처리하여 디지탈 영상 신호를 출력하는 신호 처리 수단, 상기 디지탈 영상 신호를 제1 화상 포맷의 화상 데이타로 변환시키는 제1 변환 수단, 상기 제1 포맷의 화상 데이타를, 상기 제1 포맷을 수정하여 변형시킨 제2 포맷의 화상 데이타로 변환시키는 제2 변환 수단, 포맷 변환을 지정하는 포맷 지정 신호에 응답하여, 상기 제1 변환 수단만의 동작을 선택하고 제어하여 상기 화상 데이타를 상기 제1 포맷으로 변환시키며, 상기 제1 및 제2 변환 수단 모두의 동작을 선택하고 제어하여 상기 화상 데이타를 상기 제2 포맷으로 변환시키는 변환 제어 수단, 및 상기 제1 및 제2 변환 수단 각각에 접속되어, 상기 제1 및 제2 포맷중의 하나로 변환된 상기 화상 데이타를 출력하는 출력 수단을 포함하는 화상 처리 장치.
제1항에 있어서, 상기 디지탈 영상 신호로부터 화상의 특징을 검출하는 검출 수단을 더 포함하고, 상기 변환 제어 수단은 상기 검출 수단에 의해 검출된 특징에 따라 복수의 화상 포맷 변환 중의 적어도 하나를 수행하기 위하여 상기 제1 및 제2 변환 수단 중의 적어도 하나를 선택하는 화상 처리 장치.
제1항에 있어서, 상기 제1 변환 수단은 상기 디지탈 영상 신호를 352화소 x 288라인의 CIF 포맷에 대응한 화상 데이타로 변환시키고, 상기 제2 변환 수단은 상기 제1 변환 수단으로 부터 출력되는 상기 CIF 포맷에 대응한 상기 화상 데이타를 수신하여 상기 CIF 포맷에 대응한 상기 화상 데이타를 다른 포맷에 대응한 화상 데이타로 변환시키며, 상기 변환 제어 수단은 상기 제1 변환 수단으로부터의 상기 CIF 포맷중의 하나 및 상기 제2 변환 수단으로부터의 다른 포맷에 대응하여, 상기 변환된 화상 데이타를 상기 출력 수단에 선택적으로 제공하는 화상 처리 장치.
제3항에 있어서, 상기 제2변환 수단은 상기 CIF포맷에 대응한 상기 화상 데이타를 수평 방향 및 수직 방향으로 1/2감소된 화상 데이타로 변환시켜, 176화소 x 144라인의 QCIF 포맷에 대응한 화상 데이타를 생성하는 1/2 변환 수단을 포함하는 화상 처리 장치.
제1항에 있어서, 상기 제2 포맷을 수정하여 변형시킨 제3 포맷의 화상 데이타로 상기 제2포맷의 화상 데이타를 변환시키는 제3 변환 수단을 더 포함하고, 상기 변환 제어 수단은, 포맷 변환을 지정하는 포맷 지정 신호에 응답하여, 각각의 상기 제1 내지 제3 변환 수단의 동작을 선택하고 제어하여 상기 화상 데이타를 상기 제3 포맷으로 변환시키며, 상기 출력 수단은 상기 제3변환 수단에 더 접속되어 상기 제1 내지 제3 포맷 중의 하나로 변환된 화상 데이타를 출력하는 화상 처리 장치.
제5항에 있어서, 상기 제1 내지 제3 변환 수단 중의 적어도 하나는 상기 디지탈 영상 신호를 수신하여 소정의 화상 포맷에 대응한 상기 화상 데이타의 수직 방향의 변환을 행하는 수직 변환 수단을 포함하고, 상기 제1 내지 제3 변환 수단 중의 적어도 하나는 상기 수직 변환 수단과 직렬로 접속되어 소정의 화상 포맷에 대응한 상기 화상 데이타의 수평 방향의 변환을 행하는 수평 변환 수단을 포함하며, 상기 디지탈 영상 신호의 주사선 수가 상기 소정의 화상 포맷에 대응한 화상 데이타의 주사선 수보다 적은 경우, 상기 수직 변환 수단은 상기 디지탈 영상 신호를 보간함으로써 주사선을 확장시킨 확장 화상 데이타를 발생시켜, 상기 확장 화상 데이타의 유효 타이밍을 지시하는 확장 데이타 제어 신호를 제공하는 화상 처리 장치.
제5항에 있어서, 상기 제1내지 제3변환 수단중의 적어도 하난는 상기 디지탈 영상 신호를 수신하여 상기 소정의 화상 포맷에 대응한 화상 데이타의 수직 방향의 변환을 행하는 수직 변환 수단을 포함하고, 상기 제1 내지 제3 변환 수단 중의 적어도 하나는 상기 수직 변환 수단과 직렬로 접속되어 상기 소정의 화상 포맷에 대응한 화상 데이타의 수평 방향의 변환을 행하는 수평 변환 수단을 포함하며, 상기 디지탈 영상 신호의수평 방향의 도트수가 상기 소정의 화상 포맷에 대응한 화상 데이타의 수평 방향의 도트수보다 많은 경우, 상기 수평 변환 수단은 상기 디지탈 영상 신호를 수평 방향으로 압축시킨 압축 화상 데이타를 제공하여 상기 압축 화상 데이타의 유효 타이밍을 지시하는 압축 데이타 제어 신호를 제공하는 화상 처리 장치.
제7항에 있어서, 상기 압축 데이타 제어 신호에 응답하여 상기 압축 화상 데이타를 순차 저장하고, 상기 압축 화상 데이타의 1라인분이 얻어지는 경우, 상기 저장된 압축 화상 데이타를 제공하는 데이타 제어 수단을 더 포함하는 화상 처리 장치.
제5항에 있어서, 상기 제1 변환 수단은 상기 디지탈 영상 신호를 스퀘어 픽셀에 대응한 제1 포맷의 화상 데이타로 변환시키는 수퀘어 픽셀 변환 수단을 포함하는 화상 처리 장치.
제9항에 있어서, 상기 제1 변환 수단은 상기 신호 처리 수단으로부터 출력된 상기 디지탈 영상 신호를 상기 스퀘어 픽셀에 대응한 제1 포맷의 화상 데이타로 변환시키고, 상기 제2 변환 수단은 상기 제1 포맷의 화상 데이타를, 라인수 및 화소수가 상기 제1 포맷의 1/2 제2 포맷의 화상 데이타로 변환시키며, 상기 제3 변환 수단은 상기 제2 포맷의 화상 데이타를, 라인수 및 화소수가 상기 제2 포맷의 1/2인 제3 포맷의 화상 데이타로 변환시키고, 상기 변환 제어 수단은 변환 포맷을 지정하는 포맷 지정 신호에 따라 상기 제1 내지 제3 변환 수단의 변환 동작을 제어하는 화상 처리장치.
제10항에 있어서, 상기 스퀘어 픽셀 변환 수단은 변환된 화상 데이타의 윤곽을 강조하는 윤곽 강조 수단을 더 포함하는 화상 처리 장치.
제10항에 있어서, 상기 신호 처리 수단은 소정의 클럭 신호에 동기하여 상기 디지탈 영상 신호를 출력하고, 상기 제1변환 수단은, 상기 소정의 클럭 신호에 동기하여 입력되는 상기 디지탈 영상 신호를 상기 제1 포맷의 화상 데이타로 변환시키고, 상기 소정의 클럭 신호에 동기하여 상기 제1 포맷의 화상 데이타를 출력하는 제1데이타 변환 수단, 및 상기 제1포맷의 상기 화상 데이타의 유효 타이밍을 지시하는 제1타이밍 신호를 발생시키는 제1타이밍 신호 발생 수단을 더 포함하며, 상기 제2 변환 수단은, 상기 소정의 클럭 신호에 동기하녀 입력되는 상기 제1 포맷의 화상 데이타를 사기 제2 포맷의 화상 데이타로 변환시키고, 상기 소정의 클럭 신호에 동기하여 상기 제2 포맷의 화상 데이타를 출력하는 제2 데이타 변환 수단, 및 상기 제2 포맷의 화상 데이타의 유효 타이밍을 지시하는 제2 타이밍 신호를 발생시키는 제2 타이밍 신호 발생 수단을 더 포함하고, 상기 제3 변환 수단은, 상기 소정의 클럭 신호에 동기하여 입력되는 상기 제2 포맷의 화상 데이타를 상기 제3포맷의 화상 데이타로 변환시키고, 상기 소정의 클럭 신호에 동기하여 상기 제3포맷의 화상 데이타를 출력하는 제3 데이타 변환 수단, 및 상기 제3 포맷의 화상 데이타의 유효 타이밍을 지시하는 제3 타이밍 신호를 발생시키는 제3 타이밍 산호 발생 수단을 더 포함하는 화상 처리 장치.
제12항에 있어서, 상기 제2 데이타 변환 수단은 상기 제1 포맷의 화상 데이타의 기수 및 우수 필드 중 하나의 화상 데이타를 선택하여 라인수를 상기 제1 포맷의 라인수의 1/2로 변환시키고, 상기 제3 데이타 변환 수단은 영산 처리에 의해 상기 제2 포맷의 화상 데이타의 수평 방향의 화소수를 상기 제2 포맷의 화소수 1/2로 변환시키는 수평 연산 수단을 포함하며, 상기 수평 연산 수단은 2개의 인접한 화소의 화상 데이타 또는 1화소 떨어진 2개의 임접한 화소의 화상 데이타 중의 하나를 선택하는 화상 처리 장치.
제12항에 있어서, 상기 제3 데이타 변환 수단은, 연산 처리에 의해 상기 제2 포맷의 화상 데이타의 수평 방향의 화소수를 상기 제2 포맷의 화소수의 1/2로 변환시키는 수평 연산 수단, 상기 수평 연산 수단 및 상기 라인 메모리로부터 출력되는 화상 데이타를 연산 처리함으로써 상기 제2 포맷의 화상 데이타의 수직 방향의 라인수를 상기 제2 포맷의 라인수의 1/2로 변환시키는 수직 연산 수단을 더 포함하는 화상 처리 장치.
제14항에 있어서, 상기 제1 포맷은 해상도 640 x 480화소의 VGA포맷을 포함하는 화상 처리 장치.
제1항에 있어서, 상기 변환 수단중의 하나는, 프로그램 가능한 화상 변환 논리 수단, 및 상기 프로그램 가능한 화상 변환 논리 수단, 및 상기 프로그램 가능한 화상 변환 논리 수단에 소정의 논리를 프로그램하는 프로그래밍 수단을 더 포함하고, 상기 프로그램 가능한 화상 변환 논리 수단은 상기 프로그래밍 수단에 의해 프로그램된 상기 소정의 논리에 따라 상기 디지탈 영상 신호를 소정의 화상 포맷에 대응한 화상 데이타로 변환시켜, 상기 소정의 화상 포맷에 대응한 화상 데이타를 출력하는 화상 처리 장치.
제16항에 있어서, 상기디지탈 영상 신호로부터 화상의 특징을 검출하는 검출 수단을 더 포함하고, 상기 프로그래밍 수단은 상기 검출된 특징에 따라 화상 포맷 변환 처리를 결정하여, 상기 화상 포맷 변환 처리를 실현하는 소정의 논리를 상기 프로그램 가능한 화상 변환 논리수단에 프로그램하며, 상기 프로그램 가능한 화상 변환 논리 수단은 상기 프로그램 수단에 의해 프로그램된 소정의 논리에 따라 상기 신호 처리 수단으로부터 출력되는 상기 디지탈 영상 신호에 상기 화상 포맷 변환 처리를 행하여, 상기 화상 포맷에 대응한 화상 데이타를 출력하는 화상 처리장치.
제16항에 있어서, 상기 신호 처리 수단은 프로그램 가능한 신호 처리논리 수단을 더 포함하고, 상기 프로그래밍 수단은 외부로부터 입력된 제어 데이타에 상기 프로그램 가능한 신호 처리 논리 수단 및 상기 프로그램 가능한 화상 변환 논리 수단에 소정의 논리를 프로그램하는 화상 처리 장치.
제18항에 있어서, 상기 화상 신호 출력 수단은 소정의 해상도를 가진 촬상 수단을 더 포함하고, 상기 제어 데이타는 상기 촬상 수단의 해상도에 관한 데이타를 포함하며, 상기 프로그래밍 수단은 상기 촬상 수단의 해상도에 따른 소정의 논리를 상기 프로그램 가능한 신호 처리 논리 수단 및 상기 프로그램 가능한 화상 변환 논리 수단에 프로그램하고, 상기 프로그램 가능한 신호 처리 논리 수단은 상기 촬상 수단의 해상도에 따른 신호 처리를 행하며, 상기 프로그램 가능한 화상 변환 논리 수단은 상기 촬상 수단의 해상도에 따른 화상 포맷 변환 처리를 행하는 화상 처리 장치.
제16항에 있어서, 상기화상 신호 출력 수단은, 정지 화상의 디지탈 화상 신호를 제공하는 정지 화상 출력 수단, 및 동화상의 디지탈 화상 신호를 제공하는 동화상 출력 수단을 더 포함하고, 상기 화상 처리 수단은 상기 동화상 출력 수단으로부터 출력되는 상기 동화상의 디지탈 화상 신호 및 상기 정지 화상 출력 수단으로부터 출력되는 상기 정지 화상의 디지탈 화상 신호 중의 하나를 선택적으로 출력하는 선택 수단을 더 포함하며, 상기 신호 처리 수단은 프로그램 가능한 신호 처리 수단이고, 상기 화상 처리 장치는 제어 수단을 더 포함하며, 상기 제어 수단은, 상기 선택 수단을 제어하여, 상기 정지 화상 출력 수단으로부터 제공되는 정지화상의 상기 디지탈 화상 신호가 출력되게 하고, 상기 프로그래밍 수단을 제어하여, 상기 동화상 출력 수단으로부터 출력되는 동화상의 상기 디지탈 화상 신호가 블랭킹 기간에 있을 때, 상기 정지 화상 출력 수단으로부터 출력되는 정지 화상의 상기 디지탈 화상 신호에 적합한 신호 처리 및 화상 포맷 변환 처리가 상기 프로그램 가능한 신호 처리 논리 수단 및 상기 프로그램 가능한 화상 변환 논리 수단에 프로그램되게 하며, 상기 선택 수단을 제어하여, 상기 동화상 출력 수단으로부터 출력되는 동화상의 상기 디지탈 화상 신호가 출력되게 하고, 상기 프로그램 수단을 제어하여, 상기 동화상 출력 수단으로부터 출력되는 동화상의 상기 디지탈 화상 신호에 적합한 신호 처리 및 화상 포맷 변환 처리가 상기 프로그램 가능한 신호 처리 논리 수단 및 상기 프로그램 가능한 화상 변환 논리 수단에 프로그램되게 하는 화상 처리 장치.
제16항에 있어서, 소정의 영상 시스템에 대응한 신호 처리 프로그램 데이타 및 소정의 화상 변환 시스템에 대응한 화상 변환 프로그램 데이타를 저장하는 메모리 수단을 더 포함하고, 상기 신호 처리 수단은 프로그램 가능한 신호 처리 수단이며 상기 화상 처리 장치는 상기 화상 신호 출력 수단과 상기 메모리 수단을 포함하는 촬상부, 및 상기 프로그램 가능한 신호 처리 논리 수단, 상기 프로그램 가능한 화상 변환 논리 수단 및 상기 프로그램 수단을 포함하는 신호 처리부로 분리되고, 상기 화상 처리 장치는 상기 프로그램 데이타를 상기 촬상부로부터 상기 프로그램 가능한 신호 처리부로 전송하는 전송 수단을 더 포함하고, 상기 프로그램 가능한 신호 처리 수단은 상기 메모리 수단에 저장된 상기 신호 처리 프로그램 데이타에 따라 프로그램된 소정의 논리를 구비하여, 상기 디지탈 화상 신호를 소정의 영상 시스템에 대응한 디지탈 영상 신호로 변환시켜서 상기 디지탈 영상 신호를 출력하며, 상기 프로그램 가능 화상 변환 논리 수단은 상기 메모리 수단에 저장된 상기 변환 프로그램 데이타에 의해 프로그램 가능한 소정의 논리를 구비하여, 상기 프로그램 가능한 신호 처리 수단으로부터 출력되는 상기 디지탈 영상 신호를 상기 소정의 화상 변환 시스템에 대응한 포맷의 화상 데이타로 변환시키는 화상처리 장치.