JP2002359856A - データ変換回路およびデジタル・カメラ - Google Patents

Abstract

(57)【要約】 【課題】 デジタル・カメラなどの電力消費量を大幅に
低減し得て且つ低廉なデータ変換回路を提供する。 【解決手段】 データ変換回路５は、１画素に単色成分
を有して入力する画素データをフレーム単位またはフィ
ールド単位で交互に記憶する第１バッファ・メモリ２２
および第２バッファ・メモリ２３と、第１バッファ・メ
モリ２２および第２バッファ・メモリ２３の一方に前記
画素データを記憶している期間は、他方に格納済みの前
記画素データを選択的に読み出して出力するように制御
する制御手段２１、２４と、それら制御手段２２，２３
により第１バッファ・メモリ２２および第２バッファ・
メモリ２３から読み出された複数の画素データに対し
て、１画素に複数色成分を有するように画素補間を実行
し面順次データを生成出力する補間部２５と、を備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像データの色成
分配列を面順次に変換するデータ変換回路に関する。

【０００２】

【従来の技術】デジタル・ビデオ・カメラやデジタル・
スチル・カメラなどのデジタル・カメラでは、各種レン
ズなどからなる光学系を透過し結像された光はＣＣＤや
ＣＭＯＳなどの撮像素子からなる撮像センサで検出され
デジタル信号（原画像データ）に変換された後に種々の
デジタル画像処理を施され、ＬＣＤ（液晶ディスプレ
イ）装置などで表示される。

【０００３】図１８は、従来のデジタル・カメラの概略
構成を示すブロック図である。同図に示すようにこのデ
ジタル・カメラは、ＣＣＤ撮像センサ１００で撮像した
動画像を電子的に表示する２種類の表示装置１１１，１
１４を備えている。一つは、デジタル・カメラの背面部
などに設けられる比較的大画面のＬＣＤ（液晶ディスプ
レイ）表示部１１１、もう一つは、デジタル・カメラの
接眼部に設けられる電子ビューファインダー（以下、Ｅ
ＶＦと略す。）１１４である。ユーザーはデジタル・カ
メラに備わる切替ボタン（図示せず）などを操作して何
れか一方の表示装置を選択できる。先ず、光学系（図示
せず）を透過した光は、ＣＣＤ撮像センサ１００で光電
変換され、アナログ信号処理部１０１でゲイン調整やホ
ワイト・バランス調整などのアナログ信号処理を施され
た後に、Ａ／Ｄ変換回路１０２でデジタル信号（原画像
データ）に変換される。次いで原画像データは、主処理
部１０３の画像処理部１０４で画素補間や輪郭強調、色
空間変換などのデジタル画像処理を施されて、メモリ・
バス１１５を介して主メモリ１０６のバッファ領域に転
送され格納される。この後、このバッファ領域に格納さ
れた画像データは、ＣＰＵ１０７に読み出されてソフト
ウェア処理を施されたり、処理ブロック１１０でＭＰＥ
Ｇ（Moving Picture Experts Group）方式やＪＰＥＧ
（Joint Photographic Experts Group）方式で圧縮符号
化を施された後にカード・インターフェース部１０８を
介して不揮発性メモリなどのＩＣカードに記録された
り、ディスプレイ信号処理部１０９で表示用画像信号に
変換された後にＬＣＤ表示部１１１やＥＶＦ１１４、Ｔ
Ｖモニタに表示されたりする。

【０００４】通常、前記表示用画像信号は点順次データ
であるが、本例のＥＶＦ１１４は面順次データを表示す
る面順次ディスプレイであるため、データ変換回路１１
３でその表示用画像信号を面順次データに変換する必要
がある。図１９は、Ｒ（赤色），Ｇ（緑色），Ｂ（青
色）の３原色成分からなる点順次データを説明するため
の模式図、図２０は面順次データを説明するための模式
図である。図１９に示すように、幅がｗ画素、高さｈ画
素からなる画像の画素データを点順次で配列した場合、
R[0, 0]，G[0, 0]，B[0, 0]，R[1, 0]，G[1, 0]，B[1,
0]，…，R[i, j]，G[i, j]，B[i, j]…，R[w-1, h-1]，
G[w-1, h-1]，B[w-1, h-1]（ｉ：水平画素番号、ｊ：水
平ライン番号）のように、１画素を構成する各色成分は
画素単位で配列される。他方、図１９に示した点順次デ
ータを面順次データで表現すると、図２０に示す通り、
R[0, 0]，…，R[w-1, h-1]，G[0, 0]，…，G[w-1, h-
1]，B[0, 0]，…，B[w-1, h-1]のように、各色成分はフ
レーム単位で配列されることとなる。

【０００５】図２１は、点順次データを面順次データに
変換するデータ変換回路１１３Ａの一例を示す概略説明
図である。データ変換回路１１３Ａは、入力する点順次
の画素データを順次バッファ・メモリ１１６に格納して
ゆき、格納した画素データを面順次に出力するようにア
ドレス指定で読出して出力する。結果として、データ変
換回路１１３Ａからは、Ｒ成分のみからなるＲフィール
ド（Color Field 0）１１８Ｒ、Ｇ成分のみからなるＧ
フィールド（Color Field 1）１１８ＧおよびＢ成分の
みからなるＢフィールド（Color Field 2）１１８Ｂが
出力される。

【０００６】しかしながら、上記データ変換回路１１３
Ａから出力される面順次データは、面順次ディスプレイ
であるＥＶＦ１１４で「色ずれ」と称する現象を引き起
こすことが知られている。この「色ずれ」は、面順次デ
ィスプレイが各色フィールドを時系列的に取り込むた
め、被写体が動いている場合にその被写体が各色フィー
ルド毎に異なる位置に表示される現象である。図２２を
参照しつつこの現象の一例を説明する。同図に示すよう
に、白一色の被写体画像１１９が、黒色領域１２１を含
む被写体画像１２０に変化した場合、Ｒフィールドは書
込位置Ｌ１で終了し、Ｇフィールドは書込位置Ｌ２で終
了することが起こり得る。かかる場合、面順次ディスプ
レイでは、表示画像１２０Ｄのように前記黒色領域１２
１は水平ライン位置Ｌ１Ｄ，Ｌ２Ｄを境にして、Ｒ，
Ｇ，Ｂの３色成分が完全に暗い第１領域１２１ａと、
Ｇ，Ｂの各色成分のみが暗い赤色の第２領域１２１ｂ
と、Ｂ成分のみが暗い黄色の第３領域１２１ｃとなって
表示される。

【０００７】このような色ずれを防ぐために図２３に示
すようなデータ変換回路１１３Ｂがある。このデータ変
換回路１１３Ｂは、入力する点順次データの色空間をＹ
ＣｂＣｒからＲＧＢに変換する色空間変換回路１２２
と、選択回路１２５Ｆにより、入力する点順次データを
フレーム単位で交互に格納する第１バッファ・メモリ１
２３および第２バッファ・メモリ１２４とを備えてい
る。色空間変換回路１２２から出力される点順次データ
が第１バッファ・メモリ１２３および第２バッファ・メ
モリ１２４の一方に書き込まれる間、その他方に記憶済
みの点順次データがアドレス指定で面順次に読み出され
選択回路１２５Ｒを介してＥＶＦ１１４に出力される。

【０００８】

【発明が解決しようとする課題】しかしながら、図２３
に示す変換回路１１３Ｂでは、２フレーム分のバッファ
・メモリ１２３，１２４を用意しなければならない。こ
れは、データ変換回路１１３Ｂを搭載したデジタル・カ
メラの電力消費量の増大、高コスト化および信号処理回
路の大規模化を招くという問題が生ずる。また、従来の
デジタル・カメラの電力消費量は大きく、長時間の連続
使用の妨げになっていた。

【０００９】以上の問題などに鑑みて本発明が解決しよ
うとするところは、電力消費量を大幅に低減し得て且つ
低廉なデータ変換回路およびこのデータ変換回路を搭載
したデジタル・カメラを提供する点にある。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、請求項１に係る発明は、画像データの色成分配列を
面順次に変換するデータ変換回路であって、１画素に単
色成分を有して入力する画素データをフレーム単位また
はフィールド単位で交互に記憶する第１バッファ・メモ
リおよび第２バッファ・メモリと、前記第１バッファ・
メモリおよび第２バッファ・メモリの一方に前記画素デ
ータを記憶している期間は、他方に格納済みの前記画素
データを選択的に読み出して出力するように制御する制
御手段と、前記制御手段により前記第１バッファ・メモ
リおよび前記第２バッファ・メモリから出力された特定
領域の画素データに基づいて画素補間を実行して１画素
に複数色成分をもつ補間データを生成し、該補間データ
を面順次の色成分配列で面順次ディスプレイに出力する
補間部と、を備えることを特徴とするものである。

【００１１】また請求項２に係る発明は、請求項１記載
のデータ変換回路であって、前記画像データを前記第１
バッファ・メモリおよび前記第２バッファ・メモリの容
量に適合するように解像度変換した後に前記第１バッフ
ァ・メモリおよび前記第２バッファ・メモリに出力する
解像度変換部を更に備える。

【００１２】また請求項３に係る発明は、請求項１また
は２記載のデータ変換回路であって、１画素に複数色成
分をもつ点順次データを入力データとし、該点順次デー
タを１画素に単色成分をもつ画素データに変換する信号
変換回路を備える。

【００１３】また請求項４に係る発明は、請求項３記載
のデータ変換回路であって、１画素に単色成分をもつ画
素データと、１画素に複数色成分をもつ点順次データと
の双方を入力データとし、１画素に単色成分をもつ前記
画素データと、前記信号変換回路が前記点順次データを
変換して出力した画素データとの何れか一方を選択して
前記第１バッファ・メモリと前記第２バッファ・メモリ
とに出力するセレクタを備える。

【００１４】また請求項５に係る発明は、請求項３また
は４記載のデータ変換回路であって、１画素に複数色成
分をもつ前記点順次データと、前記信号変換回路が前記
点順次データを変換して出力した画素データとの何れか
一方を選択して前記第１バッファ・メモリと前記第２バ
ッファ・メモリとに出力する第２のセレクタを備え、前
記第１バッファ・メモリおよび前記第２バッファ・メモ
リは、それぞれ前記点順次データの少なくとも１フレー
ム分の半分の容量を有しており、前記第２のセレクタが
前記点順次データを選択して出力するとき、前記制御手
段は、前記点順次データの奇数番目ラインからなる奇数
フィールドと前記点順次データの偶数番目ラインからな
る偶数フィールドとの何れか一方を、前記第１バッファ
・メモリと前記第２バッファ・メモリとの一方に記憶し
ている期間に、前記第１バッファ・メモリと前記第２バ
ッファ・メモリとの他方に格納済みの他方の奇数フィー
ルドまたは偶数フィールドを読出すように制御し、且
つ、前記補間部は、読み出された前記奇数フィールドま
たは前記偶数フィールドに対して不足のフィールドを内
挿補間した補間データを生成し、該補間データを前記面
順次の色成分配列で面順次ディスプレイに出力するもの
である。

【００１５】また請求項６に係る発明は、請求項１〜５
の何れか１項に記載のデータ変換回路であって、前記補
間部は、可変の変換係数を用いて色空間変換を実行する
色空間変換回路を備える。

【００１６】また請求項７に係る発明は、請求項１〜６
の何れか１項に記載のデータ変換回路であって、前記補
間部は、前記補間データと文字情報および図形情報とを
多重化するオン・スクリーン・ディスプレイ回路を備え
る。

【００１７】また請求項８に係る発明は、請求項１〜７
の何れか１項に記載のデータ変換回路であって、前記第
１バッファ・メモリおよび前記第２バッファ・メモリよ
りも前段に、入力する画像データに対してガンマ変換を
実行するガンマ補正回路を備える。

【００１８】また請求項９に係る発明は、請求項１〜８
の何れか１項に記載のデータ変換回路であって、前記第
１バッファ・メモリおよび前記第２バッファ・メモリよ
りも前段に、入力する画像データのＯＢ（オプティカル
・ブラック）領域から取得した輝度値に基づいて前記画
像データの輝度レベルを補正するＯＢ補正回路を備え
る。

【００１９】また請求項１０に係る発明は、請求項１〜
９の何れか１項に記載のデータ変換回路であって、前記
第１バッファ・メモリおよび前記第２バッファ・メモリ
よりも前段に、画像データのゲインを調整するゲイン補
正回路を備える。

【００２０】また請求項１１に係る発明は、請求項１〜
１０の何れか１項に記載のデータ変換回路であって、前
記第１バッファ・メモリおよび前記第２バッファ・メモ
リよりも前段に、入力する画像データのホワイト・バラ
ンスを調整するＷＢ補正回路を備える。

【００２１】そして請求項１２に係る発明は、請求項１
〜１１の何れか１項に記載のデータ変換回路であって、
前記第１バッファ・メモリおよび前記第２バッファ・メ
モリよりも前段に、入力する画像データに基づいてＡＦ
（オート・フォーカス）評価値を算出するＡＦ評価回路
を備える。

【００２２】次に請求項１３に係る発明は、単板式の色
フィルタ・アレイをもつ撮像センサと、該撮像センサか
ら出力された画像信号をＡ／Ｄ変換して１画素に単色成
分しかもたない原画像データを生成出力するＡ／Ｄ変換
回路と、前記原画像データを画像処理して１画素に複数
色成分をもつ点順次データを生成出力する画像処理部
と、画像データをフレーム単位またはフィールド単位で
各色成分毎に配列した面順次データを表示する面順次デ
ィスプレイと、入力する画像データの色成分配列を面順
次に変換して前記面順次ディスプレイに出力するデータ
変換回路と、を備えたデジタル・カメラであって、前記
データ変換回路は、前記原画像データをフレーム単位ま
たはフィールド単位で交互に記憶する第１バッファ・メ
モリおよび第２バッファ・メモリと、前記第１バッファ
・メモリおよび第２バッファ・メモリの一方に前記原画
像データを記憶している期間は、他方に格納済みの画素
データを選択的に読み出して出力するように制御する制
御手段と、前記制御手段により前記第１バッファ・メモ
リおよび前記第２バッファ・メモリから出力された特定
領域の画素データに基づいて画素補間を実行して１画素
に複数色成分をもつ補間データを生成し、該補間データ
を面順次の色成分配列で前記面順次ディスプレイに出力
する補間部と、を備えることを特徴とするものである。

【００２３】また請求項１４に係る発明は、請求項１３
記載のデジタル・カメラであって、前記面順次ディスプ
レイはビューファインダーを構成するものである。

【００２４】また請求項１５に係る発明は、請求項１３
または１４記載のデジタル・カメラであって、前記デー
タ変換回路は、前記原画像データを前記第１バッファ・
メモリおよび前記第２バッファ・メモリの容量に適合す
るように解像度変換した後に前記第１バッファ・メモリ
および前記第２バッファ・メモリに出力する解像度変換
部を更に備える。

【００２５】また請求項１６に係る発明は、請求項１３
〜１５の何れか１項に記載のデジタル・カメラであっ
て、前記データ変換回路は、１画素に複数色成分をもつ
点順次データを入力データとし、該点順次データを１画
素に単色成分をもつ原画像形式のデータに変換し出力す
る信号変換回路を備え、前記制御手段は、前記原画像形
式のデータを前記第１バッファ・メモリと前記第２バッ
ファ・メモリとにフレーム単位またはフィールド単位で
交互に記憶するように制御し、且つ前記第１バッファ・
メモリおよび第２バッファ・メモリの一方に前記原画像
形式のデータを記憶している期間は、他方に格納済みの
画素データを選択的に読み出して出力するように制御す
るものである。

【００２６】また請求項１７に係る発明は、請求項１６
記載のデジタル・カメラであって、前記データ変換回路
は、前記原画像データと前記信号変換回路から出力され
た前記原画像形式のデータとの何れか一方を選択して前
記第１バッファ・メモリと前記第２バッファ・メモリと
に出力するセレクタを備える。

【００２７】また請求項１８に係る発明は、請求項１６
または１７記載のデジタル・カメラであって、前記デー
タ変換回路は、１画素に複数色成分をもつ前記点順次デ
ータと、前記信号変換回路から出力された前記原画像形
式のデータとの何れか一方を選択して前記第１バッファ
・メモリと前記第２バッファ・メモリとに出力する第２
のセレクタを備え、前記第１バッファ・メモリおよび前
記第２バッファ・メモリは、それぞれ前記点順次データ
の少なくとも１フレーム分の半分の容量を有しており、
前記第２のセレクタが前記点順次データを選択して出力
するとき、前記制御手段は、前記点順次データの奇数番
目ラインからなる奇数フィールドと前記点順次データの
偶数番目ラインからなる偶数フィールドとの何れか一方
を、前記第１バッファ・メモリと前記第２バッファ・メ
モリとの一方に記憶している期間に、前記第１バッファ
・メモリと前記第２バッファ・メモリとの他方に格納済
みの他方の奇数フィールドまたは偶数フィールドを読出
すように制御し、且つ、前記補間部は、読み出された前
記奇数フィールドまたは前記偶数フィールドに対して不
足のフィールドを内挿補間した補間データを生成し、該
補間データを前記面順次の色成分配列で面順次ディスプ
レイに出力するものである。

【００２８】また請求項１９に係る発明は、請求項１３
〜１８の何れか１項に記載のデジタル・カメラであっ
て、前記補間部は、可変の変換係数を用いて色空間変換
を実行する色空間変換回路を備える。

【００２９】また請求項２０に係る発明は、請求項１３
〜１９の何れか１項に記載のデジタル・カメラであっ
て、前記補間部は、前記補間データと文字情報および図
形情報とを多重化するオン・スクリーン・ディスプレイ
回路を備える。

【００３０】また請求項２１に係る発明は、請求項１３
〜２０の何れか１項に記載のデジタル・カメラであっ
て、前記データ変換回路は、前記第１バッファ・メモリ
および前記第２バッファ・メモリよりも前段に、入力す
る画像データに対してガンマ変換を実行するガンマ補正
回路を備える。

【００３１】また請求項２２に係る発明は、請求項１３
〜２１の何れか１項に記載のデジタル・カメラであっ
て、前記データ変換回路は、前記第１バッファ・メモリ
および前記第２バッファ・メモリよりも前段に、入力す
る画像データのＯＢ（オプティカル・ブラック）領域か
ら取得した輝度値に基づいて前記画像データの輝度レベ
ルを補正するＯＢ補正回路を備える。

【００３２】また請求項２３に係る発明は、請求項１３
〜２２の何れか１項に記載のデジタル・カメラであっ
て、前記データ変換回路は、前記第１バッファ・メモリ
および前記第２バッファ・メモリよりも前段に、入力す
る画像データのゲインを調整するゲイン補正回路を備え
る。

【００３３】また請求項２４に係る発明は、請求項１３
〜２３の何れか１項に記載のデジタル・カメラであっ
て、前記データ変換回路は、前記第１バッファ・メモリ
および前記第２バッファ・メモリよりも前段に、入力す
る画像データのホワイト・バランスを調整するＷＢ補正
回路を備える。

【００３４】そして請求項２５に係る発明は、請求項１
３〜２４の何れか１項に記載のデジタル・カメラであっ
て、前記データ変換回路は、前記第１バッファ・メモリ
および前記第２バッファ・メモリよりも前段に、入力す
る画像データに基づいてＡＦ評価値を算出するＡＦ評価
回路を備える。

【００３５】

【発明の実施の形態】以下、本発明の種々の実施の形態
について説明する。

【００３６】実施の形態１．図１は、本発明の実施の形
態１に係るデジタル・カメラ１の概略構成を示す機能ブ
ロック図である。このデジタル・カメラ１は、ＡＦ（オ
ート・フォーカス；自動合焦）機能や自動露出調節機能
などを備えた光学機構（図示せず）を透過した光（以
下、ＴＴＬ光と呼ぶ。）を受光し光電変換してアナログ
画像信号を出力するＣＣＤ撮像センサ２、そのアナログ
画像信号のゲイン調整などを行うアナログ信号処理部
３、そして、アナログ画像信号を所定の量子化レベルで
Ａ／Ｄ変換してデジタル画像信号（原画像データ；Raw
Image Data）を出力するＡ／Ｄ変換回路４を備えてい
る。尚、タイミング・ジェネレータ７は、ＣＣＤ撮像セ
ンサ２、アナログ信号処理部３、Ａ／Ｄ変換回路４およ
びデータ変換回路５の動作タイミングを規律する信号を
生成し供給するものである。

【００３７】前記ＣＣＤ撮像センサ２は、光電効果で発
生したキャリア（電子またはホール）を蓄積する電荷蓄
積部と、蓄積されたキャリアに電界を印加して転送する
電荷転送部とを備える一般的なものである。尚、ＣＣＤ
撮像センサ２の代わりに、電荷転送部をもたないＣＭＯ
Ｓ撮像素子を採用しても構わない。この種のＣＣＤ撮像
センサ２の感光部上には、例えば、Ｒ（赤色），Ｇ（緑
色），Ｂ（青色）の３原色フィルタや、Ｙ（イエロー
色）、Ｍ（マゼンダ色）、Ｃ（シアン色）、Ｇ（緑色）
などの補色系の４色フィルタを配列してなる単板式の色
フィルタ・アレイが設けられている。従って、Ａ／Ｄ変
換回路４から出力される原画像データは１画素につき単
色成分しかもたないため、後述するように１画素につき
複数色成分を補間する画素補間処理が実行される。

【００３８】前記Ａ／Ｄ変換回路４から出力された原画
像データは、データ変換回路５および主処理部８の画像
処理部８Ａに出力される。画像処理部８Ａは、撮像した
画像データに対してリアルタイムに種々の画像処理を施
して高画質の画像データを出力する信号処理回路を有す
る。その信号処理回路には、原画像データを複数フレー
ム若しくは複数フィールドに亘り平均化する経時的平均
化処理機能、画像の全体が平均的に一様な明るさになる
ように各画素の輝度値をゲイン調整するシェーディング
補正機能、１画素につき単色成分しかもたない画像デー
タに対して不足の色成分をつくるべく１画素につき複数
色成分を補間する画素補間機能、画像のガンマ特性を補
正するガンマ補正機能、画像中の明部と暗部の色抑圧
（クロマサプレス；偽色防止）を行う色抑圧機能、画像
データの色空間を変換する色空間変換機能、画像データ
の５×５画素程度の局所領域に空間フィルタ（重みマス
ク）を適用し各空間フィルタの係数値を対応する画素デ
ータに重み付け（乗算）し加算するという積和演算を実
行する空間フィルタリング機能、画像データに対して一
般的な非線形処理（コアリング）を施すコアリング機
能、そして、所定の拡大率若しくは縮小率で画像サイズ
を解像度変換する解像度変換機能などが組み込まれてい
る。

【００３９】画像処理部８Ａから出力された画像データ
は、上記色空間変換機能により例えばＲＧＢ信号からＹ
ＣｂＣｒ信号に変換され、ＤＭＡコントローラ（図示せ
ず）やＣＰＵ１１の制御により、メモリ・バス１０を介
して主メモリ９上のバッファ領域に転送され格納され
る。そして、その画像データはディスプレイ信号処理部
１２に転送され表示用画像信号に変換された後に、ＬＣ
Ｄ表示部１３や、ケーブル１４を介してＴＶモニタに出
力されて表示されたり、そのバッファ領域から処理ブロ
ック１６に転送されＪＰＥＧ方式やＭＰＥＧ方式で圧縮
符号化された後に、インターフェース部１５に転送され
たりする。そのインターフェース部１５は、圧縮静止画
像を格納する不揮発性メモリなどを備えたメモリ・カー
ドや、圧縮動画像を記録するビデオ・テープを利用した
外部記憶装置などのフォーマットに対応したインターフ
ェース機能を有する。

【００４０】また本実施の形態１に係るデジタル・カメ
ラ１は、撮像した動画像を表示する表示装置としてＬＣ
Ｄ表示部１３の他に、デジタル・カメラ本体の接眼部に
設けられたＥＶＦ（面順次ディスプレイ）６を備えてお
り、ＬＣＤ表示部１３とＥＶＦ６との何れか一方に動画
像表示を切り替えることができる。データ変換回路５
は、Ａ／Ｄ変換回路４から入力する原画像データを、Ｅ
ＶＦ６の表示画素数に合わせて解像度変換し且つ面順次
データに変換して出力するインターフェース機能を有す
るものである。従来のデジタル・カメラでは、図１８に
示したように、画像処理部１０４で信号処理して得た点
順次データをデータ変換回路１１３で面順次データに変
換してＥＶＦ１１４に出力していたが、本実施の形態１
に係るデジタル・カメラ１は、ＥＶＦ専用のデータ変換
回路５を備えるため、ＥＶＦ６で動画像表示するファイ
ンダー表示モード時には、多大な電力を消費する画像処
理部８Ａなどへの電力供給やクロック信号の供給を中断
しその動作を停止させることで、電力消費量の大幅な削
減が可能となる。

【００４１】このデータ変換回路５は、入力する原画像
データをＥＶＦ６の表示画素数に合わせて線形補間法な
どに基づき解像度変換する解像度変換回路２０と、第１
バッファ・メモリ２２および第２バッファ・メモリ２３
と、その解像度変換回路２０から出力される原画像デー
タをフレーム単位若しくはフィールド単位で、第１バッ
ファ・メモリ２２と第２バッファ・メモリ２３との何れ
か一方に選択的に格納するように制御する書込み制御部
２１とを備えている。それら第１バッファ・メモリ２２
と第２バッファ・メモリ２３とに格納される原画像デー
タは１画素につき単色成分しかもたない。このため、１
画素につきＮ色成分（Ｎ≧２）をもつ点順次データを格
納する場合と比べると、必要なバッファ・メモリの容量
は１／Ｎとなる。従来は、図２３に示した通り、画像処
理部１０４から出力される点順次データを格納するバッ
ファ・メモリ１２３，１２４を必要としていたが、本実
施の形態では、点順次データ全てを格納するメモリ容量
は不要となる。またＣＣＤ撮像センサ２の総画素数は、
数千×数千画素（ピクセル）すなわち数百万画素であ
り、一方、ＥＶＦ６の表示画素数は、数百×数百画素す
なわち数万画素である。便宜上、本実施の形態１では、
ＥＶＦ６の表示画素数を３２０×２４０画素（＝水平画
素数×垂直画素数）とし、第１バッファ・メモリ２２お
よび第２バッファ・メモリ２３は、少なくとも、ＥＶＦ
６の当該表示画素数分の記憶領域（（１画素データのビ
ット長）×３２０×２４０ビット）を有するものとす
る。

【００４２】またデータ変換回路５は、前記第１バッフ
ァ・メモリ２２と第２バッファ・メモリ２３との何れか
一方から画素データを選択的に読出すように制御する読
出し制御部２４と、この読出し制御部２４から入力する
画素データを用いて１画素につき複数色成分を創り出す
ように画素補間した補間データを生成し、この補間デー
タの色成分配列を面順次にした面順次データをＥＶＦ６
に出力する補間部２５とを備える。

【００４３】図２，図３および図４は、このようなデー
タ変換回路５の具体例を示す回路図である。図２は、図
３と図４との位置関係を示す図であり、図３と図４とは
一点鎖線を介して互いに連続している。図３および図４
に示すように、このデータ変換回路５は、画像データ記
憶部２６と、補間部２５とから構成される。また図３に
示す通り、画像データ記憶部２６は、２バンクを構成す
る第１バッファ・メモリ（ＳＲＡＭ）２２と第２バッフ
ァ・メモリ（ＳＲＡＭ）２３とを備えており、更に、デ
ータ書込み用のアドレス信号を生成する入力用アドレス
・ジェネレータ２７、この入力用アドレス・ジェネレー
タ２７に対してデータ書込みのタイミングを指示する入
力用タイミング・ジェネレータ２８、データ読出し用の
アドレス信号を生成する出力用アドレス・ジェネレータ
３０、そして、この出力用アドレス・ジェネレータ３０
に対してデータ読出しのタイミングを指示する出力用タ
イミング・ジェネレータ２９を備えている。

【００４４】前記第１および第２バッファ・メモリ２
２，２３は共に、ライト・イネーブル端子ＷＥとリード
・イネーブル端子ＲＥを備えており、各イネーブル端子
ＷＥ，ＲＥはＡＮＤ素子３１，３２，３３，３４から信
号入力を受ける。８ビット長の原画像データは、第１バ
ッファ・メモリ２２と第２バッファ・メモリ２３との各
データ入力端子Ｄｉｎに入力し、フレーム単位もしくは
フィールド単位で交互に記憶される。第１バッファ・メ
モリ２２にデータ書込みを行い且つ第２バッファ・メモ
リ２３からデータ読出しを行う時は、バンク選択信号Ｂ
ＳＣＴの信号レベルは"Ｈ（High）"に切り替えられ維持
される。この時、Ｈレベル信号が、第１バッファ・メモ
リ２２のイネーブル端子ＷＥに接続されたＡＮＤ素子３
１と第２バッファ・メモリ２３のイネーブル端子ＲＥに
接続されたＡＮＤ素子３４とに入力する。またインバー
タ３５でバンク選択信号ＢＳＣＴをレベル反転したＬレ
ベル信号が、第２バッファ・メモリ２３のイネーブル端
子ＷＥに接続されたＡＮＤ素子３３と第１バッファ・メ
モリ２２のイネーブル端子ＲＥに接続されたＡＮＤ素子
３２とに入力する。他方、第２バッファ・メモリ２３に
データ書込みを行い且つ第１バッファ・メモリ２２から
データ読出しを行う時は、バンク選択信号ＢＳＣＴの信
号レベルを"Ｌ（Low）"に切り替えて維持すればよい。

【００４５】また、前記入力用タイミング・ジェネレー
タ２８と入力用アドレス・ジェネレータ２７は共に、供
給される入力画素クロックＩＣＬＫと同期して動作す
る。入力用タイミング・ジェネレータ２８は、レジスタ
２８Ａに保持された変換係数（間引き率）α，βに基づ
き、入力画素クロックＩＣＬＫ、水平同期信号ＨＤおよ
び垂直同期信号ＶＤを用いてデータ書込みのタイミング
を示すライト・イネーブルパルスＷＥＢＬを生成する。
ここで、水平同期信号ＨＤおよび垂直同期信号ＶＤは図
１に示すタイミング・ジェネレータ７から供給される。
また、α（α：１以上）は、水平ライン上の水平画素を
間引くための係数、β（β：１以上）は、水平ラインを
間引くための係数であり、入力する原画像データのサイ
ズは垂直方向に１／β倍、水平方向に１／α倍に解像度
変換される。また、入力用アドレス・ジェネレータ２７
はデータ書込みのアドレスを増分するアドレス・カウン
タを内蔵し、そのアドレス・カウンタは前記入力用タイ
ミング・ジェネレータ２８からライト・イネーブルパル
スＷＥＢＬが入力する度にアドレスの増分動作を行い、
アドレス信号を生成する。入力用アドレス・ジェネレー
タ２７は、データ書込み時には、生成したアドレス信号
を第１バッファ・メモリ２２と第２バッファ・メモリ２
３との各アドレス入力端子Ａｄｄｒ_ｉに出力し、且つ
Ｈレベルのライト・イネーブル信号を各ＡＮＤ素子３
１，３３に出力する。この時、ＡＮＤ素子３１は、その
ライト・イネーブル信号とバンク選択信号ＢＳＣＴとを
論理積演算した信号をイネーブル端子ＷＥに出力する。
他方、ＡＮＤ素子３３は、前記ライト・イネーブル信号
とバンク選択信号ＢＳＣＴのレベル反転信号とを論理積
演算した信号をイネーブル端子ＷＥに出力する。従っ
て、第１バッファ・メモリ２２と第２バッファ・メモリ
２３との一方にデータ書込みが行われる期間、その他方
にはデータ書込みは行われない。

【００４６】また出力用タイミング・ジェネレータ２９
と出力用アドレス・ジェネレータ３０は共に、出力画素
クロックＯＣＬＫと同期して動作する。ＥＶＦ（面順次
ディスプレイ）６における動画像表示の色ずれを低減さ
せる観点からは、フレームレートを高めるべく、出力画
素クロックＯＣＬＫの周波数を入力画素クロックＩＣＬ
Ｋのそれよりも高い値に設定するのが望ましい。

【００４７】出力用タイミング・ジェネレータ２９は、
出力画素クロックＯＣＬＫを用いてデータ読出しのタイ
ミングを示すリード・イネーブルパルスＲＥＢＬを生成
し出力する。また、出力用アドレス・ジェネレータ３０
はデータ読出しのアドレスを増分するアドレス・カウン
タを有し、そのアドレス・カウンタは前記リード・イネ
ーブルパルスＲＥＢＬが入力する度に当該アドレスの増
分動作を行う。出力用アドレス・ジェネレータ３０は、
データ読出し時には、生成したアドレス信号を第１バッ
ファ・メモリ２２と第２バッファ・メモリ２３との各ア
ドレス入力端子Ａｄｄｒ_ｏに出力し、且つＨレベルの
リード・イネーブル信号を各ＡＮＤ素子３２，３４に出
力する。この時、ＡＮＤ素子３２は、そのリード・イネ
ーブル信号とバンク選択信号ＢＳＣＴのレベル反転信号
とを論理積演算した信号をイネーブル端子ＲＥに出力す
る。またＡＮＤ素子３４は、前記リード・イネーブル信
号とバンク選択信号ＢＳＣＴとを論理積演算した信号を
イネーブル端子ＲＥに出力する。従って、第１バッファ
・メモリ２２と第２バッファ・メモリ２３との一方から
画素データの読出しが行われる期間、その他方からはデ
ータ読出しは行われない。

【００４８】このように第１バッファ・メモリ２２のデ
ータ出力端子Ｄｏｕｔから出力された画素データはセレ
クタ２４Ａの「０」側端子に入力し、第２バッファ・メ
モリ２３のデータ出力端子Ｄｏｕｔから出力された画素
データはセレクタ２４Ａの「１」側端子に入力する。セ
レクタ２４Ａは、バンク選択信号ＢＳＣＴのレベルが"
Ｌ"または"Ｈ"に応じて「０」側端子または「１」側端
子を選択し、第１バッファ・メモリ２２または第２バッ
ファ・メモリ２３から読み出された８ビット長の画素デ
ータを補間部２５の画素レジスタ群３６に出力する。

【００４９】次に、図４に示すように補間部２５は、入
力する８ビット長の画素データの２×２画素の特定領域
分を保持する画素レジスタ群３６と、ＦＩＦＯメモリ３
８と、補間・色成分選択回路３９とを備えている。画素
レジスタ群３６は、上記出力画素クロックＯＣＬＫと同
期して動作する、Ｄフリップ・フロップからなるレジス
タ３７Ａ，３７Ｂ，３７Ｃ，３７Ｄを有している。レジ
スタ３７Ａのデータ出力端子（Ｑ）とレジスタ３７Ｂの
データ入力端子（Ｄ）とは接続され、レジスタ３７Ｃの
データ出力端子（Ｑ）とレジスタ３７Ｄのデータ入力端
子（Ｄ）とは接続されており、レジスタ３７Ｂのデータ
出力端子（Ｑ）とレジスタ３７Ｃのデータ入力端子
（Ｄ）とはＦＩＦＯメモリ３８を介して接続されてい
る。このような画素レジスタ群３６は、１フレーム内も
しくは１フィールド内の任意の２×２画素領域の画素デ
ータを保持できる。

【００５０】補間・色成分選択回路３９は、上記出力用
タイミング・ジェネレータ２９から出力されたタイミン
グ信号ＴＩと同期して動作し、各レジスタ３７Ａ〜３７
Ｄで保持され出力される８ビット長の各画素データを選
択的に取り込み、取り込んだ画素データを画素補間した
補間データを生成し、この補間データの色成分配列を面
順次にして得られる８ビット長の面順次データをＥＶＦ
６に出力する。図５は、画素補間処理の一例を示す説明
図である。同図中のＸ１，Ｘ２，Ｘ３，Ｘ４は、２×２
画素領域の各画素に対応する色成分を表しており、それ
ぞれレジスタ３７Ａ，３７Ｂ，３７Ｃ，３７Ｄに保持さ
れるものである。例えば、レジスタに保持される原画像
データがベイヤー配列に依る場合、Ｘ１はＲ成分、Ｘ
２，Ｘ３はＧ成分、Ｘ４はＢ成分である。図５に示した
例では、色成分Ｘ１に対応する着目画素に対して、Ｘ
２，Ｘ３，Ｘ４を当該着目画素に割り当てることで、当
該着目画素につき複数色成分が補間される。前述のベイ
ヤー配列の場合、当該着目画素に対して、Ｘ２，Ｘ３の
Ｇ成分の平均値を割り当て、Ｘ４のＢ成分を割り当てる
ことができる。尚、必ずしも、２×２画素領域に限定す
る必要は無く、面順次データの画質向上の観点からは、
３×３画素や５×５画素などのＫ×Ｋ（Ｋ：３以上の整
数）画素の特定領域の画素データを保持して画素補間処
理を行うのが望ましい。図６は、３×３画素領域の画素
データを保持し得る補間部２５Ａを例示する回路図であ
る。画素レジスタ群３６は、ＦＩＦＯメモリ３８Ａ，３
８Ｂを介して直列に接続されるレジスタ３７Ａ，３７
Ｂ，３７Ｃ，３７Ｄ，３７Ｅ，３７Ｆ，３７Ｇ，３７
Ｈ，３７Ｉで構成されている。各レジスタ３７Ａ〜３７
Ｉは、出力画素クロックＯＣＬＫと同期して動作する。

【００５１】補間・色成分選択回路３９は、Ｎ（Ｎ：１
以上の整数）色成分からなる面順次データを生成出力す
るために前述の画素補間処理をＮ回実行する。このため
に、上記画像データ記憶部２６の出力用タイミング・ジ
ェネレータ２９および出力用アドレス・ジェネレータ３
０は、同一フレームまたは同一フィールドに対して同一
処理をＮ回繰り返し実行する。これにより、画像データ
記憶部２６は、同一フレームまたは同一フィールドの原
画像データをＮ回繰り返し出力することとなる。例え
ば、原画像データがベイヤー配列に依る場合、補間・色
成分選択回路３９は、Ｒ成分のみのＲフィールド、Ｇ成
分のみのＧフィールドおよびＢ成分のみのＢフィールド
を順次、画素補間処理で生成し出力する。

【００５２】以上の実施の形態１に係るデータ変換回路
５によれば、第１バッファ・メモリ２２と第２バッファ
・メモリ２３とからフレーム単位またはフィールド単位
で交互に出力される原画像データに対して画素補間処理
を行い、面順次データを面順次ディスプレイ（ＥＶＦ
６）に生成出力できるから、色ずれの無い高精細な面順
次動画像の表示が可能となる。

【００５３】また、Ａ／Ｄ変換回路４から出力され不足
の色成分を画素補間されていない原画像データを第１お
よび第２バッファ・メモリ２２，２３に格納するから、
図１８に示したように画像処理部１０４から出力した画
像信号を面順次データに変換しＥＶＦ１１４に出力する
回路構成と比べると、第１および第２バッファ・メモリ
２２，２３の容量を大幅に削減できる。よって、回路の
小規模化や低廉化が可能となる。

【００５４】更に、データ変換回路５はＥＶＦ（面順次
ディスプレイ）用に特化されており、ＣＣＤ撮像センサ
２で撮像した動画像をＬＣＤ表示部１３やＴＶモニタで
表示しない期間は、多大な電力を消費する画像処理部８
Ａなどへの電源供給やクロック信号の供給を中断しその
動作を停止できるため、デジタル・カメラ１の消費電力
を大幅に低減できる。

【００５５】実施の形態２．次に、本発明の実施の形態
２について説明する。図７は、実施の形態２に係るデー
タ変換回路５Ａを示す図である。図７中、図３と図４に
示した符号と同一符号を付された回路や信号について
は、上記と略同じ構成および機能を有するものとして詳
細な説明を省略する。

【００５６】上記実施の形態１に係るデータ変換回路５
は、Ａ／Ｄ変換回路４から入力する原画像データを面順
次データに変換するものであるのに対し、本実施の形態
２に係るデータ変換回路５Ａは、図１に示した画像処理
部８Ａで画素補間や色空間変換などを施された点順次デ
ータを面順次データに変換するものである。便宜上、以
下の説明では、データ変換回路５Ａに入力する点順次デ
ータはＹＣｂＣｒデータ（Ｙ：輝度信号、Ｃｂ，Ｃｒ：
色差信号）であり、ＹＣｂＣｒの色成分比率を４：２：
２にサブサンプリングされたものとする。

【００５７】このデータ変換回路５Ａは、画像データ記
憶部２６Ａと補間部２５とから構成される。画像データ
記憶部２６Ａは、外部から入力する８ビット長のＹデー
タと８ビット長のＣｂ／Ｃｒデータとを１画素につき単
色成分をもつ原画像形式のデータに変換する信号変換回
路４６を備えており、更に、第１バッファ・メモリ２
２、第２バッファ・メモリ２３、入力用アドレス・ジェ
ネレータ２７Ａ、入力用タイミング・ジェネレータ２
８、出力用タイミング・ジェネレータ２９および出力用
アドレス・ジェネレータ３０を備えている。

【００５８】また信号変換回路４６は、ＹＣｂＣｒの色
成分比率を４：２：２から４：４：４に変換するオーバ
サンプリング回路４０と、入力データのＹＣｂＣｒ色空
間をＲＧＢ色空間に変換する色空間変換回路４１と、色
空間変換回路４１から同時に入力する３本のＲデータ、
ＧデータおよびＢデータの何れかを選択し原画像形式の
データとして出力するセレクタ４２とを備えて構成され
ている。オーバサンプリング回路４０は、外部から入力
する８ビット長のＣｂ／Ｃｒデータを８ビット長のＣｂ
データおよび８ビット長のＣｒデータに変換し、それぞ
れを色空間変換回路４１に出力する。色空間変換回路４
１は、外部から直接入力するＹデータと、オーバサンプ
リング回路４０から入力するＣｂデータおよびＣｒデー
タとをＲＧＢデータ（点順次データ）に変換しセレクタ
４２に出力する。セレクタ４２は、入力用アドレス・ジ
ェネレータ２７Ａから伝達する２ビット長のサンプリン
グ信号ＳＴの値に従い、Ｒ成分が入力する「０」側端
子、Ｇ成分が入力する「１」側端子、およびＢ成分が入
力する「２」側端子の何れかを選択するように制御され
る。入力用アドレス・ジェネレータ２７Ａは、例えば上
述のベイヤー配列に従って前記サンプリング信号ＳＴを
生成する。

【００５９】上記信号変換回路４６を除く画像データ記
憶部２６Ａの回路構成は、上記実施の形態１で示した画
像データ記憶部２６のそれと略同じである。但し、本実
施の形態２の入力用アドレス・ジェネレータ２７Ａは、
入力用タイミング・ジェネレータ２８からライト・イネ
ーブルパルスＷＥＢＬを受けて第１バッファ・メモリ２
２と第２バッファ・メモリ２３とに対してデータ書込み
のアドレス信号とライト・イネーブル信号を生成する機
能の他に、サンプリング信号ＳＴを生成する機能も有し
ている。

【００６０】そして、画像データ記憶部２６Ａから補間
部２５に出力された原画像形式のデータは画素補間を施
された後、面順次の色成分配列でＥＶＦ６に出力され
る。

【００６１】以上の本実施の形態２に係るデータ変換回
路５Ａは、図１に示した画像処理部８Ａで処理した点順
次データを、１画素につき単色成分しかもたない原画像
形式のデータに変換して第１および第２バッファ・メモ
リ２３に格納することから、そのメモリ容量は少なくて
済み、回路の小規模化および低廉化が可能となる。

【００６２】尚、本実施の形態２では、信号変換回路４
６で色空間変換回路４１が、入力する４：４：４形式の
ＹＣｂＣｒデータをＲＧＢデータに変換後、セレクタ４
２がそれを原画像形式のデータに変換し出力している。
その原画像形式のデータは解像度変換（間引き）を施さ
れてバッファ・メモリ２２，２３に格納されるから画像
情報が欠落する。このため、補間部２５で１画素に複数
色成分をもつ補間データを生成する際、その補間データ
中に、特にその補間データ中の斜線部分や色境界部分な
どのエッジ部分に偽色が発生する場合がある。この種の
偽色の発生を抑制する観点からは、信号変換回路４６か
ら色空間変換回路４１を除くことで、セレクタ４２が
４：４：４形式のＹＣｂＣｒデータを原画像形式のデー
タに変換して出力し、補間部２５に前記色空間変換回路
４１に相当する回路を組み込むことで、当該回路がバッ
ファ・メモリ２２，２３から読み出され画素補間を施さ
れたＹＣｂＣｒデータ（補間データ）をＲＧＢデータへ
色空間変換するのが好ましい。

【００６３】実施の形態３．次に、図８は、本発明の実
施の形態３に係るデジタル・カメラ１Ａの概略構成を示
す機能ブロック図である。図８中、図１に示した符号と
同一符号を付されたブロックについては略同一機能を有
するものとして詳細な説明を省略する。

【００６４】このデジタル・カメラ１Ａは、上記実施の
形態１に係るデータ変換回路５と、上記実施の形態２に
係るデータ変換回路５Ａとの双方の機能を切替自在に有
することが特徴である。すなわち、本実施の形態３に係
るデータ変換回路５Ｂは、ディスプレイ信号処理部１２
から入力する４：２：２形式のＹＣｂＣｒデータを原画
像形式のデータに変換する信号変換回路４６を備え、Ａ
／Ｄ変換回路４から出力された原画像データが入力する
「０」側端子と信号変換回路４６から出力された原画像
形式のデータが入力する「１」側端子との何れかを選択
するセレクタ４５を備えている。更に、データ変換回路
５Ｂは、図１に示したのと同一構成の解像度変換回路２
０、書込み制御部２１、第１バッファ・メモリ２２、第
２バッファ・メモリ２３、読出し制御部２４および補間
部２５を備えて構成されている。

【００６５】セレクタ４５は、ＣＰＵ１１から伝達する
モード切替信号ＳＬＴ１に従い、その信号レベルが"Ｌ"
のときは「０」側端子を選択し、Ａ／Ｄ変換回路４から
入力する原画像データを解像度変換回路２０に出力す
る。他方、セレクタ４５は、モード切替信号ＳＬＴ１の
信号レベルが"Ｈ"のときは「１」側端子を選択し、信号
変換回路４６から入力する原画像形式のデータを解像度
変換回路２０に出力する。ユーザーはデジタル・カメラ
１Ａに設けた切替スイッチ（図示せず）などを操作で
き、ＣＰＵ１１はその切替スイッチの結果を検出してモ
ード切替信号ＳＬＴ１を生成する。これにより、電力消
費量の大きいＬＣＤ表示部１３の代わりにＥＶＦ６を利
用して、画像処理部８Ａで処理した動画像を確認できる
ため、消費電力の低減が可能である。また、インターフ
ェース部１５を介してメモリ・カードや記録テープなど
から読出した記録画像を低消費電力でＥＶＦ６に表示で
きる。更にＬＣＤ表示部１３の機能が故障などで停止し
てもその代替手段を提供できる利点がある。

【００６６】図９は、上記データ変換回路５Ｂの具体例
を示す回路図である。このデータ変換回路５Ｂは画像デ
ータ記憶部２６Ｂと補間部２５とから構成される。画像
データ記憶部２６Ｂは、セレクタ４２から出力される原
画像形式のデータが入力する「１」側端子と原画像デー
タが入力する「０」側端子とを有するセレクタ４５を設
けた構成以外は、上記実施の形態２に係る画像データ記
憶部２６Ａの構成と略同じである。従って、本実施の形
態３に係る画像データ記憶部２６Ｂは、原画像データを
表示するモード（以下、「原画像表示モード」と呼
ぶ。）時には、上記実施の形態１に係る画像データ記憶
部２６と同様に動作し、点順次データを表示するモード
（以下、「原画像形式表示モード」と呼ぶ。）時には、
上記実施の形態２に係る画像データ記憶部２６Ａと同様
に動作する。

【００６７】実施の形態４．次に、図１０は、本発明の
実施の形態４に係るデジタル・カメラ１Ｂの概略構成を
示す機能ブロック図である。本実施の形態４に係るデジ
タル・カメラ１Ｂは、図示するデータ変換回路５Ｃの構
成と制御方法を除いて、上記実施の形態３に係るデジタ
ル・カメラ１Ａの構成と略同じである。図１０中、図８
および図１に示した符号と同一符号を付されたブロック
については略同一機能を有するものとして詳細な説明を
省略する。

【００６８】本実施の形態４に係るデータ変換回路５Ｃ
は、上記実施の形態３と同様に、信号変換回路４６とセ
レクタ４５を備えており、モード切替信号ＳＬＴ１の信
号レベルが"Ｌ"か"Ｈ"かにより、セレクタ４５は、Ａ／
Ｄ変換回路４から入力する原画像データと信号変換回路
４６から入力する原画像形式のデータとの何れかを選択
して出力する。また、このデータ変換回路５Ｃは、前記
セレクタ４５から入力するデータと、ディスプレイ信号
処理部１２から入力する点順次データとの何れかを選択
して解像度変換回路２０に出力するセレクタＳＥＬを備
えている。このセレクタＳＥＬは、ＣＰＵ１１から伝達
するモード切替信号ＳＬＴ２の信号レベルが"Ｌ"のと
き、モード切替信号ＳＬＴ１の信号レベルを"Ｈ"また
は"Ｌ"の何れかに設定することで、データ変換回路５Ｃ
は、上記「原画像形式表示モード」または「原画像表示
モード」の何れかに切り替えられる。すなわち、セレク
タＳＥＬは、セレクタ４５から「０」側端子に入力する
原画像データ若しくは原画像形式のデータを選択し解像
度変換回路２０に出力する。解像度変換回路２０は、入
力する原画像形式のデータをＥＶＦ６の表示画素数に合
わせて解像度変換して書込み制御部６７に出力し、書込
み制御部６７は、解像度変換回路２０から入力する画素
データをフレーム単位若しくはフィールド単位でバッフ
ァ・メモリＡとバッファ・メモリＢとに交互に格納す
る。並行して、バッファ・メモリＡとバッファ・メモリ
Ｂとの一方に画素データを書き込んでいる期間は、読出
し制御部６８の制御により、その他方から画素データの
読出しが行われる。補間部４３は、読出し制御部６８か
ら入力する画素データを画素補間した補間データを生成
し、その補間データの色成分配列を面順次にした面順次
データをＥＶＦ６に出力する。

【００６９】以上の「原画像表示モード」と「原画像形
式表示モード」では、間引き処理（解像度変換処理）を
施しサイズを縮小された画像データをバッファ・メモリ
Ａとバッファ・メモリＢとに格納するため、画像情報の
一部が欠落する。このため補間部４３で画素補間処理を
する際に、画像中の斜線部分や色境界部分などのエッジ
部分に偽色が生成され、画質が若干低下する場合があ
る。データ変換回路５Ｃは、この種の画質低下を防ぐ動
作モード（点順次画像表示モード）を有している。

【００７０】データ変換回路５Ｃが「点順次画像表示モ
ード」にある時、モード切替信号ＳＬＴ２の信号レベル
は"Ｈ"に切り替えられる。このとき、セレクタＳＥＬ
は、ディスプレイ信号処理部１２から「１」側端子に入
力する点順次データを書込み制御部６７に出力する。書
込み制御部６７は、入力する点順次データの偶数番目ラ
インからなる偶数フィールドと奇数番目ラインからなる
奇数フィールドとを、バッファ・メモリＡとバッファ・
メモリＢとに交互に格納するように制御する。また、読
出し制御部６８は、前記奇数フィールドと前記偶数フィ
ールドとの一方がバッファ・メモリＡとバッファ・メモ
リＢとの一方に書き込まれている期間、その他方のバッ
ファ・メモリから他方のフィールドを読出し、補間部４
３に出力するように制御する。補間部４３は、入力する
画素データが偶数フィールドに属する場合は、線形補間
法などで不足の奇数フィールドの画素データを色成分毎
に内挿補間し、面順次でＥＶＦ６に出力する。他方、補
間部４３は、入力する画素データが奇数フィールドに属
する場合は、不足の偶数フィールドを色成分毎に内挿補
間した補間データを生成し、その補間データの色成分配
列を面順次にした面順次データをＥＶＦ６に出力する。

【００７１】従って、バッファ・メモリＡ，Ｂは、面順
次データ生成のために合計１フレーム分の記憶領域をも
つだけで足り、ディスプレイ信号処理部１２から入力す
る点順次データを間引く必要が無いため、偽色の発生が
低く抑えられ画質が向上する。但し、偶数フィールドと
奇数フィールドのうち一方は必ず内挿補間されるため、
上記「原画像形式表示モード」の場合と比べると垂直解
像度の低下は大きい。そこで、表示画像の光学特性を考
慮して、「原画像形式表示モード」と「点順次画像表示
モード」との何れかを選択して画像を表示すればよい。

【００７２】次に、図１１、図１２、図１３および図１
４は、本実施の形態４に係るデータ変換回路５Ｃの具体
例を示す回路図である。図１１は、図１２と図１３との
位置関係を示す図であり、図１２と図１３とは一点鎖線
を介して互いに連続したものである。このデータ変換回
路５Ｃは、図１２と図１３に示す画像データ記憶部２６
と、図１４に示す補間部４３とから構成される。

【００７３】前記画像データ記憶部２６は、バッファ・
メモリＡ０，Ａ１，Ｂ０，Ｂ１を備えている。第１のバ
ッファ・メモリ群Ａ０，Ａ１で１バンク、第２のバッフ
ァ・メモリ群Ｂ０，Ｂ１で１バンクが構成されており、
合計２バンクの記憶領域が構成されている。バッファ・
メモリ群は、１バンク当たり上記ＥＶＦ６の当該表示画
素数分の記憶領域（（１画素データのビット長）×３２
０×２４０ビット）を有する。本例の場合、１画素デー
タは８ビット長をもつ。よって、各バッファ・メモリの
容量は、１バンクがもつメモリ容量の半分、すなわち８
×３２０×１２０ビットである。各バッファ・メモリ
は、ライト・イネーブル端子ＷＥとリード・イネーブル
端子ＲＥを備えており、各バッファ・メモリのイネーブ
ル端子ＷＥ，ＲＥは、ＡＮＤ素子５８，５９，６０，６
１，６２，６３，６４，６５から信号入力を受ける。バ
ンク選択信号ＢＳＣＴは、第１のバッファ・メモリ群Ａ
０，Ａ１のイネーブル端子ＷＥに接続されたＡＮＤ素子
５８，５９と、第２のバッファ・メモリ群Ｂ０，Ｂ１の
イネーブル端子ＲＥに接続されたＡＮＤ素子６４，６５
とに入力する。また、バンク選択信号ＢＳＣＴをインバ
ータ６６でレベル反転した反転信号は、第２のバッファ
・メモリ群Ｂ０，Ｂ１のイネーブル端子ＷＥに接続され
たＡＮＤ素子６０，６１と、第１のバッファ・メモリ群
Ａ０，Ａ１のイネーブル端子ＲＥに接続されたＡＮＤ素
子６２，６３とに入力する。従って、第１のバッファ・
メモリ群Ａ０，Ａ１にデータを書き込み、且つ第２のバ
ッファ・メモリ群Ｂ０，Ｂ１からデータを読出す時に
は、バンク選択信号ＢＳＣＴの信号レベルが"Ｈ"に切り
替えられ、他方、第１のバッファ・メモリ群Ｂ０，Ｂ１
にデータを書込み、且つ第２のバッファ・メモリ群Ａ
０，Ａ１からデータを読出す時には、バンク選択信号Ｂ
ＳＣＴの信号レベルが"Ｌ"に切り替えられる。

【００７４】また、入力用タイミング・ジェネレータ４
７と入力用アドレス・ジェネレータ６９は共に、供給さ
れる入力画素クロックＩＣＬＫと同期して動作する。入
力用タイミング・ジェネレータ４７は、上記実施の形態
１の入力用タイミング・ジェネレータ２８と同様に、レ
ジスタ４７Ａに保持される変換係数（間引き率）α，β
に基づき、入力画素クロックＩＣＬＫ、水平同期信号Ｈ
Ｄおよび垂直同期信号ＶＤを用いてデータ書込みのタイ
ミングを示すライト・イネーブルパルスＷＥＢＬを生成
する。

【００７５】入力用アドレス・ジェネレータ６９は、上
記実施の形態１の入力用アドレス・ジェネレータ２７と
同様に、前記ライト・イネーブルパルスＷＥＢＬを受け
る度に内蔵するアドレス・カウンタにアドレスを順次増
分させる動作を行い、アドレス信号（IADR_A0, IADR_A
1, IADR_B0, IADR_B1）を生成し各バッファ・メモリＡ
０，Ａ１，Ｂ０，Ｂ１の各アドレス入力端子Ａｄｄｒ_
ｉに出力する。また、入力用アドレス・ジェネレータ６
９は、データ書込み時には、各バッファ・メモリＡ０，
Ａ１，Ｂ０，Ｂ１に対してライト・イネーブル信号（IW
E_A0, IWE_A1, IWE_B0, IWE_B1）を生成し、それぞれＡ
ＮＤ素子５８，５９，６０，６１に出力する。ＡＮＤ素
子５８，５９は、バンク選択信号ＢＳＣＴとライト・イ
ネーブル信号（IWE_A0, IWE_A1）とを論理積演算し、双
方の信号レベルが"Ｈ"のときに限り書込みを許可するＨ
レベル信号をイネーブル端子ＷＥに出力する。他方、Ａ
ＮＤ素子６０，６１は、バンク選択信号ＢＳＣＴの反転
信号とライト・イネーブル信号（IWE_B0, IWE_B1）とを
論理積演算し、双方の信号レベルが"Ｈ"のときに限り書
込みを許可するＨレベル信号をイネーブル端子ＷＥに出
力する。

【００７６】また、出力用タイミング・ジェネレータ７
６と出力用アドレス・ジェネレータ８７は共に、供給さ
れる出力画素クロックＯＣＬＫと同期して動作する。出
力用タイミング・ジェネレータ７６は、上記実施の形態
１の出力用タイミング・ジェネレータ２９と同様に、出
力画素クロックＯＣＬＫを用いてデータ読出しのタイミ
ングを示すリード・イネーブルパルスＲＥＢＬを生成し
出力する。出力用アドレス・ジェネレータ８７は、前記
リード・イネーブルパルスＲＥＢＬが入力する度に、内
蔵するアドレス・カウンタにアドレスを増分させる動作
を行い、データ読出しのアドレス信号（OADR_A0, OADR_
A1, OADR_B0, OADR_B1）を生成し、各バッファ・メモリ
Ａ０，Ａ１，Ｂ０，Ｂ１のアドレス入力端子Ａｄｄｒ_
ｏに出力する。また出力用アドレス・ジェネレータ８７
は、データ読出し時には、各バッファ・メモリＡ０，Ａ
１，Ｂ０，Ｂ１に対してリード・イネーブル信号（ORE_
A0, ORE_A1, ORE_B0, ORE_B1）を生成し、それぞれＡＮ
Ｄ素子６２，６３，６４，６５に出力する。ＡＮＤ素子
６２，６３は、バンク選択信号ＢＳＣＴの反転信号とリ
ード・イネーブル信号（ORE_A0, ORE_A1）とを論理積演
算し、双方の信号レベルが"Ｈ"のときに限りデータの読
出しを許可するＨレベル信号をイネーブル端子ＲＥに出
力する。またＡＮＤ素子６４，６５は、バンク選択信号
ＢＳＣＴとリード・イネーブル信号（ORE_B0, ORE_B1）
とを論理積演算し、双方の信号レベルが"Ｈ"のときに限
りデータの読出しを許可するＨレベル信号をイネーブル
端子ＲＥに出力する。

【００７７】またセレクタ４５は、上記「原画像表示モ
ード」または「原画像形式表示モード」に応じて、上記
モード切替信号ＳＬＴ１の制御により「０」側端子また
は「１」側端子を選択する。

【００７８】以上のデータ変換回路５Ｃが上記「原画像
表示モード」にある時の動作は以下の通りである。この
時、セレクタ４５は、Ａ／Ｄ変換回路４から入力する原
画像データを選択してセレクタ５０，５１，５２，５３
の「０」側端子に出力する。各セレクタ５０〜５３は、
モード切替信号ＳＬＴ２の制御により「０」側端子を選
択しており、当該「０」側端子から順次入力する原画像
データをバッファ・メモリＡ０，Ａ１，Ｂ０，Ｂ１のデ
ータ入力端子Ｄｉｎに出力する。その原画像データは、
第１のバッファ・メモリ群Ａ０，Ａ１と第２のバッファ
・メモリ群Ｂ０，Ｂ１とにフレーム単位またはフィール
ド単位で交互に格納される。すなわち、バンク選択信号
ＢＳＣＴの信号レベルが"Ｈ"の期間には、第１のバッフ
ァ・メモリ群Ａ０，Ａ１に間引きされた画素データが格
納され、バンク選択信号ＢＳＣＴの信号レベルが"Ｌ"の
期間には、第２のバッファ・メモリ群Ｂ０，Ｂ１に間引
きされた画素データが格納される。間引き処理（解像度
変換処理）は、入力用タイミング・ジェネレータ４７で
生成されたライト・イネーブルパルスＷＥＢＬに合わせ
て入力用アドレス・ジェネレータ６９が生成するアドレ
ス信号（IADR_A0, IADR_A1, IADR_B0, IADR_B1）とライ
ト・イネーブル信号（IWE_A0, IWE_A1, IWE_B0, IWE_B
1）とで行われる。

【００７９】他方、第１のバッファ・メモリ群Ａ０，Ａ
１または第２のバッファ・メモリ群Ｂ０，Ｂ１の一方に
画素データが書き込まれている期間は、その他方から、
格納されている画素データが読み出される。すなわち、
バンク選択信号ＢＳＣＴの信号レベルが"Ｈ"の期間に
は、第２のバッファ・メモリ群Ｂ０，Ｂ１から、画素デ
ータが順次読み出されてセレクタ５５に出力され、バン
ク選択信号ＢＳＣＴの信号レベルが"Ｌ"の期間には、第
１のバッファ・メモリ群Ａ０，Ａ１から、画素データが
順次読み出されてセレクタ５４に出力される。セレクタ
５４，５５は、出力用アドレス・ジェネレータ８７で生
成され出力される選択制御信号ＯＳＥＬの信号レベル
が"Ｌ"か"Ｈ"かに応じて、「０」側端子か「１」側端子
かを選択するように制御される。出力用アドレス・ジェ
ネレータ８７は、出力用タイミング・ジェネレータ７６
で生成されたリード・イネーブルパルスＲＥＢＬに合わ
せてデータ読出しのアドレス信号（OADR_A0, OADR_A1,
OADR_B0, OADR_B1）とリード・イネーブル信号（ORE_A
0, ORE_A1, ORE_B0, ORE_B1）とを生成する。

【００８０】出力用アドレス・ジェネレータ８７は、バ
ンク選択信号ＢＳＣＴの信号レベルが"Ｌ"の期間、生成
したアドレスに対応する画素データがバッファ・メモリ
Ａ０に格納されている時は、選択制御信号ＯＳＥＬの信
号レベルを"Ｌ"に切り替え、当該アドレスに対応する画
素データがバッファ・メモリＡ１に格納されている時
は、選択制御信号ＯＳＥＬの信号レベルを"Ｈ"に切り替
える。この時、セレクタ５６は、Ｌレベルのバンク選択
信号ＢＳＣＴの制御により「０」側端子を選択し、セレ
クタ５４から出力される８ビット長の画素データを画素
補間回路７０に出力する。逆に、出力用アドレス・ジェ
ネレータ８７は、バンク選択信号ＢＳＣＴの信号レベル
が"Ｈ"の期間、生成したアドレスに対応する画素データ
がバッファ・メモリＢ０に格納されている時は、選択制
御信号ＯＳＥＬの信号レベルを"Ｌ"に切り替え、当該ア
ドレスに対応する画素データがバッファ・メモリＢ１に
格納されている時は、選択制御信号ＯＳＥＬの信号レベ
ルを"Ｈ"に切り替える。この時、セレクタ５６は、Ｈレ
ベルのバンク選択信号ＢＳＣＴの制御により「１」側端
子を選択し、セレクタ５５から出力される８ビット長の
画素データを画素補間回路７０に出力する。

【００８１】図１４に示すように補間部４３を構成する
画素補間回路７０は、セレクタ５６から入力する原画像
データの２×２画素領域を保持する画素レジスタ群７１
を有する。画素レジスタ群７１は、ＦＩＦＯメモリ７４
を介して直列に接続されるレジスタ７２Ａ，７２Ｂとレ
ジスタ７２Ｃ，７２Ｄとを備えており、各レジスタ７２
Ａ〜７２Ｄは出力画素クロックＯＣＬＫと同期して動作
する。補間・色成分選択回路７３は、出力用タイミング
・ジェネレータ７６から伝達されるタイミング信号ＴＩ
と同期して動作し、上記実施の形態１の補間・色成分選
択回路３９と同様に、各レジスタ７２Ａ〜７２Ｄから出
力される８ビット長の画素データを選択的に取り込み、
画素補間処理を行い、面順次データをセレクタ７５に出
力する。セレクタ７５は、Ｌレベルのモード切替信号Ｓ
ＬＴ２の制御により「０」側端子に入力する面順次デー
タをＥＶＦ６に出力する。

【００８２】次に、データ変換回路５Ｃが上記「原画像
形式表示モード」にある時の動作は以下の通りである。
この時、セレクタ４５は、信号変換回路４６から入力す
る原画像形式のデータ（ＲＧＢデータ）を選択してセレ
クタ５０，５１，５２，５３の「０」側端子に出力す
る。信号変換回路４６においては、オーバサンプリング
回路４０は、ディスプレイ信号処理部１２から出力され
る４：２：２形式のＹＣｂＣｒデータを４：４：４形式
のＹＣｂＣｒデータにオーバサンプリングする。色空間
変換回路４１は、そのＹＣｂＣｒデータを各８ビット長
のＲデータ、ＧデータおよびＢデータに色空間変換し、
それぞれセレクタ４２の「０」側端子、「１」側端子お
よび「２」側端子に出力する。セレクタ４２は、入力用
アドレス・ジェネレータ６９から伝達されるサンプリン
グ信号ＳＴの値に従って端子を選択し、ベイヤー配列な
どの原画像形式のデータをセレクタ４５に出力する。そ
の他の動作は、前記「原画像表示モード」時の動作と同
じである。

【００８３】次に、データ変換回路５Ｃが上記「点順次
画像表示モード」にある時の動作は以下の通りである。
この時、セレクタ５０，５１，５２，５３は、Ｈレベル
のモード切替信号ＳＬＴ２の制御により「１」側端子を
選択する。セレクタ５０，５２は、ディスプレイ信号処
理部１２から入力する８ビット長のＹデータをバッファ
・メモリＡ０，Ｂ０のデータ入力端子Ｄｉｎに出力す
る。他方、セレクタ５１，５３は、ディスプレイ信号処
理部１２から入力する８ビット長のＣｂ／Ｃｒデータを
バッファ・メモリＡ１，Ｂ１のデータ入力端子Ｄｉｎに
出力する。

【００８４】バンク選択信号ＢＳＣＴの信号レベルが"
Ｈ"の期間、入力用タイミング・ジェネレータ４７で生
成されたライト・イネーブルパルスＷＥＢＬに合わせて
入力用アドレス・ジェネレータ６９が生成したアドレス
信号（IADR_A0, IADR_A1, IADR_B0, IADR_B1）とライト
・イネーブル信号（IWE_A0, IWE_A1, IWE_B0, IWE_B1）
とにより、ＹデータとＣｂ／Ｃｒデータの偶数フィール
ドは第１のバッファ・メモリ群Ａ０，Ａ１に記憶され
る。また、その期間に、出力用タイミング・ジェネレー
タ７６で生成されたリード・イネーブルパルスＲＥＢＬ
に合わせて出力用アドレス・ジェネレータ８７が生成し
たアドレス信号（IRE_A0, IRE_A1, IRE_B0,IRE_B1）と
リード・イネーブル信号（ORE_A0, ORE_A1, ORE_B0, OR
E_B1）とにより、第２のバッファ・メモリ群Ｂ０，Ｂ１
から、ＹデータとＣｂ／Ｃｒデータの奇数フィールドが
読み出される。他方、バンク選択信号ＢＳＣＴの信号レ
ベルが"Ｌ"の期間は、ＹデータとＣｂ／Ｃｒデータの奇
数フィールドが第２のバッファ・メモリ群Ｂ０，Ｂ１に
記憶される。また、その期間に、第１のバッファ・メモ
リ群Ａ０，Ａ１から、偶数フィールドが読み出される。
このように第１のバッファ・メモリ群Ａ０，Ａ１から読
み出された１６ビット長のＹＣｂＣｒデータ（偶数フィ
ールド）はセレクタ５７の「０」側端子に入力し、第２
のバッファ・メモリ群Ｂ０，Ｂ１から読み出された１６
ビット長のＹＣｂＣｒデータ（奇数フィールド）は同セ
レクタ５７の「１」側端子に入力する。従って、バンク
選択信号ＢＳＣＴの信号レベルが"Ｈ"の期間は、セレク
タ５７は「１」側端子に入力する奇数フィールドのＹＣ
ｂＣｒデータを出力し、当該信号レベルが"Ｌ"の期間
は、セレクタ５７は「０」側端子に入力する偶数フィー
ルドのＹＣｂＣｒデータを出力する。

【００８５】図１４に示す補間部４３のオーバサンプリ
ング回路７７は、出力用タイミング・ジェネレータ７６
から伝達するタイミング信号ＴＩと同期して動作し、セ
レクタ５７から入力する１６ビット長のＹＣｂＣｒデー
タをオーバサンプリングし４：４：４形式のＹＣｂＣｒ
データに変換後、各８ビット長のＹデータ、Ｃｂデータ
およびＣｒデータを色空間変換・垂直補間・色成分選択
回路７８に出力する。色空間変換・垂直補間・色成分選
択回路７８は、前記タイミング信号ＴＩと同期して動作
し、入力するＹＣｂＣｒデータをＲＧＢデータに色空間
変換し、そのＲＧＢデータに対して各色成分毎にフィー
ルド単位で内挿補間（垂直補間）処理を実行する。その
内挿補間処理は、そのＲＧＢデータが奇数フィールドか
らなる場合は、線形補間法などにより当該奇数フィール
ド上の画素データから偶数フィールドを補間し、そのＲ
ＧＢデータが偶数フィールドからなる場合は、当該偶数
フィールド上の画素データから奇数フィールドを補間す
ることで実行される。上記出力用タイミング・ジェネレ
ータ７６と出力用アドレス・ジェネレータ８７は、Ｎ回
（Ｎ：色成分の数）、同一フィールドの画素データを読
出すように制御するから、色空間変換・垂直補間・色成
分選択回路７８は、Ｒフィールド、Ｇフィールドおよび
Ｂフィールドの各フィールド単位で順次、垂直補間を行
い、面順次データをセレクタ７５に出力する。セレクタ
７５は、Ｈレベルのモード切替信号ＳＬＴ２の制御によ
り「１」側端子を選択し、前記面順次データをＥＶＦ６
に出力する。

【００８６】実施の形態５．次に、図１５は、本発明の
実施の形態５に係るデータ変換回路を構成する補間部２
５Ｂの概略を示す回路図である。この補間部２５Ｂは、
画像データ記憶部２６から入力する画像データのうち２
×２画素領域の画素データを格納する画素レジスタ群７
１、画素補間回路７９、プログラマブル色空間変換回路
８０および色成分選択回路８１を備えて構成される。画
素補間回路７９、プログラマブル色空間変換回路８０お
よび色成分選択回路８１は、画像データ記憶部２６から
伝達されるタイミング信号ＴＩと同期して動作する。ま
た、画素レジスタ群７１は、ＦＩＦＯメモリ７４を介し
て直列に接続されるレジスタ７２Ａ、７２Ｂとレジスタ
７２Ｃ，７２Ｄとから構成されている。尚、図示した画
像データ記憶部２６の代わりに、上記実施の形態２，
３，４の画像データ記憶部２６Ａ，２６Ｂ，２６Ｃを用
いてもよい。

【００８７】前記画素補間回路７９は、画素レジスタ群
７１を構成する各レジスタ７２Ａ〜７２Ｄから画素デー
タを選択的に取り込み、１画素につき４色成分（Color
0, Color 1, Color 2, Color 3）を線形補間などで生成
し、プログラマブル色空間変換回路８０に出力する。ま
た、プログラマブル色空間変換回路８０は、入力する４
色成分をＲＧＢ信号へ色空間変換する機能を有し、その
色空間を変換する変換係数α（ｉ，ｊ）（ｉ＝０〜２，
ｊ＝０〜３）を可変に設定できる機能を有する。またプ
ログラマブル色空間変換回路８０は、ＣＰＵ１１などか
ら伝達された変換係数α（ｉ，ｊ）を内部メモリに保持
できる。今、４色成分の入力値をＩ（ｍ）（ｍ＝０，
１，２，３）、３色成分の出力値をＯ（ｎ）（ｎ＝０，
１，２）で表すとすれば、ｎ番目の色成分の出力値は、
Ｏ（ｎ）＝α（ｎ，０）×Ｉ（０）＋α（ｎ，１）×Ｉ
（１）＋α（ｎ，２）×Ｉ（２）＋α（ｎ，３）×Ｉ
（３）、の演算式に従って算出される。このように変換
係数α（ｉ，ｊ）を可変に設定できるため、出力値の色
空間をＲＧＢ空間に限定すること無く、所望の色空間を
選択することが可能である。また、本実施の形態に係る
データ変換回路は、撮像センサに配設された色フィルタ
・アレイの種類に合わせて変換係数α（ｉ，ｊ）を設定
できるので、色フィルタ・アレイの型に依存せず、その
色フィルタ・アレイが３原色系のもの、補色系のものの
何れであっても対応できる。

【００８８】また色成分選択回路８１は、プログラマブ
ル色空間変換回路８０から出力されたＲデータ、Ｇデー
タおよびＢデータを面順次に出力されるように選択し、
８ビット長の面順次データを出力する。画像データ記憶
部２６からは、同一フィールドの画素データが、Ｎ回
（Ｎ：出力値の色成分の数）繰り返し読み出されて補間
部２５Ｂに入力するので、色成分選択回路８１は、各回
毎に同一色成分を選択することにより、Ｒフィールド、
Ｇフィールド、Ｂフィールドを順次出力する。

【００８９】実施の形態６．次に、図１６は、本発明の
実施の形態６に係るデータ変換回路を構成する補間部２
５Ｃを示す回路図である。この補間部２５Ｃは、前述の
実施の形態５に係るデータ変換回路と同様に、画像デー
タ記憶部２６から入力する画像データのうち２×２画素
領域の画素データを格納する画素レジスタ群７１、画素
補間回路７９および色成分選択回路８１を備えており、
更に、ＯＳＤ（オン・スクリーン・ディスプレイ）メモ
リ８２、ＯＳＤコントローラ８３およびセレクタ８４，
８５，８６を備えて構成されている。画素補間回路７
９、色成分選択回路８１およびＯＳＤコントローラ８３
は、画像データ記憶部２６から伝達されるタイミング信
号ＴＩと同期して動作する。尚、図示した画像データ記
憶部２６の代わりに、上記実施の形態２，３，４の画像
データ記憶部２６Ａ，２６Ｂ，２６Ｃを用いてもよい。

【００９０】前記ＯＳＤメモリ８２には文字・記号など
のキャラクタ・コードや、アイコン画像などのビットマ
ップデータなどを含むＯＳＤデータが格納されており、
ＯＳＤコントローラ８３は、上記ＣＰＵ１１の制御を受
けてアドレス信号や制御信号をＯＳＤメモリ８２に出力
し、ＯＳＤメモリ８２からＯＳＤデータを取得する。Ｏ
ＳＤコントローラ８３は、取得したＯＳＤデータを表示
するための各色成分の画素データ（OSD R Color, OSD G
Color, OSD B Color）を生成し、セレクタ８４，８
５，８６の「１」側端子に出力する。また、同セレクタ
８４，８５，８６の「０」側端子には画素補間回路７９
から、ＲＧＢの画素補間データが入力している。セレク
タ８４，８５，８６は、ＯＳＤコントローラ８３から伝
達される切替制御信号（OSD ON）に従い、この切替制御
信号の信号レベルが"Ｈ"のときは「１」側端子を選択
し、当該信号レベルが"Ｌ"のときは「０」側端子を選択
することにより、画素補間回路７９から出力されるＲＧ
ＢデータにＯＳＤデータをスーパーインポーズ（多重
化）することができる。そして、画像データ記憶部２６
からは、同一フィールドの画素データが、Ｎ回（Ｎ：出
力値の色成分の数）繰り返し読み出されて補間部２５Ｃ
に入力するので、色成分選択回路８１は、各回毎に同一
色成分を選択することにより、Ｒフィールド、Ｇフィー
ルド、Ｂフィールドを順次出力する。従って、ＥＶＦ６
において、各種撮影情報（撮影時刻、テープの残量な
ど）を多重表示することが可能となる。特に、Ａ／Ｄ変
換回路４から画像データ記憶部２６に直接入力する原画
像データとＯＳＤデータとを多重表示できるという利点
が得られる。

【００９１】実施の形態７．次に、図１７は、本発明の
実施の形態７に係るデータ変換回路５Ｄを示す概略図で
ある。このデータ変換回路５Ｄは、上述の画像データ記
憶部２６と補間部２５とを備えると共に、更に、ＯＢ
（オプティカル・ブラック）補正回路８８、ゲイン補正
回路９１、ＷＢ（ホワイト・バランス）補正回路９３、
ＡＦ評価値算出回路９７およびガンマ補正回路９８を備
えて構成されている。尚、各回路８８，９１，９３，９
７，９８の配列順位は特に制限されるものではないが、
ＡＦ評価を精度良く行う観点からは、ガンマ補正回路９
８はＡＦ評価値算出回路９７の後に配置されるのが望ま
しい。また上記アナログ信号処理部３がこれら回路８
８，９１、９３，９７，９８の何れかと同一の機能を備
える場合は、当該機能に相当する回路を省略してもよ
い。

【００９２】前記ＯＢ補正回路８８は、Ａ／Ｄ変換回路
４から入力する１２ビット長の原画像データのＯＢ領域
の複数点の輝度値をクランプし、当該輝度値の平均値を
黒レベルの基準値に合わせるための減算値を決定し、こ
れを加算器９０に出力する。加算器９０は、入力する原
画像データから当該減算値を減算する。通常、原画像デ
ータの各水平ラインの先頭部にＯＢ領域が設けられてい
る。

【００９３】また前記ゲイン補正回路９１は、乗算器９
９から出力された調整済みの輝度信号を、１フレームの
全領域またはその中央重点領域などの単位で取り込み、
取り込んだ輝度信号の平均値が所定の目標値を超えてい
る場合は、乗算器９９に入力する輝度信号のゲインを下
げるべくゲイン係数を決定し、逆に、取り込んだ輝度信
号の平均値が所定の目標値未満の場合は、乗算器９９に
入力する輝度信号のゲインを上げるべくゲイン係数を決
定する。乗算器９９は、ゲイン調整回路９２から出力さ
れたゲイン係数を入力する次のフレームもしくはフィー
ルドの輝度値に掛けて出力する。尚、ゲイン調整回路９
２は、輝度信号を取り込むタイミングを、入力用タイミ
ング・ジェネレータ２８から伝達される制御パルスＦＰ
などで指示される。

【００９４】また前記ＷＢ補正回路９３は、ＣＰＵ１１
などから転送された各色成分の係数値を保持するレジス
タ９４Ａ〜９４Ｄと、これらレジスタ９４Ａ〜９４Ｄか
ら係数値を選択的に取り込んで乗算器９９に出力するセ
レクタ９５と、乗算器９９とを備えている。セレクタ９
５は、入力用タイミング・ジェネレータ２８から伝達さ
れる２ビット長の選択制御信号ＣＰの値により、レジス
タ９４Ａ〜９４Ｄの何れかに保持された係数値を取り込
み、乗算器９９に出力する。乗算器９９は、入力する画
素データに当該係数値を乗算し、ホワイト・バランス調
整を施した画素データを出力する。

【００９５】また前記ＡＦ評価値算出回路９７は、入力
する画像データの輝度成分の高域成分Ｙｈを抽出し、当
該高域成分Ｙｈに基づいてＡＦ（オート・フォーカス）
用の評価値９６を算出する機能を有する。当該評価値
は、抽出した高域成分Ｙｈの当該画素と近隣の画素間の
差分絶対値に基づいて算出される値である。当該評価値
は、デジタル・カメラの光学機構にフィード・バックさ
れ、光学機構のレンズ系を合焦駆動する際に利用され
る。このようにＴＴＬ光を利用したＡＦ評価法は、ＴＴ
Ｌの山登り方式と呼ばれている。そして、ガンマ補正回
路９８は、入力する画像データに対して人間の視覚特性
に合わせるようにガンマ変換を行う回路である。

【００９６】以上の実施の形態１〜７では、各実施の形
態に係るデータ変換回路をデジタル・カメラに組み込ん
だ例を示したが、本発明ではこれに限らず、それらデー
タ変換回路が上述の「原画像形式表示モード」および
「点順次画像表示モード」で面順次ディスプレイに対す
るインターフェースとして機能する場合であれば、それ
らデータ変換回路をデジタル・カメラ以外の画像処理機
器に組み込むことができる。

【００９７】

【発明の効果】以上の如く、本発明の請求項１に係るデ
ータ変換回路によれば、入力する画素データを第１バッ
ファ・メモリと第２バッファ・メモリとにフレーム単位
またはフィールド単位で交互に記憶し、一方に画素デー
タを記憶させる期間に他方から画素データを読出すた
め、面順次ディスプレイで面順次動画像を表示する際の
色ずれを確実に防止できると共に、前記第１および第２
バッファ・メモリから読出した画素データに基づいて画
素補間を行い、面順次データを出力することから、面順
次ディスプレイで高精細な面順次動画像を表示できる。
また、１画素に単色成分しかもたない画素データを扱う
ことから、第１および第２バッファ・メモリの容量は、
例えば１画素に３原色成分をもつＲＧＢ信号の場合の１
／３の容量で済み、メモリ容量の節減および回路の低廉
化が可能となる。

【００９８】請求項２によれば、入力する画像データの
画像サイズに関係無く、当該画像データを第１および第
２バッファ・メモリに格納できる。

【００９９】請求項３によれば、例えばＹＣｂＣｒデー
タやＲＧＢデータなどの点順次データを面順次データに
変換して面順次ディスプレイで表示させることができ
る。

【０１００】請求項４によれば、例えばＹＣｂＣｒデー
タやＲＧＢデータなどの点順次データと、単板式の色フ
ィルタ・アレイをもつ画像センサなどから得られる１画
素に単色成分しかもたない画像データとの何れの形式の
データをも、面順次データに変換して面順次ディスプレ
イに表示させることができる。

【０１０１】請求項５によれば、上記第２のセレクタが
上記点順次データを選択して出力するときは、色ずれの
生じない面順次データを生成できると共に、点順次デー
タを解像度変換せずに第１および第２バッファ・メモリ
に格納できるため偽色の発生が抑制された高画質の面順
次データを生成できる。

【０１０２】請求項６によれば、撮像センサに配設され
る色フィルタ・アレイの種類に依存せず、画像データを
所望の色空間に変換できるため、その色フィルタ・アレ
イの型に合わせて本発明に係るデータ変換回路を仕様変
更する必要が無く、データ変換回路の汎用性が向上す
る。

【０１０３】請求項７によれば、面順次ディスプレイに
おいて、日付などの文字情報やアイコン画像などを含む
撮影情報を動画像にスーパーインポーズして表示でき
る。

【０１０４】請求項８〜１１によれば、細かな画像調整
を行い、高画質の面順次データを生成することが可能と
なる。

【０１０５】請求項１２によれば、本請求項に係るデー
タ変換回路をデジタル・カメラに搭載した場合に、この
データ変換回路単体でＡＦ評価値を滞り無く出力でき
る。

【０１０６】請求項１３によれば、Ａ／Ｄ変換回路から
出力された１画素に単色成分をもつ原画像データを直
接、面順次データに変換して面順次ディスプレイに出力
できる。よって、従来のように、画像処理部から出力さ
れた１画素に複数色成分をもつ点順次データを面順次デ
ータに変換せずに済むことから、変換に必要なバッファ
・メモリの容量を削減でき、回路の小規模化および低廉
化が可能となる。また、多大な電力を消費する画像処理
部を駆動せずとも面順次ディスプレイに画像を表示でき
るため、必要に応じて画像処理部への電力供給やクロッ
ク信号の供給を停止しその動作を中断させることで、デ
ジタル・カメラ全体の電力消費量を大幅に削減できる。

【０１０７】請求項１４によれば、撮像センサで撮像し
た動画像をビューファインダーで直接確認できる。通
常、デジタル・カメラには撮像した撮像画像や記録画像
を確認できる比較的大画面の点順次ディスプレイが搭載
されているが、消費電力の大きなその種の点順次ディス
プレイを駆動せずに、撮像した動画像をビューファイン
ダーで確認できる。

【０１０８】請求項１５によれば、大きな総画素数をも
つ撮像センサで撮像した撮像画像や記録画像を、面順次
ディスプレイの表示画素数に適合するように間引いて第
１および第２バッファ・メモリに格納できるため、変換
に必要なメモリ容量を節減できる。

【０１０９】請求項１６によれば、画像処理部で処理さ
れた撮像画像や記録画像などの点順次データを、１画素
に単色成分しかもたない原画像形式のデータに変換して
第１バッファ・メモリと第２バッファ・メモリとに格納
できるため、メモリ容量を増やすこと無く、点順次デー
タを面順次データに変換できる。

【０１１０】請求項１７によれば、画像処理部で処理さ
れた撮像画像や記録画像などの点順次データと、原画像
データとの何れかを状況に応じて自在に選択し、面順次
ディスプレイに表示できる。通常、デジタル・カメラに
は撮像画像や記録画像を確認できる比較的大画面で電力
消費量の大きな点順次ディスプレイが搭載されている
が、本請求項に係るデジタル・カメラでは、それら撮像
画像や記録画像などを、例えばビューファインダーを構
成する面順次ディスプレイで表示できる。このため消費
電力を節減でき、また、たとえ、その種の点順次ディス
プレイの機能が故障などで停止してもその代替手段を提
供できる。

【０１１１】請求項１８によれば、上記第２のセレクタ
が上記点順次データを選択して出力するときは、色ずれ
の生じない面順次データを生成し表示できると共に、点
順次データを解像度変換せずに第１および第２バッファ
・メモリに格納できるため、偽色の発生が抑制された高
画質の面順次データを生成し表示できる。

【０１１２】請求項１９によれば、撮像センサに配設さ
れる色フィルタ・アレイの種類に依存せず、画像データ
を所望の色空間に変換できる。

【０１１３】請求項２０によれば、面順次ディスプレイ
において、日付などの文字情報やアイコン画像などを含
む撮影情報を動画像にスーパーインポーズして表示でき
る。

【０１１４】請求項２１〜請求項２４によれば、細かな
画像調整を行い、面順次ディスプレイにおける表示画像
の画質の向上が可能となる。

【０１１５】請求項２５によれば、画像処理部などがも
つＡＦ評価演算機能を使用しなくとも、撮像センサで撮
像した画像データに基づいてＡＦ評価値を演算でき、そ
の値を光学機構の合焦制御部にフィードバックさせるこ
とができる。よって、ＡＦ評価値の演算時に必ずしも画
像処理部などは動作する必要が無いので、必要に応じて
画像処理部などの動作を中断させて、デジタル・カメラ
の電力消費量を抑制することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るデジタル・カメラ
の概略構成を示す機能ブロック図である。

【図２】実施の形態１に係るデータ変換回路のデータ変
換回路の全体を示す図である。

【図３】実施の形態１に係るデータ変換回路の画像デー
タ記憶部を示す回路図である。

【図４】実施の形態１に係るデータ変換回路の補間部を
示す回路図である。

【図５】画素補間処理の一例を示す説明図である。

【図６】実施の形態１に係るデータ変換回路の補間部の
変形例を示す回路図である。

【図７】本発明の実施の形態２に係るデータ変換回路を
示す図である。

【図８】本発明の実施の形態３に係るデジタル・カメラ
の概略構成を示す機能ブロック図である。

【図９】実施の形態３に係るデータ変換回路の具体例を
示す図である。

【図１０】本発明の実施の形態４に係るデジタル・カメ
ラの概略構成を示す機能ブロック図である。

【図１１】実施の形態４に係るデータ変換回路を構成す
る画像データ記憶部を示す全体図である。

【図１２】実施の形態４に係るデータ変換回路を構成す
る画像データ記憶部の一部を示す回路図である。

【図１３】実施の形態４に係るデータ変換回路を構成す
る画像データ記憶部の一部を示す回路図である。

【図１４】実施の形態４に係るデータ変換回路を構成す
る補間部を示す回路図である。

【図１５】本発明の実施の形態５に係るデータ変換回路
を構成する補間部を示す回路図である。

【図１６】本発明の実施の形態６に係るデータ変換回路
を構成する補間部を示す回路図である。

【図１７】本発明の実施の形態７に係るデータ変換回路
を示す概略図である。

【図１８】従来のデジタル・カメラの一構成を示す概略
ブロック図である。

【図１９】点順次データの色成分配列を示す説明図であ
る。

【図２０】面順次データの色成分配列を示す説明図であ
る。

【図２１】画像データの色成分配列を点順次から面順次
に変換する変換装置の一例を示す概略図である。

【図２２】面順次データを動画像表示する際に発生する
色ずれを説明するための図である。

【図２３】画像データの色成分配列を点順次から面順次
に変換する変換装置の一例を示す概略図である。

【符号の説明】

１，１Ａ，１Ｂ デジタル・カメラ ２ ＣＣＤ撮像素子 ３ アナログ信号処理部 ４ Ａ／Ｄ変換回路 ５，５Ａ，５Ｂ，５Ｃ，５Ｄ データ変換回路 ６ ＥＶＦ ７ タイミング・ジェネレータ ８ 主処理部 ８Ａ 画像処理部 ９ 主メモリ １０ メモリ・バス １１ ＣＰＵ １２ ディスプレイ信号処理部 １３ ＬＣＤ表示部 １５ インターフェース部 １６ 処理ブロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/907 Ｈ０４Ｎ 1/46 Ｚ ５Ｃ０７９ Ｆターム(参考） 5B047 AB04 BA03 BB04 EA02 EA05 EA07 EB07 5B057 CA01 CA08 CA12 CA16 CB01 CB08 CB12 CB16 CC01 CD05 CD14 CE18 CG10 5C052 AA17 CC11 DD02 FB01 GA01 GA07 GB01 GD03 GD10 GE06 GE08 GF00 5C065 AA01 BB48 CC02 CC03 CC09 DD02 DD17 5C076 AA22 BB01 CB04 5C079 HA10 HB01 HB04 HB12 LA28 LA37 MA02 MA17 NA09 NA10 NA11

Claims (25)

【特許請求の範囲】
1. 【請求項１】 画像データの色成分配列を面順次に変換
   するデータ変換回路であって、 １画素に単色成分を有して入力する画素データをフレー
   ム単位またはフィールド単位で交互に記憶する第１バッ
   ファ・メモリおよび第２バッファ・メモリと、 前記第１バッファ・メモリおよび第２バッファ・メモリ
   の一方に前記画素データを記憶している期間は、他方に
   格納済みの前記画素データを選択的に読み出して出力す
   るように制御する制御手段と、 前記制御手段により前記第１バッファ・メモリおよび前
   記第２バッファ・メモリから出力された特定領域の画素
   データに基づいて画素補間を実行して１画素に複数色成
   分をもつ補間データを生成し、該補間データを面順次の
   色成分配列で面順次ディスプレイに出力する補間部と、
   を備えることを特徴とするデータ変換回路。
2. 【請求項２】 請求項１記載のデータ変換回路であっ
   て、前記画像データを前記第１バッファ・メモリおよび
   前記第２バッファ・メモリの容量に適合するように解像
   度変換した後に前記第１バッファ・メモリおよび前記第
   ２バッファ・メモリに出力する解像度変換部を更に備え
   るデータ変換回路。
3. 【請求項３】 請求項１または２記載のデータ変換回路
   であって、１画素に複数色成分をもつ点順次データを入
   力データとし、該点順次データを１画素に単色成分をも
   つ画素データに変換する信号変換回路を備える、データ
   変換回路。
4. 【請求項４】 請求項３記載のデータ変換回路であっ
   て、 １画素に単色成分をもつ画素データと、１画素に複数色
   成分をもつ点順次データとの双方を入力データとし、 １画素に単色成分をもつ前記画素データと、前記信号変
   換回路が前記点順次データを変換して出力した画素デー
   タとの何れか一方を選択して前記第１バッファ・メモリ
   と前記第２バッファ・メモリとに出力するセレクタを備
   える、データ変換回路。
5. 【請求項５】 請求項３または４記載のデータ変換回路
   であって、 １画素に複数色成分をもつ前記点順次データと、前記信
   号変換回路が前記点順次データを変換して出力した画素
   データとの何れか一方を選択して前記第１バッファ・メ
   モリと前記第２バッファ・メモリとに出力する第２のセ
   レクタを備え、 前記第１バッファ・メモリおよび前記第２バッファ・メ
   モリは、それぞれ前記点順次データの少なくとも１フレ
   ーム分の半分の容量を有しており、 前記第２のセレクタが前記点順次データを選択して出力
   するとき、 前記制御手段は、前記点順次データの奇数番目ラインか
   らなる奇数フィールドと前記点順次データの偶数番目ラ
   インからなる偶数フィールドとの何れか一方を、前記第
   １バッファ・メモリと前記第２バッファ・メモリとの一
   方に記憶している期間に、前記第１バッファ・メモリと
   前記第２バッファ・メモリとの他方に格納済みの他方の
   奇数フィールドまたは偶数フィールドを読出すように制
   御し、 且つ、前記補間部は、読み出された前記奇数フィールド
   または前記偶数フィールドに対して不足のフィールドを
   内挿補間した補間データを生成し、該補間データを前記
   面順次の色成分配列で面順次ディスプレイに出力する、
   データ変換回路。
6. 【請求項６】 請求項１〜５の何れか１項に記載のデー
   タ変換回路であって、前記補間部は、可変の変換係数を
   用いて色空間変換を実行する色空間変換回路を備える、
   データ変換回路。
7. 【請求項７】 請求項１〜６の何れか１項に記載のデー
   タ変換回路であって、 前記補間部は、前記補間データと文字情報および図形情
   報とを多重化するオン・スクリーン・ディスプレイ回路
   を備える、データ変換回路。
8. 【請求項８】 請求項１〜７の何れか１項に記載のデー
   タ変換回路であって、前記第１バッファ・メモリおよび
   前記第２バッファ・メモリよりも前段に、入力する画像
   データに対してガンマ変換を実行するガンマ補正回路を
   備えるデータ変換回路。
9. 【請求項９】 請求項１〜８の何れか１項に記載のデー
   タ変換回路であって、前記第１バッファ・メモリおよび
   前記第２バッファ・メモリよりも前段に、入力する画像
   データのＯＢ（オプティカル・ブラック）領域から取得
   した輝度値に基づいて前記画像データの輝度レベルを補
   正するＯＢ補正回路を備えるデータ変換回路。
10. 【請求項１０】 請求項１〜９の何れか１項に記載のデ
    ータ変換回路であって、前記第１バッファ・メモリおよ
    び前記第２バッファ・メモリよりも前段に、画像データ
    のゲインを調整するゲイン補正回路を備えるデータ変換
    回路。
11. 【請求項１１】 請求項１〜１０の何れか１項に記載の
    データ変換回路であって、前記第１バッファ・メモリお
    よび前記第２バッファ・メモリよりも前段に、入力する
    画像データのホワイト・バランスを調整するＷＢ補正回
    路を備えるデータ変換回路。
12. 【請求項１２】 請求項１〜１１の何れか１項に記載の
    データ変換回路であって、前記第１バッファ・メモリお
    よび前記第２バッファ・メモリよりも前段に、入力する
    画像データに基づいてＡＦ（オート・フォーカス）評価
    値を算出するＡＦ評価回路を備えるデータ変換回路。
13. 【請求項１３】 単板式の色フィルタ・アレイをもつ撮
    像センサと、該撮像センサから出力された画像信号をＡ
    ／Ｄ変換して１画素に単色成分しかもたない原画像デー
    タを生成出力するＡ／Ｄ変換回路と、前記原画像データ
    を画像処理して１画素に複数色成分をもつ点順次データ
    を生成出力する画像処理部と、画像データをフレーム単
    位またはフィールド単位で各色成分毎に配列した面順次
    データを表示する面順次ディスプレイと、入力する画像
    データの色成分配列を面順次に変換して前記面順次ディ
    スプレイに出力するデータ変換回路と、を備えたデジタ
    ル・カメラであって、 前記データ変換回路は、 前記原画像データをフレーム単位またはフィールド単位
    で交互に記憶する第１バッファ・メモリおよび第２バッ
    ファ・メモリと、 前記第１バッファ・メモリおよび第２バッファ・メモリ
    の一方に前記原画像データを記憶している期間は、他方
    に格納済みの画素データを選択的に読み出して出力する
    ように制御する制御手段と、 前記制御手段により前記第１バッファ・メモリおよび前
    記第２バッファ・メモリから出力された特定領域の画素
    データに基づいて画素補間を実行して１画素に複数色成
    分をもつ補間データを生成し、該補間データを面順次の
    色成分配列で前記面順次ディスプレイに出力する補間部
    と、を備える、ことを特徴とするデジタル・カメラ。
14. 【請求項１４】 請求項１３記載のデジタル・カメラで
    あって、前記面順次ディスプレイはビューファインダー
    を構成するものである、デジタル・カメラ。
15. 【請求項１５】 請求項１３または１４記載のデジタル
    ・カメラであって、前記データ変換回路は、前記原画像
    データを前記第１バッファ・メモリおよび前記第２バッ
    ファ・メモリの容量に適合するように解像度変換した後
    に前記第１バッファ・メモリおよび前記第２バッファ・
    メモリに出力する解像度変換部を更に備える、デジタル
    ・カメラ。
16. 【請求項１６】 請求項１３〜１５の何れか１項に記載
    のデジタル・カメラであって、前記データ変換回路は、
    １画素に複数色成分をもつ点順次データを入力データと
    し、該点順次データを１画素に単色成分をもつ原画像形
    式のデータに変換し出力する信号変換回路を備え、 前記制御手段は、前記原画像形式のデータを前記第１バ
    ッファ・メモリと前記第２バッファ・メモリとにフレー
    ム単位またはフィールド単位で交互に記憶するように制
    御し、且つ前記第１バッファ・メモリおよび第２バッフ
    ァ・メモリの一方に前記原画像形式のデータを記憶して
    いる期間は、他方に格納済みの画素データを選択的に読
    み出して出力するように制御する、デジタル・カメラ。
17. 【請求項１７】 請求項１６記載のデジタル・カメラで
    あって、前記データ変換回路は、前記原画像データと前
    記信号変換回路から出力された前記原画像形式のデータ
    との何れか一方を選択して前記第１バッファ・メモリと
    前記第２バッファ・メモリとに出力するセレクタを備え
    る、デジタル・カメラ。
18. 【請求項１８】 請求項１６または１７記載のデジタル
    ・カメラであって、 前記データ変換回路は、１画素に複数色成分をもつ前記
    点順次データと、前記信号変換回路から出力された前記
    原画像形式のデータとの何れか一方を選択して前記第１
    バッファ・メモリと前記第２バッファ・メモリとに出力
    する第２のセレクタを備え、 前記第１バッファ・メモリおよび前記第２バッファ・メ
    モリは、それぞれ前記点順次データの少なくとも１フレ
    ーム分の半分の容量を有しており、 前記第２のセレクタが前記点順次データを選択して出力
    するとき、 前記制御手段は、前記点順次データの奇数番目ラインか
    らなる奇数フィールドと前記点順次データの偶数番目ラ
    インからなる偶数フィールドとの何れか一方を、前記第
    １バッファ・メモリと前記第２バッファ・メモリとの一
    方に記憶している期間に、前記第１バッファ・メモリと
    前記第２バッファ・メモリとの他方に格納済みの他方の
    奇数フィールドまたは偶数フィールドを読出すように制
    御し、 且つ、前記補間部は、読み出された前記奇数フィールド
    または前記偶数フィールドに対して不足のフィールドを
    内挿補間した補間データを生成し、該補間データを前記
    面順次の色成分配列で面順次ディスプレイに出力する、
    デジタル・カメラ。
19. 【請求項１９】 請求項１３〜１８の何れか１項に記載
    のデジタル・カメラであって、前記補間部は、可変の変
    換係数を用いて色空間変換を実行する色空間変換回路を
    備える、デジタル・カメラ。
20. 【請求項２０】 請求項１３〜１９の何れか１項に記載
    のデジタル・カメラであって、前記補間部は、前記補間
    データと文字情報および図形情報とを多重化するオン・
    スクリーン・ディスプレイ回路を備える、デジタル・カ
    メラ。
21. 【請求項２１】 請求項１３〜２０の何れか１項に記載
    のデジタル・カメラであって、前記データ変換回路は、
    前記第１バッファ・メモリおよび前記第２バッファ・メ
    モリよりも前段に、入力する画像データに対してガンマ
    変換を実行するガンマ補正回路を備える、デジタル・カ
    メラ。
22. 【請求項２２】 請求項１３〜２１の何れか１項に記載
    のデジタル・カメラであって、前記データ変換回路は、
    前記第１バッファ・メモリおよび前記第２バッファ・メ
    モリよりも前段に、入力する画像データのＯＢ（オプテ
    ィカル・ブラック）領域から取得した輝度値に基づいて
    前記画像データの輝度レベルを補正するＯＢ補正回路を
    備える、デジタル・カメラ。
23. 【請求項２３】 請求項１３〜２２の何れか１項に記載
    のデジタル・カメラであって、前記データ変換回路は、
    前記第１バッファ・メモリおよび前記第２バッファ・メ
    モリよりも前段に、入力する画像データのゲインを調整
    するゲイン補正回路を備える、デジタル・カメラ。
24. 【請求項２４】 請求項１３〜２３の何れか１項に記載
    のデジタル・カメラであって、前記データ変換回路は、
    前記第１バッファ・メモリおよび前記第２バッファ・メ
    モリよりも前段に、入力する画像データのホワイト・バ
    ランスを調整するＷＢ補正回路を備える、デジタル・カ
    メラ。
25. 【請求項２５】 請求項１３〜２４の何れか１項に記載
    のデジタル・カメラであって、前記データ変換回路は、
    前記第１バッファ・メモリおよび前記第２バッファ・メ
    モリよりも前段に、入力する画像データに基づいてＡＦ
    評価値を算出するＡＦ評価回路を備える、デジタル・カ
    メラ。