JP3983500B2 - データ変換回路およびデジタル・カメラ - Google Patents
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Description
【発明の属する技術分野】
本発明は、画像データの色成分配列を面順次に変換するデータ変換回路に関する。
【0002】
【従来の技術】
デジタル・ビデオ・カメラやデジタル・スチル・カメラなどのデジタル・カメラでは、各種レンズなどからなる光学系を透過し結像された光はCCDやCMOSなどの撮像素子からなる撮像センサで検出されデジタル信号(原画像データ)に変換された後に種々のデジタル画像処理を施され、LCD(液晶ディスプレイ)装置などで表示される。
【0003】
図18は、従来のデジタル・カメラの概略構成を示すブロック図である。同図に示すようにこのデジタル・カメラは、CCD撮像センサ100で撮像した動画像を電子的に表示する2種類の表示装置111,114を備えている。一つは、デジタル・カメラの背面部などに設けられる比較的大画面のLCD(液晶ディスプレイ)表示部111、もう一つは、デジタル・カメラの接眼部に設けられる電子ビューファインダー(以下、EVFと略す。)114である。ユーザーはデジタル・カメラに備わる切替ボタン(図示せず)などを操作して何れか一方の表示装置を選択できる。先ず、光学系(図示せず)を透過した光は、CCD撮像センサ100で光電変換され、アナログ信号処理部101でゲイン調整やホワイト・バランス調整などのアナログ信号処理を施された後に、A/D変換回路102でデジタル信号(原画像データ)に変換される。次いで原画像データは、主処理部103の画像処理部104で画素補間や輪郭強調、色空間変換などのデジタル画像処理を施されて、メモリ・バス115を介して主メモリ106のバッファ領域に転送され格納される。この後、このバッファ領域に格納された画像データは、CPU107に読み出されてソフトウェア処理を施されたり、処理ブロック110でMPEG(Moving Picture Experts Group)方式やJPEG(Joint Photographic Experts Group)方式で圧縮符号化を施された後にカード・インターフェース部108を介して不揮発性メモリなどのICカードに記録されたり、ディスプレイ信号処理部109で表示用画像信号に変換された後にLCD表示部111やEVF114、TVモニタに表示されたりする。
【0004】
通常、前記表示用画像信号は点順次データであるが、本例のEVF114は面順次データを表示する面順次ディスプレイであるため、データ変換回路113でその表示用画像信号を面順次データに変換する必要がある。図19は、R(赤色),G(緑色),B(青色)の3原色成分からなる点順次データを説明するための模式図、図20は面順次データを説明するための模式図である。図19に示すように、幅がw画素、高さh画素からなる画像の画素データを点順次で配列した場合、R[0, 0],G[0, 0],B[0, 0],R[1, 0],G[1, 0],B[1, 0],…,R[i, j],G[i, j],B[i, j]…,R[w-1, h-1],G[w-1, h-1],B[w-1, h-1](i:水平画素番号、j:水平ライン番号)のように、1画素を構成する各色成分は画素単位で配列される。他方、図19に示した点順次データを面順次データで表現すると、図20に示す通り、R[0, 0],…,R[w-1, h-1],G[0, 0],…,G[w-1, h-1],B[0, 0],…,B[w-1, h-1]のように、各色成分はフレーム単位で配列されることとなる。
【0005】
図21は、点順次データを面順次データに変換するデータ変換回路113Aの一例を示す概略説明図である。データ変換回路113Aは、入力する点順次の画素データを順次バッファ・メモリ116に格納してゆき、格納した画素データを面順次に出力するようにアドレス指定で読出して出力する。結果として、データ変換回路113Aからは、R成分のみからなるRフィールド(Color Field 0)118R、G成分のみからなるGフィールド(Color Field 1)118GおよびB成分のみからなるBフィールド(Color Field 2)118Bが出力される。
【0006】
しかしながら、上記データ変換回路113Aから出力される面順次データは、面順次ディスプレイであるEVF114で「色ずれ」と称する現象を引き起こすことが知られている。この「色ずれ」は、面順次ディスプレイが各色フィールドを時系列的に取り込むため、被写体が動いている場合にその被写体が各色フィールド毎に異なる位置に表示される現象である。図22を参照しつつこの現象の一例を説明する。同図に示すように、白一色の被写体画像119が、黒色領域121を含む被写体画像120に変化した場合、Rフィールドは書込位置L1で終了し、Gフィールドは書込位置L2で終了することが起こり得る。かかる場合、面順次ディスプレイでは、表示画像120Dのように前記黒色領域121は水平ライン位置L1D,L2Dを境にして、R,G,Bの3色成分が完全に暗い第1領域121aと、G,Bの各色成分のみが暗い赤色の第2領域121bと、B成分のみが暗い黄色の第3領域121cとなって表示される。
【0007】
このような色ずれを防ぐために図23に示すようなデータ変換回路113Bがある。このデータ変換回路113Bは、入力する点順次データの色空間をYCbCrからRGBに変換する色空間変換回路122と、選択回路125Fにより、入力する点順次データをフレーム単位で交互に格納する第1バッファ・メモリ123および第2バッファ・メモリ124とを備えている。色空間変換回路122から出力される点順次データが第1バッファ・メモリ123および第2バッファ・メモリ124の一方に書き込まれる間、その他方に記憶済みの点順次データがアドレス指定で面順次に読み出され選択回路125Rを介してEVF114に出力される。
【0008】
【発明が解決しようとする課題】
しかしながら、図23に示す変換回路113Bでは、2フレーム分のバッファ・メモリ123,124を用意しなければならない。これは、データ変換回路113Bを搭載したデジタル・カメラの電力消費量の増大、高コスト化および信号処理回路の大規模化を招くという問題が生ずる。また、従来のデジタル・カメラの電力消費量は大きく、長時間の連続使用の妨げになっていた。
【0009】
以上の問題などに鑑みて本発明が解決しようとするところは、電力消費量を大幅に低減し得て且つ低廉なデータ変換回路およびこのデータ変換回路を搭載したデジタル・カメラを提供する点にある。
【0010】
【課題を解決するための手段】
上記課題を解決するため、請求項1に係る発明は、1画素に複数色成分をもつ点順次データを入力データとし、該点順次データを1画素に単色成分をもつ画素データに変換して出力する信号変換回路と、前記画像データの色成分配列を面順次に変換するデータ変換回路であって、1画素に単色成分を有して入力する画素データをフレーム単位またはフィールド単位で交互に記憶する第1バッファ・メモリおよび第2バッファ・メモリと、前記第1バッファ・メモリおよび第2バッファ・メモリの一方に前記画素データを記憶している期間は、他方に格納済みの前記画素データを選択的に読み出して出力するように制御する制御手段と、前記制御手段により前記第1バッファ・メモリおよび前記第2バッファ・メモリから出力された特定領域の画素データに基づいて画素補間を実行して1画素に複数色成分をもつ補間データを生成し、該補間データを面順次の色成分配列で面順次ディスプレイに出力する補間部と、を備えることを特徴とするものである。
【0011】
また請求項2に係る発明は、請求項1記載のデータ変換回路であって、前記画像データを前記第1バッファ・メモリおよび前記第2バッファ・メモリの容量に適合するように解像度変換した後に前記第1バッファ・メモリおよび前記第2バッファ・メモリに出力する解像度変換部を更に備える。
【0013】
また請求項3に係る発明は、請求項1または2記載のデータ変換回路であって、1画素に単色成分をもつ画素データと、前記信号変換回路が前記点順次データを変換して出力した画素データとの双方を入力データとし、1画素に単色成分をもつ前記画素データと、前記信号変換回路が前記点順次データを変換して出力した前記画素データとの何れか一方を選択して出力するセレクタを備え、前記第1バッファ・メモリおよび前記第2バッファ・メモリは、前記セレクタから出力された前記画素データをフレーム単位またはフィールド単位で交互に記録する。
【0014】
また請求項4に係る発明は、請求項1〜3の何れか1項に記載のデータ変換回路であって、1画素に複数色成分をもつ前記点順次データと、前記信号変換回路が前記点順次データを変換して出力した画素データとの何れか一方を選択して前記第1バッファ・メモリと前記第2バッファ・メモリとに出力する第2のセレクタを備え、前記第1バッファ・メモリおよび前記第2バッファ・メモリは、それぞれ前記点順次データの少なくとも1フレーム分の半分の容量を有しており、前記第2のセレクタが前記点順次データを選択して出力するとき、前記制御手段は、前記点順次データの奇数番目ラインからなる奇数フィールドと前記点順次データの偶数番目ラインからなる偶数フィールドとの何れか一方を、前記第1バッファ・メモリと前記第2バッファ・メモリとの一方に記憶している期間に、前記第1バッファ・メモリと前記第2バッファ・メモリとの他方に格納済みの他方の奇数フィールドまたは偶数フィールドを読出すように制御し、且つ、前記補間部は、読み出された前記奇数フィールドまたは前記偶数フィールドに対して不足のフィールドを内挿補間した補間データを生成し、該補間データを前記面順次の色成分配列で面順次ディスプレイに出力するものである。
【0015】
また請求項5に係る発明は、請求項1〜4の何れか1項に記載のデータ変換回路であって、前記補間部は、可変の変換係数を用いて色空間変換を実行する色空間変換回路を備える。
【0016】
また請求項6に係る発明は、請求項1〜5の何れか1項に記載のデータ変換回路であって、前記補間部は、前記補間データと文字情報および図形情報とを多重化するオン・スクリーン・ディスプレイ回路を備える。
【0017】
また請求項7に係る発明は、請求項1〜6の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データに対してガンマ変換を実行するガンマ補正回路を備える。
【0018】
また請求項8に係る発明は、請求項1〜7の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのOB(オプティカル・ブラック)領域から取得した輝度値に基づいて前記画像データの輝度レベルを補正するOB補正回路を備える。
【0019】
また請求項9に係る発明は、請求項1〜8の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、画像データのゲインを調整するゲイン補正回路を備える。
【0020】
また請求項10に係る発明は、請求項1〜9の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのホワイト・バランスを調整するWB補正回路を備える。
【0021】
そして請求項11に係る発明は、請求項1〜10の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データに基づいてAF(オート・フォーカス)評価値を算出するAF評価回路を備える。
【0022】
次に請求項12に係る発明は、単板式の色フィルタ・アレイをもつ撮像センサと、該撮像センサから出力された画像信号をA/D変換して1画素に単色成分しかもたない原画像データを生成出力するA/D変換回路と、前記原画像データを画像処理して1画素に複数色成分をもつ点順次データを生成出力する画像処理部と、画像データをフレーム単位またはフィールド単位で各色成分毎に配列した面順次データを表示する面順次ディスプレイと、入力する画像データの色成分配列を面順次に変換して前記面順次ディスプレイに出力するデータ変換回路と、を備えたデジタル・カメラであって、前記データ変換回路は、前記点順次データを入力データとし、該点順次データを1画素に単色成分をもつ原画像形式のデータに変換し出力する信号変換回路と、前記データをフレーム単位またはフィールド単位で交互に記憶する第1バッファ・メモリおよび第2バッファ・メモリと、前記第1バッファ・メモリおよび第2バッファ・メモリの一方に前記データを記憶している期間は、他方に格納済みの前記データを選択的に読み出して出力するように制御する制御手段と、前記制御手段により前記第1バッファ・メモリおよび前記第2バッファ・メモリから出力された特定領域の画素データに基づいて画素補間を実行して1画素に複数色成分をもつ補間データを生成し、該補間データを面順次の色成分配列で前記面順次ディスプレイに出力する補間部と、を備えることを特徴とするものである。
【0023】
また請求項13に係る発明は、請求項12記載のデジタル・カメラであって、前記面順次ディスプレイはビューファインダーを構成するものである。
【0024】
また請求項14に係る発明は、請求項12または13記載のデジタル・カメラであって、前記データ変換回路は、前記原画像データを前記第1バッファ・メモリおよび前記第2バッファ・メモリの容量に適合するように解像度変換した後に前記第1バッファ・メモリおよび前記第2バッファ・メモリに出力する解像度変換部を更に備える。
【0026】
また請求項15に係る発明は、請求項12〜14の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記原画像データと前記信号変換回路から出力された前記原画像形式のデータとの何れか一方を選択して出力するセレクタを備え、前記第1バッファ・メモリおよび前記第2バッファ・メモリは、前記セレクタから出力された前記画素データをフレーム単位またはフィールド単位で交互に記録する。
【0027】
また請求項16に係る発明は、請求項12〜15の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、1画素に複数色成分をもつ前記点順次データと、前記信号変換回路から出力された前記原画像形式のデータとの何れか一方を選択して前記第1バッファ・メモリと前記第2バッファ・メモリとに出力する第2のセレクタを備え、前記第1バッファ・メモリおよび前記第2バッファ・メモリは、それぞれ前記点順次データの少なくとも1フレーム分の半分の容量を有しており、前記第2のセレクタが前記点順次データを選択して出力するとき、前記制御手段は、前記点順次データの奇数番目ラインからなる奇数フィールドと前記点順次データの偶数番目ラインからなる偶数フィールドとの何れか一方を、前記第1バッファ・メモリと前記第2バッファ・メモリとの一方に記憶している期間に、前記第1バッファ・メモリと前記第2バッファ・メモリとの他方に格納済みの他方の奇数フィールドまたは偶数フィールドを読出すように制御し、且つ、前記補間部は、読み出された前記奇数フィールドまたは前記偶数フィールドに対して不足のフィールドを内挿補間した補間データを生成し、該補間データを前記面順次の色成分配列で面順次ディスプレイに出力するものである。
【0028】
また請求項17に係る発明は、請求項12〜16の何れか1項に記載のデジタル・カメラであって、前記補間部は、可変の変換係数を用いて色空間変換を実行する色空間変換回路を備える。
【0029】
また請求項18に係る発明は、請求項12〜17の何れか1項に記載のデジタル・カメラであって、前記補間部は、前記補間データと文字情報および図形情報とを多重化するオン・スクリーン・ディスプレイ回路を備える。
【0030】
また請求項19に係る発明は、請求項12〜18の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データに対してガンマ変換を実行するガンマ補正回路を備える。
【0031】
また請求項20に係る発明は、請求項12〜19の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのOB(オプティカル・ブラック)領域から取得した輝度値に基づいて前記画像データの輝度レベルを補正するOB補正回路を備える。
【0032】
また請求項21に係る発明は、請求項12〜20の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのゲインを調整するゲイン補正回路を備える。
【0033】
また請求項22に係る発明は、請求項12〜21の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのホワイト・バランスを調整するWB補正回路を備える。
【0034】
そして請求項23に係る発明は、請求項12〜22の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データに基づいてAF評価値を算出するAF評価回路を備える。
【0035】
【発明の実施の形態】
以下、本発明の種々の実施の形態について説明する。
【0036】
実施の形態1.
図1は、本発明の実施の形態1に係るデジタル・カメラ1の概略構成を示す機能ブロック図である。このデジタル・カメラ1は、AF(オート・フォーカス;自動合焦)機能や自動露出調節機能などを備えた光学機構(図示せず)を透過した光(以下、TTL光と呼ぶ。)を受光し光電変換してアナログ画像信号を出力するCCD撮像センサ2、そのアナログ画像信号のゲイン調整などを行うアナログ信号処理部3、そして、アナログ画像信号を所定の量子化レベルでA/D変換してデジタル画像信号(原画像データ;Raw Image Data)を出力するA/D変換回路4を備えている。尚、タイミング・ジェネレータ7は、CCD撮像センサ2、アナログ信号処理部3、A/D変換回路4およびデータ変換回路5の動作タイミングを規律する信号を生成し供給するものである。
【0037】
前記CCD撮像センサ2は、光電効果で発生したキャリア(電子またはホール)を蓄積する電荷蓄積部と、蓄積されたキャリアに電界を印加して転送する電荷転送部とを備える一般的なものである。尚、CCD撮像センサ2の代わりに、電荷転送部をもたないCMOS撮像素子を採用しても構わない。この種のCCD撮像センサ2の感光部上には、例えば、R(赤色),G(緑色),B(青色)の3原色フィルタや、Y(イエロー色)、M(マゼンダ色)、C(シアン色)、G(緑色)などの補色系の4色フィルタを配列してなる単板式の色フィルタ・アレイが設けられている。従って、A/D変換回路4から出力される原画像データは1画素につき単色成分しかもたないため、後述するように1画素につき複数色成分を補間する画素補間処理が実行される。
【0038】
前記A/D変換回路4から出力された原画像データは、データ変換回路5および主処理部8の画像処理部8Aに出力される。画像処理部8Aは、撮像した画像データに対してリアルタイムに種々の画像処理を施して高画質の画像データを出力する信号処理回路を有する。その信号処理回路には、原画像データを複数フレーム若しくは複数フィールドに亘り平均化する経時的平均化処理機能、画像の全体が平均的に一様な明るさになるように各画素の輝度値をゲイン調整するシェーディング補正機能、1画素につき単色成分しかもたない画像データに対して不足の色成分をつくるべく1画素につき複数色成分を補間する画素補間機能、画像のガンマ特性を補正するガンマ補正機能、画像中の明部と暗部の色抑圧(クロマサプレス;偽色防止)を行う色抑圧機能、画像データの色空間を変換する色空間変換機能、画像データの5×5画素程度の局所領域に空間フィルタ(重みマスク)を適用し各空間フィルタの係数値を対応する画素データに重み付け(乗算)し加算するという積和演算を実行する空間フィルタリング機能、画像データに対して一般的な非線形処理(コアリング)を施すコアリング機能、そして、所定の拡大率若しくは縮小率で画像サイズを解像度変換する解像度変換機能などが組み込まれている。
【0039】
画像処理部8Aから出力された画像データは、上記色空間変換機能により例えばRGB信号からYCbCr信号に変換され、DMAコントローラ(図示せず)やCPU11の制御により、メモリ・バス10を介して主メモリ9上のバッファ領域に転送され格納される。そして、その画像データはディスプレイ信号処理部12に転送され表示用画像信号に変換された後に、LCD表示部13や、ケーブル14を介してTVモニタに出力されて表示されたり、そのバッファ領域から処理ブロック16に転送されJPEG方式やMPEG方式で圧縮符号化された後に、インターフェース部15に転送されたりする。そのインターフェース部15は、圧縮静止画像を格納する不揮発性メモリなどを備えたメモリ・カードや、圧縮動画像を記録するビデオ・テープを利用した外部記憶装置などのフォーマットに対応したインターフェース機能を有する。
【0040】
また本実施の形態1に係るデジタル・カメラ1は、撮像した動画像を表示する表示装置としてLCD表示部13の他に、デジタル・カメラ本体の接眼部に設けられたEVF(面順次ディスプレイ)6を備えており、LCD表示部13とEVF6との何れか一方に動画像表示を切り替えることができる。データ変換回路5は、A/D変換回路4から入力する原画像データを、EVF6の表示画素数に合わせて解像度変換し且つ面順次データに変換して出力するインターフェース機能を有するものである。従来のデジタル・カメラでは、図18に示したように、画像処理部104で信号処理して得た点順次データをデータ変換回路113で面順次データに変換してEVF114に出力していたが、本実施の形態1に係るデジタル・カメラ1は、EVF専用のデータ変換回路5を備えるため、EVF6で動画像表示するファインダー表示モード時には、多大な電力を消費する画像処理部8Aなどへの電力供給やクロック信号の供給を中断しその動作を停止させることで、電力消費量の大幅な削減が可能となる。
【0041】
このデータ変換回路5は、入力する原画像データをEVF6の表示画素数に合わせて線形補間法などに基づき解像度変換する解像度変換回路20と、第1バッファ・メモリ22および第2バッファ・メモリ23と、その解像度変換回路20から出力される原画像データをフレーム単位若しくはフィールド単位で、第1バッファ・メモリ22と第2バッファ・メモリ23との何れか一方に選択的に格納するように制御する書込み制御部21とを備えている。それら第1バッファ・メモリ22と第2バッファ・メモリ23とに格納される原画像データは1画素につき単色成分しかもたない。このため、1画素につきN色成分(N≧2)をもつ点順次データを格納する場合と比べると、必要なバッファ・メモリの容量は1/Nとなる。従来は、図23に示した通り、画像処理部104から出力される点順次データを格納するバッファ・メモリ123,124を必要としていたが、本実施の形態では、点順次データ全てを格納するメモリ容量は不要となる。またCCD撮像センサ2の総画素数は、数千×数千画素(ピクセル)すなわち数百万画素であり、一方、EVF6の表示画素数は、数百×数百画素すなわち数万画素である。便宜上、本実施の形態1では、EVF6の表示画素数を320×240画素(=水平画素数×垂直画素数)とし、第1バッファ・メモリ22および第2バッファ・メモリ23は、少なくとも、EVF6の当該表示画素数分の記憶領域((1画素データのビット長)×320×240ビット)を有するものとする。
【0042】
またデータ変換回路5は、前記第1バッファ・メモリ22と第2バッファ・メモリ23との何れか一方から画素データを選択的に読出すように制御する読出し制御部24と、この読出し制御部24から入力する画素データを用いて1画素につき複数色成分を創り出すように画素補間した補間データを生成し、この補間データの色成分配列を面順次にした面順次データをEVF6に出力する補間部25とを備える。
【0043】
図2,図3および図4は、このようなデータ変換回路5の具体例を示す回路図である。図2は、図3と図4との位置関係を示す図であり、図3と図4とは一点鎖線を介して互いに連続している。図3および図4に示すように、このデータ変換回路5は、画像データ記憶部26と、補間部25とから構成される。また図3に示す通り、画像データ記憶部26は、2バンクを構成する第1バッファ・メモリ(SRAM)22と第2バッファ・メモリ(SRAM)23とを備えており、更に、データ書込み用のアドレス信号を生成する入力用アドレス・ジェネレータ27、この入力用アドレス・ジェネレータ27に対してデータ書込みのタイミングを指示する入力用タイミング・ジェネレータ28、データ読出し用のアドレス信号を生成する出力用アドレス・ジェネレータ30、そして、この出力用アドレス・ジェネレータ30に対してデータ読出しのタイミングを指示する出力用タイミング・ジェネレータ29を備えている。
【0044】
前記第1および第2バッファ・メモリ22,23は共に、ライト・イネーブル端子WEとリード・イネーブル端子REを備えており、各イネーブル端子WE,REはAND素子31,32,33,34から信号入力を受ける。8ビット長の原画像データは、第1バッファ・メモリ22と第2バッファ・メモリ23との各データ入力端子Dinに入力し、フレーム単位もしくはフィールド単位で交互に記憶される。第1バッファ・メモリ22にデータ書込みを行い且つ第2バッファ・メモリ23からデータ読出しを行う時は、バンク選択信号BSCTの信号レベルは"H(High)"に切り替えられ維持される。この時、Hレベル信号が、第1バッファ・メモリ22のイネーブル端子WEに接続されたAND素子31と第2バッファ・メモリ23のイネーブル端子REに接続されたAND素子34とに入力する。またインバータ35でバンク選択信号BSCTをレベル反転したLレベル信号が、第2バッファ・メモリ23のイネーブル端子WEに接続されたAND素子33と第1バッファ・メモリ22のイネーブル端子REに接続されたAND素子32とに入力する。他方、第2バッファ・メモリ23にデータ書込みを行い且つ第1バッファ・メモリ22からデータ読出しを行う時は、バンク選択信号BSCTの信号レベルを"L(Low)"に切り替えて維持すればよい。
【0045】
また、前記入力用タイミング・ジェネレータ28と入力用アドレス・ジェネレータ27は共に、供給される入力画素クロックICLKと同期して動作する。入力用タイミング・ジェネレータ28は、レジスタ28Aに保持された変換係数(間引き率)α,βに基づき、入力画素クロックICLK、水平同期信号HDおよび垂直同期信号VDを用いてデータ書込みのタイミングを示すライト・イネーブルパルスWEBLを生成する。ここで、水平同期信号HDおよび垂直同期信号VDは図1に示すタイミング・ジェネレータ7から供給される。また、α(α:1以上)は、水平ライン上の水平画素を間引くための係数、β(β:1以上)は、水平ラインを間引くための係数であり、入力する原画像データのサイズは垂直方向に1/β倍、水平方向に1/α倍に解像度変換される。また、入力用アドレス・ジェネレータ27はデータ書込みのアドレスを増分するアドレス・カウンタを内蔵し、そのアドレス・カウンタは前記入力用タイミング・ジェネレータ28からライト・イネーブルパルスWEBLが入力する度にアドレスの増分動作を行い、アドレス信号を生成する。入力用アドレス・ジェネレータ27は、データ書込み時には、生成したアドレス信号を第1バッファ・メモリ22と第2バッファ・メモリ23との各アドレス入力端子Addr_iに出力し、且つHレベルのライト・イネーブル信号を各AND素子31,33に出力する。この時、AND素子31は、そのライト・イネーブル信号とバンク選択信号BSCTとを論理積演算した信号をイネーブル端子WEに出力する。他方、AND素子33は、前記ライト・イネーブル信号とバンク選択信号BSCTのレベル反転信号とを論理積演算した信号をイネーブル端子WEに出力する。従って、第1バッファ・メモリ22と第2バッファ・メモリ23との一方にデータ書込みが行われる期間、その他方にはデータ書込みは行われない。
【0046】
また出力用タイミング・ジェネレータ29と出力用アドレス・ジェネレータ30は共に、出力画素クロックOCLKと同期して動作する。EVF(面順次ディスプレイ)6における動画像表示の色ずれを低減させる観点からは、フレームレートを高めるべく、出力画素クロックOCLKの周波数を入力画素クロックICLKのそれよりも高い値に設定するのが望ましい。
【0047】
出力用タイミング・ジェネレータ29は、出力画素クロックOCLKを用いてデータ読出しのタイミングを示すリード・イネーブルパルスREBLを生成し出力する。また、出力用アドレス・ジェネレータ30はデータ読出しのアドレスを増分するアドレス・カウンタを有し、そのアドレス・カウンタは前記リード・イネーブルパルスREBLが入力する度に当該アドレスの増分動作を行う。出力用アドレス・ジェネレータ30は、データ読出し時には、生成したアドレス信号を第1バッファ・メモリ22と第2バッファ・メモリ23との各アドレス入力端子Addr_oに出力し、且つHレベルのリード・イネーブル信号を各AND素子32,34に出力する。この時、AND素子32は、そのリード・イネーブル信号とバンク選択信号BSCTのレベル反転信号とを論理積演算した信号をイネーブル端子REに出力する。またAND素子34は、前記リード・イネーブル信号とバンク選択信号BSCTとを論理積演算した信号をイネーブル端子REに出力する。従って、第1バッファ・メモリ22と第2バッファ・メモリ23との一方から画素データの読出しが行われる期間、その他方からはデータ読出しは行われない。
【0048】
このように第1バッファ・メモリ22のデータ出力端子Doutから出力された画素データはセレクタ24Aの「0」側端子に入力し、第2バッファ・メモリ23のデータ出力端子Doutから出力された画素データはセレクタ24Aの「1」側端子に入力する。セレクタ24Aは、バンク選択信号BSCTのレベルが"L"または"H"に応じて「0」側端子または「1」側端子を選択し、第1バッファ・メモリ22または第2バッファ・メモリ23から読み出された8ビット長の画素データを補間部25の画素レジスタ群36に出力する。
【0049】
次に、図4に示すように補間部25は、入力する8ビット長の画素データの2×2画素の特定領域分を保持する画素レジスタ群36と、FIFOメモリ38と、補間・色成分選択回路39とを備えている。画素レジスタ群36は、上記出力画素クロックOCLKと同期して動作する、Dフリップ・フロップからなるレジスタ37A,37B,37C,37Dを有している。レジスタ37Aのデータ出力端子(Q)とレジスタ37Bのデータ入力端子(D)とは接続され、レジスタ37Cのデータ出力端子(Q)とレジスタ37Dのデータ入力端子(D)とは接続されており、レジスタ37Bのデータ出力端子(Q)とレジスタ37Cのデータ入力端子(D)とはFIFOメモリ38を介して接続されている。このような画素レジスタ群36は、1フレーム内もしくは1フィールド内の任意の2×2画素領域の画素データを保持できる。
【0050】
補間・色成分選択回路39は、上記出力用タイミング・ジェネレータ29から出力されたタイミング信号TIと同期して動作し、各レジスタ37A〜37Dで保持され出力される8ビット長の各画素データを選択的に取り込み、取り込んだ画素データを画素補間した補間データを生成し、この補間データの色成分配列を面順次にして得られる8ビット長の面順次データをEVF6に出力する。図5は、画素補間処理の一例を示す説明図である。同図中のX1,X2,X3,X4は、2×2画素領域の各画素に対応する色成分を表しており、それぞれレジスタ37A,37B,37C,37Dに保持されるものである。例えば、レジスタに保持される原画像データがベイヤー配列に依る場合、X1はR成分、X2,X3はG成分、X4はB成分である。図5に示した例では、色成分X1に対応する着目画素に対して、X2,X3,X4を当該着目画素に割り当てることで、当該着目画素につき複数色成分が補間される。前述のベイヤー配列の場合、当該着目画素に対して、X2,X3のG成分の平均値を割り当て、X4のB成分を割り当てることができる。尚、必ずしも、2×2画素領域に限定する必要は無く、面順次データの画質向上の観点からは、3×3画素や5×5画素などのK×K(K:3以上の整数)画素の特定領域の画素データを保持して画素補間処理を行うのが望ましい。図6は、3×3画素領域の画素データを保持し得る補間部25Aを例示する回路図である。画素レジスタ群36は、FIFOメモリ38A,38Bを介して直列に接続されるレジスタ37A,37B,37C,37D,37E,37F,37G,37H,37Iで構成されている。各レジスタ37A〜37Iは、出力画素クロックOCLKと同期して動作する。
【0051】
補間・色成分選択回路39は、N(N:1以上の整数)色成分からなる面順次データを生成出力するために前述の画素補間処理をN回実行する。このために、上記画像データ記憶部26の出力用タイミング・ジェネレータ29および出力用アドレス・ジェネレータ30は、同一フレームまたは同一フィールドに対して同一処理をN回繰り返し実行する。これにより、画像データ記憶部26は、同一フレームまたは同一フィールドの原画像データをN回繰り返し出力することとなる。例えば、原画像データがベイヤー配列に依る場合、補間・色成分選択回路39は、R成分のみのRフィールド、G成分のみのGフィールドおよびB成分のみのBフィールドを順次、画素補間処理で生成し出力する。
【0052】
以上の実施の形態1に係るデータ変換回路5によれば、第1バッファ・メモリ22と第2バッファ・メモリ23とからフレーム単位またはフィールド単位で交互に出力される原画像データに対して画素補間処理を行い、面順次データを面順次ディスプレイ(EVF6)に生成出力できるから、色ずれの無い高精細な面順次動画像の表示が可能となる。
【0053】
また、A/D変換回路4から出力され不足の色成分を画素補間されていない原画像データを第1および第2バッファ・メモリ22,23に格納するから、図18に示したように画像処理部104から出力した画像信号を面順次データに変換しEVF114に出力する回路構成と比べると、第1および第2バッファ・メモリ22,23の容量を大幅に削減できる。よって、回路の小規模化や低廉化が可能となる。
【0054】
更に、データ変換回路5はEVF(面順次ディスプレイ)用に特化されており、CCD撮像センサ2で撮像した動画像をLCD表示部13やTVモニタで表示しない期間は、多大な電力を消費する画像処理部8Aなどへの電源供給やクロック信号の供給を中断しその動作を停止できるため、デジタル・カメラ1の消費電力を大幅に低減できる。
【0055】
実施の形態2.
次に、本発明の実施の形態2について説明する。図7は、実施の形態2に係るデータ変換回路5Aを示す図である。図7中、図3と図4に示した符号と同一符号を付された回路や信号については、上記と略同じ構成および機能を有するものとして詳細な説明を省略する。
【0056】
上記実施の形態1に係るデータ変換回路5は、A/D変換回路4から入力する原画像データを面順次データに変換するものであるのに対し、本実施の形態2に係るデータ変換回路5Aは、図1に示した画像処理部8Aで画素補間や色空間変換などを施された点順次データを面順次データに変換するものである。便宜上、以下の説明では、データ変換回路5Aに入力する点順次データはYCbCrデータ(Y:輝度信号、Cb,Cr:色差信号)であり、YCbCrの色成分比率を4:2:2にサブサンプリングされたものとする。
【0057】
このデータ変換回路5Aは、画像データ記憶部26Aと補間部25とから構成される。画像データ記憶部26Aは、外部から入力する8ビット長のYデータと8ビット長のCb/Crデータとを1画素につき単色成分をもつ原画像形式のデータに変換する信号変換回路46を備えており、更に、第1バッファ・メモリ22、第2バッファ・メモリ23、入力用アドレス・ジェネレータ27A、入力用タイミング・ジェネレータ28、出力用タイミング・ジェネレータ29および出力用アドレス・ジェネレータ30を備えている。
【0058】
また信号変換回路46は、YCbCrの色成分比率を4:2:2から4:4:4に変換するオーバサンプリング回路40と、入力データのYCbCr色空間をRGB色空間に変換する色空間変換回路41と、色空間変換回路41から同時に入力する3本のRデータ、GデータおよびBデータの何れかを選択し原画像形式のデータとして出力するセレクタ42とを備えて構成されている。オーバサンプリング回路40は、外部から入力する8ビット長のCb/Crデータを8ビット長のCbデータおよび8ビット長のCrデータに変換し、それぞれを色空間変換回路41に出力する。色空間変換回路41は、外部から直接入力するYデータと、オーバサンプリング回路40から入力するCbデータおよびCrデータとをRGBデータ(点順次データ)に変換しセレクタ42に出力する。セレクタ42は、入力用アドレス・ジェネレータ27Aから伝達する2ビット長のサンプリング信号STの値に従い、R成分が入力する「0」側端子、G成分が入力する「1」側端子、およびB成分が入力する「2」側端子の何れかを選択するように制御される。入力用アドレス・ジェネレータ27Aは、例えば上述のベイヤー配列に従って前記サンプリング信号STを生成する。
【0059】
上記信号変換回路46を除く画像データ記憶部26Aの回路構成は、上記実施の形態1で示した画像データ記憶部26のそれと略同じである。但し、本実施の形態2の入力用アドレス・ジェネレータ27Aは、入力用タイミング・ジェネレータ28からライト・イネーブルパルスWEBLを受けて第1バッファ・メモリ22と第2バッファ・メモリ23とに対してデータ書込みのアドレス信号とライト・イネーブル信号を生成する機能の他に、サンプリング信号STを生成する機能も有している。
【0060】
そして、画像データ記憶部26Aから補間部25に出力された原画像形式のデータは画素補間を施された後、面順次の色成分配列でEVF6に出力される。
【0061】
以上の本実施の形態2に係るデータ変換回路5Aは、図1に示した画像処理部8Aで処理した点順次データを、1画素につき単色成分しかもたない原画像形式のデータに変換して第1および第2バッファ・メモリ23に格納することから、そのメモリ容量は少なくて済み、回路の小規模化および低廉化が可能となる。
【0062】
尚、本実施の形態2では、信号変換回路46で色空間変換回路41が、入力する4:4:4形式のYCbCrデータをRGBデータに変換後、セレクタ42がそれを原画像形式のデータに変換し出力している。その原画像形式のデータは解像度変換(間引き)を施されてバッファ・メモリ22,23に格納されるから画像情報が欠落する。このため、補間部25で1画素に複数色成分をもつ補間データを生成する際、その補間データ中に、特にその補間データ中の斜線部分や色境界部分などのエッジ部分に偽色が発生する場合がある。この種の偽色の発生を抑制する観点からは、信号変換回路46から色空間変換回路41を除くことで、セレクタ42が4:4:4形式のYCbCrデータを原画像形式のデータに変換して出力し、補間部25に前記色空間変換回路41に相当する回路を組み込むことで、当該回路がバッファ・メモリ22,23から読み出され画素補間を施されたYCbCrデータ(補間データ)をRGBデータへ色空間変換するのが好ましい。
【0063】
実施の形態3.
次に、図8は、本発明の実施の形態3に係るデジタル・カメラ1Aの概略構成を示す機能ブロック図である。図8中、図1に示した符号と同一符号を付されたブロックについては略同一機能を有するものとして詳細な説明を省略する。
【0064】
このデジタル・カメラ1Aは、上記実施の形態1に係るデータ変換回路5と、上記実施の形態2に係るデータ変換回路5Aとの双方の機能を切替自在に有することが特徴である。すなわち、本実施の形態3に係るデータ変換回路5Bは、ディスプレイ信号処理部12から入力する4:2:2形式のYCbCrデータを原画像形式のデータに変換する信号変換回路46を備え、A/D変換回路4から出力された原画像データが入力する「0」側端子と信号変換回路46から出力された原画像形式のデータが入力する「1」側端子との何れかを選択するセレクタ45を備えている。更に、データ変換回路5Bは、図1に示したのと同一構成の解像度変換回路20、書込み制御部21、第1バッファ・メモリ22、第2バッファ・メモリ23、読出し制御部24および補間部25を備えて構成されている。
【0065】
セレクタ45は、CPU11から伝達するモード切替信号SLT1に従い、その信号レベルが"L"のときは「0」側端子を選択し、A/D変換回路4から入力する原画像データを解像度変換回路20に出力する。他方、セレクタ45は、モード切替信号SLT1の信号レベルが"H"のときは「1」側端子を選択し、信号変換回路46から入力する原画像形式のデータを解像度変換回路20に出力する。ユーザーはデジタル・カメラ1Aに設けた切替スイッチ(図示せず)などを操作でき、CPU11はその切替スイッチの結果を検出してモード切替信号SLT1を生成する。これにより、電力消費量の大きいLCD表示部13の代わりにEVF6を利用して、画像処理部8Aで処理した動画像を確認できるため、消費電力の低減が可能である。また、インターフェース部15を介してメモリ・カードや記録テープなどから読出した記録画像を低消費電力でEVF6に表示できる。更にLCD表示部13の機能が故障などで停止してもその代替手段を提供できる利点がある。
【0066】
図9は、上記データ変換回路5Bの具体例を示す回路図である。このデータ変換回路5Bは画像データ記憶部26Bと補間部25とから構成される。画像データ記憶部26Bは、セレクタ42から出力される原画像形式のデータが入力する「1」側端子と原画像データが入力する「0」側端子とを有するセレクタ45を設けた構成以外は、上記実施の形態2に係る画像データ記憶部26Aの構成と略同じである。従って、本実施の形態3に係る画像データ記憶部26Bは、原画像データを表示するモード(以下、「原画像表示モード」と呼ぶ。)時には、上記実施の形態1に係る画像データ記憶部26と同様に動作し、点順次データを表示するモード(以下、「原画像形式表示モード」と呼ぶ。)時には、上記実施の形態2に係る画像データ記憶部26Aと同様に動作する。
【0067】
実施の形態4.
次に、図10は、本発明の実施の形態4に係るデジタル・カメラ1Bの概略構成を示す機能ブロック図である。本実施の形態4に係るデジタル・カメラ1Bは、図示するデータ変換回路5Cの構成と制御方法を除いて、上記実施の形態3に係るデジタル・カメラ1Aの構成と略同じである。図10中、図8および図1に示した符号と同一符号を付されたブロックについては略同一機能を有するものとして詳細な説明を省略する。
【0068】
本実施の形態4に係るデータ変換回路5Cは、上記実施の形態3と同様に、信号変換回路46とセレクタ45を備えており、モード切替信号SLT1の信号レベルが"L"か"H"かにより、セレクタ45は、A/D変換回路4から入力する原画像データと信号変換回路46から入力する原画像形式のデータとの何れかを選択して出力する。また、このデータ変換回路5Cは、前記セレクタ45から入力するデータと、ディスプレイ信号処理部12から入力する点順次データとの何れかを選択して解像度変換回路20に出力するセレクタSELを備えている。このセレクタSELは、CPU11から伝達するモード切替信号SLT2の信号レベルが"L"のとき、モード切替信号SLT1の信号レベルを"H"または"L"の何れかに設定することで、データ変換回路5Cは、上記「原画像形式表示モード」または「原画像表示モード」の何れかに切り替えられる。すなわち、セレクタSELは、セレクタ45から「0」側端子に入力する原画像データ若しくは原画像形式のデータを選択し解像度変換回路20に出力する。解像度変換回路20は、入力する原画像形式のデータをEVF6の表示画素数に合わせて解像度変換して書込み制御部67に出力し、書込み制御部67は、解像度変換回路20から入力する画素データをフレーム単位若しくはフィールド単位でバッファ・メモリAとバッファ・メモリBとに交互に格納する。並行して、バッファ・メモリAとバッファ・メモリBとの一方に画素データを書き込んでいる期間は、読出し制御部68の制御により、その他方から画素データの読出しが行われる。補間部43は、読出し制御部68から入力する画素データを画素補間した補間データを生成し、その補間データの色成分配列を面順次にした面順次データをEVF6に出力する。
【0069】
以上の「原画像表示モード」と「原画像形式表示モード」では、間引き処理(解像度変換処理)を施しサイズを縮小された画像データをバッファ・メモリAとバッファ・メモリBとに格納するため、画像情報の一部が欠落する。このため補間部43で画素補間処理をする際に、画像中の斜線部分や色境界部分などのエッジ部分に偽色が生成され、画質が若干低下する場合がある。データ変換回路5Cは、この種の画質低下を防ぐ動作モード(点順次画像表示モード)を有している。
【0070】
データ変換回路5Cが「点順次画像表示モード」にある時、モード切替信号SLT2の信号レベルは"H"に切り替えられる。このとき、セレクタSELは、ディスプレイ信号処理部12から「1」側端子に入力する点順次データを書込み制御部67に出力する。書込み制御部67は、入力する点順次データの偶数番目ラインからなる偶数フィールドと奇数番目ラインからなる奇数フィールドとを、バッファ・メモリAとバッファ・メモリBとに交互に格納するように制御する。また、読出し制御部68は、前記奇数フィールドと前記偶数フィールドとの一方がバッファ・メモリAとバッファ・メモリBとの一方に書き込まれている期間、その他方のバッファ・メモリから他方のフィールドを読出し、補間部43に出力するように制御する。補間部43は、入力する画素データが偶数フィールドに属する場合は、線形補間法などで不足の奇数フィールドの画素データを色成分毎に内挿補間し、面順次でEVF6に出力する。他方、補間部43は、入力する画素データが奇数フィールドに属する場合は、不足の偶数フィールドを色成分毎に内挿補間した補間データを生成し、その補間データの色成分配列を面順次にした面順次データをEVF6に出力する。
【0071】
従って、バッファ・メモリA,Bは、面順次データ生成のために合計1フレーム分の記憶領域をもつだけで足り、ディスプレイ信号処理部12から入力する点順次データを間引く必要が無いため、偽色の発生が低く抑えられ画質が向上する。但し、偶数フィールドと奇数フィールドのうち一方は必ず内挿補間されるため、上記「原画像形式表示モード」の場合と比べると垂直解像度の低下は大きい。そこで、表示画像の光学特性を考慮して、「原画像形式表示モード」と「点順次画像表示モード」との何れかを選択して画像を表示すればよい。
【0072】
次に、図11、図12、図13および図14は、本実施の形態4に係るデータ変換回路5Cの具体例を示す回路図である。図11は、図12と図13との位置関係を示す図であり、図12と図13とは一点鎖線を介して互いに連続したものである。このデータ変換回路5Cは、図12と図13に示す画像データ記憶部26と、図14に示す補間部43とから構成される。
【0073】
前記画像データ記憶部26は、バッファ・メモリA0,A1,B0,B1を備えている。第1のバッファ・メモリ群A0,A1で1バンク、第2のバッファ・メモリ群B0,B1で1バンクが構成されており、合計2バンクの記憶領域が構成されている。バッファ・メモリ群は、1バンク当たり上記EVF6の当該表示画素数分の記憶領域((1画素データのビット長)×320×240ビット)を有する。本例の場合、1画素データは8ビット長をもつ。よって、各バッファ・メモリの容量は、1バンクがもつメモリ容量の半分、すなわち8×320×120ビットである。各バッファ・メモリは、ライト・イネーブル端子WEとリード・イネーブル端子REを備えており、各バッファ・メモリのイネーブル端子WE,REは、AND素子58,59,60,61,62,63,64,65から信号入力を受ける。バンク選択信号BSCTは、第1のバッファ・メモリ群A0,A1のイネーブル端子WEに接続されたAND素子58,59と、第2のバッファ・メモリ群B0,B1のイネーブル端子REに接続されたAND素子64,65とに入力する。また、バンク選択信号BSCTをインバータ66でレベル反転した反転信号は、第2のバッファ・メモリ群B0,B1のイネーブル端子WEに接続されたAND素子60,61と、第1のバッファ・メモリ群A0,A1のイネーブル端子REに接続されたAND素子62,63とに入力する。従って、第1のバッファ・メモリ群A0,A1にデータを書き込み、且つ第2のバッファ・メモリ群B0,B1からデータを読出す時には、バンク選択信号BSCTの信号レベルが"H"に切り替えられ、他方、第1のバッファ・メモリ群B0,B1にデータを書込み、且つ第2のバッファ・メモリ群A0,A1からデータを読出す時には、バンク選択信号BSCTの信号レベルが"L"に切り替えられる。
【0074】
また、入力用タイミング・ジェネレータ47と入力用アドレス・ジェネレータ69は共に、供給される入力画素クロックICLKと同期して動作する。入力用タイミング・ジェネレータ47は、上記実施の形態1の入力用タイミング・ジェネレータ28と同様に、レジスタ47Aに保持される変換係数(間引き率)α,βに基づき、入力画素クロックICLK、水平同期信号HDおよび垂直同期信号VDを用いてデータ書込みのタイミングを示すライト・イネーブルパルスWEBLを生成する。
【0075】
入力用アドレス・ジェネレータ69は、上記実施の形態1の入力用アドレス・ジェネレータ27と同様に、前記ライト・イネーブルパルスWEBLを受ける度に内蔵するアドレス・カウンタにアドレスを順次増分させる動作を行い、アドレス信号(IADR_A0, IADR_A1, IADR_B0, IADR_B1)を生成し各バッファ・メモリA0,A1,B0,B1の各アドレス入力端子Addr_iに出力する。また、入力用アドレス・ジェネレータ69は、データ書込み時には、各バッファ・メモリA0,A1,B0,B1に対してライト・イネーブル信号(IWE_A0, IWE_A1, IWE_B0, IWE_B1)を生成し、それぞれAND素子58,59,60,61に出力する。AND素子58,59は、バンク選択信号BSCTとライト・イネーブル信号(IWE_A0, IWE_A1)とを論理積演算し、双方の信号レベルが"H"のときに限り書込みを許可するHレベル信号をイネーブル端子WEに出力する。他方、AND素子60,61は、バンク選択信号BSCTの反転信号とライト・イネーブル信号(IWE_B0, IWE_B1)とを論理積演算し、双方の信号レベルが"H"のときに限り書込みを許可するHレベル信号をイネーブル端子WEに出力する。
【0076】
また、出力用タイミング・ジェネレータ76と出力用アドレス・ジェネレータ87は共に、供給される出力画素クロックOCLKと同期して動作する。出力用タイミング・ジェネレータ76は、上記実施の形態1の出力用タイミング・ジェネレータ29と同様に、出力画素クロックOCLKを用いてデータ読出しのタイミングを示すリード・イネーブルパルスREBLを生成し出力する。出力用アドレス・ジェネレータ87は、前記リード・イネーブルパルスREBLが入力する度に、内蔵するアドレス・カウンタにアドレスを増分させる動作を行い、データ読出しのアドレス信号(OADR_A0, OADR_A1, OADR_B0, OADR_B1)を生成し、各バッファ・メモリA0,A1,B0,B1のアドレス入力端子Addr_oに出力する。また出力用アドレス・ジェネレータ87は、データ読出し時には、各バッファ・メモリA0,A1,B0,B1に対してリード・イネーブル信号(ORE_A0, ORE_A1, ORE_B0, ORE_B1)を生成し、それぞれAND素子62,63,64,65に出力する。AND素子62,63は、バンク選択信号BSCTの反転信号とリード・イネーブル信号(ORE_A0, ORE_A1)とを論理積演算し、双方の信号レベルが"H"のときに限りデータの読出しを許可するHレベル信号をイネーブル端子REに出力する。またAND素子64,65は、バンク選択信号BSCTとリード・イネーブル信号(ORE_B0, ORE_B1)とを論理積演算し、双方の信号レベルが"H"のときに限りデータの読出しを許可するHレベル信号をイネーブル端子REに出力する。
【0077】
またセレクタ45は、上記「原画像表示モード」または「原画像形式表示モード」に応じて、上記モード切替信号SLT1の制御により「0」側端子または「1」側端子を選択する。
【0078】
以上のデータ変換回路5Cが上記「原画像表示モード」にある時の動作は以下の通りである。この時、セレクタ45は、A/D変換回路4から入力する原画像データを選択してセレクタ50,51,52,53の「0」側端子に出力する。各セレクタ50〜53は、モード切替信号SLT2の制御により「0」側端子を選択しており、当該「0」側端子から順次入力する原画像データをバッファ・メモリA0,A1,B0,B1のデータ入力端子Dinに出力する。その原画像データは、第1のバッファ・メモリ群A0,A1と第2のバッファ・メモリ群B0,B1とにフレーム単位またはフィールド単位で交互に格納される。すなわち、バンク選択信号BSCTの信号レベルが"H"の期間には、第1のバッファ・メモリ群A0,A1に間引きされた画素データが格納され、バンク選択信号BSCTの信号レベルが"L"の期間には、第2のバッファ・メモリ群B0,B1に間引きされた画素データが格納される。間引き処理(解像度変換処理)は、入力用タイミング・ジェネレータ47で生成されたライト・イネーブルパルスWEBLに合わせて入力用アドレス・ジェネレータ69が生成するアドレス信号(IADR_A0, IADR_A1, IADR_B0, IADR_B1)とライト・イネーブル信号(IWE_A0, IWE_A1, IWE_B0, IWE_B1)とで行われる。
【0079】
他方、第1のバッファ・メモリ群A0,A1または第2のバッファ・メモリ群B0,B1の一方に画素データが書き込まれている期間は、その他方から、格納されている画素データが読み出される。すなわち、バンク選択信号BSCTの信号レベルが"H"の期間には、第2のバッファ・メモリ群B0,B1から、画素データが順次読み出されてセレクタ55に出力され、バンク選択信号BSCTの信号レベルが"L"の期間には、第1のバッファ・メモリ群A0,A1から、画素データが順次読み出されてセレクタ54に出力される。セレクタ54,55は、出力用アドレス・ジェネレータ87で生成され出力される選択制御信号OSELの信号レベルが"L"か"H"かに応じて、「0」側端子か「1」側端子かを選択するように制御される。出力用アドレス・ジェネレータ87は、出力用タイミング・ジェネレータ76で生成されたリード・イネーブルパルスREBLに合わせてデータ読出しのアドレス信号(OADR_A0, OADR_A1, OADR_B0, OADR_B1)とリード・イネーブル信号(ORE_A0, ORE_A1, ORE_B0, ORE_B1)とを生成する。
【0080】
出力用アドレス・ジェネレータ87は、バンク選択信号BSCTの信号レベルが"L"の期間、生成したアドレスに対応する画素データがバッファ・メモリA0に格納されている時は、選択制御信号OSELの信号レベルを"L"に切り替え、当該アドレスに対応する画素データがバッファ・メモリA1に格納されている時は、選択制御信号OSELの信号レベルを"H"に切り替える。この時、セレクタ56は、Lレベルのバンク選択信号BSCTの制御により「0」側端子を選択し、セレクタ54から出力される8ビット長の画素データを画素補間回路70に出力する。逆に、出力用アドレス・ジェネレータ87は、バンク選択信号BSCTの信号レベルが"H"の期間、生成したアドレスに対応する画素データがバッファ・メモリB0に格納されている時は、選択制御信号OSELの信号レベルを"L"に切り替え、当該アドレスに対応する画素データがバッファ・メモリB1に格納されている時は、選択制御信号OSELの信号レベルを"H"に切り替える。この時、セレクタ56は、Hレベルのバンク選択信号BSCTの制御により「1」側端子を選択し、セレクタ55から出力される8ビット長の画素データを画素補間回路70に出力する。
【0081】
図14に示すように補間部43を構成する画素補間回路70は、セレクタ56から入力する原画像データの2×2画素領域を保持する画素レジスタ群71を有する。画素レジスタ群71は、FIFOメモリ74を介して直列に接続されるレジスタ72A,72Bとレジスタ72C,72Dとを備えており、各レジスタ72A〜72Dは出力画素クロックOCLKと同期して動作する。補間・色成分選択回路73は、出力用タイミング・ジェネレータ76から伝達されるタイミング信号TIと同期して動作し、上記実施の形態1の補間・色成分選択回路39と同様に、各レジスタ72A〜72Dから出力される8ビット長の画素データを選択的に取り込み、画素補間処理を行い、面順次データをセレクタ75に出力する。セレクタ75は、Lレベルのモード切替信号SLT2の制御により「0」側端子に入力する面順次データをEVF6に出力する。
【0082】
次に、データ変換回路5Cが上記「原画像形式表示モード」にある時の動作は以下の通りである。この時、セレクタ45は、信号変換回路46から入力する原画像形式のデータ(RGBデータ)を選択してセレクタ50,51,52,53の「0」側端子に出力する。信号変換回路46においては、オーバサンプリング回路40は、ディスプレイ信号処理部12から出力される4:2:2形式のYCbCrデータを4:4:4形式のYCbCrデータにオーバサンプリングする。色空間変換回路41は、そのYCbCrデータを各8ビット長のRデータ、GデータおよびBデータに色空間変換し、それぞれセレクタ42の「0」側端子、「1」側端子および「2」側端子に出力する。セレクタ42は、入力用アドレス・ジェネレータ69から伝達されるサンプリング信号STの値に従って端子を選択し、ベイヤー配列などの原画像形式のデータをセレクタ45に出力する。その他の動作は、前記「原画像表示モード」時の動作と同じである。
【0083】
次に、データ変換回路5Cが上記「点順次画像表示モード」にある時の動作は以下の通りである。この時、セレクタ50,51,52,53は、Hレベルのモード切替信号SLT2の制御により「1」側端子を選択する。セレクタ50,52は、ディスプレイ信号処理部12から入力する8ビット長のYデータをバッファ・メモリA0,B0のデータ入力端子Dinに出力する。他方、セレクタ51,53は、ディスプレイ信号処理部12から入力する8ビット長のCb/Crデータをバッファ・メモリA1,B1のデータ入力端子Dinに出力する。
【0084】
バンク選択信号BSCTの信号レベルが"H"の期間、入力用タイミング・ジェネレータ47で生成されたライト・イネーブルパルスWEBLに合わせて入力用アドレス・ジェネレータ69が生成したアドレス信号(IADR_A0, IADR_A1, IADR_B0, IADR_B1)とライト・イネーブル信号(IWE_A0, IWE_A1, IWE_B0, IWE_B1)とにより、YデータとCb/Crデータの偶数フィールドは第1のバッファ・メモリ群A0,A1に記憶される。また、その期間に、出力用タイミング・ジェネレータ76で生成されたリード・イネーブルパルスREBLに合わせて出力用アドレス・ジェネレータ87が生成したアドレス信号(IRE_A0, IRE_A1, IRE_B0, IRE_B1)とリード・イネーブル信号(ORE_A0, ORE_A1, ORE_B0, ORE_B1)とにより、第2のバッファ・メモリ群B0,B1から、YデータとCb/Crデータの奇数フィールドが読み出される。他方、バンク選択信号BSCTの信号レベルが"L"の期間は、YデータとCb/Crデータの奇数フィールドが第2のバッファ・メモリ群B0,B1に記憶される。また、その期間に、第1のバッファ・メモリ群A0,A1から、偶数フィールドが読み出される。このように第1のバッファ・メモリ群A0,A1から読み出された16ビット長のYCbCrデータ(偶数フィールド)はセレクタ57の「0」側端子に入力し、第2のバッファ・メモリ群B0,B1から読み出された16ビット長のYCbCrデータ(奇数フィールド)は同セレクタ57の「1」側端子に入力する。従って、バンク選択信号BSCTの信号レベルが"H"の期間は、セレクタ57は「1」側端子に入力する奇数フィールドのYCbCrデータを出力し、当該信号レベルが"L"の期間は、セレクタ57は「0」側端子に入力する偶数フィールドのYCbCrデータを出力する。
【0085】
図14に示す補間部43のオーバサンプリング回路77は、出力用タイミング・ジェネレータ76から伝達するタイミング信号TIと同期して動作し、セレクタ57から入力する16ビット長のYCbCrデータをオーバサンプリングし4:4:4形式のYCbCrデータに変換後、各8ビット長のYデータ、CbデータおよびCrデータを色空間変換・垂直補間・色成分選択回路78に出力する。色空間変換・垂直補間・色成分選択回路78は、前記タイミング信号TIと同期して動作し、入力するYCbCrデータをRGBデータに色空間変換し、そのRGBデータに対して各色成分毎にフィールド単位で内挿補間(垂直補間)処理を実行する。その内挿補間処理は、そのRGBデータが奇数フィールドからなる場合は、線形補間法などにより当該奇数フィールド上の画素データから偶数フィールドを補間し、そのRGBデータが偶数フィールドからなる場合は、当該偶数フィールド上の画素データから奇数フィールドを補間することで実行される。上記出力用タイミング・ジェネレータ76と出力用アドレス・ジェネレータ87は、N回(N:色成分の数)、同一フィールドの画素データを読出すように制御するから、色空間変換・垂直補間・色成分選択回路78は、Rフィールド、GフィールドおよびBフィールドの各フィールド単位で順次、垂直補間を行い、面順次データをセレクタ75に出力する。セレクタ75は、Hレベルのモード切替信号SLT2の制御により「1」側端子を選択し、前記面順次データをEVF6に出力する。
【0086】
実施の形態5.
次に、図15は、本発明の実施の形態5に係るデータ変換回路を構成する補間部25Bの概略を示す回路図である。この補間部25Bは、画像データ記憶部26から入力する画像データのうち2×2画素領域の画素データを格納する画素レジスタ群71、画素補間回路79、プログラマブル色空間変換回路80および色成分選択回路81を備えて構成される。画素補間回路79、プログラマブル色空間変換回路80および色成分選択回路81は、画像データ記憶部26から伝達されるタイミング信号TIと同期して動作する。また、画素レジスタ群71は、FIFOメモリ74を介して直列に接続されるレジスタ72A、72Bとレジスタ72C,72Dとから構成されている。尚、図示した画像データ記憶部26の代わりに、上記実施の形態2,3,4の画像データ記憶部26A,26B,26Cを用いてもよい。
【0087】
前記画素補間回路79は、画素レジスタ群71を構成する各レジスタ72A〜72Dから画素データを選択的に取り込み、1画素につき4色成分(Color 0, Color 1, Color 2, Color 3)を線形補間などで生成し、プログラマブル色空間変換回路80に出力する。また、プログラマブル色空間変換回路80は、入力する4色成分をRGB信号へ色空間変換する機能を有し、その色空間を変換する変換係数α(i,j)(i=0〜2,j=0〜3)を可変に設定できる機能を有する。またプログラマブル色空間変換回路80は、CPU11などから伝達された変換係数α(i,j)を内部メモリに保持できる。今、4色成分の入力値をI(m)(m=0,1,2,3)、3色成分の出力値をO(n)(n=0,1,2)で表すとすれば、n番目の色成分の出力値は、O(n)=α(n,0)×I(0)+α(n,1)×I(1)+α(n,2)×I(2)+α(n,3)×I(3)、の演算式に従って算出される。このように変換係数α(i,j)を可変に設定できるため、出力値の色空間をRGB空間に限定すること無く、所望の色空間を選択することが可能である。また、本実施の形態に係るデータ変換回路は、撮像センサに配設された色フィルタ・アレイの種類に合わせて変換係数α(i,j)を設定できるので、色フィルタ・アレイの型に依存せず、その色フィルタ・アレイが3原色系のもの、補色系のものの何れであっても対応できる。
【0088】
また色成分選択回路81は、プログラマブル色空間変換回路80から出力されたRデータ、GデータおよびBデータを面順次に出力されるように選択し、8ビット長の面順次データを出力する。画像データ記憶部26からは、同一フィールドの画素データが、N回(N:出力値の色成分の数)繰り返し読み出されて補間部25Bに入力するので、色成分選択回路81は、各回毎に同一色成分を選択することにより、Rフィールド、Gフィールド、Bフィールドを順次出力する。
【0089】
実施の形態6.
次に、図16は、本発明の実施の形態6に係るデータ変換回路を構成する補間部25Cを示す回路図である。この補間部25Cは、前述の実施の形態5に係るデータ変換回路と同様に、画像データ記憶部26から入力する画像データのうち2×2画素領域の画素データを格納する画素レジスタ群71、画素補間回路79および色成分選択回路81を備えており、更に、OSD(オン・スクリーン・ディスプレイ)メモリ82、OSDコントローラ83およびセレクタ84,85,86を備えて構成されている。画素補間回路79、色成分選択回路81およびOSDコントローラ83は、画像データ記憶部26から伝達されるタイミング信号TIと同期して動作する。尚、図示した画像データ記憶部26の代わりに、上記実施の形態2,3,4の画像データ記憶部26A,26B,26Cを用いてもよい。
【0090】
前記OSDメモリ82には文字・記号などのキャラクタ・コードや、アイコン画像などのビットマップデータなどを含むOSDデータが格納されており、OSDコントローラ83は、上記CPU11の制御を受けてアドレス信号や制御信号をOSDメモリ82に出力し、OSDメモリ82からOSDデータを取得する。OSDコントローラ83は、取得したOSDデータを表示するための各色成分の画素データ(OSD R Color, OSD G Color, OSD B Color)を生成し、セレクタ84,85,86の「1」側端子に出力する。また、同セレクタ84,85,86の「0」側端子には画素補間回路79から、RGBの画素補間データが入力している。セレクタ84,85,86は、OSDコントローラ83から伝達される切替制御信号(OSD ON)に従い、この切替制御信号の信号レベルが"H"のときは「1」側端子を選択し、当該信号レベルが"L"のときは「0」側端子を選択することにより、画素補間回路79から出力されるRGBデータにOSDデータをスーパーインポーズ(多重化)することができる。そして、画像データ記憶部26からは、同一フィールドの画素データが、N回(N:出力値の色成分の数)繰り返し読み出されて補間部25Cに入力するので、色成分選択回路81は、各回毎に同一色成分を選択することにより、Rフィールド、Gフィールド、Bフィールドを順次出力する。従って、EVF6において、各種撮影情報(撮影時刻、テープの残量など)を多重表示することが可能となる。特に、A/D変換回路4から画像データ記憶部26に直接入力する原画像データとOSDデータとを多重表示できるという利点が得られる。
【0091】
実施の形態7.
次に、図17は、本発明の実施の形態7に係るデータ変換回路5Dを示す概略図である。このデータ変換回路5Dは、上述の画像データ記憶部26と補間部25とを備えると共に、更に、OB(オプティカル・ブラック)補正回路88、ゲイン補正回路91、WB(ホワイト・バランス)補正回路93、AF評価値算出回路97およびガンマ補正回路98を備えて構成されている。尚、各回路88,91,93,97,98の配列順位は特に制限されるものではないが、AF評価を精度良く行う観点からは、ガンマ補正回路98はAF評価値算出回路97の後に配置されるのが望ましい。また上記アナログ信号処理部3がこれら回路88,91、93,97,98の何れかと同一の機能を備える場合は、当該機能に相当する回路を省略してもよい。
【0092】
前記OB補正回路88は、A/D変換回路4から入力する12ビット長の原画像データのOB領域の複数点の輝度値をクランプし、当該輝度値の平均値を黒レベルの基準値に合わせるための減算値を決定し、これを加算器90に出力する。加算器90は、入力する原画像データから当該減算値を減算する。通常、原画像データの各水平ラインの先頭部にOB領域が設けられている。
【0093】
また前記ゲイン補正回路91は、乗算器99から出力された調整済みの輝度信号を、1フレームの全領域またはその中央重点領域などの単位で取り込み、取り込んだ輝度信号の平均値が所定の目標値を超えている場合は、乗算器99に入力する輝度信号のゲインを下げるべくゲイン係数を決定し、逆に、取り込んだ輝度信号の平均値が所定の目標値未満の場合は、乗算器99に入力する輝度信号のゲインを上げるべくゲイン係数を決定する。乗算器99は、ゲイン調整回路92から出力されたゲイン係数を入力する次のフレームもしくはフィールドの輝度値に掛けて出力する。尚、ゲイン調整回路92は、輝度信号を取り込むタイミングを、入力用タイミング・ジェネレータ28から伝達される制御パルスFPなどで指示される。
【0094】
また前記WB補正回路93は、CPU11などから転送された各色成分の係数値を保持するレジスタ94A〜94Dと、これらレジスタ94A〜94Dから係数値を選択的に取り込んで乗算器99に出力するセレクタ95と、乗算器99とを備えている。セレクタ95は、入力用タイミング・ジェネレータ28から伝達される2ビット長の選択制御信号CPの値により、レジスタ94A〜94Dの何れかに保持された係数値を取り込み、乗算器99に出力する。乗算器99は、入力する画素データに当該係数値を乗算し、ホワイト・バランス調整を施した画素データを出力する。
【0095】
また前記AF評価値算出回路97は、入力する画像データの輝度成分の高域成分Yhを抽出し、当該高域成分Yhに基づいてAF(オート・フォーカス)用の評価値96を算出する機能を有する。当該評価値は、抽出した高域成分Yhの当該画素と近隣の画素間の差分絶対値に基づいて算出される値である。当該評価値は、デジタル・カメラの光学機構にフィード・バックされ、光学機構のレンズ系を合焦駆動する際に利用される。このようにTTL光を利用したAF評価法は、TTLの山登り方式と呼ばれている。そして、ガンマ補正回路98は、入力する画像データに対して人間の視覚特性に合わせるようにガンマ変換を行う回路である。
【0096】
以上の実施の形態1〜7では、各実施の形態に係るデータ変換回路をデジタル・カメラに組み込んだ例を示したが、本発明ではこれに限らず、それらデータ変換回路が上述の「原画像形式表示モード」および「点順次画像表示モード」で面順次ディスプレイに対するインターフェースとして機能する場合であれば、それらデータ変換回路をデジタル・カメラ以外の画像処理機器に組み込むことができる。
【0097】
【発明の効果】
以上の如く、本発明の請求項1に係るデータ変換回路によれば、入力する画素データを第1バッファ・メモリと第2バッファ・メモリとにフレーム単位またはフィールド単位で交互に記憶し、一方に画素データを記憶させる期間に他方から画素データを読出すため、面順次ディスプレイで面順次動画像を表示する際の色ずれを確実に防止できると共に、前記第1および第2バッファ・メモリから読出した画素データに基づいて画素補間を行い、面順次データを出力することから、面順次ディスプレイで高精細な面順次動画像を表示できる。また、1画素に単色成分しかもたない画素データを扱うことから、第1および第2バッファ・メモリの容量は、例えば1画素に3原色成分をもつRGB信号の場合の1/3の容量で済み、メモリ容量の節減および回路の低廉化が可能となる。さらに、例えばYCbCrデータやRGBデータなどの点順次データを面順次データに変換して面順次ディスプレイで表示させることができる。
【0098】
請求項2によれば、入力する画像データの画像サイズに関係無く、当該画像データを第1および第2バッファ・メモリに格納できる。
【0100】
請求項3に係るデータ変換回路によれば、例えばYCbCrデータやRGBデータなどの点順次データと、単板式の色フィルタ・アレイをもつ画像センサなどから得られる1画素に単色成分しかもたない画像データとの何れの形式のデータをも、面順次データに変換して面順次ディスプレイに表示させることができる。
【0101】
請求項4によれば、上記第2のセレクタが上記点順次データを選択して出力するときは、色ずれの生じない面順次データを生成できると共に、点順次データを解像度変換せずに第1および第2バッファ・メモリに格納できるため偽色の発生が抑制された高画質の面順次データを生成できる。
【0102】
請求項5に係るデータ変換回路によれば、撮像センサに配設される色フィルタ・アレイの種類に依存せず、画像データを所望の色空間に変換できるため、その色フィルタ・アレイの型に合わせて本発明に係るデータ変換回路を仕様変更する必要が無く、データ変換回路の汎用性が向上する。
【0103】
請求項6に係るデータ変換回路によれば、面順次ディスプレイにおいて、日付などの文字情報やアイコン画像などを含む撮影情報を動画像にスーパーインポーズして表示できる。
【0104】
請求項7〜10に係るデータ変換回路によれば、細かな画像調整を行い、高画質の面順次データを生成することが可能となる。
【0105】
請求項11によれば、本請求項に係るデータ変換回路をデジタル・カメラに搭載した場合に、このデータ変換回路単体でAF評価値を滞り無く出力できる。
【0106】
請求項12に係るデジタル・カメラによれば、A/D変換回路から出力された1画素に単色成分をもつ原画像データを直接、面順次データに変換して面順次ディスプレイに出力できる。よって、従来のように、画像処理部から出力された1画素に複数色成分をもつ点順次データを面順次データに変換せずに済むことから、変換に必要なバッファ・メモリの容量を削減でき、回路の小規模化および低廉化が可能となる。また、多大な電力を消費する画像処理部を駆動せずとも面順次ディスプレイに画像を表示できるため、必要に応じて画像処理部への電力供給やクロック信号の供給を停止しその動作を中断させることで、デジタル・カメラ全体の電力消費量を大幅に削減できる。さらに、画像処理部で処理された撮像画像や記録画像などの点順次データを、1画素に単色成分しかもたない原画像形式のデータに変換して第1バッファ・メモリと第2バッファ・メモリとに格納できるため、メモリ容量を増やすこと無く、点順次データを面順次データに変換できる。
【0107】
請求項13に係るデジタル・カメラによれば、撮像センサで撮像した動画像をビューファインダーで直接確認できる。通常、デジタル・カメラには撮像した撮像画像や記録画像を確認できる比較的大画面の点順次ディスプレイが搭載されているが、消費電力の大きなその種の点順次ディスプレイを駆動せずに、撮像した動画像をビューファインダーで確認できる。
【0108】
請求項14に係るデジタル・カメラによれば、大きな総画素数をもつ撮像センサで撮像した撮像画像や記録画像を、面順次ディスプレイの表示画素数に適合するように間引いて第1および第2バッファ・メモリに格納できるため、変換に必要なメモリ容量を節減できる。
【0110】
請求項15に係るデジタル・カメラによれば、画像処理部で処理された撮像画像や記録画像などの点順次データと、原画像データとの何れかを状況に応じて自在に選択し、面順次ディスプレイに表示できる。通常、デジタル・カメラには撮像画像や記録画像を確認できる比較的大画面で電力消費量の大きな点順次ディスプレイが搭載されているが、本請求項に係るデジタル・カメラでは、それら撮像画像や記録画像などを、例えばビューファインダーを構成する面順次ディスプレイで表示できる。このため消費電力を節減でき、また、たとえ、その種の点順次ディスプレイの機能が故障などで停止してもその代替手段を提供できる。
【0111】
請求項16に係るデジタル・カメラによれば、上記第2のセレクタが上記点順次データを選択して出力するときは、色ずれの生じない面順次データを生成し表示できると共に、点順次データを解像度変換せずに第1および第2バッファ・メモリに格納できるため、偽色の発生が抑制された高画質の面順次データを生成し表示できる。
【0112】
請求項17に係るデジタル・カメラによれば、撮像センサに配設される色フィルタ・アレイの種類に依存せず、画像データを所望の色空間に変換できる。
【0113】
請求項18に係るデジタル・カメラによれば、面順次ディスプレイにおいて、日付などの文字情報やアイコン画像などを含む撮影情報を動画像にスーパーインポーズして表示できる。
【0114】
請求項19〜請求項22に係るデジタル・カメラによれば、細かな画像調整を行い、面順次ディスプレイにおける表示画像の画質の向上が可能となる。
【0115】
請求項23に係るデジタル・カメラによれば、画像処理部などがもつAF評価演算機能を使用しなくとも、撮像センサで撮像した画像データに基づいてAF評価値を演算でき、その値を光学機構の合焦制御部にフィードバックさせることができる。よって、AF評価値の演算時に必ずしも画像処理部などは動作する必要が無いので、必要に応じて画像処理部などの動作を中断させて、デジタル・カメラの電力消費量を抑制することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態1に係るデジタル・カメラの概略構成を示す機能ブロック図である。
【図2】実施の形態1に係るデータ変換回路のデータ変換回路の全体を示す図である。
【図3】実施の形態1に係るデータ変換回路の画像データ記憶部を示す回路図である。
【図4】実施の形態1に係るデータ変換回路の補間部を示す回路図である。
【図5】画素補間処理の一例を示す説明図である。
【図6】実施の形態1に係るデータ変換回路の補間部の変形例を示す回路図である。
【図7】本発明の実施の形態2に係るデータ変換回路を示す図である。
【図8】本発明の実施の形態3に係るデジタル・カメラの概略構成を示す機能ブロック図である。
【図9】実施の形態3に係るデータ変換回路の具体例を示す図である。
【図10】本発明の実施の形態4に係るデジタル・カメラの概略構成を示す機能ブロック図である。
【図11】実施の形態4に係るデータ変換回路を構成する画像データ記憶部を示す全体図である。
【図12】実施の形態4に係るデータ変換回路を構成する画像データ記憶部の一部を示す回路図である。
【図13】実施の形態4に係るデータ変換回路を構成する画像データ記憶部の一部を示す回路図である。
【図14】実施の形態4に係るデータ変換回路を構成する補間部を示す回路図である。
【図15】本発明の実施の形態5に係るデータ変換回路を構成する補間部を示す回路図である。
【図16】本発明の実施の形態6に係るデータ変換回路を構成する補間部を示す回路図である。
【図17】本発明の実施の形態7に係るデータ変換回路を示す概略図である。
【図18】従来のデジタル・カメラの一構成を示す概略ブロック図である。
【図19】点順次データの色成分配列を示す説明図である。
【図20】面順次データの色成分配列を示す説明図である。
【図21】画像データの色成分配列を点順次から面順次に変換する変換装置の一例を示す概略図である。
【図22】面順次データを動画像表示する際に発生する色ずれを説明するための図である。
【図23】画像データの色成分配列を点順次から面順次に変換する変換装置の一例を示す概略図である。
【符号の説明】
1,1A,1B デジタル・カメラ
2 CCD撮像素子
3 アナログ信号処理部
4 A/D変換回路
5,5A,5B,5C,5D データ変換回路
6 EVF
7 タイミング・ジェネレータ
8 主処理部
8A 画像処理部
9 主メモリ
10 メモリ・バス
11 CPU
12 ディスプレイ信号処理部
13 LCD表示部
15 インターフェース部
16 処理ブロック
Claims (23)
- 画像データの色成分配列を面順次に変換するデータ変換回路であって、
1画素に複数色成分をもつ点順次データを入力データとし、該点順次データを1画素に単色成分をもつ画素データに変換して出力する信号変換回路と、
前記画素データをフレーム単位またはフィールド単位で交互に記憶する第1バッファ・メモリおよび第2バッファ・メモリと、
前記第1バッファ・メモリおよび第2バッファ・メモリの一方に前記画素データを記憶している期間は、他方に格納済みの前記画素データを選択的に読み出して出力するように制御する制御手段と、
前記制御手段により前記第1バッファ・メモリおよび前記第2バッファ・メモリから出力された特定領域の画素データに基づいて画素補間を実行して1画素に複数色成分をもつ補間データを生成し、該補間データを面順次の色成分配列で面順次ディスプレイに出力する補間部と、
を備えることを特徴とするデータ変換回路。 - 請求項1記載のデータ変換回路であって、前記画像データを前記第1バッファ・メモリおよび前記第2バッファ・メモリの容量に適合するように解像度変換した後に前記第1バッファ・メモリおよび前記第2バッファ・メモリに出力する解像度変換部を更に備えるデータ変換回路。
- 請求項1または2記載のデータ変換回路であって、1画素に単色成分をもつ画素データと、前記信号変換回路が前記点順次データを変換して出力した画素データとの双方を入力データとし、
1画素に単色成分をもつ前記画素データと、前記信号変換回路が前記点順次データを変換して出力した前記画素データとの何れか一方を選択して出力するセレクタを備え、
前記第1バッファ・メモリおよび前記第2バッファ・メモリは、前記セレクタから出力された前記画素データをフレーム単位またはフィールド単位で交互に記録する、データ変換回路。 - 請求項1〜3の何れか1項に記載のデータ変換回路であって、
1画素に複数色成分をもつ前記点順次データと、前記信号変換回路が前記点順次データを変換して出力した画素データとの何れか一方を選択して前記第1バッファ・メモリと前記第2バッファ・メモリとに出力する第2のセレクタを備え、
前記第1バッファ・メモリおよび前記第2バッファ・メモリは、それぞれ前記点順次データの少なくとも1フレーム分の半分の容量を有しており、
前記第2のセレクタが前記点順次データを選択して出力するとき、
前記制御手段は、前記点順次データの奇数番目ラインからなる奇数フィールドと前記点順次データの偶数番目ラインからなる偶数フィールドとの何れか一方を、前記第1バッファ・メモリと前記第2バッファ・メモリとの一方に記憶している期間に、前記第1バッファ・メモリと前記第2バッファ・メモリとの他方に格納済みの他方の奇数フィールドまたは偶数フィールドを読出すように制御し、
且つ、前記補間部は、読み出された前記奇数フィールドまたは前記偶数フィールドに対して不足のフィールドを内挿補間した補間データを生成し、該補間データを前記面順次の色成分配列で面順次ディスプレイに出力する、データ変換回路。 - 請求項1〜4の何れか1項に記載のデータ変換回路であって、前記補間部は、可変の変換係数を用いて色空間変換を実行する色空間変換回路を備える、データ変換回路。
- 請求項1〜5の何れか1項に記載のデータ変換回路であって、
前記補間部は、前記補間データと文字情報および図形情報とを多重化するオン・スクリーン・ディスプレイ回路を備える、データ変換回路。 - 請求項1〜6の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データ に対してガンマ変換を実行するガンマ補正回路を備えるデータ変換回路。
- 請求項1〜7の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのOB(オプティカル・ブラック)領域から取得した輝度値に基づいて前記画像データの輝度レベルを補正するOB補正回路を備えるデータ変換回路。
- 請求項1〜8の何れか1項に記載のデータ変換回路であって、
記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、画像データのゲインを調整するゲイン補正回路を備えるデータ変換回路。 - 請求項1〜9の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのホワイト・バランスを調整するWB補正回路を備えるデータ変換回路。
- 請求項1〜10の何れか1項に記載のデータ変換回路であって、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データに基づいてAF(オート・フォーカス)評価値を算出するAF評価回路を備えるデータ変換回路。
- 単板式の色フィルタ・アレイをもつ撮像センサと、該撮像センサから出力された画像信号をA/D変換して1画素に単色成分しかもたない原画像データを生成出力するA/D変換回路と、前記原画像データを画像処理して1画素に複数色成分をもつ点順次データを生成出力する画像処理部と、画像データをフレーム単位またはフィールド単位で各色成分毎に配列した面順次データを表示する面順次ディスプレイと、入力する画像データの色成分配列を面順次に変換して前記面順次ディスプレイに出力するデータ変換回路と、を備えたデジタル・カメラであって、
前記データ変換回路は、
前記点順次データを入力データとし、該点順次データを1画素に単色成分をもつ原画像形式のデータに変換し出力する信号変換回路と、
前記データをフレーム単位またはフィールド単位で交互に記憶する第1バッファ・メモリおよび第2バッファ・メモリと、
前記第1バッファ・メモリおよび第2バッファ・メモリの一方に前記データを記憶している期間は、他方に格納済みの前記データを選択的に読み出して出力するように制御する制御手段と、
前記制御手段により前記第1バッファ・メモリおよび前記第2バッファ・メモリから出力された特定領域の画素データに基づいて画素補間を実行して1画素に複数色成分をもつ補間データを生成し、該補間データを面順次の色成分配列で前記面順次ディスプレイに出力する補間部と、を備える、
ことを特徴とするデジタル・カメラ。 - 請求項12記載のデジタル・カメラであって、前記面順次ディスプレイはビューファインダーを構成するものである、デジタル・カメラ。
- 請求項12または13記載のデジタル・カメラであって、前記データ変換回路は、前記原画像データを前記第1バッファ・メモリおよび前記第2バッファ・メモリの容量に適合するように解像度変換した後に前記第1バッファ・メモリおよび前記第2バッファ・メモリに出力する解像度変換部を更に備える、デジタル・カメラ。
- 請求項12〜14の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記原画像データと前記信号変換回路から出力された前記原画像形式のデータとの何れか一方を選択して出力するセレクタを備え、
前記第1バッファ・メモリおよび前記第2バッファ・メモリは、前記セレクタから出力された前記画素データをフレーム単位またはフィールド単位で交互に記録する、デジタル・カメラ。 - 請求項12〜15の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、1画素に複数色成分をもつ前記点順次データと、前記信号変換回路から出力された前記原画像形式のデータとの何れか一方を選択して前記第1バッファ ・メモリと前記第2バッファ・メモリとに出力する第2のセレクタを備え、
前記第1バッファ・メモリおよび前記第2バッファ・メモリは、それぞれ前記点順次データの少なくとも1フレーム分の半分の容量を有しており、
前記第2のセレクタが前記点順次データを選択して出力するとき、
前記制御手段は、前記点順次データの奇数番目ラインからなる奇数フィールドと前記点順次データの偶数番目ラインからなる偶数フィールドとの何れか一方を、前記第1バッファ・メモリと前記第2バッファ・メモリとの一方に記憶している期間に、前記第1バッファ・メモリと前記第2バッファ・メモリとの他方に格納済みの他方の奇数フィールドまたは偶数フィールドを読出すように制御し、
且つ、前記補間部は、読み出された前記奇数フィールドまたは前記偶数フィールドに対して不足のフィールドを内挿補間した補間データを生成し、該補間データを前記面順次の色成分配列で面順次ディスプレイに出力する、
デジタル・カメラ。 - 請求項12〜16の何れか1項に記載のデジタル・カメラであって、前記補間部は、可変の変換係数を用いて色空間変換を実行する色空間変換回路を備える、デジタル・カメラ。
- 請求項12〜17の何れか1項に記載のデジタル・カメラであって、前記補間部は、前記補間データと文字情報および図形情報とを多重化するオン・スクリーン・ディスプレイ回路を備える、デジタル・カメラ。
- 請求項12〜18の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データに対してガンマ変換を実行するガンマ補正回路を備える、デジタル・カメラ。
- 請求項12〜19の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのOB(オプティカル・ブラック)領域から取得した輝度値に基づいて前記画像データの輝度レベルを補正するOB補正回路を備える、デジタル・カメラ。
- 請求項12〜20の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのゲインを調整するゲイン補正回路を備える、デジタル・カメラ。
- 請求項12〜21の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データのホワイト・バランスを調整するWB補正回路を備える、デジタル・カメラ。
- 請求項12〜22の何れか1項に記載のデジタル・カメラであって、前記データ変換回路は、前記第1バッファ・メモリおよび前記第2バッファ・メモリよりも前段に、入力する画像データに基づいてAF評価値を算出するAF評価回路を備える、デジタル・カメラ。
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