JP4249152B2 - 画像処理回路 - Google Patents
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Description
図3,4は、以上の構成を有するデジタルスチルカメラ1において、実施の形態1に係る画像信号処理の流れを示す概略構成図である。図3は、ファインダー動作時の画像信号処理の流れを示す図、図4は、全画素読出し動作時の画像信号処理の流れを示す図である。また図5は、ファインダー動作時の各種データの信号波形を示す概略図、図6は、全画素読出し動作時の各種データの信号波形を示す概略図である。
次に、本発明の実施の形態2について説明する。CCDセンサ12の画素上に配列される色フィルタアレイには各種あるが、例えばベイヤー方式の原色系色フィルタアレイの基本形は、図9に示すように各画素上に色フィルタを「R(赤色成分)」,「G(緑色成分)」,「R」,「G」,…の順序で配列した奇数ラインと、色フィルタを「G(緑色成分)」,「B(青色成分)」,「G」,「B」,…の順序で配列した偶数ラインとを垂直方向に亘り交互に配列したものである。太線枠33aで囲まれる2×2=4画素(ピクセル)の「R」,「G」,「G」,「B」で1組の色が表現されている。また図示しないが補色タイプ(YMCG系またはYMCK系)の色フィルタアレイも存在する。YMCG系色フィルタアレイとしては、色フィルタを「C(シアン色成分)」,「M(マゼンダ色成分)」,「C」,「M」,…の順序で配列した奇数ラインと、色フィルタを「Y(イエロー色成分)」,「G(緑色成分)」,「Y」,「G」,…の順序で配列した偶数ラインとを垂直方向に亘り交互に配列したものがある。
次に、本発明の実施の形態3に係る画像処理回路について説明する。上記実施の形態2に係る画像処理方法ではRPU14の処理速度が高速である場合には実効が現れ易いが、RPU14の処理速度が低速である場合には実効が上がらないときがある。かかる場合に対処すべく本実施の形態3では、RPU14が複数の画素補間ユニットを有し、画素転送クロックの読出し周期(T)毎に、複数ラインの各画素データに一対一で画素補間ユニットを適用し、複数の画素補間処理を並列で行うことが特徴である。以下、RPU14に2個の画素補間ユニットを組み込んだ場合を例に挙げて本実施の形態3の画像処理方法を詳説する。
本実施の形態4に係る画像処理回路では、上記CCDセンサ12を駆動し画素データの転送速度を規定する画素転送クロック周波数(f1)と、上記ガンマ処理部14c、色空間変換・色抑圧処理部14d、空間フィルタ・コアリング処理部14eおよび出力部14fで構成される後処理部において画素データの処理速度を規定する画素処理クロック周波数(f2)とが個別に設定され、画素処理クロック周波数(f2)が画素転送クロック周波数(f1)の2倍以上の値に設定される。
次に、図17は、本発明の実施の形態5に係る画像信号処理の流れを示す概略構成図である。上記実施の形態4と同様に、画素補間処理部14bには画素転送クロック(周波数:f1)を用い、後処理部14c〜14fには画素処理クロック(周波数:f2≧2×f1)を用いている。上記実施の形態2,3で述べた通り、全画素読出し動作時では、図13,14に示すように画素転送クロックの1周期(T)にラインメモリ41C,41Dから2個の画素データが2ラインのデータとして出力される。
図19は、本発明の実施の形態6に係る画像信号処理の流れを示す概略図である。上記実施の形態4と同様に、後処理部14c〜14fで用いる画素処理クロック周波数は、画素補間処理部14bで用いる画素転送クロック周波数の2倍以上の値に設定される。上記全画素読出し時において、上記第1および第2フィールドの画素データは互いに同期してRPU14に入力し、単一画素処理部14a(図示せず)で処理された後に画素補間処理部14bに入力する。画素転送クロックの1周期中に、画素補間処理部14bで補間を受けた2ラインの2個の画素データはそれぞれ、図示するライン1、ライン2の各ライン毎に出力され、FIFOメモリ(図示せず)を介してレート調節用バッファ26dにDMA転送される。またそれら各出力ライン毎に上記DMAコントローラ24のチャンネルが割り当てられており、DMAコントローラ24はメモリサイクルを監視し分配することで、画素データをライン順次にレート調節用バッファ26dに転送し格納させる。これにより、レート調節用バッファ26dにはライン順次に画素データが配列し格納されることとなる。
図20は、本発明の実施の形態7に係る画像信号処理の流れを示す概略図である。上記実施の形態4と同様に、後処理部14c〜14fで用いる画素処理クロック周波数は、画素補間処理部14bで用いる画素転送クロック周波数の2倍以上の値に設定される。上記全画素読出し時において、上記第1および第2フィールドの画素データは互いに同期してRPU14に入力し、単一画素処理部14a(図示せず)で処理された後に画素補間処理部14bに入力する。
上記実施の形態4〜7に係る画像処理回路を、上記画素転送クロックの1周期の間に2画素データ出力するCCDセンサに適用することが可能である。上記実施の形態で用いたCCDセンサ12は、画素転送クロックの1周期の間に1画素データを1ラインから取り出すものであるが、主にプログレッシブ方式CCDセンサとして、読出し速度向上のため画素転送クロックの1周期の間に2ラインからそれぞれ2画素データを取り出すCCDセンサも存在する。図21は上記実施の形態で用いたCCDセンサ12の構造(インタライン転送CCDの構造)を示す概略図である。図21に示すように、複数のフォトダイオードを線状に配列してなる電荷蓄積部80,80,…の各列の間には垂直転送CCD81,81,…が配列されており、最終行の垂直転送CCD81に隣接して1本の水平転送CCD82が設けられている。図21において電荷蓄積部80を構成する各画素上には「R」,「G」,「B」の色成分の記号を付した。電荷蓄積部80の各フォトダイオードにおける蓄積電荷は各水平ライン毎に垂直転送CCD81に転送され、垂直転送CCD81は並列に垂直転送方向83へ信号電荷を転送する。水平転送CCD82は、1ライン分の信号が入力する度にその信号を水平方向に転送し、出力回路(センスアンプ)84を介して1個の信号出力端子85から外部へ出力する。
また、上記実施の形態4〜7に係る画像処理回路を、以下に説明するハニカム型画素配列の撮像素子に適用することも可能である。図23は、ハニカム型画素配列を説明するための概略図である。図23において各単位画素セル上に「R」,「G」,「B」の色フィルタの記号を付した。このような撮像素子からは仮想線701〜705に沿ったラインの画素データが読み出される。これら各ラインの画素データはさらに「G」のラインとそれ以外の色成分のラインとに分解されて、図24に示すようにラインメモリ(レジスタ)に蓄積される。すなわち、図23に示す仮想線701のラインの画素データは、図24に示すラインメモリの組71に格納されるが、「R」,「B」,「R」,…の色成分の画素データはラインメモリ71Aに1画素おきに格納される。尚、記号「I」は何れの画素データも蓄積されていないブロックを意味する。他方、「G」,「G」,…の色成分の画素データはラインメモリ71A上の「I」ブロックと垂直方向に隣接するように1画素おきにラインメモリ71Bに格納される。図23に示す他の仮想線702〜705のライン上の画素データも、それぞれ仮想線701の場合と同様に図24に示すラインメモリ72〜75に格納される。
26 主メモリ
26a 処理データバッファ
26b 原画像データバッファ
26c 一時記憶データバッファ
31 記憶媒体
Claims (1)
- 色フィルタアレイを有する撮像センサと、
前記撮像センサから読出した画素データに対して実時間の画素補間処理であって、複数の画素の画素データを用いて、前記複数の画素に囲まれた画素における欠落した色成分の画素データの画素補間を実行し前記画素データの転送速度を規定する画素転送クロックの1周期毎に複数ラインの補間画素データを出力する画素補間処理部と、
前記画素補間処理部から出力される複数ラインの補間画素データを格納するバッファ部と、
前記画素補間処理部から出力される複数ラインの補間画素データをライン順次に前記バッファ部に転送するようにチャンネル制御するDMA(ダイレクト・メモリ・アクセス)コントローラと、
前記バッファ部に格納された前記補間画素データを読み出して、さらに画像処理を実行する後処理部と、
を備えることを特徴とする画像処理回路。
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