JP3382027B2 - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JP3382027B2 JP3382027B2 JP22994294A JP22994294A JP3382027B2 JP 3382027 B2 JP3382027 B2 JP 3382027B2 JP 22994294 A JP22994294 A JP 22994294A JP 22994294 A JP22994294 A JP 22994294A JP 3382027 B2 JP3382027 B2 JP 3382027B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- signal
- circuit
- signal processing
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stored Programmes (AREA)
- Studio Circuits (AREA)
- Color Television Systems (AREA)
- Television Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、画像処理装置に関し、
特に、パソコンおよびワークステーション等のコンピュ
ータシステム、ＨＡ（ホームオートメーション）システ
ム等の家庭情報端末および携帯情報端末、および、テレ
ビ電話およびテレビ会議等のコミュニケーションシステ
ム等に好適な画像処理装置に関するものである。 【０００２】 【従来の技術】近年、デジタルカメラがコンピュータシ
ステム等の画像入力装置として利用されることが多くな
り、また、高画質化やデジタル機器との接続のしやすさ
等から、映像処理のデジタル化が進んでいる。 【０００３】従来の画像処理装置であるデジタルカメラ
のデジタル信号処理回路は、専用ＩＣによって構成され
ており、その映像出力の方式は固定されているか、また
は、内部レジスタ等の設定によって、２、３種類の映像
方式を選択できるようになっている。また、内部に具備
される撮像素子の特性の違い等を吸収するために、デジ
タル信号処理回路には、撮像素子の特性に応じた調整が
必要であった。このため、製造工程において調整を行な
い、そのときの設定データをＥＥＰＲＯＭ（Electrical
ly Erasable Programable Read Only Memory）等に記憶
し、電源オン時にデジタルカメラに搭載されたマイコン
がＥＥＰＲＯＭから設定データを読出し、デジタル信号
処理回路のレジスタを設定するようにしていた。 【０００４】以下に、上記の従来の画像処理装置である
デジタルカメラについて図面を参照しながら説明する。
図１４は、従来の画像処理装置の構成を示すブロック図
である。 【０００５】図１４を参照して、画像処理装置は、カメ
ラヘッド部１００、デジタル信号処理部２００を含む。
カメラヘッド部１００は、撮像素子１０１、前処理回路
１０２、Ａ／Ｄ変換回路１０３、駆動回路１０４を含
む。デジタル信号処理部２００は、デジタル信号処理回
路２０１、カメラマイコン２０９、ＥＥＰＲＯＭ２１０
を含む。デジタル信号処理回路２０１は、ＲＢＹL 色分
離回路２０２、ＲＢＹL色処理回路２０３、輝度信号処
理回路２０４、ＲＧＢ変換回路２０５、ＮＴＳＣエンコ
ーダ２０６、出力切換回路２０７、マイコンＩ／Ｆ（イ
ンタフェース）２０８を含む。 【０００６】図１４に示すように、画像処理装置は、カ
メラヘッド部１００とデジタル信号処理部２００とに分
離された構成となっている。カメラヘッド部１００にお
いて、撮像素子１０１は、駆動回路１０４によって制御
され、撮像素子１０１に具備されたレンズ（図示省略）
が捉えた撮像光を電気信号に変換する。前処理回路１０
２は、撮像素子１０１から出力される電気信号をサンプ
ルドホールドし、自動利得制御等を行なう。Ａ／Ｄ変換
回路１０３は、前処理回路１０２から出力された出力信
号を撮像素子１０１の画素単位でデジタルデータに変換
する。 【０００７】デジタル信号処理部２００は、デジタル信
号処理回路２０１、カメラマイコン２０９、およびＥＥ
ＰＲＯＭ２１０から構成される。デジタル信号処理回路
２０１において、ＲＢＹL 色分離回路２０２は、Ａ／Ｄ
変換回路１０３から出力されるデジタル画像信号ＤＩか
らＲ信号、Ｂ信号、ＹL 信号（輝度の低周波成分）を分
離し、出力する。輝度信号処理回路２０４は、デジタル
画像信号ＤＩから輝度信号Ｙを抽出し、輪郭補正等を行
なう。ＲＢＹL 色処理回路２０３は、ホワイトバランス
制御、色差信号への変換、および色差ゲインの設定等を
行ない、Ｒ−Ｙ、Ｂ−Ｙの色差信号を出力する。Ｒ−
Ｙ、Ｂ−Ｙの色差信号および輝度信号Ｙは、ＲＧＢ変換
回路２０５によりＲＧＢ方式に変換され出力切換回路２
０７へ出力される。また、Ｒ−Ｙ、Ｂ−Ｙの色差信号お
よび輝度信号Ｙは、ＮＴＳＣエンコーダ２０６により色
差信号が変調され、さらに、変調された色差信号が輝度
信号に加算され、コンポジット信号に変換され、出力切
換回路２０７へ出力される。出力切換回路２０７によ
り、Ｙ、Ｒ−Ｙ、Ｂ−Ｙの色差方式の映像信号、ＲＧＢ
の原色方式の映像信号、およびコンポジット方式の映像
信号のうち１つが選択され、選択されたデジタル映像信
号が出力される。カメラマイコン２０９は、電源オン時
に、ＥＥＰＲＯＭ２１０に記録された調整データを読出
し、デジタル信号処理回路２０１の初期設定を行なう。
また、カメラマイコン２０９は、ホワイトバランスの制
御およびアイリスの制御等を行なう。 【０００８】 【発明が解決しようとする課題】上記のように、従来の
画像処理装置では、何種類かの映像方式で映像出力を行
なうためには、各映像フォーマットの信号を生成し出力
するための処理回路が必要になり、対応可能な出力フォ
ーマットの数を増やそうとすると、デジタル信号処理回
路を構成するＩＣのチップサイズが大きくなるという問
題点があった。また、新たな映像フォーマットにより出
力させたい場合、専用ＩＣで構成されているため、対応
できないという問題点もあった。さらに、デジタル信号
処理の調整のために、マイコンおよび調整データを保持
するためのＰＲＯＭが必要となり、デジタル信号処理部
の素子数が増大するという問題点もあった。 【０００９】また、カメラヘッド部の撮像素子１０１の
特性に合わせてデジタル信号処理回路を初期設定する必
要があるため、カメラヘッド部と信号処理部とをペアに
して使用する必要があった。このため、カメラヘッド部
が故障した場合や、撮像素子のみを交換して高解像度化
または高画質化を行なおうとした場合、カメラヘッド部
とデジタル信号処理部との両方を交換する必要があると
いう問題点もあった。 【００１０】本発明は、上記課題を解決するためのもの
であって、回路規模を増大させず、所望の映像方式によ
り映像信号を出力することができる画像処理装置を提供
することを目的とする。 【００１１】 【００１２】 【００１３】 【００１４】 【００１５】 【００１６】 【課題を解決するための手段】請求項１記載の画像処理
装置は、撮像部と信号処理部とに分離され、信号処理部
が複数の異なる映像方式の中から選択された任意の映像
方式に対応したデジタル映像信号を出力する画像処理装
置であって、上記撮像部は、被写体から入射される撮像
光をデジタル画像信号に変換して出力する画像信号出力
手段と、任意の映像方式に対応した信号処理用プログラ
ムデータおよび任意のイメージフォーマット変換方式に
対応したイメージ変換用プログラムデータを記憶する記
憶手段とを含み、上記画像処理装置は、さらに、プログ
ラムデータを撮像部から信号処理部へ伝送する伝送手段
を含み、上記信号処理部は、任意の論理をプログラム可
能な信号処理用論理手段と、任意の論理をプログラム可
能なイメージ変換用論理手段とを含み、上記信号処理用
論理手段は、記憶手段に記憶された信号処理用プログラ
ムデータにより所定の論理がプログラムされ、デジタル
画像信号を任意の映像方式に対応したデジタル映像信号
に変換して出力し、上記イメージ変換用論理手段は、記
憶手段に記憶されたイメージ変換用プログラムデータに
より所定の論理がプログラムされ、信号処理用論理手段
が出力するデジタル映像信号を任意のイメージ変換方式
に対応したフォーマットの画像データに変換して出力す
る。 【００１７】 【００１８】 【００１９】 【作用】請求項１記載の画像処理装置においては、信号
処理用プログラムデータおよびイメージ変換用プログラ
ムデータが記憶されている記憶手段が撮像部に具備さ
れ、撮像部から信号処理部へプログラムデータを伝送す
る伝送手段を具備しているので、撮像部を交換しても、
撮像部の特性に応じたプログラムデータにより信号処理
用論理手段およびイメージ変換用論理手段が所定の論理
にプログラムすることができる。 【００２０】 【実施例】以下、本発明の第１の実施例での画像処理装
置であるデジタルカメラについて図面を参照しながら説
明する。図１は、本発明の第１の実施例の画像処理装置
の構成を示すブロック図である。 【００２１】図１を参照して、画像処理装置は、カメラ
ヘッド部１、デジタル信号処理部２を含む。カメラヘッ
ド部１はＲＯＭ（Rean Only Memory）１１を含む。デジ
タル信号処理部２は、デジタル信号処理回路２１、シリ
アルＲＯＭＩ／Ｆ２２を含む。 【００２２】デジタル信号処理部２は、ＦＰＧＡ（Fiel
d Programmable Gate Array)により構成され、プログラ
ムデータに応じた任意の論理をプログラムすることがで
きる。カメラヘッド部１には、デジタル信号処理回路２
１内部のＦＰＧＡのロジック回路をプログラミングする
ためのプログラムデータを保持したＲＯＭ１１が具備さ
れている。デジタル信号処理回路２１は、電源オン時
に、シリアルＲＯＭＩ／Ｆ２２を介してＲＯＭ１１にデ
ータを読出すためのクロックＣＫを出力する。クロック
ＣＫを受けたＲＯＭ１１は、クロックＣＫに同期してシ
リアルデータであるプログラムデータＰＤをデジタル信
号処理回路２１へ出力する。デジタル信号処理回路２１
は、入力したプログラムデータに応じて内部のロジック
回路を構築する。上記の動作は、デジタル信号処理回路
２１により自動的に行なわれる。デジタル信号処理回路
２１は、内部のロジック回路のプログラミングが終了す
ると、動作状態になり、カメラヘッド部１から出力され
るデジタル画像信号ＤＩをＲＯＭ１１に記憶されたプロ
グラムデータに応じた所定の映像方式に対応した映像信
号ＤＰに変換して出力する。なお、ＲＯＭ１１に記憶さ
れたプログラムデータは、ＦＰＧＡ開発装置（図示省
略）によって、ロジック回路のネットリストから自動変
換されて生成される。 【００２３】次に、図１に示す画像処理装置の具体的な
構成例について説明する。以下の各具体例は、ＲＯＭ１
１に記憶されているプログラムデータを変更することに
より所望の構成を選択することができる。図２は、図１
に示す画像処理装置の第１の具体例を示すブロック図で
ある。 【００２４】図２を参照して、画像処理装置は、カメラ
ヘッド部１ａ、デジタル信号処理部２ａを含む。カメラ
ヘッド部１ａは、撮像素子１２、前処理回路１３、Ａ／
Ｄ変換回路１４、駆動回路１５、ＲＯＭ１１ａを含む。
デジタル信号処理部２ａは、デジタル信号処理回路２１
ａ、シリアルＲＯＭＩ／Ｆ２２、カメラマイコン２７を
含む。デジタル信号処理回路２１ａは、ＲＢＹL 分離回
路２３ａ、ＲＢＹL 色処理回路２４ａ、輝度信号処理回
路２５、マイコンＩ／Ｆ２３を含む。 【００２５】図２に示す画像処理装置は、色差方式のデ
ジタル映像信号を出力する画像処理装置の具体例であ
る。デジタル信号処理回路２１ａは、図１４に示したデ
ジタル信号処理回路２０１からＲＧＢ変換回路２０５、
ＮＴＳＣエンコーダ２０６、出力切換回路２０７が削除
された構成となっている。 【００２６】ＲＢＹL 分離回路２３ａは、Ａ／Ｄ変換回
路１４から出力されたデジタル画像データから、Ｒ信
号、Ｂ信号、ＹL 信号（輝度の低周波成分）を分離し出
力する。ＲＢＹL 色処理回路２４ａは、ＲＢＹL 分離回
路から出力されるＲ信号、Ｂ信号、およびＹL 信号に、
ホワイトバランス制御、色差信号への変換、色差ゲイン
の設定等を行ない、Ｒ−Ｙ、Ｂ−Ｙの色差信号を出力す
る。輝度信号処理回路２５は、Ａ／Ｄ変換回路１４から
出力されたデジタル画像データから輝度信号Ｙを抽出
し、輪郭補正等を行なう。カメラマイコン２７は、マイ
コンＩ／Ｆ２６を介してホワイトバランスの制御および
アイリスの制御等を行なう。 【００２７】上記のＲＢＹL 分離回路２３ａ、ＲＢＹL
色処理回路２４ａ、輝度信号処理回路２５は、シリアル
ＲＯＭＩ／Ｆ２２を介してＲＯＭ１１ａから入力される
プログラムデータＰＤによりＦＰＧＡから構成されるデ
ジタル信号処理回路２１のロジック回路がプログラミン
グされ、構成されたものである。上記の動作により、図
２に示す画像処理装置は、色差方式のデジタル映像信号
Ｙ、Ｒ−Ｙ、Ｂ−Ｙを出力することができる。 【００２８】次に、図１に示す画像処理装置の第２の具
体例について説明する。図３は、図１に示す画像処理装
置の第２の具体例の構成を示すブロック図である。図３
に示す画像処理装置と図２に示す画像処理装置とで同一
部分には同一符号を付し以下詳細な説明を省略する。 【００２９】図３に示す画像処理装置は、原色方式のデ
ジタル信号を出力する画像処理装置の具体例である。図
３に示すデジタル信号処理回路２１ｂでは、図２に示す
ＲＢＹL 分離回路２３ａ、ＲＢＹL 色処理回路２４ａの
代わりに、ＲＧＢ分離回路２３ｂ、ＲＧＢ色処理回路２
４ｂ、および加算器２８が新たに構築されている。ＲＧ
Ｂ分離回路２３ｂ、ＲＧＢ色処理回路２４ｂ、および加
算器２８は、ＲＯＭ１１ｂに記憶されたプログラムデー
タによりＦＰＧＡのロジック回路がプログラミングされ
構築されたものである。 【００３０】ＲＧＢ分離回路２３ｂは、Ａ／Ｄ変換回路
１４から出力されるデジタル画像データから、Ｒ信号、
Ｂ信号、Ｇ信号を分離し出力する。ＲＧＢ色処理回路２
４ｂは、入力したＲＧＢ信号に対して、ホワイトバラン
ス制御、ゲインの設定等を行なって、加算器２８へ出力
する。輝度信号処理回路２５は、Ａ／Ｄ変換回路１４か
ら出力されたデジタル画像データから輝度信号Ｙを抽出
し、輪郭補正等を行ない、輝度信号Ｙを加算器２８へ出
力する。加算器２８は、色信号および輝度信号を加算
し、ＲＧＢ方式のデジタル映像信号を出力する。上記の
動作により、原色方式のデジタル映像信号がデジタル信
号処理部２ｂから出力される。 【００３１】次に、図１に示す画像処理装置の第３の具
体例について説明する。図４は、図１に示す画像処理装
置の第３の具体例の構成を示すブロック図である。図４
に示す画像処理装置と図２に示す画像処理装置とで同一
部分には同一符号を付し以下その説明を省略する。 【００３２】図４に示す画像処理装置は、コンポジット
方式の映像信号を出力する画像処理装置の具体例であ
る。図４に示す画像処理装置では、図２に示す画像処理
装置の構成に加え、ＮＴＳＣエンコーダ２９が付加され
ている。ＮＴＳＣエンコーダ２９は、色差方式の映像信
号を変調して、コンポジット方式の映像信号ＣＤＰを出
力する。図４に示すＲＢＹL 分離回路２３ａ、ＲＢＹL
色処理回路２４ａ、輝度信号処理回路２５、およびＮＴ
ＳＣエンコーダ２９は、ＲＯＭ１１ｃに記憶されている
プログラムデータによりＦＰＧＡのロジック回路がプロ
グラムされ、構築されたものである。したがって、図４
に示す画像処理装置は、コンポジット方式の映像信号を
出力することができる。 【００３３】図２〜図４に示す画像処理装置は、ＦＰＧ
Ａから構成されるデジタル信号処理回路２１をＲＯＭ１
１に記憶されたプログラムデータによりプログラムし、
構築されたものである。すなわち、１つのＦＰＧＡを用
いて３種類の映像方式に対応した映像信号を出力するこ
とができ、第１の実施例の画像処理装置では、回路規模
を増大せず、所望の映像方式に対応した映像信号を出力
することができる。 【００３４】次に、本発明の第２の実施例の画像処理装
置について説明する。図５は、本発明の第２の実施例の
画像処理装置の構成を示すブロック図である。 【００３５】図５を参照して、画像処理装置は、カメラ
ヘッド部１ｄ、デジタル信号処理部２を含む。カメラヘ
ッド部１ｄは、ＲＯＭ１１ａ〜１１ｃ、選択回路１６を
含む。デジタル信号処理部１は、デジタル信号処理回路
２１、シリアルＲＯＭＩ／Ｆ２２を含む。 【００３６】ＲＯＭ１１ａには、ＦＰＧＡから構成され
るデジタル信号処理回路２１が色差方式のデジタル映像
信号を出力するためのプログラムデータが記憶されてい
る。ＲＯＭ１１ｂには、原色方式のデジタル映像信号を
出力するためのプログラムデータが記憶され、ＲＯＭ１
１ｃには、コンポジット方式の映像信号を出力するため
のプログラムデータが記憶されている。選択回路１６
は、ＲＯＭ１１ａ〜１１ｃのうち１つのＲＯＭを選択す
る。選択回路１６は、たとえば、カメラヘッド部１ｄに
具備されたディップスイッチ（図示省略）等により設定
されたデータに対応する映像方式を選択したり、また、
外部から入力される選択信号に応じた映像方式を選択す
る。デジタル信号処理回路２１は、電源オン時に、選択
されたＲＯＭのプログラムデータを読出し、内部のロジ
ック回路をプログラムデータに応じた論理に構成した
後、動作状態に入り、プログラムデータに応じた映像方
式で所定の映像信号を出力する。上記の動作により、第
２の実施例でも、回路規模を増大させず、所望の映像方
式に対応した映像信号を出力することができる。 【００３７】次に、本発明の第３の実施例の画像処理装
置について説明する。図６は、本発明の第３の実施例の
画像処理装置の構成を示すブロック図である。 【００３８】図６を参照して、画像処理装置は、カメラ
ヘッド部１ｅ、デジタル信号処理部２ｅを含む。デジタ
ル信号処理部２ｅは、デジタル信号処理回路２１、ホス
トＩ／Ｆ２２ｅを含む。 【００３９】カメラヘッド部１ｅは、たとえば、図２に
示すカメラヘッド部１ａからＲＯＭ１１ａを削除したも
のが用いられる。カメラヘッド部１ｅは、被写体から入
射した撮像光を電気信号に変換し、さらにその電気信号
をデジタル画像信号ＤＩに変換してデジタル信号処理部
２ｅへ出力する。デジタル信号処理部２ｅは、ホストＩ
／Ｆ２２ｅを具備し、ホスト装置４０とデータの伝送を
行なう。たとえば、ホスト装置４０からＦＰＧＡのプロ
グラミングデータ、ハンドシェイク信号等がホストＩ／
Ｆ２２ｅを介してデジタル信号処理回路２１へ出力され
る。ＦＰＧＡから構成されるデジタル信号処理回路２１
は、ホスト装置４０から出力されるプログラムデータに
応じて内部のロジック回路をプログラミングし、第１の
実施例と同様に所定の映像方式に対応した論理回路を内
部に構築する。デジタル信号処理回路２１は、入力した
デジタル画像データＤＩをホスト装置４０から出力され
たプログラムデータに応じて所定の映像方式に対応した
デジタル映像信号ＤＰに変換して出力する。 【００４０】次に、図６に示す画像処理装置のＦＰＧＡ
のプログラミング方法について説明する。図７は、図６
に示す画像処理装置のＦＰＧＡのプログラミング方法を
説明するためのフローチャートである。 【００４１】ＦＰＧＡで構成されるデジタル信号処理回
路２１は、チップセレクト信号／ＣＳ（“／”はローア
クティブな信号を示す）がアクティブ状態になった後、
ライトストローブ信号／ＷＳの立上がりで１バイトのプ
ログラムデータを取込む。取込みが完了すると、デジタ
ル信号処理回路２１は、／ＡＣＮ信号をアクティブ状態
にする。上記のような動作を行なうＦＰＧＡから構成さ
れるデジタル信号処理回路２１は、図７に示すプログラ
ミング方法により内部のロジック回路をプログラムする
ことができる。 【００４２】まず、ステップＳ１において、ＦＰＧＡの
プログラムメモリをクリアする。次に、ステップＳ２に
おいて、チップセレクト信号／ＣＳを“Ｌ”に設定しア
クティブ状態にする。次に、ステップＳ３において、ラ
イトストローブ信号／ＷＳを“Ｌ”にし、ライトストロ
ーブ信号／ＷＳをアクティブ状態にする。次に、ステッ
プＳ４において、ホスト装置４０からプログラムデータ
が出力される。次に、ステップＳ５において、ライトス
トローブ信号／ＷＳが“Ｈ”に設定され、ライトストロ
ーブ信号／ＷＳが非アクティブ状態にされる。次に、ス
テップＳ６において、／ＡＣＮ信号が“Ｌ”になってい
るか否かを確認する。“Ｌ”になっていない場合は確認
動作を繰返し、“Ｌ”になっている場合はステップＳ７
へ移行する。次に、ステップＳ７において、ホスト装置
４０からプログラムデータの転送が終了したか否かを確
認する。プログラムデータの転送が終了していない場合
はステップＳ３へ移行し、以降の処理を継続し、終了し
ている場合はステップＳ８へ移行する。次に、ステップ
Ｓ８において、チップセレクト信号／ＣＳを“Ｈ”に設
定し、チップセレクト信号／ＣＳを非アクティブな状態
にする。次に、ステップＳ９において、プログラミング
が終了したか否かが確認され、終了していない場合は確
認動作を繰返し、終了している場合処理を終了する。 【００４３】以上の動作により、ホスト装置４０は、デ
ータ転送前にＦＰＧＡのプログラミングメモリをクリア
した後、データを転送し、すべてのデータを転送した
後、ＦＰＧＡからプログラミング終了の信号を待ち、プ
ログラミング動作が終了する。 【００４４】以上のように第３の実施例では、外部のホ
スト装置から出力されるプログラムデータに応じてＦＰ
ＧＡで構成されるデジタル信号処理回路２１の内部のロ
ジック回路がプログラミングされ、プログラムデータに
応じた所定の映像方式に対応した論理が構築される。こ
の結果、ホスト装置４０から出力されるプログラミング
データに応じた映像方式に対応した映像信号を出力する
ことができ、回路規模を増大させず、所望の映像方式に
対応した映像信号を出力することができる。 【００４５】また、第３の実施例では、ホストＩ／Ｆの
みを具備する場合について述べたが、第１の実施例と同
様に、シリアルＲＯＭＩ／Ｆをさらに具備し、カメラヘ
ッド部にＲＯＭを具備する場合は、カメラヘッド部のＲ
ＯＭのプログラムデータに応じてデジタル信号処理回路
の内部のロジック回路をプログラムすることができ、外
部のホスト装置および内部のＲＯＭの両方のデータに応
じて所望の映像方式に対応した映像信号を出力すること
もできる。 【００４６】次に、本発明の第４の実施例の画像処理装
置について説明する。図８は、本発明の第４の実施例の
画像処理装置の構成を示すブロック図である。図８に示
す画像処理装置と図１に示す画像処理装置とで同一部分
には同一符号を付し以下その説明を省略する。 【００４７】図８を参照して、デジタル信号処理回路２
０ｆは、さらに、レジスタ部３０を含む。デジタル信号
処理回路２０ｆでは、色分離回路で色再現性を補正する
ための係数や輪郭補正の係数等のデータを初期設定する
必要がある。このため、デジタル信号処理回路２０ｆの
レジスタ部３０には、上記のような係数を設定するため
のレジスタが幾つか具備されている。このレジスタは、
カメラマイコンから、アドレス信号、データ信号および
ストローブ信号を出力して、レジスタを設定することが
できる。したがって、調整時に、レジスタの値を変化さ
せながら、最適な調整データを求め、求めた調整データ
に従って、デジタル信号処理回路２０ｆの内部のロジッ
ク回路のプログラムデータを変更する。 【００４８】次に、レジスタの設定の変更について説明
する。図９および図１０は、図８に示すレジスタ部に具
備されるレジスタの第１および第２の構成を示す回路図
である。 【００４９】まず、図９を参照して、レジスタは、アド
レスデコーダＡＤ、ＡＮＤゲートＧ１、Ｄフリップフロ
ップＬ０〜Ｌ３を含む。 【００５０】リセット信号ＲＳは、Ｄフリップフロップ
Ｌ０〜Ｌ３のセット端子ＳＤに入力される。データＴＤ
０〜ＴＤ３は、データバスを介して対応するＤフリップ
フロップＬ０〜Ｌ３の入力端子Ｄにそれぞれ入力され
る。アドレス信号ＡＤはアドレスバスを介してアドレス
デコーダＡＤに入力され、アドレス信号ＡＤのデコード
信号がＡＮＤゲートＧ１に入力される。また、ストロー
ブ信号ＳＴＢがＡＮＤゲートＧ１に入力される。ＡＮＤ
ゲートＧ１の出力はＤフリップフロップＬ０〜Ｌ３のク
ロック端子ＣＫに入力される。ＤフリップフロップＬ０
〜Ｌ３のリセット端子ＲＤは接地電位ＧＮＤに接続され
る。ＤフリップフロップＬ０〜Ｌ３の出力端子Ｑから設
定データＤ０〜Ｄ３がそれぞれ出力される。 【００５１】上記の構成により、図９に示すレジスタで
は、設定データＤ０〜Ｄ３の初期値が“１１１１”に設
定される。 【００５２】次に、図９に示すレジスタの構成を図１０
に示すレジスタの構成に変更する。この結果、図１０に
示すレジスタでは、設定データＤ０〜Ｄ３の値は“１０
０１”に設定される。上記のような回路構成の変更に対
応したプログラムデータを作成し、このプログラムデー
タをカメラヘッド部１のＲＯＭ１１に記憶させる。した
がって、調整時に最適な調整データを求め、求めた調整
データをＲＯＭ１１に記憶することにより、カメラヘッ
ド部１の特性に応じた最適な初期設定がＲＯＭ１１のプ
ログラムデータにより行なわれ、デジタル信号処理回路
２０ｆの内部のロジック回路がプログラミングされ、各
係数の初期設定も同時に行なうことができる。 【００５３】また、第４の実施例では、上記の調整デー
タに対応したプログラムデータをカメラヘッド部のＲＯ
Ｍ１１内に記憶しているので、カメラヘッド部１を交換
しても、カメラヘッド部１に具備された撮像素子の特性
に最適な調整データを含むプログラムデータがカメラヘ
ッド部１側に具備することができ、カメラヘッド部１を
交換した場合も最適な調整を行なうことが可能となる。 【００５４】次に、本発明の第５の実施例の画像処理装
置について説明する。図１１は、本発明の第５の実施例
の画像処理装置の構成を示すブロック図である。 【００５５】図１１を参照して、画像処理装置は、カメ
ラヘッド部１０、デジタル信号処理部３を含む。カメラ
ヘッド部１０は、ＲＯＭ１７を含む。デジタル信号処理
部３は、ＦＰＧＡ３１、シリアルＲＯＭＩ／Ｆ３４を含
む。ＦＰＧＡ３１は、デジタル信号処理回路３２、イメ
ージ変換回路３３を含む。 【００５６】デジタル信号処理回路３２およびイメージ
変換回路３３は、ＦＰＧＡ３１で構成され、ＦＰＧＡ３
１のロジック回路をプログラミングすることにより、所
定の論理が構築される。ＦＰＧＡ３１のプログラムデー
タは、カメラヘッド部１０に具備されたＲＯＭ１７内に
記憶されている。すなわち、ＲＯＭ１７には、デジタル
信号処理回路３２を構築するための信号処理用プログラ
ミングデータおよびイメージ変換回路３３を構築するた
めのフォーマット変換用プログラムデータが記憶されて
いる。ＦＰＧＡ３１は、電源オン時、シリアルＲＯＭＩ
／Ｆ３４を介してデータを読出すためのクロックＣＫを
ＲＯＭ１７へ出力する。ＲＯＭ１７は、入力したクロッ
クＣＫに同期してシリアルデータであるプログラムデー
タＰＤをシリアルＲＯＭＩ／Ｆ３４を介してＦＰＧＡ３
１へ出力する。ＦＰＧＡ３１は、入力したプログラムデ
ータに応じて内部のロジック回路を構築し、所定の論理
に対応したデジタル信号処理回路３２およびイメージ変
換回路３３をプログラミングする。上記動作は、ＦＰＧ
Ａ３１により自動的に行なわれる。 【００５７】ＦＰＧＡ３１は、内部のロジック回路のプ
ログラミングが終了すると動作状態になる。すなわち、
デジタル信号処理回路３２は、カメラヘッド部１０から
出力されるデジタル画像データＤＩをＲＯＭ１７に記憶
された信号処理用プログラムデータに応じて所定の映像
方式に対応した映像信号に変換してイメージ変換回路３
３へ出力する。次に、イメージ変換回路３３は、入力し
た映像信号をＲＯＭ１７に記憶されたフォーマット変換
用プログラムデータに応じて所定のフォーマット変換方
式に対応したフォーマットの画像データＦＤを出力す
る。なお、ＲＯＭ１７のデータは、ＦＰＧＡ開発装置に
よって、ロジック回路のネットリストから自動変換され
て生成される。 【００５８】次に、図１１に示す画像処理装置の具体的
な構成例について説明する。以下に示す各具体例は、Ｒ
ＯＭ１７に記憶されているプログラムデータを変更する
ことによりいずれかの構成を選択することができる。 【００５９】図１２は、図１１に示す画像処理装置の第
１の具体例の構成を示すブロック図である。図１２に示
す画像処理装置は、デジタル画像信号を色差方式のデジ
タル映像信号に変換し、さらに、ＣＩＦ（Common Inter
mediade Format）の画像データに変換して出力する画像
処理装置である。 【００６０】図１２を参照して、画像処理装置は、カメ
ラヘッド部１０ａ、デジタル信号処理部３ａを含む。カ
メラヘッド部１０ａは、撮像素子１２ａ、前処理回路１
３、Ａ／Ｄ変換回路１４、駆動回路１５、ＲＯＭ１７ａ
を含む。デジタル信号処理部３ａは、ＦＰＧＡ３１ａ、
シリアルＲＯＭＩ／Ｆ３４、カメラマイコン２７を含
む。ＦＰＧＡ３１ａは、デジタル信号処理回路３２、Ｃ
ＩＦ変換回路３３ａ、マイコンＩ／Ｆ２６を含む。撮像
素子１２ａは、３２万画素のＣＣＤ（Charge Coupled D
evice ）である。ＲＯＭ１７ａには、色差方式のデジタ
ル映像信号を出力するデジタル信号回路３２を構築する
ための信号処理用プログラムデータおよびＣＩＦフォー
マットの画像データを出力するＣＩＦ変換回路を構築す
るためのイメージ変換用プログラムデータを記憶してい
る。ＦＰＧＡ３１ａは、シリアルＲＯＭＩ／Ｆ３４を介
してＲＯＭ１７ａに記憶されているプログラムデータに
より内部のロジック回路をプログラムし、ＲＢＹL 分離
回路２３ａ、ＲＢＹL 色処理回路２４ａ、輝度信号処理
回路２５、およびＣＩＦ変換回路３３ａを構築する。し
たがって、デジタル信号処理回路３２は、図２に示す画
像処理装置と同様にデジタル画像データを色差方式のデ
ジタル映像信号に変換し、ＣＩＦ変換回路３３ａへ出力
する。ＣＩＦ変換回路３３ａは、色差方式のデジタル映
像信号をＣＩＦフォーマットの画像データに変換し出力
する。 【００６１】次に、３２万画素の撮像素子１２ａを使用
した場合のＣＩＦフォーマットへの変換について説明す
る。撮像素子１２ａの画素数は、５１２（Ｈ）×５８２
（Ｖ）とする。まず、駆動回路１５により、撮像素子１
２ａからノンインタレース読出を行なう。ノンインタレ
ース読出した信号を前処理回路１３、Ａ／Ｄ変換回路１
４、およびデジタル信号処理回路３２により色差方式の
映像信号に変換する。この結果、画素数５１２（Ｈ）×
２９１（Ｖ）の輝度データＹ、色データ（点順次色差）
Ｒ−Ｙ、Ｂ−Ｙが得られる。得られた輝度データＹ、色
データＲ−Ｙ、Ｂ−ＹをＣＩＦ変換回路３３ａにより解
像度３５２（Ｈ）×２８８（Ｖ）のＣＩＦフォーマット
に対応した画像データＣＩＦに変換して出力する。ＣＩ
Ｆフォーマットは、Ｈ．２６１等に採用される符号化方
式に準拠するビデオコーディックの相互通信を考慮した
世界共通のビデオ信号フォーマットである。ＣＩＦフォ
ーマットでは、輝度の標本は、１ライン当り３５２本、
１フレーム当り２８０ラインで直交格子状に配列され
る。２つの色差成分の標本は、それぞれ１ライン当り１
７６画素、１フレーム１４４ラインで直交格子状に配置
される。このアスペクト比が４：３であり、標準テレビ
ジョン信号の有効画面と一致する。また、毎秒フレーム
数は３０枚である。 【００６２】次に、図１１に示す画像処理装置の第２の
具体例について説明する。図１３は、図１１に示す画像
処理装置の第２の具体例の構成を示すブロック図であ
る。図１３に示す画像処理装置は、デジタル画像データ
を色差方式のデジタル映像信号に変換し、さらに、ＶＧ
Ａ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）フォ
ーマットの画像データに変換して出力する画像処理装置
である。 【００６３】図１３に示す画像処理装置と図１２に示す
画像処理装置とで異なる点は、３２万画素の撮像素子１
２ａから４１万画素の撮像素子１２ｂに変更され、ＣＩ
Ｆ変換回路３３ａがＶＧＡ変換回路３３ｂに変更され、
色差方式の映像信号に対応した信号処理用プログラムデ
ータおよびＶＧＡフォーマットに対応したイメージ変換
用プログラムデータを記憶したＲＯＭ１７ａから色差方
式の映像信号に対応した信号処理用プログラムデータお
よびＶＧＡフォーマットに対応したイメージ変換用プロ
グラムデータを記憶したＲＯＭ１７ｂに変更された点で
ある。その他の点は、図１２に示す画像処理装置と同様
であるので同一部分には同一符号を付し以下その説明を
省略する。 【００６４】ＦＰＧＡ３１ｂは、シリアルＲＯＭＩ／Ｆ
３４を介してＲＯＭ１７ｂからプログラムデータＰＤを
受け、内部のロジック回路をプログラムし、色差方式の
映像信号を出力するデジタル信号処理回路３２およびＶ
ＧＡフォーマットの画像データを出力するＶＧＡ変換回
路３３ｂを構築する。したがって、撮像素子１２ｂから
駆動回路１５により読出された信号は、前処理回路１
３、Ａ／Ｄ変換回路１４によりデジタル画像データＤＩ
に変換され、デジタル信号処理回路３２により画素数７
６８（Ｈ）×２４７（Ｖ）の輝度データＹ、色データＲ
−Ｙ、Ｂ−Ｙに変換されＶＧＡ変換回路３３ｂへ出力さ
れる。ＶＧＡ変換回路３３ｂでは、垂直方向の上４ライ
ンおよび下３ラインを削除し２４０ラインとするととも
に、水平方向の１２ドットを１０ドットに変換すること
によりＶＧＡフォーマットに対応した解像度６４０
（Ｈ）×４８０（Ｖ）の画像データＶＧＡを出力する。 【００６５】上記のように、第５の実施例でも、ＦＰＧ
Ａにより所望の映像方式に対応したデジタル信号処理回
路および所望のイメージ変換方式に対応したイメージ変
換回路を構築することができ、回路規模を増大させず、
所望の映像方式およびイメージ変換方式に対応した映像
信号を出力することができる。また、画素数の違う撮像
素子を用いてイメージフォーマットを変換する場合、カ
メラヘッド部に、所望のイメージ変換方式に対応したプ
ログラムデータを記憶したＲＯＭを具備しているので、
カメラヘッド部を交換するだけで、撮像素子の交換とイ
メージフォーマット変換回路のロジック回路の変更を同
時に行なうことができる。 【００６６】 【００６７】 【００６８】 【発明の効果】請求項１記載の画像処理装置において
は、記憶手段に記憶された信号処理用プログラムデータ
およびイメージ変換用プログラムデータに応じて、デジ
タル画像信号を任意の映像方式に対応した映像信号に変
換し、さらに、任意のイメージ変換方式に対応したフォ
ーマットの画像データに変換して出力することができる
ので、回路規模を増大させず、所望の映像方式およびイ
メージ変換方式に対応した映像信号を出力することがで
きる。また、記憶手段は、撮像部に具備されているの
で、撮像部を交換するだけで、撮像部の特性に応じたイ
メージ変換方式に対応した画像データを出力することが
できる。
特に、パソコンおよびワークステーション等のコンピュ
ータシステム、ＨＡ（ホームオートメーション）システ
ム等の家庭情報端末および携帯情報端末、および、テレ
ビ電話およびテレビ会議等のコミュニケーションシステ
ム等に好適な画像処理装置に関するものである。 【０００２】 【従来の技術】近年、デジタルカメラがコンピュータシ
ステム等の画像入力装置として利用されることが多くな
り、また、高画質化やデジタル機器との接続のしやすさ
等から、映像処理のデジタル化が進んでいる。 【０００３】従来の画像処理装置であるデジタルカメラ
のデジタル信号処理回路は、専用ＩＣによって構成され
ており、その映像出力の方式は固定されているか、また
は、内部レジスタ等の設定によって、２、３種類の映像
方式を選択できるようになっている。また、内部に具備
される撮像素子の特性の違い等を吸収するために、デジ
タル信号処理回路には、撮像素子の特性に応じた調整が
必要であった。このため、製造工程において調整を行な
い、そのときの設定データをＥＥＰＲＯＭ（Electrical
ly Erasable Programable Read Only Memory）等に記憶
し、電源オン時にデジタルカメラに搭載されたマイコン
がＥＥＰＲＯＭから設定データを読出し、デジタル信号
処理回路のレジスタを設定するようにしていた。 【０００４】以下に、上記の従来の画像処理装置である
デジタルカメラについて図面を参照しながら説明する。
図１４は、従来の画像処理装置の構成を示すブロック図
である。 【０００５】図１４を参照して、画像処理装置は、カメ
ラヘッド部１００、デジタル信号処理部２００を含む。
カメラヘッド部１００は、撮像素子１０１、前処理回路
１０２、Ａ／Ｄ変換回路１０３、駆動回路１０４を含
む。デジタル信号処理部２００は、デジタル信号処理回
路２０１、カメラマイコン２０９、ＥＥＰＲＯＭ２１０
を含む。デジタル信号処理回路２０１は、ＲＢＹL 色分
離回路２０２、ＲＢＹL色処理回路２０３、輝度信号処
理回路２０４、ＲＧＢ変換回路２０５、ＮＴＳＣエンコ
ーダ２０６、出力切換回路２０７、マイコンＩ／Ｆ（イ
ンタフェース）２０８を含む。 【０００６】図１４に示すように、画像処理装置は、カ
メラヘッド部１００とデジタル信号処理部２００とに分
離された構成となっている。カメラヘッド部１００にお
いて、撮像素子１０１は、駆動回路１０４によって制御
され、撮像素子１０１に具備されたレンズ（図示省略）
が捉えた撮像光を電気信号に変換する。前処理回路１０
２は、撮像素子１０１から出力される電気信号をサンプ
ルドホールドし、自動利得制御等を行なう。Ａ／Ｄ変換
回路１０３は、前処理回路１０２から出力された出力信
号を撮像素子１０１の画素単位でデジタルデータに変換
する。 【０００７】デジタル信号処理部２００は、デジタル信
号処理回路２０１、カメラマイコン２０９、およびＥＥ
ＰＲＯＭ２１０から構成される。デジタル信号処理回路
２０１において、ＲＢＹL 色分離回路２０２は、Ａ／Ｄ
変換回路１０３から出力されるデジタル画像信号ＤＩか
らＲ信号、Ｂ信号、ＹL 信号（輝度の低周波成分）を分
離し、出力する。輝度信号処理回路２０４は、デジタル
画像信号ＤＩから輝度信号Ｙを抽出し、輪郭補正等を行
なう。ＲＢＹL 色処理回路２０３は、ホワイトバランス
制御、色差信号への変換、および色差ゲインの設定等を
行ない、Ｒ−Ｙ、Ｂ−Ｙの色差信号を出力する。Ｒ−
Ｙ、Ｂ−Ｙの色差信号および輝度信号Ｙは、ＲＧＢ変換
回路２０５によりＲＧＢ方式に変換され出力切換回路２
０７へ出力される。また、Ｒ−Ｙ、Ｂ−Ｙの色差信号お
よび輝度信号Ｙは、ＮＴＳＣエンコーダ２０６により色
差信号が変調され、さらに、変調された色差信号が輝度
信号に加算され、コンポジット信号に変換され、出力切
換回路２０７へ出力される。出力切換回路２０７によ
り、Ｙ、Ｒ−Ｙ、Ｂ−Ｙの色差方式の映像信号、ＲＧＢ
の原色方式の映像信号、およびコンポジット方式の映像
信号のうち１つが選択され、選択されたデジタル映像信
号が出力される。カメラマイコン２０９は、電源オン時
に、ＥＥＰＲＯＭ２１０に記録された調整データを読出
し、デジタル信号処理回路２０１の初期設定を行なう。
また、カメラマイコン２０９は、ホワイトバランスの制
御およびアイリスの制御等を行なう。 【０００８】 【発明が解決しようとする課題】上記のように、従来の
画像処理装置では、何種類かの映像方式で映像出力を行
なうためには、各映像フォーマットの信号を生成し出力
するための処理回路が必要になり、対応可能な出力フォ
ーマットの数を増やそうとすると、デジタル信号処理回
路を構成するＩＣのチップサイズが大きくなるという問
題点があった。また、新たな映像フォーマットにより出
力させたい場合、専用ＩＣで構成されているため、対応
できないという問題点もあった。さらに、デジタル信号
処理の調整のために、マイコンおよび調整データを保持
するためのＰＲＯＭが必要となり、デジタル信号処理部
の素子数が増大するという問題点もあった。 【０００９】また、カメラヘッド部の撮像素子１０１の
特性に合わせてデジタル信号処理回路を初期設定する必
要があるため、カメラヘッド部と信号処理部とをペアに
して使用する必要があった。このため、カメラヘッド部
が故障した場合や、撮像素子のみを交換して高解像度化
または高画質化を行なおうとした場合、カメラヘッド部
とデジタル信号処理部との両方を交換する必要があると
いう問題点もあった。 【００１０】本発明は、上記課題を解決するためのもの
であって、回路規模を増大させず、所望の映像方式によ
り映像信号を出力することができる画像処理装置を提供
することを目的とする。 【００１１】 【００１２】 【００１３】 【００１４】 【００１５】 【００１６】 【課題を解決するための手段】請求項１記載の画像処理
装置は、撮像部と信号処理部とに分離され、信号処理部
が複数の異なる映像方式の中から選択された任意の映像
方式に対応したデジタル映像信号を出力する画像処理装
置であって、上記撮像部は、被写体から入射される撮像
光をデジタル画像信号に変換して出力する画像信号出力
手段と、任意の映像方式に対応した信号処理用プログラ
ムデータおよび任意のイメージフォーマット変換方式に
対応したイメージ変換用プログラムデータを記憶する記
憶手段とを含み、上記画像処理装置は、さらに、プログ
ラムデータを撮像部から信号処理部へ伝送する伝送手段
を含み、上記信号処理部は、任意の論理をプログラム可
能な信号処理用論理手段と、任意の論理をプログラム可
能なイメージ変換用論理手段とを含み、上記信号処理用
論理手段は、記憶手段に記憶された信号処理用プログラ
ムデータにより所定の論理がプログラムされ、デジタル
画像信号を任意の映像方式に対応したデジタル映像信号
に変換して出力し、上記イメージ変換用論理手段は、記
憶手段に記憶されたイメージ変換用プログラムデータに
より所定の論理がプログラムされ、信号処理用論理手段
が出力するデジタル映像信号を任意のイメージ変換方式
に対応したフォーマットの画像データに変換して出力す
る。 【００１７】 【００１８】 【００１９】 【作用】請求項１記載の画像処理装置においては、信号
処理用プログラムデータおよびイメージ変換用プログラ
ムデータが記憶されている記憶手段が撮像部に具備さ
れ、撮像部から信号処理部へプログラムデータを伝送す
る伝送手段を具備しているので、撮像部を交換しても、
撮像部の特性に応じたプログラムデータにより信号処理
用論理手段およびイメージ変換用論理手段が所定の論理
にプログラムすることができる。 【００２０】 【実施例】以下、本発明の第１の実施例での画像処理装
置であるデジタルカメラについて図面を参照しながら説
明する。図１は、本発明の第１の実施例の画像処理装置
の構成を示すブロック図である。 【００２１】図１を参照して、画像処理装置は、カメラ
ヘッド部１、デジタル信号処理部２を含む。カメラヘッ
ド部１はＲＯＭ（Rean Only Memory）１１を含む。デジ
タル信号処理部２は、デジタル信号処理回路２１、シリ
アルＲＯＭＩ／Ｆ２２を含む。 【００２２】デジタル信号処理部２は、ＦＰＧＡ（Fiel
d Programmable Gate Array)により構成され、プログラ
ムデータに応じた任意の論理をプログラムすることがで
きる。カメラヘッド部１には、デジタル信号処理回路２
１内部のＦＰＧＡのロジック回路をプログラミングする
ためのプログラムデータを保持したＲＯＭ１１が具備さ
れている。デジタル信号処理回路２１は、電源オン時
に、シリアルＲＯＭＩ／Ｆ２２を介してＲＯＭ１１にデ
ータを読出すためのクロックＣＫを出力する。クロック
ＣＫを受けたＲＯＭ１１は、クロックＣＫに同期してシ
リアルデータであるプログラムデータＰＤをデジタル信
号処理回路２１へ出力する。デジタル信号処理回路２１
は、入力したプログラムデータに応じて内部のロジック
回路を構築する。上記の動作は、デジタル信号処理回路
２１により自動的に行なわれる。デジタル信号処理回路
２１は、内部のロジック回路のプログラミングが終了す
ると、動作状態になり、カメラヘッド部１から出力され
るデジタル画像信号ＤＩをＲＯＭ１１に記憶されたプロ
グラムデータに応じた所定の映像方式に対応した映像信
号ＤＰに変換して出力する。なお、ＲＯＭ１１に記憶さ
れたプログラムデータは、ＦＰＧＡ開発装置（図示省
略）によって、ロジック回路のネットリストから自動変
換されて生成される。 【００２３】次に、図１に示す画像処理装置の具体的な
構成例について説明する。以下の各具体例は、ＲＯＭ１
１に記憶されているプログラムデータを変更することに
より所望の構成を選択することができる。図２は、図１
に示す画像処理装置の第１の具体例を示すブロック図で
ある。 【００２４】図２を参照して、画像処理装置は、カメラ
ヘッド部１ａ、デジタル信号処理部２ａを含む。カメラ
ヘッド部１ａは、撮像素子１２、前処理回路１３、Ａ／
Ｄ変換回路１４、駆動回路１５、ＲＯＭ１１ａを含む。
デジタル信号処理部２ａは、デジタル信号処理回路２１
ａ、シリアルＲＯＭＩ／Ｆ２２、カメラマイコン２７を
含む。デジタル信号処理回路２１ａは、ＲＢＹL 分離回
路２３ａ、ＲＢＹL 色処理回路２４ａ、輝度信号処理回
路２５、マイコンＩ／Ｆ２３を含む。 【００２５】図２に示す画像処理装置は、色差方式のデ
ジタル映像信号を出力する画像処理装置の具体例であ
る。デジタル信号処理回路２１ａは、図１４に示したデ
ジタル信号処理回路２０１からＲＧＢ変換回路２０５、
ＮＴＳＣエンコーダ２０６、出力切換回路２０７が削除
された構成となっている。 【００２６】ＲＢＹL 分離回路２３ａは、Ａ／Ｄ変換回
路１４から出力されたデジタル画像データから、Ｒ信
号、Ｂ信号、ＹL 信号（輝度の低周波成分）を分離し出
力する。ＲＢＹL 色処理回路２４ａは、ＲＢＹL 分離回
路から出力されるＲ信号、Ｂ信号、およびＹL 信号に、
ホワイトバランス制御、色差信号への変換、色差ゲイン
の設定等を行ない、Ｒ−Ｙ、Ｂ−Ｙの色差信号を出力す
る。輝度信号処理回路２５は、Ａ／Ｄ変換回路１４から
出力されたデジタル画像データから輝度信号Ｙを抽出
し、輪郭補正等を行なう。カメラマイコン２７は、マイ
コンＩ／Ｆ２６を介してホワイトバランスの制御および
アイリスの制御等を行なう。 【００２７】上記のＲＢＹL 分離回路２３ａ、ＲＢＹL
色処理回路２４ａ、輝度信号処理回路２５は、シリアル
ＲＯＭＩ／Ｆ２２を介してＲＯＭ１１ａから入力される
プログラムデータＰＤによりＦＰＧＡから構成されるデ
ジタル信号処理回路２１のロジック回路がプログラミン
グされ、構成されたものである。上記の動作により、図
２に示す画像処理装置は、色差方式のデジタル映像信号
Ｙ、Ｒ−Ｙ、Ｂ−Ｙを出力することができる。 【００２８】次に、図１に示す画像処理装置の第２の具
体例について説明する。図３は、図１に示す画像処理装
置の第２の具体例の構成を示すブロック図である。図３
に示す画像処理装置と図２に示す画像処理装置とで同一
部分には同一符号を付し以下詳細な説明を省略する。 【００２９】図３に示す画像処理装置は、原色方式のデ
ジタル信号を出力する画像処理装置の具体例である。図
３に示すデジタル信号処理回路２１ｂでは、図２に示す
ＲＢＹL 分離回路２３ａ、ＲＢＹL 色処理回路２４ａの
代わりに、ＲＧＢ分離回路２３ｂ、ＲＧＢ色処理回路２
４ｂ、および加算器２８が新たに構築されている。ＲＧ
Ｂ分離回路２３ｂ、ＲＧＢ色処理回路２４ｂ、および加
算器２８は、ＲＯＭ１１ｂに記憶されたプログラムデー
タによりＦＰＧＡのロジック回路がプログラミングされ
構築されたものである。 【００３０】ＲＧＢ分離回路２３ｂは、Ａ／Ｄ変換回路
１４から出力されるデジタル画像データから、Ｒ信号、
Ｂ信号、Ｇ信号を分離し出力する。ＲＧＢ色処理回路２
４ｂは、入力したＲＧＢ信号に対して、ホワイトバラン
ス制御、ゲインの設定等を行なって、加算器２８へ出力
する。輝度信号処理回路２５は、Ａ／Ｄ変換回路１４か
ら出力されたデジタル画像データから輝度信号Ｙを抽出
し、輪郭補正等を行ない、輝度信号Ｙを加算器２８へ出
力する。加算器２８は、色信号および輝度信号を加算
し、ＲＧＢ方式のデジタル映像信号を出力する。上記の
動作により、原色方式のデジタル映像信号がデジタル信
号処理部２ｂから出力される。 【００３１】次に、図１に示す画像処理装置の第３の具
体例について説明する。図４は、図１に示す画像処理装
置の第３の具体例の構成を示すブロック図である。図４
に示す画像処理装置と図２に示す画像処理装置とで同一
部分には同一符号を付し以下その説明を省略する。 【００３２】図４に示す画像処理装置は、コンポジット
方式の映像信号を出力する画像処理装置の具体例であ
る。図４に示す画像処理装置では、図２に示す画像処理
装置の構成に加え、ＮＴＳＣエンコーダ２９が付加され
ている。ＮＴＳＣエンコーダ２９は、色差方式の映像信
号を変調して、コンポジット方式の映像信号ＣＤＰを出
力する。図４に示すＲＢＹL 分離回路２３ａ、ＲＢＹL
色処理回路２４ａ、輝度信号処理回路２５、およびＮＴ
ＳＣエンコーダ２９は、ＲＯＭ１１ｃに記憶されている
プログラムデータによりＦＰＧＡのロジック回路がプロ
グラムされ、構築されたものである。したがって、図４
に示す画像処理装置は、コンポジット方式の映像信号を
出力することができる。 【００３３】図２〜図４に示す画像処理装置は、ＦＰＧ
Ａから構成されるデジタル信号処理回路２１をＲＯＭ１
１に記憶されたプログラムデータによりプログラムし、
構築されたものである。すなわち、１つのＦＰＧＡを用
いて３種類の映像方式に対応した映像信号を出力するこ
とができ、第１の実施例の画像処理装置では、回路規模
を増大せず、所望の映像方式に対応した映像信号を出力
することができる。 【００３４】次に、本発明の第２の実施例の画像処理装
置について説明する。図５は、本発明の第２の実施例の
画像処理装置の構成を示すブロック図である。 【００３５】図５を参照して、画像処理装置は、カメラ
ヘッド部１ｄ、デジタル信号処理部２を含む。カメラヘ
ッド部１ｄは、ＲＯＭ１１ａ〜１１ｃ、選択回路１６を
含む。デジタル信号処理部１は、デジタル信号処理回路
２１、シリアルＲＯＭＩ／Ｆ２２を含む。 【００３６】ＲＯＭ１１ａには、ＦＰＧＡから構成され
るデジタル信号処理回路２１が色差方式のデジタル映像
信号を出力するためのプログラムデータが記憶されてい
る。ＲＯＭ１１ｂには、原色方式のデジタル映像信号を
出力するためのプログラムデータが記憶され、ＲＯＭ１
１ｃには、コンポジット方式の映像信号を出力するため
のプログラムデータが記憶されている。選択回路１６
は、ＲＯＭ１１ａ〜１１ｃのうち１つのＲＯＭを選択す
る。選択回路１６は、たとえば、カメラヘッド部１ｄに
具備されたディップスイッチ（図示省略）等により設定
されたデータに対応する映像方式を選択したり、また、
外部から入力される選択信号に応じた映像方式を選択す
る。デジタル信号処理回路２１は、電源オン時に、選択
されたＲＯＭのプログラムデータを読出し、内部のロジ
ック回路をプログラムデータに応じた論理に構成した
後、動作状態に入り、プログラムデータに応じた映像方
式で所定の映像信号を出力する。上記の動作により、第
２の実施例でも、回路規模を増大させず、所望の映像方
式に対応した映像信号を出力することができる。 【００３７】次に、本発明の第３の実施例の画像処理装
置について説明する。図６は、本発明の第３の実施例の
画像処理装置の構成を示すブロック図である。 【００３８】図６を参照して、画像処理装置は、カメラ
ヘッド部１ｅ、デジタル信号処理部２ｅを含む。デジタ
ル信号処理部２ｅは、デジタル信号処理回路２１、ホス
トＩ／Ｆ２２ｅを含む。 【００３９】カメラヘッド部１ｅは、たとえば、図２に
示すカメラヘッド部１ａからＲＯＭ１１ａを削除したも
のが用いられる。カメラヘッド部１ｅは、被写体から入
射した撮像光を電気信号に変換し、さらにその電気信号
をデジタル画像信号ＤＩに変換してデジタル信号処理部
２ｅへ出力する。デジタル信号処理部２ｅは、ホストＩ
／Ｆ２２ｅを具備し、ホスト装置４０とデータの伝送を
行なう。たとえば、ホスト装置４０からＦＰＧＡのプロ
グラミングデータ、ハンドシェイク信号等がホストＩ／
Ｆ２２ｅを介してデジタル信号処理回路２１へ出力され
る。ＦＰＧＡから構成されるデジタル信号処理回路２１
は、ホスト装置４０から出力されるプログラムデータに
応じて内部のロジック回路をプログラミングし、第１の
実施例と同様に所定の映像方式に対応した論理回路を内
部に構築する。デジタル信号処理回路２１は、入力した
デジタル画像データＤＩをホスト装置４０から出力され
たプログラムデータに応じて所定の映像方式に対応した
デジタル映像信号ＤＰに変換して出力する。 【００４０】次に、図６に示す画像処理装置のＦＰＧＡ
のプログラミング方法について説明する。図７は、図６
に示す画像処理装置のＦＰＧＡのプログラミング方法を
説明するためのフローチャートである。 【００４１】ＦＰＧＡで構成されるデジタル信号処理回
路２１は、チップセレクト信号／ＣＳ（“／”はローア
クティブな信号を示す）がアクティブ状態になった後、
ライトストローブ信号／ＷＳの立上がりで１バイトのプ
ログラムデータを取込む。取込みが完了すると、デジタ
ル信号処理回路２１は、／ＡＣＮ信号をアクティブ状態
にする。上記のような動作を行なうＦＰＧＡから構成さ
れるデジタル信号処理回路２１は、図７に示すプログラ
ミング方法により内部のロジック回路をプログラムする
ことができる。 【００４２】まず、ステップＳ１において、ＦＰＧＡの
プログラムメモリをクリアする。次に、ステップＳ２に
おいて、チップセレクト信号／ＣＳを“Ｌ”に設定しア
クティブ状態にする。次に、ステップＳ３において、ラ
イトストローブ信号／ＷＳを“Ｌ”にし、ライトストロ
ーブ信号／ＷＳをアクティブ状態にする。次に、ステッ
プＳ４において、ホスト装置４０からプログラムデータ
が出力される。次に、ステップＳ５において、ライトス
トローブ信号／ＷＳが“Ｈ”に設定され、ライトストロ
ーブ信号／ＷＳが非アクティブ状態にされる。次に、ス
テップＳ６において、／ＡＣＮ信号が“Ｌ”になってい
るか否かを確認する。“Ｌ”になっていない場合は確認
動作を繰返し、“Ｌ”になっている場合はステップＳ７
へ移行する。次に、ステップＳ７において、ホスト装置
４０からプログラムデータの転送が終了したか否かを確
認する。プログラムデータの転送が終了していない場合
はステップＳ３へ移行し、以降の処理を継続し、終了し
ている場合はステップＳ８へ移行する。次に、ステップ
Ｓ８において、チップセレクト信号／ＣＳを“Ｈ”に設
定し、チップセレクト信号／ＣＳを非アクティブな状態
にする。次に、ステップＳ９において、プログラミング
が終了したか否かが確認され、終了していない場合は確
認動作を繰返し、終了している場合処理を終了する。 【００４３】以上の動作により、ホスト装置４０は、デ
ータ転送前にＦＰＧＡのプログラミングメモリをクリア
した後、データを転送し、すべてのデータを転送した
後、ＦＰＧＡからプログラミング終了の信号を待ち、プ
ログラミング動作が終了する。 【００４４】以上のように第３の実施例では、外部のホ
スト装置から出力されるプログラムデータに応じてＦＰ
ＧＡで構成されるデジタル信号処理回路２１の内部のロ
ジック回路がプログラミングされ、プログラムデータに
応じた所定の映像方式に対応した論理が構築される。こ
の結果、ホスト装置４０から出力されるプログラミング
データに応じた映像方式に対応した映像信号を出力する
ことができ、回路規模を増大させず、所望の映像方式に
対応した映像信号を出力することができる。 【００４５】また、第３の実施例では、ホストＩ／Ｆの
みを具備する場合について述べたが、第１の実施例と同
様に、シリアルＲＯＭＩ／Ｆをさらに具備し、カメラヘ
ッド部にＲＯＭを具備する場合は、カメラヘッド部のＲ
ＯＭのプログラムデータに応じてデジタル信号処理回路
の内部のロジック回路をプログラムすることができ、外
部のホスト装置および内部のＲＯＭの両方のデータに応
じて所望の映像方式に対応した映像信号を出力すること
もできる。 【００４６】次に、本発明の第４の実施例の画像処理装
置について説明する。図８は、本発明の第４の実施例の
画像処理装置の構成を示すブロック図である。図８に示
す画像処理装置と図１に示す画像処理装置とで同一部分
には同一符号を付し以下その説明を省略する。 【００４７】図８を参照して、デジタル信号処理回路２
０ｆは、さらに、レジスタ部３０を含む。デジタル信号
処理回路２０ｆでは、色分離回路で色再現性を補正する
ための係数や輪郭補正の係数等のデータを初期設定する
必要がある。このため、デジタル信号処理回路２０ｆの
レジスタ部３０には、上記のような係数を設定するため
のレジスタが幾つか具備されている。このレジスタは、
カメラマイコンから、アドレス信号、データ信号および
ストローブ信号を出力して、レジスタを設定することが
できる。したがって、調整時に、レジスタの値を変化さ
せながら、最適な調整データを求め、求めた調整データ
に従って、デジタル信号処理回路２０ｆの内部のロジッ
ク回路のプログラムデータを変更する。 【００４８】次に、レジスタの設定の変更について説明
する。図９および図１０は、図８に示すレジスタ部に具
備されるレジスタの第１および第２の構成を示す回路図
である。 【００４９】まず、図９を参照して、レジスタは、アド
レスデコーダＡＤ、ＡＮＤゲートＧ１、Ｄフリップフロ
ップＬ０〜Ｌ３を含む。 【００５０】リセット信号ＲＳは、Ｄフリップフロップ
Ｌ０〜Ｌ３のセット端子ＳＤに入力される。データＴＤ
０〜ＴＤ３は、データバスを介して対応するＤフリップ
フロップＬ０〜Ｌ３の入力端子Ｄにそれぞれ入力され
る。アドレス信号ＡＤはアドレスバスを介してアドレス
デコーダＡＤに入力され、アドレス信号ＡＤのデコード
信号がＡＮＤゲートＧ１に入力される。また、ストロー
ブ信号ＳＴＢがＡＮＤゲートＧ１に入力される。ＡＮＤ
ゲートＧ１の出力はＤフリップフロップＬ０〜Ｌ３のク
ロック端子ＣＫに入力される。ＤフリップフロップＬ０
〜Ｌ３のリセット端子ＲＤは接地電位ＧＮＤに接続され
る。ＤフリップフロップＬ０〜Ｌ３の出力端子Ｑから設
定データＤ０〜Ｄ３がそれぞれ出力される。 【００５１】上記の構成により、図９に示すレジスタで
は、設定データＤ０〜Ｄ３の初期値が“１１１１”に設
定される。 【００５２】次に、図９に示すレジスタの構成を図１０
に示すレジスタの構成に変更する。この結果、図１０に
示すレジスタでは、設定データＤ０〜Ｄ３の値は“１０
０１”に設定される。上記のような回路構成の変更に対
応したプログラムデータを作成し、このプログラムデー
タをカメラヘッド部１のＲＯＭ１１に記憶させる。した
がって、調整時に最適な調整データを求め、求めた調整
データをＲＯＭ１１に記憶することにより、カメラヘッ
ド部１の特性に応じた最適な初期設定がＲＯＭ１１のプ
ログラムデータにより行なわれ、デジタル信号処理回路
２０ｆの内部のロジック回路がプログラミングされ、各
係数の初期設定も同時に行なうことができる。 【００５３】また、第４の実施例では、上記の調整デー
タに対応したプログラムデータをカメラヘッド部のＲＯ
Ｍ１１内に記憶しているので、カメラヘッド部１を交換
しても、カメラヘッド部１に具備された撮像素子の特性
に最適な調整データを含むプログラムデータがカメラヘ
ッド部１側に具備することができ、カメラヘッド部１を
交換した場合も最適な調整を行なうことが可能となる。 【００５４】次に、本発明の第５の実施例の画像処理装
置について説明する。図１１は、本発明の第５の実施例
の画像処理装置の構成を示すブロック図である。 【００５５】図１１を参照して、画像処理装置は、カメ
ラヘッド部１０、デジタル信号処理部３を含む。カメラ
ヘッド部１０は、ＲＯＭ１７を含む。デジタル信号処理
部３は、ＦＰＧＡ３１、シリアルＲＯＭＩ／Ｆ３４を含
む。ＦＰＧＡ３１は、デジタル信号処理回路３２、イメ
ージ変換回路３３を含む。 【００５６】デジタル信号処理回路３２およびイメージ
変換回路３３は、ＦＰＧＡ３１で構成され、ＦＰＧＡ３
１のロジック回路をプログラミングすることにより、所
定の論理が構築される。ＦＰＧＡ３１のプログラムデー
タは、カメラヘッド部１０に具備されたＲＯＭ１７内に
記憶されている。すなわち、ＲＯＭ１７には、デジタル
信号処理回路３２を構築するための信号処理用プログラ
ミングデータおよびイメージ変換回路３３を構築するた
めのフォーマット変換用プログラムデータが記憶されて
いる。ＦＰＧＡ３１は、電源オン時、シリアルＲＯＭＩ
／Ｆ３４を介してデータを読出すためのクロックＣＫを
ＲＯＭ１７へ出力する。ＲＯＭ１７は、入力したクロッ
クＣＫに同期してシリアルデータであるプログラムデー
タＰＤをシリアルＲＯＭＩ／Ｆ３４を介してＦＰＧＡ３
１へ出力する。ＦＰＧＡ３１は、入力したプログラムデ
ータに応じて内部のロジック回路を構築し、所定の論理
に対応したデジタル信号処理回路３２およびイメージ変
換回路３３をプログラミングする。上記動作は、ＦＰＧ
Ａ３１により自動的に行なわれる。 【００５７】ＦＰＧＡ３１は、内部のロジック回路のプ
ログラミングが終了すると動作状態になる。すなわち、
デジタル信号処理回路３２は、カメラヘッド部１０から
出力されるデジタル画像データＤＩをＲＯＭ１７に記憶
された信号処理用プログラムデータに応じて所定の映像
方式に対応した映像信号に変換してイメージ変換回路３
３へ出力する。次に、イメージ変換回路３３は、入力し
た映像信号をＲＯＭ１７に記憶されたフォーマット変換
用プログラムデータに応じて所定のフォーマット変換方
式に対応したフォーマットの画像データＦＤを出力す
る。なお、ＲＯＭ１７のデータは、ＦＰＧＡ開発装置に
よって、ロジック回路のネットリストから自動変換され
て生成される。 【００５８】次に、図１１に示す画像処理装置の具体的
な構成例について説明する。以下に示す各具体例は、Ｒ
ＯＭ１７に記憶されているプログラムデータを変更する
ことによりいずれかの構成を選択することができる。 【００５９】図１２は、図１１に示す画像処理装置の第
１の具体例の構成を示すブロック図である。図１２に示
す画像処理装置は、デジタル画像信号を色差方式のデジ
タル映像信号に変換し、さらに、ＣＩＦ（Common Inter
mediade Format）の画像データに変換して出力する画像
処理装置である。 【００６０】図１２を参照して、画像処理装置は、カメ
ラヘッド部１０ａ、デジタル信号処理部３ａを含む。カ
メラヘッド部１０ａは、撮像素子１２ａ、前処理回路１
３、Ａ／Ｄ変換回路１４、駆動回路１５、ＲＯＭ１７ａ
を含む。デジタル信号処理部３ａは、ＦＰＧＡ３１ａ、
シリアルＲＯＭＩ／Ｆ３４、カメラマイコン２７を含
む。ＦＰＧＡ３１ａは、デジタル信号処理回路３２、Ｃ
ＩＦ変換回路３３ａ、マイコンＩ／Ｆ２６を含む。撮像
素子１２ａは、３２万画素のＣＣＤ（Charge Coupled D
evice ）である。ＲＯＭ１７ａには、色差方式のデジタ
ル映像信号を出力するデジタル信号回路３２を構築する
ための信号処理用プログラムデータおよびＣＩＦフォー
マットの画像データを出力するＣＩＦ変換回路を構築す
るためのイメージ変換用プログラムデータを記憶してい
る。ＦＰＧＡ３１ａは、シリアルＲＯＭＩ／Ｆ３４を介
してＲＯＭ１７ａに記憶されているプログラムデータに
より内部のロジック回路をプログラムし、ＲＢＹL 分離
回路２３ａ、ＲＢＹL 色処理回路２４ａ、輝度信号処理
回路２５、およびＣＩＦ変換回路３３ａを構築する。し
たがって、デジタル信号処理回路３２は、図２に示す画
像処理装置と同様にデジタル画像データを色差方式のデ
ジタル映像信号に変換し、ＣＩＦ変換回路３３ａへ出力
する。ＣＩＦ変換回路３３ａは、色差方式のデジタル映
像信号をＣＩＦフォーマットの画像データに変換し出力
する。 【００６１】次に、３２万画素の撮像素子１２ａを使用
した場合のＣＩＦフォーマットへの変換について説明す
る。撮像素子１２ａの画素数は、５１２（Ｈ）×５８２
（Ｖ）とする。まず、駆動回路１５により、撮像素子１
２ａからノンインタレース読出を行なう。ノンインタレ
ース読出した信号を前処理回路１３、Ａ／Ｄ変換回路１
４、およびデジタル信号処理回路３２により色差方式の
映像信号に変換する。この結果、画素数５１２（Ｈ）×
２９１（Ｖ）の輝度データＹ、色データ（点順次色差）
Ｒ−Ｙ、Ｂ−Ｙが得られる。得られた輝度データＹ、色
データＲ−Ｙ、Ｂ−ＹをＣＩＦ変換回路３３ａにより解
像度３５２（Ｈ）×２８８（Ｖ）のＣＩＦフォーマット
に対応した画像データＣＩＦに変換して出力する。ＣＩ
Ｆフォーマットは、Ｈ．２６１等に採用される符号化方
式に準拠するビデオコーディックの相互通信を考慮した
世界共通のビデオ信号フォーマットである。ＣＩＦフォ
ーマットでは、輝度の標本は、１ライン当り３５２本、
１フレーム当り２８０ラインで直交格子状に配列され
る。２つの色差成分の標本は、それぞれ１ライン当り１
７６画素、１フレーム１４４ラインで直交格子状に配置
される。このアスペクト比が４：３であり、標準テレビ
ジョン信号の有効画面と一致する。また、毎秒フレーム
数は３０枚である。 【００６２】次に、図１１に示す画像処理装置の第２の
具体例について説明する。図１３は、図１１に示す画像
処理装置の第２の具体例の構成を示すブロック図であ
る。図１３に示す画像処理装置は、デジタル画像データ
を色差方式のデジタル映像信号に変換し、さらに、ＶＧ
Ａ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）フォ
ーマットの画像データに変換して出力する画像処理装置
である。 【００６３】図１３に示す画像処理装置と図１２に示す
画像処理装置とで異なる点は、３２万画素の撮像素子１
２ａから４１万画素の撮像素子１２ｂに変更され、ＣＩ
Ｆ変換回路３３ａがＶＧＡ変換回路３３ｂに変更され、
色差方式の映像信号に対応した信号処理用プログラムデ
ータおよびＶＧＡフォーマットに対応したイメージ変換
用プログラムデータを記憶したＲＯＭ１７ａから色差方
式の映像信号に対応した信号処理用プログラムデータお
よびＶＧＡフォーマットに対応したイメージ変換用プロ
グラムデータを記憶したＲＯＭ１７ｂに変更された点で
ある。その他の点は、図１２に示す画像処理装置と同様
であるので同一部分には同一符号を付し以下その説明を
省略する。 【００６４】ＦＰＧＡ３１ｂは、シリアルＲＯＭＩ／Ｆ
３４を介してＲＯＭ１７ｂからプログラムデータＰＤを
受け、内部のロジック回路をプログラムし、色差方式の
映像信号を出力するデジタル信号処理回路３２およびＶ
ＧＡフォーマットの画像データを出力するＶＧＡ変換回
路３３ｂを構築する。したがって、撮像素子１２ｂから
駆動回路１５により読出された信号は、前処理回路１
３、Ａ／Ｄ変換回路１４によりデジタル画像データＤＩ
に変換され、デジタル信号処理回路３２により画素数７
６８（Ｈ）×２４７（Ｖ）の輝度データＹ、色データＲ
−Ｙ、Ｂ−Ｙに変換されＶＧＡ変換回路３３ｂへ出力さ
れる。ＶＧＡ変換回路３３ｂでは、垂直方向の上４ライ
ンおよび下３ラインを削除し２４０ラインとするととも
に、水平方向の１２ドットを１０ドットに変換すること
によりＶＧＡフォーマットに対応した解像度６４０
（Ｈ）×４８０（Ｖ）の画像データＶＧＡを出力する。 【００６５】上記のように、第５の実施例でも、ＦＰＧ
Ａにより所望の映像方式に対応したデジタル信号処理回
路および所望のイメージ変換方式に対応したイメージ変
換回路を構築することができ、回路規模を増大させず、
所望の映像方式およびイメージ変換方式に対応した映像
信号を出力することができる。また、画素数の違う撮像
素子を用いてイメージフォーマットを変換する場合、カ
メラヘッド部に、所望のイメージ変換方式に対応したプ
ログラムデータを記憶したＲＯＭを具備しているので、
カメラヘッド部を交換するだけで、撮像素子の交換とイ
メージフォーマット変換回路のロジック回路の変更を同
時に行なうことができる。 【００６６】 【００６７】 【００６８】 【発明の効果】請求項１記載の画像処理装置において
は、記憶手段に記憶された信号処理用プログラムデータ
およびイメージ変換用プログラムデータに応じて、デジ
タル画像信号を任意の映像方式に対応した映像信号に変
換し、さらに、任意のイメージ変換方式に対応したフォ
ーマットの画像データに変換して出力することができる
ので、回路規模を増大させず、所望の映像方式およびイ
メージ変換方式に対応した映像信号を出力することがで
きる。また、記憶手段は、撮像部に具備されているの
で、撮像部を交換するだけで、撮像部の特性に応じたイ
メージ変換方式に対応した画像データを出力することが
できる。
【図面の簡単な説明】
【図１】本発明の第２の実施例の画像処理装置の構成を
示すブロック図である。 【図２】図１に示す画像処理装置の第１の具体例の構成
を示すブロック図である。 【図３】図１に示す画像処理装置の第２の具体例の構成
を示すブロック図である。 【図４】図１に示す画像処理装置の第３の具体例の構成
を示すブロック図である。 【図５】本発明の第２の実施例の画像処理装置の構成を
示すブロック図である。 【図６】本発明の第３の実施例の画像処理装置の構成を
示すブロック図である。 【図７】図６に示す画像処理装置のＦＰＧＡのプログラ
ミング方法を説明するためのフローチャートである。 【図８】本発明の第４の実施例の画像処理装置の構成を
示すブロック図である。 【図９】図８に示すレジスタ部に具備されるレジスタの
第１の構成を示す回路図である。 【図１０】図８に示すレジスタ部に具備されるレジスタ
の第２の構成を示す回路図である。 【図１１】本発明の第５の実施例の画像処理装置の構成
を示すブロック図である。 【図１２】図１１に示す画像処理装置の第１の具体例の
構成を示すブロック図である。 【図１３】図１１に示す画像処理装置の第２の具体例の
構成を示すブロック図である。 【図１４】従来の画像処理装置の構成を示すブロック図
である。 【符号の説明】 １ カメラヘッド部 ２ デジタル信号処理部 １１ ＲＯＭ １２ 撮像素子 １３ 前処理回路 １４ Ａ／Ｄ変換回路 １５ 駆動回路 ２１ デジタル信号処理回路 ２２ シリアルＲＯＭＩ／Ｆ ２７ カメラマイコン
示すブロック図である。 【図２】図１に示す画像処理装置の第１の具体例の構成
を示すブロック図である。 【図３】図１に示す画像処理装置の第２の具体例の構成
を示すブロック図である。 【図４】図１に示す画像処理装置の第３の具体例の構成
を示すブロック図である。 【図５】本発明の第２の実施例の画像処理装置の構成を
示すブロック図である。 【図６】本発明の第３の実施例の画像処理装置の構成を
示すブロック図である。 【図７】図６に示す画像処理装置のＦＰＧＡのプログラ
ミング方法を説明するためのフローチャートである。 【図８】本発明の第４の実施例の画像処理装置の構成を
示すブロック図である。 【図９】図８に示すレジスタ部に具備されるレジスタの
第１の構成を示す回路図である。 【図１０】図８に示すレジスタ部に具備されるレジスタ
の第２の構成を示す回路図である。 【図１１】本発明の第５の実施例の画像処理装置の構成
を示すブロック図である。 【図１２】図１１に示す画像処理装置の第１の具体例の
構成を示すブロック図である。 【図１３】図１１に示す画像処理装置の第２の具体例の
構成を示すブロック図である。 【図１４】従来の画像処理装置の構成を示すブロック図
である。 【符号の説明】 １ カメラヘッド部 ２ デジタル信号処理部 １１ ＲＯＭ １２ 撮像素子 １３ 前処理回路 １４ Ａ／Ｄ変換回路 １５ 駆動回路 ２１ デジタル信号処理回路 ２２ シリアルＲＯＭＩ／Ｆ ２７ カメラマイコン
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 9/00
H04N 7/01
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 撮像部と信号処理部とに分離され、該信
号処理部が複数の異なる映像方式の中から選択された任
意の映像方式に対応したデジタル映像信号を出力する画
像処理装置であって、 前記撮像部は、 被写体から入射される撮像光をデジタル画像信号に変換
して出力する画像信号出力手段と、 任意の映像方式に対応した信号処理用プログラムデータ
および任意のイメージフォーマット変換方式に対応した
イメージ変換用プログラムデータを記憶する記憶手段と
を含み、 前記画像処理装置は、さらに、 前記プログラムデータを前記撮像部から前記信号処理部
へ伝送する伝送手段を含み、 前記信号処理部は、 任意の論理をプログラム可能な信号処理用論理手段と、 任意の論理をプログラム可能なイメージ変換用論理手段
とを含み、 前記信号処理用論理手段は、 前記記憶手段に記憶された前記信号処理用プログラムデ
ータにより所定の論理がプログラムされ、前記デジタル
画像信号を前記任意の映像方式に対応したデジタル映像
信号に変換して出力し、 前記イメージ変換用論理手段は、 前記記憶手段に記憶された前記イメージ変換用プログラ
ムデータにより所定の論理がプログラムされ、前記信号
処理用論理手段が出力する前記デジタル映像信号を前記
任意のイメージ変換方式に対応したフォーマットの画像
データに変換して出力する画像処理装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22994294A JP3382027B2 (ja) | 1994-09-26 | 1994-09-26 | 画像処理装置 |
| CA002134277A CA2134277C (en) | 1993-10-27 | 1994-10-25 | Video format conversions systems -- |
| MYPI94002828A MY114249A (en) | 1993-10-27 | 1994-10-25 | Image processing apparatus that can provide image data of high quality without deterioration in picture quality. |
| US08/329,339 US5585856A (en) | 1993-10-27 | 1994-10-26 | Image processing apparatus that can provide image data of high quality without deterioration in picture quality |
| KR1019940027396A KR0162515B1 (ko) | 1993-03-27 | 1994-10-26 | 화질이 열화가 없는 고품질 화상 데이타를 제공할 수 있는 화상 처리 장치 |
| CNB941176592A CN1134975C (zh) | 1993-10-27 | 1994-10-27 | 图像处理装置 |
| EP94307909A EP0651578B1 (en) | 1993-10-27 | 1994-10-27 | Image processing apparatus that can provide image data of high quality without deterioration in picture quality |
| DE69426803T DE69426803D1 (de) | 1993-10-27 | 1994-10-27 | Bildverarbeitungsvorrichtung zur Erzeugung von hochwertigen Bilddaten ohne Verschlechterung der Bildqualität |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22994294A JP3382027B2 (ja) | 1994-09-26 | 1994-09-26 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0898087A JPH0898087A (ja) | 1996-04-12 |
| JP3382027B2 true JP3382027B2 (ja) | 2003-03-04 |
Family
ID=16900140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22994294A Expired - Fee Related JP3382027B2 (ja) | 1993-03-27 | 1994-09-26 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3382027B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4952116B2 (ja) * | 2006-07-31 | 2012-06-13 | 富士ゼロックス株式会社 | 演算処理システム、制御プログラム |
| JP6990655B2 (ja) * | 2016-08-02 | 2022-01-12 | 株式会社Fuji | ヘッド分離型カメラ及び作業機 |
-
1994
- 1994-09-26 JP JP22994294A patent/JP3382027B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0898087A (ja) | 1996-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0162515B1 (ko) | 화질이 열화가 없는 고품질 화상 데이타를 제공할 수 있는 화상 처리 장치 | |
| JP3995595B2 (ja) | 携帯電話用の最適化されたカメラセンサ構造 | |
| US5418565A (en) | CFA compatible resolution reduction in a single sensor electronic camera | |
| US4914746A (en) | Electronic digital still camera for separately storing component video signals in memory | |
| JP3485633B2 (ja) | 解像度の異なる画像を処理可能な電子カメラ | |
| EP1148712B1 (en) | Solid-state image pickup apparatus | |
| JPH1098642A (ja) | ディジタルカメラ | |
| JP2006148931A (ja) | 補色カラーフィルタを採用したＳｏＣカメラシステム | |
| KR100601460B1 (ko) | 화상 센서와 영상 처리기 간의 인터페이스 장치 및 방법 | |
| US5550586A (en) | Video camera and image input device connected through signal line for transferring multiplex data, and image input system using them | |
| US20020018126A1 (en) | Image sensing apparatus, image processing apparatus and image sensing system | |
| JPH10224696A (ja) | 固体撮像素子及びこの固体撮像素子を用いる画像システム | |
| EP1091572A2 (en) | Image pickup apparatus with function of adjusting incident light quality | |
| US20040145668A1 (en) | MOS solid-state imaging element and imaging device provided with the same | |
| JP2001285703A (ja) | 電子カメラ | |
| US6118481A (en) | Solid state image pick-up device and image pick-up apparatus | |
| JP4343657B2 (ja) | 画像記録装置 | |
| JP3382027B2 (ja) | 画像処理装置 | |
| US5557325A (en) | Video camera and its control method | |
| JPH0818839A (ja) | 撮像装置 | |
| WO2020203799A1 (ja) | 撮像素子、及び、撮像装置 | |
| JP4016473B2 (ja) | 撮像方法及び撮像装置 | |
| JP3184187B2 (ja) | 電子カメラ | |
| JP2021136603A (ja) | 撮像装置及びその制御方法及びプログラム | |
| JPH0898150A (ja) | 画像処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021203 |
|
| LAPS | Cancellation because of no payment of annual fees |