CN1115940A

CN1115940A - 图像处理装置

Info

Publication number: CN1115940A
Application number: CN94117659A
Authority: CN
Inventors: 中家崇严; 冈田厚志; 福井一彦; 安田靖
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-10-27
Filing date: 1994-10-27
Publication date: 1996-01-31
Anticipated expiration: 2014-10-27
Also published as: US5585856A; KR950013249A; EP0651578A2; DE69426803D1; EP0651578B1; CN1134975C; MY114249A; KR0162515B1; EP0651578A3; CA2134277C; CA2134277A1

Abstract

本发明图像处理装置将利用A/D变换电路(3)把来自摄像元件(1)的输出信息经A/D变换后得到的数字图像数据，通过图像变换电路(5)进行数字处理后变换为与给定图像格式对应的图像数据。因此，与把来自摄像元件(1)的输出信号经A/D变换后得到的数字图像数据一度变换为模拟图像数据后再次进行A/D变换的情况相比，可以提供图像质量不劣化的高质量图像。

Description

图像处理装置

本发明涉及图像处理装置，特别是涉及非常适合于个人计算机和工作站等计算机系统、HA(家庭自动化)系统等家庭信息终端和便携式信息终端，以及可视电话和电视会议等通信系统的图像处理装置。

现有的图像处理装置，例如通过将从电视电影摄像机取得的图像信号变换为称为CIF(Common Intermediate Format，通用中间格式)的中间格式，进行图像数据压缩。压缩了的图像数据通过电话线路向对方传送。

下面，参照附图说明上述图像处理装置。图71是现有的图像处理装置的结构框图。

参照图71，图像处理装置包括电视电影摄像机201、A/D变换器202、亮度信号处理电路203、色度信号处理电路204、图像变换电路205和帧存储器206。

从电视电影摄像机201输出的模拟视频信号或YC分离的信号由A/D变换器202变换为数字图像信号。数字图像信号中的数字亮度信号Y由亮度信号处理电路203处理，数字色度信号C由色度信号处理电路204处理，并分别向图像变换电路205输出。各处理电路203和204处理了的数字图像信号通过图像变换电路205存储到帧存储器206内。图像变换电路205读出存储在帧存储器206内的数字图像信号，通过进行帧频变换、行变换和像素变换等，向CIF格式变换。上述现有的图像处理装置，例如已由特开平4-229789号公报或特开平4-185087号公报发表。

在上述现有的图像处理装置中，必须进行复杂的帧频变换、像素变换和行变换，电路规模庞大，同时，存在着需要帧存储器的问题。另外，进行任意的图像格式变换时，必须增大帧存储器所需要的存储容量，从而存在着电路规模必须增大的问题。当间隔跳过(skipping)图像数据，生成压缩图像数据时，变换后的图像变小了，并且进行图像变换后还存在着图像畸变等问题。

本发明的目的在于提供不必增大存储器容量和电路规模，就可以输出高质量图像数据的图像处理装置。

本发明的图像处理装置包括图像信号输出装置、信号处理电路和变换电路。图像信号输出装置用于将从被拍摄物体入射的摄像光变换成数字图像信号并输出；信号处理电路用于将数字图像信号进行信号处理后输出数字图像信号；变换电路用于将数字图像信号变换为与给定图像格式对应的图像数据并输出。

按照上述结构，因为是将从被拍摄物入射的摄像光直接变换为数字图像信号、然后将变换后的数字图像信号进行信号处理，变换为数字图像信号，最后变换为与给定图像格式对应的图像数据，所以，不必增大存储器容量和电路规模使可输出高质量的图像数据。

本发明的另一种图像处理装置包括图像信号输出装置、存储装置和信号处理用逻辑电路。图像信号输出装置用于将从被拍摄物入射的摄像光变换为数字图像信号并输出；存储装置用于存储与给定图像格式对应的程序数据；信号处理用逻辑电路可对任意的逻辑进行编程。信号处理用逻辑电路利用存储装置中存储的程序数据进行给定逻辑的编程，将数字图像信号变换为与给定图像格式对应的数字图像信号并输出。

按照上述结构，在信号处理用逻辑电路中可以对任意的逻辑进行编程，从而可将数字图像信号变换为与所需图像方式对应的数字图像信号并输出。结果，不必增大存储容量和电路规模便可输出高质量的图像数据。

本发明的又一种图像处理装置包括图像信号输出装置、输入装置和信号处理用逻辑电路。图像信号输出装置用于将从被拍摄物入射的摄像光变换为数字图像信号并输出；输入装置用于将与从外部装置输入的给定图像方式对应的程序数据输入给装置主机；信号处理用逻辑电路可对任意的逻辑进行编程。信号处理用逻辑电路利用通过输入装置从外部装置输入的程序数据，进行给定逻辑的编程，将数字图像信号变换为与给定的图像方式对应的数字图像信号并输出。

按照上述结构，在信号处理用逻辑电路中可以把从外部装置输入的任意逻辑进行编程，从而可将数字图像信号变换为与所需图像方式对应的数字图像信号并输出。结果，不必增大存储容量和电路规模便可输出高质量的图像数据。

图1是本发明第1实施例图像处理装置的结构框图；

图2是图1所示图像变换电路第1个具体例子的结构框图；

图3是本发明第2实施例图像处理装置主要部分的结构框图；

图4是本发明第3实施例图像处理装置主要部分的结构框图；

图5是图4所示图像处理装置主要部分的具体结构框图；

图6是本发明第4实施例图像处理装置主要部分的结构框图；

图7是图6所示图像处理装置主要部分的具体结构框图；

图8是用于说明人脸中心座标Pc的图；

图9是本发明第5实施例图像处理装置中图像变换电路的结构框图；

图10是图9所示的数据1/2变换电路第1个具体例子的框图；

图11是用于说明图10所示的数据1/2变换电路操作的第1个时序图；

图12是用于说明图10所示的数据1/2变换电路操作的第2个时序图；

图13是图9所示的数据1/2变换电路第2个具体例子的结构框图；

图14是用于说明图13所示的数据1/2变换电路操作的时序图；

图15是本发明第6实施例图像处理装置中图像变换电路的结构框图；

图16是图15所示SIF变换电路的结构框图；

图17是用于说明图16所示SIF变换电路操作的时序图；

图18是本发明第7实施例图像处理装置中图像变换电路的结构框图；

图19是本发明第8实施例图像处理装置中图像变换电路的结构框图；

图20是本发明第9实施例图像处理装置的结构框图；

图21是图20所示图像变换电路的结构框图；

图22是图21所示垂直变换电路的结构框图；

图23是用于说明图22所示垂直变换电路操作的时序图；

图24是图21所示水平变换电路的结构框图；

图25是图24所示运算电路的结构框图；

图26是用于说明图24所示的水平变换电路操作的时序图；

图27是利用图24所示水平变换电路进行变换时的输出时序图；

图28是数据控制电路的结构框图；

图29是本发明第10实施例图像处理装置的结构框图；

图30是图29所示图像变换电路的结构框图；

图31是图29所示图像变换电路的输入信号的第1时序图；

图32是图29所示图像变换电路的输入信号的第2时序图；

图33是用于说明图29所示图像变换电路中垂直变换操作的时序图；

图34是用于说明图29所示图像变换电路中水平变换操作的时序图；

图35是图29所示图像变换电路其他具体例子的结构框图；

图36是用于说明图35所示QVGA变换电路操作的时序图；

图37是进行水平1/2变换的运算电路的结构框图；

图38是图35所示Q²VGA变换电路的结构框图；

图39是用于说明图38所示Q²VGA变换电路操作的第1时序图；

图40是用于说明图38所示Q²VGA变换电路操作的第2时序图；

图41是图38所示水平1/2运算器的结构框图；

图42是图35所示Q²VGA变换电路其他具体例子的结构框图；

图43是用于说明图42所示Q²VGA变换电路操作的时序图；

图44是图29所示图像变换电路又一个具体例子的结构框图；

图45是图38所示水平1/2运算器其他具体例子的结构框图；

图46是本发明第11实施例图像处理装置的结构框图；

图47是用于说明图46所示图像变换控制电路的控制操作的流程图；

图48是图46所示图像变换控制电路第1个具体例子的结构框图；

图49是图46所示图像变换控制电路第2个具体例子的结构框图；

图50是图46所示图像变换控制电路和第3个具体例子的结构框图；

图51是本发明第12实施例图像处理装置的结构框图；

图52是用于说明图51所示信号处理装置控制电路的控制操作的流程图；

图53是图51所示数字信号处理电路第1个具体例子的结构框图；

图54是图51所示数字信号处理电路第2个具体例子的结构框图；

图55是图51所示数字信号处理电路第3个具体例子的结构框图；

图56是本发明第13实施例图像处理装置的结构框图；

图57是用于说明图56所示控制电路的控制操作的流程图；

图58是本发明第14实施例图像处理装置的结构框图；

图59是图58所示图像处理装置第1个具体例子的结构框图；

图60是图58所示图像处理装置第2个具体例子的结构框图；

图61是图58所示图像处理装置第3个具体例子的结构框图；

图62是本发明第15实施例图像处理装置的结构框图；

图63是本发明第16实施例图像处理装置的结构框图；

图64是用于说明图63所示图像处理装置中FPGA编程方法的流程图；

图65是本发明第17实施例图像处理装置的结构框图；

图66是图65所示寄存器部所具有寄存器的第1结构电路图；

图67是图65所示寄存器部所具有寄存器的第2结构电路图；

图68是本发明第18实施例图像处理装置的结构框图；

图69是图68所示图像处理装置第1个具体例子的结构框图；

图70是图68所示图像处理装置第2个具体例子的结构框图；

图71是现有的图像处理装置的结构框图。

下面，参照附图说明本发明第1实施例图像处理装置。参照图1，图像处理装置包括摄像元件1、前置处理电路2、A/D变换电路3、图像信号处理电路4、图像变换电路5、控制电路6和驱动电路7。

摄像元件1将装在其内部的镜头(图示省略)捕捉的光学图像变换为电信号。前置处理电路2将从摄像元件1输出的信号进行取样保持，并对取样保持的输出信号进行自动增益控制(AGC)等处理。A/D变换电路3将前置处理电路2的输出信号以像素为单位变换为数字数据，输出数字图像信号DI。

图像信号处理电路4根据A/D变换电路3输出的数字图像信号DI生成亮度信号Y和色差信号R-Y、B-Y，作为数字图像信号DP而输出。这时，图像信号处理电路4进行白平衡处理、图像灰度(伽玛)校正处理等，将亮度信号Y和色差信号R-Y、B-Y作为数字信号而输出。这时的色差信号作为R-Y/B-Y的点顺序色差而输出。

驱动电路7发生用于控制摄像元件1操作的驱动定时脉冲、图像信号用的同步脉冲和图像信号处理用的脉冲等脉冲。控制电路6控制A/D变换电路3、图像信号处理电路4、图像变换电路5和驱动电路7的操作。图像变换电路5根据图像信号处理电路4输出的亮度信号Y、色差信号R-Y、B-Y，变换为由控制电路6设定了画面尺寸的图像数据FD后向外部输出。画面尺寸可以从外部输入到控制电路6上。

下面，作为图像变换电路，详细说明进行向CIF格式进行变换的图像变换电路。CIF格式是世界通用的视频信号格式，考虑了依据H.261等所采用编码方式的视频编码之间的相互通信CIF格式的亮度样本是以每1行352个像素、每1帧288行排列成正交格子状。两个色差分量的样本分别以每1行176个像素、每1帧144行排列成正交格子状。上述图像范围的宽高比为4∶3，与标准电视信号的有效画面一致。另外，每秒帧数为30帧。

在下面的说明中，对使用一般为32万个像素的摄像元件向CIF格式进行变换的情况加以说明。这时，摄像元件的像素数为512(H)×582(V)。

首先，利用控制电路6和驱动电路7，输出从摄像元件1读出的逐行扫描电信号。该电信号利用前置处理电路2、A/D变换电路3和图像信号处理电路4变换为数字图像信号DP，可以得到像素数为512(H)×291(V)的亮度数据和色差数据(点顺序的色差)。图像变换电路5根据得到的亮度数据和色差数据生成与CIF格式对应的像素数352(H)×288(V)的图像数据FD。

下面，利用图2说明上述图像变换电路。参照图2，图像变换电路包括行处理器51、水平亮度处理器52和水平色差处理器53。水平亮度处理器52包括移位电路521、亮度存储器电路522、亮度间隔跳跃(skipping)器523、亮度缓冲器电路524、亮度FIFO(先进先出)525。水平色差处理器53包括移位电路531、色差存储器电路532、色差间隔跳跃器533、色差缓冲器电路534和色差FIFO535。

首先，行处理器51从291行的亮度数据和色差数据中舍掉3行数据，变换为288行的数据。这个方法，例如可以通过在内部设置计数器、计数行同步信号、只使288行的数据有效而实现。

其次，对从行处理器51输出的288行的图像数据逐行进行水平方向间隔跳跃处理。即，将亮度数据从512个像素变为352个像素，将色差数据从256个像素变换为176个像素。

对于上述变换处理，先说明水平亮度处理器52的操作。这里，对亮度数据Yin，每32个像素进行一次间隔跳跃处理，生成22个像素的数据。首先，利用移位电路521，使输入的亮度数据Yin与时钟CLK1同步地、每个时钟移位一次。在32个像素已移位的时刻，已移位的亮度数据Yin与时钟CLK1/32同步地存储到亮度存储器电路522内。然后，亮度间隔跳跃器523按如下方式将32个像素的亮度数据Y0～Y31变为22个像素的亮度数据Y′0～Y′21。即，

Y′0＝Y0

Y′1＝Y1＋Y2

Y′2＝Y3

Y′3＝Y4＋Y5

Y′4＝Y6

Y′5＝Y7＋Y8

Y′6＝Y8＋Y9

Y′7＝Y10＋Y11

Y′8＝Y11＋Y12

Y′9＝Y13

Y′10＝Y14＋Y15

Y′11＝Y16

Y′12＝Y17＋Y18

Y′13＝Y19

Y′14＝Y20＋Y21

Y′15＝Y22

Y′16＝Y23＋Y24

Y′17＝Y24＋Y25

Y′18＝Y26＋Y27

Y′19＝Y27＋Y28

Y′20＝Y29

Y′21＝Y30＋Y31

通过重复进行16次上述变换操作，从512个像素变换为352个像素，进行1的间隔跳跃处理。另外，通过对288行进行该操作，便可得到与CIF格式对应的像素尺寸。

按上述方式变换成的亮度数据Y′0～Y′21与时钟CLK1/32同步地存储到亮度缓冲器电路524内。然后，亮度数据Y′0～Y′21传送给亮度FIFO525，作为亮度数据CLFY_out与传送时钟CLK2同步地向外部输出。

与上述处理平行地，同时还利用水平色差处理器53对色差数据进行处理。从行处理器51输入的色差数据R-Y、B-Y分别利用移位电路531移位16个像素。然后，色差数据与时钟CLK1/32同步地存储到色差存储器电路532内。存储的色差数据R-Y0～R-Y15、B-Y0～B-Y5和亮度数据一样，利用色差间隔跳跃器533通过以下间隔跳跃处理变换为色差数据R-Y′0～R-Y′10、B-Y′0～B-Y′10。即，

(R－Y′0)＝R－Y0

(R－Y′1)＝R－Y2

(R－Y′2)＝R－Y3

(R－Y′3)＝R－Y4

(R－Y′4)＝R－Y6

(R－Y′5)＝R－Y7

(R－Y′6)＝R－Y9

(R－Y′7)＝R－Y10

(R－Y′8)＝R－Y12

(R－Y′9)＝R－Y13

(R－Y′10)＝R－Y15

(B-Y′0)＝B-Y0

(B-Y′1)＝B-Y2

(B-Y′2)＝B-Y3

(B-Y′3)＝B-Y4

(B-Y′4)＝B-Y6

(B-Y′5)＝B-Y7

(B-Y′6)＝B-Y9

(B-Y′7)＝B-Y10

(B-Y′8)＝B-Y12

(B-Y′9)＝B-Y13

(B-Y′10)＝B-Y15

通过重复进行16次上述变换操作，从256个像素变换为176个像素，进行1行的间隔跳跃处理。另外，该变换操作只对256个像素进行。通过对288行进行上述操作，便可得到与CIF格式对应的图像尺寸。

按上述式变换成的色差数据R-Y′0～R-Y′10、B-Y′0～B-Y′10与时钟CLK1/32同步地存储到色差缓冲器电路534内。然后，色差数据R-Y′0～R-Y′10、B-Y′0～B-Y′10传送给色差FIFO535，作为色差数据CIFO_out与传送时钟CLK2同步地向外部输出。

按上述方式处理了的亮度数据和色差数据，作为数据对进行隔行输出。结果，便可输出与从外部指定的例如CIF格式对应的图像变换数据。

下面，说明本发明第2实施例图像处理装置。参照图3，在第2实施例中，在图像变换电路5内附加了存储装置8。存储装置8用于存储从图像信号处理电路4输出的场数据(数字图像的数据)。因为在第1实施例中是隔场(奇数场或偶数场)进行处理的，所以，进行逐行扫描时，最多只能确保垂直行为1帧的1/2。因此，在第2实施例中，将隔行扫描输入的图像数据变换为逐行扫描后，再利用图像变换电路5变换为从外部指定的图像格式。结果，便可确保最多为1帧的垂直行。图像格式的变换处理和第1实施例一样。

下面，说明本发明第3实施例图像处理装置。参照图4，在第3实施例中，在第2实施例结构的基础上，增加了图像检测电路9。存储装置8是存储图像数据的存储器。另外，图像检测电路9是判断从图像信号处理电路4输入的图像数据图像特征的电路，即例如，是以人物为主的图像还是以文本为主的图像，是静止图像还是活动图像。在第3实施例中，图像变换电路5根据图像检测电路9的判断结果选择给定的图像变换方法。

下面，说明图4所示图像处理装置主要部分的具体结构。参照图5，图像处理装置的主要部分包括双值化处理器91、帧差分检测器92、帧存储器93、图像面积检测器94和图像变换电路5a。图像变换电路5a包括活动图像用变换电路54、人物用变换电路55和文本用变换电路56。

双值化处理器91将从图像信号处理电路4输入的第N帧的亮度数据变换为双值数据。已双值化的第N帧数据通过帧差分检测器92存储到帧存储器93内。帧差分检测器92将已存储在帧存储器93内的第N帧双值数据与下一个输入的第N＋1帧双值数据进行比较。通过比较处理，帧差分检测器92检测帧与帧之间是否存在着运动。然后，将第N＋1帧双值数据存储到帧存储器93内。并顺序执行上述操作。如上所述那样，帧差分检测器92判断输入的图像中是否存在着运动。存在着运动时，帧差分检测器92则判断为活动图像；不存在运动时，则判断为静止图像。

图像面积检测器94根据帧差分检测器92输出的双值数据计算图像所占的面积。图像面积检测器94对于1帧图像数据，图像部分多时则判断为以人物为主的图像数据，反之，则判断为文本数据。另外，是活动图像时，则不进行面积检测处理，直接判断为活动图像数据。

图像面积检测器94的判断方法是，利用双值化为白或黑的1帧双值数据，计算1帧中黑数据和白数据所占的比例，黑的多时，则作为以人物为主的图像数据来处理；白的多时，则作为以文本为主的图像数据来处理。

然后，图像面积检测器94根据上述处理结果，当判断为活动图像时，就将图像数据输入给图像变换电路5a的活动图像用变换电路54。另外，当判断为人物的静止图像时，就将图像数据输入给图像变换电路5a的人物用变换电路55。当判断为文本的静止图像数据时，就将图像数据输入到图像变换电路5a的文本用变换电路56上。如上述那样，判断输入图像数据的特征，选择与判断结果相应的图像格式变换处理或筛选处理等，实现最合适的图像格式变换处理。

下面，说明本发明第4实施例图像处理装置主要部分的结构。参照图6，在第4实施例中，利用人脸跟踪电路10取代第3实施例的图像检测电路9。从图像信号处理电路4输入的图像数据通过图像变换电路5，输入给人脸跟踪电路10。人脸跟踪电路10根据输入的图像数据抽出人脸。图像变换电路5以所抽出人脸部的位置为中心，生成与从外部指定的例如CIF格式对应的画面尺寸的图像数据。

利用上述处理，像可视电话、电视会议等那样地传送以人物为主的图像时，通过变换便可高效率地传送图像畸变很小的人脸图像。关于上述人脸的抽出处理，本申请人已在特愿平5-177720号或特愿平5-153933号中进行了描述。

下面，说明图7所示图像处理装置主要部分的具体结构。参照图7，图像处理装置的主要部分包括帧差分检测器101、双值化处理器102、帧存储器103、105，人脸座标运算器104、图像变换电路5和存储装置8。

从图像信号处理电路4输入的数字图像数据DP输入到帧差分检测器101上。帧差分检测器101将以前存储在帧存储器105内的图像数据与1帧以后输入的图像数据进行比较，检测其差分。帧差分检测器101通过检测差分来检测运动部分的界限。

由帧差分检测器101生成的运动部分的差分数据，由双值化处理器102进行双值化处理。另外，双值化处理器102在对双值数据施行标记处理的同时，进行除去噪声的处理。然后，人脸座标运算器104计算人脸的位置数据，设定人脸范围。帧存储器103存储在设定范围内所包含的图像数据。接着，根据该人脸数据，抽出人脸的中心座标Pc(参见图8)。根据通过上述处理求出的数据，图像变换电路5进行变焦或间隔跳跃处理，以使整个人脸收容到以人脸中心座标Pc为中心、CIF格式(352个像素×288个像素)的尺寸内。上述具体例子，本申请人在特愿平5-177720号中也进行了描述。

如上所述，按照本发明，通过将从摄像元件输出的图像信号直接进行图像变换，与按现有方法那样变换为NTSC、PAL模拟图像信号后再进行图像格式变换的情况相比，利用比较小的存储容量和比较小的电路规模就可以获得图像畸变小的自然图像。另外，通过检测人脸的位置，可以只对抽出的所需人脸范围进行图像格式变换，从而可以向图像压缩电路等只输出所需最低限度的图像数据，所以，可以减少图像数据。并且，由于不输出人脸周围不需要的数据，所以，在可视电话中，不必担心传送周围难看的图像。

下面，说明本发明第5实施例图像处理装置。下面说明的第5～第8实施例，是可以得到CIF、QCIF、SIF、QSIF等不同格式的图像数据、同时不需要帧存储器，并且可以抑制电路规模增大的图像处理装置。

参照图9，第5实施例图像处理装置的图像变换电路包括CIF变换电路57和数据1/2变换电路58。其他部分和图1所示第1实施例相同，所以，下文中省略详细的说明。在第5实施例的图像处理装置中，如图9所示，具有将从信号处理电路输入的数字图像数据DP变换为352个点×288行的CIF方式的CIF变换电路57。另外，在CIF变换电路57的后级，作为可将与CIF格式对应的图像数据CIF变换为其他格式的图像数据的格式变换电路，附加了数据1/2变换电路58，该变换电路58通过将CIF数据的水平信息和垂直信息变换为1/2而得到与176个占×144行的QCIF格式对应的图像数据QCIF。

下面，参照图10说明图9所示数据1/2变换电路的结构。参照图10，数据1/2变换电路包括点1/2变换电路581、行1/2变换电路582和输出时钟脉冲门583。

点1/2变换电路581只将图像数据CIF的水平信息间隔跳过1/2，并将点时钟信号DCK输出给输出时钟脉冲门583。行1/2变换电路582只将图像数据CIF的垂直信息间隔跳过1/2，并将行时钟信号LCK输出给输出时钟脉冲门583。另外，除了点时钟信号DCK及行时钟信号LCK以外，附加在图像数据CIF上的定时信号DCLK也输入到输出时钟脉冲门583上。定时信号DCLK是表示点输出定时的基准信号。

下面，参照图11和图12说明第5实施例图像处理装置的操作。首先，变换为CIF格式的图像数据CIF按照图11所示的时序从C1F变换电路57输出。从CIF变换电路57输出的图像数据CIF输入到附加在CIF变换电路57的后级上的数据1/2变换电路58上。这里，图11所示的亮度信号Y和色差信号UV是表示图像数据CIF亮度和色差的信号，信号LSTN是表示图像数据CIF水平信息即点的开始的信号，信号FSTN是表示图像数据CIF垂直信号即行的开始的信号。另外，图11中用虚线分割的范围表示图像数据CIF的1个单位行，即从第0行到第287行的各行。

然后，当图像数据CIF输入数据1/2变换电路58时，如图12所示，从行1/2变换电路582输出每隔1个信号LSTN重复“H”(高电平)和“L”(低电平)的行时钟信号LCK。另一方面，从点1/2变换电路581分别输出每隔亮度信号的1个点重复“H”和“L”的第1点时钟信号DCK1和每隔色差信号的2个点重复“H”和“L”的第2点时钟信号DCK2。这时，当第1点时钟信号DCK1和行时钟信号LCK同时变成“H”(高电平)时，从输出时钟脉冲门583输出基于定时信号DCLK的输出时钟信号YWCLK；当第2点时钟信号DCK2和行时钟信号LCK同时变成为“H”时，从输出时钟脉冲门583输出基于定时信号DCLK的输出时钟信号UVWCLK。结果，通过将图像数据CIF的水平信息和垂直信息分别变换为1/2，便可从数据1/2变换电路58输出变换为176个点×144行的QCIF格式的图像数据QCIF。

另外，在第5实施例中，使数据1/2变换电路58不操作时，图像数据CIF就从数据1/2变换电路58直接输出。结果，通过选择是否使数据1/2变换电路58操作，便可选择输出CIF格式的图像数据或QCIF格式的图像数据。

另外，在第5实施例中，使用了包括点1/2变换电路581、行1/2变换电路582和输出时钟脉冲门583的数据1/2变换电路，但是，并不限于此，也可以进行取两个数据平均值等的运算，将CIF格式图像数据的水平信息和垂直信息变换为1/2。

下面，利用图13～图15说明图9所示的数据1/2变换电路的第2个具体例子。第2个具体例子是进行运算实现平均化的数据1/2变换电路。

参照图13，数据1/2变换电路包括行存储器584、运算器585及587、触发器586和数据定时控制电路589。行存储器584和运算器585至少按照图11所示的格式对输入图像数据CIF中亮度信号Y的垂直信息进行处理。触发器586和运算器587和上述一样进行水平信息的处理。

数据定时控制电路589输出基于CIF格式图像数据的信号FSTN、信号LSTN和定时信号DCLK生成的数据允许传送信号DE。这里，行存储器584存储输入的1个单位行中的垂直数据A，同时，当输入下一个单位行中的垂直数据B时，就将存储的垂直数据A输出给运算器585。运算器585将从行存储器584输入的垂直数据A和其后直接输入的垂直数据B归纳为1个数据，即进行(A＋B)/2的处理。

另外，触发器586将定时信号DCLK作为时钟信号而操作。运算器587将从触发器586输出的1个单位行中的水平数据A和其后输入的1个单位行中的水平数据B归纳为1个数据，即进行(A＋B)/2的处理。结果，便可从运算器587输出在水平和垂直方向上都进行了1/2平均化处理的图像数据CIF的亮度信号。

在数据定时控制电路589中，如图14所示，输出根据信号FSTN每隔与前1个单位连续的1个单位行重复“H”和“L”、同时，根据信号LSTN每隔与前1个单位连续的1个单位点重复“H”和“L”的数据允许传输信号DE。当按上述方式生成的数据允许传输信号DE变成“H”时，成为数据读入用的有效期间。通过与从运算器587输出的图像数据一起供给具有该有效期间的数据允许传输信号DE，便可和第4实施例一样地，从本实施例的数据1/2变换电路输出与176个点×144行的QCIF格式对应的图像数据QCIF。

下面，参照图15说明本发明第6实施例图像处理装置的图像变换电路。参照图15，图像变换电路包括CIF变换电路57和SIF变换电路59。在第6实施例中，通过在352个点×288行的CIF格式图像数据的垂直方向上下各跳过24行，进行向SIF格式的变换。

在第6实施例中，如图15所示，具有将从信号处理电路输入的数字图像信号变换为352个点×288行的CIF格式的CIF变换电路57。另外，在CIF变换电路57的后级，附加了进行格式变换的SIF变换电路59，该变换电路59将CIF格式的数据变换为与352个点×240行的SIF格式对应的图像数据SIF。

下面，参照图16和图17说明图15所示SIF变换电路59。首先，参照图16，SIF变换电路59包括24行计数器591、240行计数器592和行开始检测器593。24行计数器591是在向SIF格式变换时使CIF格式图像数据中垂直信息开始处理的时间延迟24行。240行计数器592和上述一样，用于检测垂直信息处理的结束。

进行SIF变换时，如图17所示，在输入信号FSTN后，24行计数器591计数图像数据CIF中垂直数据的24行，然后，使信号OFSTN延迟，作为对外部输出的信号FSTN。结果，便删掉24行垂直数据。另外，这时，240行计数器592检测从24行计数器591输出的信号OFSTN，计数CIF格式图像数据中的240行垂直数据。此后，240行计数器592将具有用于指令垂直信息读入有效期间的活动期间的信号输出给行开始检测器593。

然后，当检测到信号OFSTN后，在从240行计数器592输出的信号在有效期间内时，行开始检测器593向外部输出信号OLSTN，即与信号LSTN对应地得到的信号OLSTN。结果，便从SIF变换电路59输出与变换为352个点×240行的SIF格式对应的图像数据SIF。

另外，使本实施例的SIF变换电路59不操作时，从SIF变换电路59直接输出与CIF格式对应的图像数据。这时，由于将指令进行CIF变换的方式信号CIFM输入SIF变换电路59，取代指令进行SIF变换的方式信号SIFM，所以，接收了方式信号CIFM的240行计数器591便直接输出所输入的信号FSTN。因此，240行计数器592便总是输出有效信号。结果，与CIF格式对应的图像数据不经过SIF变换电路进行任何变换处理就输出了。如上所述，在本实施例中，通过利用方式信号选择是否使SIF变换电路操作，便可选择输出与CIF格式对应的图像数据或与SIF格式对应的图像数据。

下面，参照图18说明本发明第7实施例图像处理装置的图像变换电路。在第7实施例中，对352个点×288行的CIF格式的图像数据进行变换处理，可以得到与176个点×120行的QSIF格式对应的图像数据QSIF。

参照图18，图像变换电路包括CIF变换电路57、SIF变换电路59和数据1/2变换电路58。CIF变换电路57和上述一样，将从信号处理电路输入的数字图像信号DP变换为352个点×288行的CIF格式的图像数据CIF。SIF变换电路59将CIF格式的图像数据CIF变换为352个点×240行的SIF格式的图像数据SIF。数据1/2变换电路58和图9所示数据1/2变换电路一样，由图10所示点1/2变换电路581、行1/2变换电路582和输出时钟脉冲门583构成。

因此，当SIF格式的图像数据SIF输入具有上述结构的数据1/2变换电路58时，点1/2变换电路只将SIF格式图像数据的水平信息间隔跳过1/2，同时，向输出时钟脉冲门输出点时钟信号。另外，行1/2变换电路只将SIF格式图像数据的垂直信息间隔跳过1/2，同时向输出时钟脉冲门输出行时钟信号。通过上述操作，附加在SIF格式图像数据上的定时信号DCLK便输入到输出时钟脉冲门上，并且，由于输入了点时钟信号和行时钟信号，所以，和图10所示具体例子一样，从输出时钟脉冲门输出输出时钟信号YWCLK和UVWCLK。

通过上述操作，在本实施例中，从数据1/2变换电路58输出分别将SIF格式图像数据的水平信息和垂直信息分别变换为1/2而得到的176个点×120行的QSIF格式的图像数据QSIF。

下面，参照图19说明本发明第8实施例图像处理装置。在第8实施例中，可以得到352个点×240行的SIF格式的图像数据SIF。参照图19，CIF/SIF变换电路60包括垂直变换电路601、行变换电路602和水平变换电路603。垂直变换电路601和水平变换电路603将从信号处理电路输入的数字图像信号DP按垂直和水平的顺序变换为CIF格式。在垂直变换电路601和水平变换电路603之间具有行变换电路602。垂直变换电路601和水平变换电路603构成上述各实施例中的CIF变换电路57。行变换电路602具有与图15所示SIF变换电路59相当的功能，即将CIF格式图像数据的垂直数据从288行变换为240行。

在按上述方式构成的图像变换电路中，从信号处理电路输入的数字图像信号DP输入给构成CIF/SIF变换电路60的垂直变换电路601，由垂直变换电路601变换为仅将垂直数据变换为288行的图像数据。然后，具有299行垂直信息的图像数据输入给行变换电路602，通过进行上述行变换处理，成为具有240行垂直数据的图像数据。接着，具有240行垂直数据的图像数据输入给水平变换电路603，由水平变换电路603变换为水平数据为352个点的图像数据。结果，输入到CIF/SIF变换电路60上的数字图像信号DP变换为352个点×240行的SIF格式的图像数据SIF并输出。

另外，在本实施例中，使行变换电路602不操作时，CIF/SIF变换电路60也只实现作为CIF变换电路的功能。因此，只进行将从处理电路输入的数字图像信号DP变换为CIF格式图像数据的处理。这时，从CIF/SIF变换电路60输出与变换为352个点×288行的CIF格式对应的图像数据。因此，在本实施例中，通过选择是否使构成CIF/SIF变换电路60的行变换电路602操作，便可选择输出CIF格式的图像数据或SIF格式的图像数据。

在上述各实施例中，由于在CIF变换电路的后级附加了可将CIF格式图像数据变换为其他格式图像数据的格式变换电路，所以，可以非常容易地将CIF格式图像数据变换为其他格式的图像数据，例如QCIF格式的图像数据、SIF格式的图像数据或QSIF格式的图像数据。另外，通过控制格式变换电路的操作。可以从格式变换电路输出CIF格式的图像数据或其他格式的图像数据。结果，在上述各实施例中，不需要帧存储器、不必增大电路规模就可以得到所需格式的图像数据。

下面，参照图20说明本发明第9实施例图像处理装置。图20所示图像处理装置与图1所示图像处理装置的不同点在于图像变换电路变为图像变换电路56。其他与图1所示图像处理装置相同，所以，相同的部分标以相同的符号，在下文中省略详细的说明。

下面，参照图21说明图20所示图像变换电路。图像变换电路包括垂直变换电路61和水平变换电路62。数字图像信号DP输入到垂直变换电路61上。水平变换电路62连接在垂直变换电路61的后级上。

垂直变换电路61对于输入的数据进行逐次处理或者利用行存储器进行处理，变换为给定的行数。水平变换电路62对于输入的数据进行逐次处理，变换为给定的点数。由于上述结构是逐次处理数据，并不是利用帧存储器等进行数据处理、一举实现水平和垂直变换的，所以，不使用帧存储器也可以进行变换处理。

下面，说明利用上述图像变换电路进行的垂直和水平的变换处理。在下面的说明中，说明将一般为19万个像素的CCD(电荷耦合器件)或27万个像素的CCD中1个垂直方向上246行那种类型的数据变换为CIF格式288行的情况。

首先，说明图21所示垂直变换电路的结构。参照图22，垂直变换电路包括行存储器控制电路611、状态计数器612、加权发生器613、运算电路614和行存储器615～617。

图22所示垂直变换电路通过将6行变换为7行，将行数变换为288行。将6行变换为7行时，虽然通常可以考虑将数据存储到6行的行存储器内进行变换处理，但是，在本实施例中，通过在1行期间内处理7/6行的数据，利用3行的行存储器就可以进行变换处理了。不过，将246行直接从6行向7行变换时，只变成为287行，所以，实际上补足成变换的287行和1个消隐行。另外，水平方向的点数不能用7/6除尽时，也可以用最接近除尽的整数来处理6行，用最后的第7行进行整体调整。

行存储器控制电路611根据从图像信号处理电路提供的水平同步重合控制信号和表示点定时的点时钟，以从状态计数器612输出的写入行存储器信息为基础，将显示期间内1行的全部图像数据写入存储器615～617中的某一个内。图中虽然未示出，但是，数字图像信号作为写入数据从信息处理电路直接传送到各行存储器615～617上。

下面，说明图22所示垂直变换电路的操作。图23所示行存储器写入表示向哪一个行存储器进行写入。根据从状态计数器612输出的读出行存储器的信息，读出多个或1个行存储器的数据。图23所示行存储器读出表示读出哪一个行存储器。状态计数器612计数关于行存储器写入和读出的状态。

即，关于写入，根据水平同步重合控制信号，重复从0到5的计数，输出6个状态。另外，利用垂直同步重合的定时信号使写入和读出都初始化。这里，所谓垂直同步重合是例如垂直显示开始的时刻等。关于读出，计数点时钟，检测到1行处理的结束后，重复从0到6的计数，输出7个状态。

在上述垂直变换电路中，在1行期间内处理7/6行的数据，作成表示该数据有效的定时信号。但是，实际上，还考虑了利用运算电路等处理数据时所产生的延迟。

加权发生器613根据从状态计数器612输出的信息，发生运算中的加权位。另外，加权发生器613还发生直通信号，不进行有关变换后第0行和第6行的运算，输出原来的数据。运算电路614根据从状态计数器612输出的信息，选择行存储器615～617的数据，利用从加权发生器613输出的加权位进行运算。

通过上述变换处理，把6行数据如以下那样变换为7行，最后扩展成为280行。即，

变换后第0行←变换前第0行；

变换后第1行←(变换前第1行-变换前第0行)×6/7＋变换前第0行；

变换后第2行←(变换前第2行－变换前第1行)×5/7＋变换前第1行；

变换后第3行←(变换前第3行－变换前第2行)×4/7＋变换前第2行；

变换后第4行←(变换前第4行－变换前第3行)×3/7＋变换前第3行；

变换后第5行←(变换前第5行－变换前第4行)×2/7＋变换前第4行；

变换后第6行←变换前第5行。

上述变换结果以7/6行为单位输出，不能以连续1行的形式得到数据。因此，上述变换数据的有效期间是在1行显示期间＋1行消隐期间中的7/6×1行显示期间。

例如，在后级存在流水线形式的运算电路时，因为是根据点时钟接连不断地进行处理的，所以，对于上述不连续的数据不能直接处理。但是，通过对数据有效定时进行处理，停止向运算电路614传送时钟，便可防止误操作。

下面，作为水平方向的变换，说明将一般为27万个像素CCD或32万个像素CCD的512个点那种类型的数据变换为CIF格式352个点的情况。图24所示水平变换电路通过将16个点变换为11个点来进行上述变换操作。参照图24，水平变换电路包括状态计数器621、加权发生器622和运算电路623。

状态计数器621在水平数据的开始时刻进行初始化，此后，根据点时钟重复从0到15的计数，输出16个状态。加权发生器622根据从状态计数器621输出的信息输出运算中使用的加权值，同时通过发生直通信号，表示不进行运算的点。另外，利用加权发生器622还发生数据有效定时信号。

运算电路623是对输入信号进行顺序运算的电路，其简图示于图25。参见图25，运算电路和包括触发器6231、6232和运算器6233。虽然从图25所示的运算电路可以输出与16个点对应的16个点的运算结果，但是，为了只选择其中有效的11个点，从加权发生器622输出数据有效信号。

下面，参照图26说明图24所示水平变换电路的操作。为了简单起见，数据A、B、C用重复从0到15来表示，但是，实际上，它们是从0到511的不同数据。利用直通信号不进行运算时，即直接输出A一侧的值时，变换结果成为如下形式：

变换后第0点←变换前第0点；

变换后第1点←(变换前第2点－变换前第1点)×5/11＋变换前第1点；

变换后第2点←变换前第3点；

变换后第3点←(变换前第5点－变换前第4点)×4/11＋变换前第4点；

变换后第4点←变换前第6点；

变换后第5点←(变换前第8点－变换前第7点)×3/11＋变换前第7点；

变换后第6点←(变换前第9点－变换前第8点)×8/11＋变换前第8点；

变换后第7点←(变换前第11点－变换前第10点)×2/11＋变换前第10点

变换后第8点←(变换前第12点－变换前第11点)×7/11＋变换前第11点；

变换后第9点←变换前第13点；

变换后第10点←(变换前第15点－变换前第14点)×6/11＋变换前第14点。

如上述那样将16个点变换为11个点时，虽然数据本身是不连续地输出的，但是，通过使用表示数据有效定时的信号，可以防止后级电路的误操作。例如，将该数据直接输出到外部电路上时，只输出用于传送数据有效定时的时钟即可。这时的输出如图27所示。

另外，水平变换电路的前级如上述那样不连续地输出1行的数据时，如果不使用垂直一侧的数据有效定时，图25所示的运算电路就会处理不需要的数据，导致变换失败。但是，在垂直一侧的数据有效定时为无效的情况下，即，停止水平变换电路的点时钟时，不会将不需要的数据传送到图25所示触发器6231和6232上，从而可以正常地进行变换处理。

另外，如图27所示，在不允许的情况下，即利用无一定间隔的定时进行数据传送时，通过使用图28所示数据控制电路，就可以每隔一定周期进行数据输出。参见图28，数据控制电路包括FIFO写入电路624、1行写入检测电路625、FIFO读出电路626和FIFO627。

FIFO写入电路624在一指定数据有效时，就利用点时钟发生向FIFO627输入的写入信号。图中虽未示出，但是，假定从CIF变换电路例如上述水平变换电路输出的数据直接传送到FIFO627上。向FIFO写入电路624输入的写入信号也传送给1行写入检测电路625。1行写入检测电路625检测FIFO627的写入信号，在检测到1行(在CIF格式情况下为352个点)写入信号的时刻，向FIFO读出电路和626提供读出指令。FIFO读出电路626在检测到1行写入信号的时刻进行1行的FIFO读出。结果，就可将不连续地送来的数据变换为1行连续的数据。

在上述各实施例中，进行图像格式的变换时，通过在逐次处理图像数据的同时将垂直和水平的变换处理分离，不从帧存储器读出数据就可以进行图像格式的变换。结果，可以减少电路，并且容易实现ASIC化。另外，在扩展扫描线时，在不使用帧存储器的情况下，不是单纯地插入或删掉某些行，而是对行存储器的数据进行运算处理，所以可以提高图像质量。

另外，这时，在将6行变换为7行时，虽然通常可以考虑使用6行的行存储器，但是，与对于输入一侧的1行输出约7/6行数据的同时，通过提供数据存在的定时信号，利用3行的行存储器就可以完成同样的变换。因此，可以减少电路的元件数量，进而可以降低成本。

在进行水平方向的变换时，通过使用表示数据有效的定时信号和运算电路，不使用缓冲器和移位寄存器，通过将数据送入顺序运算电路，就可以完成变换。因此，可以减少电路的元件数量。另外，通过进行FIFO控制(该FIFO控制采用了1行写入检测)，也可以输出1行连续数据。

下面，说明本发明第10实施例图像处理装置。第10实施例是可以输出与矩形像素对应的高质量图像数据的图像处理装置。

图29所示第10实施例与图1所示第1实施例的不同点在于将摄像元件变为由41万个像素的CCD构成的摄像元件1a，图像变换电路变为与矩形像素对应的VGA格式的图像变换电路5c。其他部分与图1所示图像处理装置相同，所以，相同的部分标以相同的符号，在下述中省略详细的说明。

在第10实施例中，利用图像变换电路5c将摄像元件1a的41万个像素(768×494个像素)的图像数据变换为与矩形像素对应的VGA(640×480个点)格式。假定图像数据通过按奇数和偶数两次各传送1场(640×240个点)，构成一个图像。

这里，假定每个奇数偶数的场，分别以768×247个点读出41万个像素的CCD时，为了使垂直方向为240行，在本实施例中删掉上4行和下3行。另外，水平方向必须变换为640个点，在本实施例中，通过将12个点变换为10个点，可以成为640个点。通过进行上述垂直/水平变换，可以输出与矩形像素对应的VGA格式的图像数据。

下面，参照图30说明图29所示图像变换电路。图像变换电路包括垂直有效定时发生器63和12-10点变换器64。垂直有效定时发生器63包括第1LSTN信号计数器631、第2LSTN信号计数器632和开始信号发生器633。

其次，在图31和图32中示出了图像变换电路5c上的输入信号，即信号处理电路的输出信号，图31和图32用不同时间轴分别表示水平期间的开始和垂直期间的开始。

另外，图31(a)示出点时钟DCLK，图31(b)示出表示水平期间开始的水平开始信号LSTN，图31(c)示出亮度信号，图31(d)示出色度信号，图32(b)示出表示垂直期间开始的垂直开始信号FSTN，图32(c)示出亮度信号和色度信号。

如图31所示，在水平消隐期间结束的同时，点时钟DCLK和水平开始信号LSTN上升，输入有效的亮度信号和色度信号。

如图32所示，在垂直消隐期间结束的同时，水平开始信号LSTN和垂直开始信号FSTN上升，输入有效的亮度信号和色度信号。该垂直开始信号FSTN和水平开始信号LSTN由垂直和水平的驱动信号VD、HD形成。

本实施例图像变换电路5c，如图30所示，具有根据垂直开始信号FSTN和水平开始信号LSTN仅在垂直方向与有效的240行对应的期间输出有效开始信号START的垂直有效定时发生器63和进行水平方向的点数变换的12-10点变换器64。

垂直有效时序发生器63包括用于削除上4行的第1LSTN信号计数器631、用于计数有效240行的第2LSTN信号计数器632和根据这两个计数器631和632的输出仅在删掉了上4行后有效的240行期间输出有效开始信号START的开始信号发生器633。

图33是用于说明垂直有效时序发生器63操作的时序图，图33(a)示出垂直开始信号FSTN，图33(b)示出水平开始信号LSTN，图33(c)示出第1LSTN计数器631的输出，图33(d)示出第2LSTN信号计数器632的输出，图33(e)示出开始信号START。

如图33所示，第1LSTN计数器631用垂直开始信号FSTN为有效时的水平开始信号LSTN前沿清零，将水平开始信号的前沿计数到4为止。第2LSTN信号计数器632用垂直开始信号FSTN为有效时的水平开始信号LSTN的后沿清零。另外，第2LSTN信号计数器632在开始信号START为有效的期间，计数水平开始信号LSTN的后沿，当计数值达到240时，START信号发生器633提供用来使开始信号START成为无效信号的输出。开始信号发生器633用第1LSTN信号计数器631的计数值成为4之后紧接着的水平开始信号LSTN的前沿使开始信号START成为有效，同时，在第2LSTN信号计数器632的计数值成为240时使开始信号START成为无效。

即，在垂直有效定时发生器63中，仅在与删掉了上4行、下3行后的240行对应的期间输出有效的开始信号START。

作为进行水平方向点数变换的12-10点变换器64，虽然有从12个点中间隔跳过2个点的方法和在12个点的数据上分别乘以系数进行运算的方法，但在本实施例中，采用计算的方法。

这里，从图像信号处理电路4输出的图像数据，与点时钟DCLK同步地在1行期间连续地传送，因此，对于这样的图像数据的12个点输出10个点时，如果输出采用点时钟DCLK的10/12的同步信号，或者与点时钟DCLK同步地输出运算结果，则必须插入2个点多余的数据。

在本实施例中，与点时钟DCLK同步地输出计算结果，同时，插入2个点的无效数据，并发生表示输出数据有效/无效的数据有效信号DATACTV。

图34是用于说明图30所示12-10个点变换器64中上述操作的时序图，图34(a)示出点时钟DCLK，图34(b)示出水平开始信号LSTN，图34(c)示出点序号，图34(d)示出运算结果即输出数据，图34(e)示出表示输出数据有效无效的数据有效信号DATACTV。这里，输出数据进行输出的序号表示运算中使用的序号，例如，1＋2表示对第1个点与第2个点的图像数据进行运算后算出的结果。上述运算不是单纯的加法运算，实际上分别加了加权值，在本实施例中，是进行如下运算：

变换后第0点＝变换前第0点；

变换后第1点＝(变换前第1点×4＋变换前第2点×1)/5；

变换后第2点＝(变换前第2点×3＋变换前第3点×2)/5；

变换后第3点＝(变换前第3点×2＋变换前第4点×3)/5；

变换后第4点＝(变换前第4点×1＋变换前第5点×4)/5；

变换后第5点以后，和变换后第0点以后相同。

在输出中对12个点插入2个点的无效数据，在本实施例中，如图34所示，在与变换前第1个点和第7个点对应的位置上插入无效数据。

表示输出数据有效/无效的数据有效信号DTACTV，是将设在12-10点变换器64内的计数点序号的点计数器(图中未示出)的计数值进行译码后而形成的。关于色度信号，从6个点中简单地间隔跳过1个点。

数据有效信号DTACTV和上述开始信号START经过“与”处理后，作为图30所示数据有效定时信号而输出。因此，在图像变换电路5c的后级，通过只读入在数据有效定时信号有效期间内变换的图像数据，便可接收与640个点×240个点的矩形像素对应的VGA格式图像数据。

如上所述，是将从摄像元件1a的CCD输出图像数据进行A/D变换后，经过数字处理得到与矩形像素对应的图像数据的，所以，与已经一度变换为模拟信号后再进行A/D变换的情况相比，可以提供图像质量不劣化的高质量图像，而且，也不限与矩形像对应的CCD。

输出的图像数据是数字信号，读入个人计算机及工作站时，不需要进行A/D变换等，结果，微机及工作站一侧的接口与现在的模拟输入对应的接口相比，可以用简单的结构来实现。

图35是图29所示图像变换电路其他具体例子的结构框图，该图像变换电路前级的结构，和图29的实施例相同。

在本实施例中，根据方式的指定，变换为与上述实施例一样的矩形像素对应的VGA(640×480个点)格式(第1格式)、或变换为将VGA格式的点数和行数变换为1/2的QVGA(320×240个点)格式(第2格式)、或者变换为将QVGA格式的点数和行数变换为1/2的Q²VGA(160×120个点)格式(第3格式)。

因此，具有VGA变换电路65、QVGA变换电路66、Q²VGA变换电路67和有效/无效控制电路68。VGA变换电路65和上述实施例一样，将从图29所示图像信号处理电路4输出的图像数据变换为VGA格式，同时，发生数据有效定时信号；QVGA变换电路66将VGA格式变换为QVGA格式；Q²VGA变换电路67将QVGA格式变换为Q²VGA格式；有效/无效控制电路68根据由图中未示出的微计算机及操作开关等指定变换方式的方式指定信号，禁止或允许各变换电路65～67的变换操作。VGA变换电路65的结构，和上述实施例相同，所以，省略其说明。

将从VGA变换电路65输出的VGA格式的图像数据变换为QVGA格式的图像数据的QVGA变换电路66，对垂直方向通过只处理奇数场或偶数场一者的数据，变换为240行；对水平方向通过求相邻两点的平均值，变换为320个点。场的识别，利用例如从图29驱动电路7中使用的一般定时IC等输出的场识别脉冲进行。

对于水平方向，和上述实施例一样，与点时钟DCLK同步地进行图像数据的输入和输出时，必须对2个点插入1个点的有效数据，因此，在本实施例中，发生表示有效数据定时的第1数据有效信号DTACTV1。

图36是用于说明QVGA变换电路的变换操作的时序图，图36(a)示出时钟DCLK，图36(b)示出水平开始信号LSTN，图36(c)示出从VGA变换电路65输出的VGA输出数据，图36(d)示出表示VGA输出数据有效/无效的数据有效信号DTACTV，图36(e)示出点时钟DCLK与延迟1个点时钟的数据有效信号DTACTV的“与”输出即时钟信号VCLK，图36(f)示出相邻两个点平均值的计算结果，图36(g)示出表示输出数据的有效/无效的第1数据有效信号DTACTV1。第1数据有效信号DTACTV1是利用时钟信号VCLK的前沿使电平翻转的信号。

QVGA变换电路66中水平方向的计算，使用输出相邻数据平均值的运算器，同时，作为时钟使用点时钟DCLK，作为时钟允许信号使用数据有效信号DTACTV，这样，便可只将进行VGA变换时的有效数据输入到运算器上。

另外，也可以使用点时钟DCLK和延迟1个点时钟的数据有效信号DTACTV的“与”输出即时钟信号VCLK作为时钟，代替时钟允许信号，这时，电路结构如图37所示，由两级触发器661和662及运算器663构成。

表示QVGA变换电路66的QVGA输出数据有效无效的数据有效定时信号是第1数据有效信号DTACTV1和上述场识别脉冲的“与”输出，该数据有效定时信号与QVGA输出一起提供到Q²VGA变换电路67上。

下面，说明将从QVGA变换电路66输出的QVGA格式图像数据变换为Q²VGA格式图像数据的Q²VGA变换电路67。在Q²VGA变换电路67中，将QVGA格式的图像数据在垂直和水平方向上一起变换为1/2。

首先，对垂直方向，虽然有计算两行数据的平均值以后再归纳为1行的方法和简单地间隔跳跃1行的方法等，但是，在本实施例中，采用计算两行数据的平均值以后再归纳为1行的方法。因此，每隔两行将有效的数据变为1行，所以，发生了表示行有效/无效的行有效信号LNAV。

对于水平方向，和QVGA变换电路66进行的变换一样，通过取相邻两个点的平均值进行变换，发生表示变换数据有效/无效的第2数据有效信号DTACTV2。

参见图38，Q²VGA变换电路67包括行存储器控制电路671、行存储器672、垂直1/2运算器673、水平1/2运算器674、行有效/无效指令信号发生器675和点有效/无效指令信号发生器676。

行存储器控制电路671控制将QVGA输出数据写入行存储器672，同时，读出1行前的数据，这样，便在垂直1/2运算器673中算出1行前的QVGA输出数据与现在的QVGA输出数据的平均值。将该数据输入到水平1/2运算器674上，算出与相邻点的平均值。

在行有效/无效指令信号发生器675中，根据图39(c)所示开始信号START和图39(b)所示水平信号LSTN，发生每隔1行成为有效的图39(d)所示有效信号LNAV。

在点有效/无效指令信号发生器676中，根据图40(b)所示水平开始信号LSTN、图40(e)所示第1数据有效信号DTACTV1和图40(a)所示点时钟信号DCLK，发生每隔1个第1数据有效信号DTACTV1成为有效的第2数据有效信号DTACTV2。

在水平1/2运算器674中，将在进行QVGA变换中使用的图40(c)所示时钟信号VCLK作为时钟使用，为了得到图40(f)所示运算结果，即使得不到实际输入相邻数据的平均值，也必须在隔开1个点的数据间进行运算。

因此，在本实施例中，水平1/2运算器674如图41所示，设有3级触发器664～666，利用运算器667对第1级触发器664的输出与第3级触发器666的输出进行运算。

表示Q²VGA变换电路67的Q²VGA输出数据有效/无效的数据有效定时信号是第1数据有效信号DTACTV1、上述场识别脉冲、行有效信号LNAV和第2数据有效信号DTACTV2的“与”输出，该数据有效定时信号和Q²VGA输出信号一起输出。

图35所示有效/无效控制电路68根据方式指令，例如指定VGA方式时，只允许VGA变换电路65的变换操作，禁止后级QVGA变换电路66和Q²VGA变换电路67的变换操作。利用直通信号使从VGA变换电路65输出的VGA输出数据和数据有效定时信号通过。另外，当指定QVGA方式时，允许VGA变换电路65和QVGA变换电路66的变换操作，禁止后级Q²VGA变换电路67的变换操作。利用直通信号使从QVGA变换电路66输出的QVGA输出数据和数据有效定时信号通过。另外，当指定Q²VGA方式时，允许所有变换电路65～67的变换操作。

如上所述，通过在VGA变换电路65的后级设置QVGA变换电路66和Q²VGA变换电路67，与单独进行5各个变换的情况相比，利用比较简单的电路结构就可以完成向多种格式的变换。

而且，利用共同的点时钟DCLK可以使图像数据通过各变换电路65～67，所以，不需要变换图像数据的传送速度，同时，非常适用于时钟行数受限定的FPGA(场可编程序门阵列)情况。

图42是图35所示Q²VGA变换电路的其他具体例子的结构。图42所示结构中与图38对应的部分标以相同的符号，下文中省略其说明。

图42所示Q²VGA变换电路将水平1/2运算器677设在行存储器379的前级，同时，将第2数据有效信号DTACTV2输入到行存储器电路678上，使行存储器678的行存储器时钟与表示水平1/2变换数据有效的第2数据有效信号DTACTV2重合。

下面，参照图43说明图42所示Q²VGA变换电路的操作。行存储器679利用图43(a)所示的复位脉冲使读出、写入的指示器复位，利用图43(h)所示的行存储器时钟进行位置数据的读出和写入，同时进行向同一地址的写入和读出。

在图42所示Q²VGA变换电路中，由于只写入水平变换后的数据，所以，与图38所示Q²VGA变换电路的结构相比，可以减小行存储器的容量。其他部分的结构与上述实施例相同。

下面，参照图44说明图29所示图像变换电路的又一个具体例子。在图44所示结构中，与图35对应的部分标以相同的符号，下文中省略其详细说明。

在图44所示图像变换电路中，将边缘增强电路69设在Q²VGA变换电路67的后级，同时利用有效/无效控制电路68a禁止或允许该边缘增强电路69的增强操作。

边缘增强电路69由大家熟知的现有边缘增强用滤波器构成，用以增强由于各变换电路65～67中的运算使轮廓变得不鲜明的图像的轮廓。其他部分的结构与上述实施例相同。

下面，说明本发明其他变换格式的应用。例如，除了上述实施例的41万个像素的CCD外，还可以与22万个像素的CCD(362×582个像素)对应，也可以应用于第1阶段的变换为CIF(352×280个点)、第2阶段的变换为QCIF(176×144个点)的情况。

对于上述情况，利用与上述实施例VGA变换电路65相当的第1变换电路，例如通过将点数各删掉左4个点右6个点，同时，将一种场的行数删掉上3行，变换为与CIF格式对应的图像数据，利用直通信号使该图像数据通过上述实施例的QVGA变换电路66，通过利用Q²VGA变换电路67进行和上述相同的处理，可以变换为QCIF格式的图像数据。

这时，Q²VGA变换电路67中水平方向的平均值的计算，不是像上述实施例那样在隔开1个点的点间进行计算，而是进行相邻点间的计算，所以，不能直接利用图41所示的水平1/2运算器。因此，也可以如图45所示，设置可以选择第一级触发器664或第2级触发器665的输出的选择器668，以便和上述实施例一样地可以选择向Q²VGA格式的变换或向QCIF格式的变换。另外，本发明也可以应用于与27万个像素的CCD(514×492像素)对应、第1阶段的变换为向QVGA格式变换、第2阶段的变换为向Q²VGA格式变换的情况。

这时，利用与上述实施例VGA变换电路65相当的第1变换电路，例如，通过对点数进行从16个点向10个点的变换，同时，对一种场的行数上下各删掉3行，变换为QVGA格式的图像数据，利用直通信号使该图像数据通过上述实施例QVGA变换电路66，通过利用具有图45所示水平1/2运算器的Q²VGA变换电路同样进行处理，可以变换为Q²VGA格式。

如上所述，在第2阶段的变换中，可以有效地利用具有图45所示水平1/2运算器的Q²VGA变换电路。所以，将三个变换电路65～67作为一个电路进行自动转换集成(ASIC)化时，虽然对于第1阶段的变换，必须根据其用途分别进行设计，但是，由于第2阶段的变换如上述那样可以共用Q²VGA变换电路67，所以，不仅可以提高自动转换集成电路(ASIC)的通用性，同时还可以提高生产效率。在上述实施例中，具有三个变换电路，但是，作为本发明的另一个实施例，也可以具有两个或四个以上的变换电路。

下面，参照附图说明本发明第11实施例图像处理装置。图46是本发明第11实施例图像处理装置的结构框图。

参见图46，图像处理装置包括摄像机头部CH和数字信号处理部DS。摄像机头部CH包括摄像元件1、前置处理电路2、A/D变换电路3、驱动电路7和头部控制电路11。数字信号处理部DS包括图像信号处理电路4、图像变换电路12、图像检测电路9和图像变换控制电路13。图46所示图像处理装置与上述各实施例图像处理装置中相同的部分标以相同的符号，在下文中省略其详细说明。

头部控制电路11控制A/D变换电路3、驱动电路7、还控制摄像机头部CH的操作。图像变换电路12根据从图像信号处理电路4输出的亮度信号Y、色差信号R-Y、B-Y变换为由图像变换控制电路13指定的图像尺寸例如CIF、VGA等的图像数据，并向外部输出。图像变换电路12由FPGA(场可编程门阵列)构成，可以对与程序数据相应的任意逻辑进行编程。图像变换控制电路13把实现指定的最佳图像变换方法的给定逻辑，在图像变换电路12内部的逻辑电路中编程。

下面，说明图46所示图像变换控制电路13的控制操作。图47是用于说明图46所示图像变换控制电路的控制操作的流程图。

参见图47，首先，在步骤S1上，把图像检测电路9的判断结果输入到图像变换控制电路13上。然后，在S2上，确认判断结果是否为活动图像。是活动图像时，则转移到S7，为了将图像变换电路12的图像变换方法设定为活动图像用的方法，将FPGA的内部逻辑电路编程为给定的逻辑。不是活动图像时，在S3上，确认是否为人物的静止图像。是人物的静止图像时，则转移到S8，为了将图像变换电路12的图像变换方法设定为人物用的方法，将FPGA内部的逻辑电路编程为给定的逻辑。

另一方面，当判断为不是人物的静止图像时，这时可以判断为是静止图像并且是文本，所以，在S4上，为了将图像变换电路12的图像变换方法设定为文本用的方法，将FPGA内部的逻辑电路编程为给定的逻辑。这里，图像变换电路12由FPGA等可编程的逻辑电路构成，通过改写与FPGA连接的EPROM(电可擦可编程序只读存储器)等存储器的内容，或者通过指定存储器的地址，可以简单地设定FPGA内部的逻辑电路。

在上述S4、S7和S8上的各项处理结束时，在S5上，图像变换电路12根据设定的逻辑，将按给定的图像变换方法输入的数字图像信号变换为与给定的图像格式对应的图像数据FD，并输出。接着，在S6上，确认数据是否结束。数据已结束时，处理即告结束；数据未结束时，则转移到S1，继续进行以后的处理。即，后面还有数据时，再次根据图像检测电路9的判断结果设定图像变换电路12内部的逻辑电路，根据设定了的给定逻辑进行与图像的特征相应的图像格式的变换处理，输出给定图像格式的图像数据FD。

下面，说明由上述处理设定的图像变换电路12的具体例子，图48是图46所示图像变换电路12的第1个例子的结构框图。第1个具体例子是图像变换控制电路13按上述流程图将图像变换电路12设定为进行文本用的图像变换的图像变换电路12a的例子。

参见图48，图像变换电路12a包括接口(I/F)120和VGA变换电路121。VGA变换电路121用于删掉输入数字图像信号DP中水平方向的一些点和垂直方向的一些行。即，删掉奇数和偶数各场的上4行和下3行，同时，将6个点的数据变换为5个点，输出与VGA格式对应的图像数据VGA。利用通过接口120从图像变换控制电路13输出的程序数据PDa，对FPGA内部的逻辑电路进行编程，构成VGA变换电路121。

下面，说明图46所示图像变换电路12的第2个具体例子。图49是图46所示图像变换电路12的第2个具体例子的结构框图。第2个具体例子是图像变换控制电路13按上述流程图将图像变换电路12设定为进行人物用的图像变换的图像变换电路12b的例子。

参见图49，图像变换电路12b包括接口120、VGA变换电路121和水平1/2变换电路122。利用通过接口120从图像变换控制电路13输出的程序数据PDb将FPGA内部的逻辑电路编程为进行人物用的图形变换的处理逻辑，构成VGA变换电路121和水平1/2变换电路122。VGA变换电路121和图48所示VGA变换电路121一样，将数字图像信号DP变换为与VGA格式对应的图像数据，并输出给水平1/2变换电路122。水平1/2变换电路122将输入图像数据中水平方向的点数变换为1/2，输出与QVGA对应的图像数据QVGA。

下面说明图46所示图像变换电路12的第3个具体例子。图50是图46所示图像变换电路12的第3个具体例子的结构框图。第3个例子是图像变换控制电路13按上述流程图将图像变换电路12设定为进行活动图像用的图像变换的图像变换电路12c的例子。

参见图50，图像变换电路12c包括接口120、VGA变换电路121、水平1/2变换电路122和垂直水平1/2变换电路123。利用通过接口120从图像变换控制电路13输出的程序数据PDc将FPGA内部的逻辑电路编程为进行活动图像用的图像变换的给定逻辑，构成VGA变换电路121、水平1/2变换电路122和垂直-水平1/2变换电路123。VGA变换电路121和水平1/2变换电路122与图49所示图像变换电路12b的操作一样，并将与QVGA格式对应的图像数据输出给垂直-水平1/2变换电路123。垂直-水平1/2变换电路123将输入的图像数据的垂直方向的行数删掉1/2，将水平方向的点数删掉1/2，输出与1/16VGA格式对应的图像数据1/16VGA。

如上所述，在第11实施例中，通过将由1个FPGA构成的图像变换电路12编程为给定的逻辑，可以输出与图像特征相应的图像格式的变换方式对应的图像数据，从而不增大电路规模就可以进行任意图像格式的变换处理。即，与图13所示的现有图像变换电路比较时，不必设置开关SW1和SW2，另外，进行其他图像格式的变换例如CIF变换、SIF变换时，也不必分别设置与各变换方式对应的电路，通过预先设置认为变换所必须的最小规模的FPGA电路，就可以构成与所有变换对应的图像变换电路，从而可以抑制电路规模的增大。

下面，参照附图说明本发明第12实施例图像处理装置。图51是本发明第12实施例图像处理装置的结构框图。图51所示图像处理装置与图46所示图像处理装置的不同点是数字信号处理部变为接收来自外部控制装置16的控制信号而操作的数字信号处理部DSa，其他部分与图46所示图像处理装置相同，所以，相同的部分标以相同的符号，下文中省略其说明。

参见图51，数字信号处理部DSa包括图像变换电路12、数字信号处理电路14和信号处理部控制电路15。数字信号处理电路14和图像变换电路12由可编程为任意逻辑的FPGA构成。从外部控制装置16输出的指定摄像元件1的分辨率和图像变换电路12的变换方法的控制信号输入到信号处理部控制电路15上。信号处理部控制电路15根据输入的控制信号，向数字信号处理电路14输出程序数据PD1，同时，向图像变换电路12输出程序数据PD2。数字信号处理电路14根据程序数据PD1对内部的逻辑电路进行编程，构成进行给定的图像信号处理的数字信号处理电路。另外，图像变换电路12根据程序数据PD2对内部的逻辑电路进行编程，构成进行给定的图像格式变换处理的图像变换电路。从摄像机头部CH输出的数字图像信号DI输入到数字信号处理电路14上、进行了给定的图像信号处理后，输出数字图像信号DP。图像变换电路12对输入的数字图像信号DP进行给定的图像格式变换处理，输出与给定的图像格式对应的图像数据FD。

下面，说明图51所示信号处理部控制电路15的控制操作。图52是用于说明图51所示信号处理部控制电路15的控制操作的流程图。

参见图52，首先，在步骤S11上，从微计算机等外部控制装置输入指定摄像元件1分辨率和图像变换电路12变换方法的控制信号。然后，在步骤S12上判断输入的控制信号是指定摄像元件1的分辨率还是指定变换方法。是指定变换方法时，则转移到S13，是指定分辨率时，则转移到S22。

是指定分辨率时，在步骤S22上开始进行数字信号处理电路14的控制。然后，在S23上，判断摄像元件1的分辨率是否为19万个像素。是19万个像素时，就转移到S20；是其他情况时，就转移到S24。是19万个像素时，在S20上，根据19万个像素用的图像信号处理方法设定数字信号处理电路14内部的逻辑电路。不是19万个像素时，在S24上，判断是否为27万个像素。是27万个像素时，转移到S21，根据27万个像素用的图像信号处理方法设定数字信号处理电路14内部的逻辑电路；不是27万个像素时，就判断分辨率为41万个像素，并在S25上根据41万个像素用的图像信号处理方法设定数字信号处理电路14内部的逻辑电路。通过上述处理，构成实现与摄像元件1的分辨率相应的图像信号处理的数字信号处理电路14。然后，在S26上，根据设定的图像信号处理，对输入的数字图像信号DI进行处理，并输出数字图像信号DP。接着，在S27上，判断数据的输入是否结束。数据的输入结束时，处理即告结束；数据的输入未结束时，则转移到S11，继续进行处理。

另一方面，在步骤S12上，判断为变换方法时，在S13上，开始进行图像变换电路的控制。首先，在S14上，判断是否为活动图像用的变换方法。是活动图像用的变换方法时，在S18上，就将与活动图像用的图像变换方法相应的逻辑电路设定为数字信号处理电路14。另一方面，不是活动图像用的变换方法时，在S15上，判断是否为人物静止图像用的变换方法。是人物用的变换方法时，在S19上，就将与人物用的图像变换方法相应的逻辑电路设定为图像变换电路12。另一方面，不是人物静止图像用的变换方法时，如果是文本用的变换方法，就在S16上，将与文本用的图像变换方法相应的逻辑电路设定为图像变换电路12。通过上述处理，将与指定的变换方法相应的逻辑电路设定为图像变换电路12。然后，在S17上，利用设定的图像变换电路12进行图像格式的变换处理，并输出与给定的图像格式对应的图像数据FD。接着，在S27上，判断数据是否结束，未结束时则转移到S11，若数据已结束时，处理即告结束。

下面，说明按图52所示流程图设定的数字信号处理电路的具体例子。图53是图51所示数字信号处理电路第1个具体例子的结构框图。在下面的说明中，考虑作为图51所示摄像元件1使用19万个像素、27万个像素或41万个像素的CCD进行数字信号处理并向图像变换电路输出的情况。这时，所谓数字信号处理电路假定包括所谓的图像信号处理电路和用于进行图像信号处理的定时发生电路及其周边电路。

第1个具体例子是信号处理部控制电路15按上述流程图将数字信号处理电路14设定为进行19万个像素用的数字图像信号处理的数字信号处理电路14a的例子。

参见图53，数字信号处理电路14a包括接口140、RBY_L分离电路141、RBY_L色差处理电路142、亮度信号处理电路143和19万个像素定时发生电路144。利用通过接口140从信号处理部控制电路15输出的程序数据PD1a将FPGA内部的逻辑电路编程为给定的逻辑，构成RBY_L分离电路141、RBY_L色差处理电路142、亮度信号处理电路143和19万个像素定时发生电路144。

从A/D变换电路输出的数字图像数据DI输入RBY_L分离电路141，分离为色差信号R-Y、B-Y，并输出给RBY_L色差处理电路142。RBY_L色差处理电路142对输入色差信号R-Y、B-Y的增益和位相进行调整。数字图像信号DI输入到亮度信号处理电路143上，亮度信号处理电路143进行亮度信号Y的增益及限幅电平的调整等处理。另外，19万个像素定时发生电路144将与19万个像素用的图像信号处理方法对应的给定的定时信号输出给RBY_L分离电路141、RBY_L色差处理电路142和亮度信号处理电路143，RBY_L分离电路141、RBY_L色差处理电路142和亮度信号处理电路143根据输入的定时信号进行上述操作。通过上述处理，将进行了19万个像素用的图像信号处理的亮度信号Y、色差信号R-Y、B-Y作为数字图像信号DP而输出。

下面，说明图51所示数字信号处理电路的第2个具体例子。图54是图51所示数字信号处理电路第2个具体例子的结构框图。第2个具体例子是信号处理部控制电路15按图52所示的流程图将数字信号处理电路14设定为进行27万个像素用的数字图像信号处理的数字信号处理电路14b的例子。

图54所示数字信号处理电路14b与图53所示数字信号处理电路14a的不同点，在于构成27万个像素定时发生电路145取代19万个像素定时发生电路144。其他部分相同，所以，相同的部分标以相同的符号，下文中省略其说明。利用通过接口140从信号处理部控制电路15输出的程序数据PD1b将FPGA内部的逻辑电路编程为给定的逻辑，构成RBY_L分离电路141、RBY_L色差处理电路142、亮度信号处理电路143和27万个像素定时发生电路145。27万个像素定时发生电路145将适合于27万个像素用的图像信号处理的定时信号输出给RBY_L分离电路141、RBY_L色差处理电路142和亮度信号处理电路143。RBY_L分离电路141、RBY_L色差处理电路142和亮度信号处理电路143根据输入的定时信号，进行与图53所示数字信号处理电路一样的操作。结果，数字信号处理电路14b便可输出进行了27万个像素用的图像信号处理的数字图像信号DP。

下面，说明图51所示数字信号处理电路的第3个具体例子。图55是图51所示数字信号处理电路第3个具体例子的结构框图。第3个具体例子是信号处理部控制电路15按图52所示的流程图将数字信号处理电路14设定为进行41万个像素用的数字图像信号处理的数字信号处理电路14c的例子。

图55所示数字信号处理电路14c与图53所示数字信号处理电路14a的不同点，在于构成41万个像素定时发生电路146取代19万个像素定时发生电路144。其他部分相同，所以，相同的部分标以相同的符号，下文中省略其说明。

利用通过接口140从信号处理部控制电路15输出的程序数据PD1c将FPGA内部的逻辑电路编程为给定的逻辑，构成RBY_L分离电路141、RBY_L色差处理电路142、亮度信号处理电路143和41万个像素定时发生电路146。41万个像素定时发生电路146将适合于41万个像素用的图像信号处理的定时信号输出给RBY_L分离电路141、RBY_L色差处理电路142和亮度信号处理电路143。RBY_L分离电路141、RBY_L色差处理电路142和亮度信号处理电路143根据输入的定时信号，进行与图53所示数字信号处理电路一样的操作。结果，数字信号处理电路14c便可输出进行了41万个像素用的图像信号处理的数字图像信号DP。

如上所述，由于数字信号处理电路14由FPGA构成，所以，通过利用给定的程序数据进行给定逻辑的编程，可以实现任意的图像信号处理。因此，利用一个FPGA可适用于任意的图像信号处理，从而不增大电路规模便可进行任意的图像信号处理。

另外，图51所示图像变换电路12和图46所示图像变换电路一样由FPGA构成，根据从信号处理部控制电路15输出的程序数据，可以实现任意的图像格式变换处理。因此，数字信号处理电路14和图像变换电路12都可以根据摄像元件1的分辨率或指定的变换方法实现任意的图像信号处理和图像格式变换处理。另外，例如作为摄像元件1，使用析象器中所用的行传感器也不必设置新的电路就可以进行与行传感器的分辨率相应的图像信号处理和图像格式变换处理。

下面，说明本发明第13实施例图像处理装置。图56是本发明第13实施例图像处理装置的结构框图。

参见图56，图像处理装置包括静止图像用摄像机头部CHa、活动图像用摄像机头部CHb和数字信号处理部DSb。静止图像用摄像机头部CHa包括摄像元件1、前置处理电路2a、A/D变换电路3a、驱动电路7a和头部控制电路11a。活动图像用摄像机头部CHb包括摄像元件1b、前置处理电路2b、A/D变换电路3b、驱动电路7b和头部控制电路11b。数字信号处理部DSb包括信号切换电路18、数字信号处理电路14、图像变换电路12、信号处理部控制电路17、控制电路19和图像存储器20。

作为摄像元件1a，使用19万个像素的CCD；作为摄像元件1b，使用41万个像素的CCD。另外，作为摄像元件1a也可以使用析像器中使用的行传感器等。静止图像用摄像机头部CHa和活动图像用摄像机头部CHb与图46所示的摄像机头部CH的操作基本上相同，分别输出静止图像的数字图像信号SDI和活动图像的数字图像信号MDI。

信号切换电路18根据控制电路19的控制，从输入的静止图像的数字图像信号SDI和活动图像的数字图像信号MDI中选择一者输出给数字信号处理电路14。数字信号处理电路14和图像变换电路12，和第12实施例一样由FPGA构成，可以利用从信号处理部控制电路17输出的程序数据PD1和PD2编程为任意的逻辑。数字信号处理电路14根据编了程的逻辑生成亮度信号Y、色差信号R-Y、B-Y的数字图像信号DP，同时，进行白平衡处理和伽码校正处理等。图像变换电路12根据输入的亮度信号Y、色差信号R-Y、B-Y变换为由信号处理部控制电路17指定的图像尺寸例如CIF、VGA等的图像数据并输出。图像存储器20根据控制电路19的控制，存储由图像变换电路12进行了图像变换处理的静止图像的数字数据。信号处理部控制电路17根据由控制电路19指定的分辨率和图像变换格式的变换方法，将数字信号处理电路14和图像变换电路12编程为给定的逻辑。控制电路19由微计算机等构成，按如下方式控制信号处理部控制电路17、信号切换电路18和图像存储器20。首先，当活动图像的数字图像信号MDI处于消隐期间时，信号切换电路18将静止图像的数字图像信号SDI输出给数字信号处理电路14。数字信号处理电路14和图像变换电路12进行适合于摄像元件1a分辨率和静止图像处理的一部分图像信号处理和图像格式变换处理，逐次将生成的图像数据存储到图像存储器20内。图像存储器20存储输入的图像数据，并在所有的处理结束后，输出静止图像数据SFD。另外，当活动图像的数字图像信号MDI不是在消隐期间时，信号切换电路18将活动图像的数字图像信号MDI输出给数字信号处理电路14。数字信号处理电路14和图像变换电路12进行适合于摄像元件1b分辨率和活动图像的图像信号处理和图像格式变换处理，并输出活动图像数据MFD。

下面，说明图56所示控制电路的控制操作。图57是用于说明图56所示控制电路的控制操作的流程图。

参见图57，首先，在步骤S31上确认从活动图像摄像机即活动图像用摄像机头部1b输出的活动图像的数字图像信号MDI是否在消隐期间。是在消隐期间时，则转移到S37；是其他情况时，转移到S32。在消隐期间以外时，在S32上向信号处理部控制电路17指定活动图像用的变换方法。然后，在S33上向信号处理部控制电路17指定分辨率为19万个像素。然后，在S35上，信号处理部控制电路17将数字信号处理电路14和图像变换电路12设定为进行活动图像用的图像信号处理和图像格式变换处理。然后，在S36上，利用设定的数字信号处理电路14和图像变换电路12进行活动图像用的处理，并输出活动图像的图像数据MFD。输出后再回到S31，继续进行以后的处理。

另一方面，当活动图像的数字图像信号MDI处在消隐期间时，在S37上，确认是否输出了静止图像的数字图像信号SDI。未输出时，则转移到S32，继续进行以后的处理；输出时，则转移到S38。当输入静止图像的数字图像信号SDI时，在S38上，向信号处理部控制电路17指定静止图像用的变换方法。然后，在S39上，向信号处理部控制电路17指定分辨率为41万个像素。然后，在S40上，信号处理部控制电路17将数字信号处理电路14和图像变换电路12编程为与静止图像用的图像信号处理和图像格式变换处理对应的逻辑。数字信号处理电路14和图像变换电路12根据设定的逻辑，进行一部分静止图像用的图像信号处理和图像格式变换处理，并将变换了的图像数据输出给图像存储器20。

然后，在步骤S41上，图像存储器20累积变换了的结果。然后，在S42上，确认在图像存储器20中累积的静止图像是否已构成一幅。未构成一幅静止图像时，则转移到S31，继续进行以后的处理；已构成一幅静止图像时，则转移到S43。在S43上，将图像存储器20中累积的1幅静止图像作为图像数据SFD向外部输出。

通过上述操作，在消隐期间即没有必要利用数字信号处理电路14和图像变换电路12处理活动图像的数字图像信号MDI的期间，进行静止图像的数字图像信号SDI的处理，所以，可以高效率地处理活动图像和静止图像。另外，由于上述处理是利用由FPGA构成的数字信号处理电路14和图像变换电路12进行的，所以，电路规模不用增大。另外，在第13实施例中，可以进行与摄像元件分辨率和图像特征相应的图像信号处理和图像格式变换处理，所以，不必增大电路规模便可实现最佳的图像信号处理和图像格式变换处理。

另外，在上述实施例中，是对两个摄像机头部即两种图像进行处理，但是，如果数字信号处理部DSb的处理速度快，也可以处理三种以上的图像。对于电视会议等1个画面传送的几种活动图像，利用图像存储器高速度地进行静止图像的处理，也可以提高总体的处理效率。

下面，参照附图说明本发明第14实施例图像处理装置即数字摄像机。图58是本发明第14实施例图像处理装置的结构框图。

参见图58，图像处理装置包括摄像机头部CHR和数字信号处理部DSR。摄像机头部CHR包括ROM(只读存储器)11。数字信号处理部DSR包括数字信号处理电路14和串行ROMI/F22。

数字信号处理部DSR由FPGA构成，可以编程为与程序数据相应的任意的逻辑。在摄像机头部CHR内具有ROM21，其中存储着用于对数字信号处理电路14内部的FPGA的逻辑电路进行编程的程序数据。数字信号处理电路14在电源接通时，通过串行ROMI/F22向ROM21输出用于读出数据的时钟CK。接收了时钟CK的ROM21与时钟CK同步地向数字信号处理电路14输出串行数据即程序数据PD。数字信号处理电路14根据输入的程序数据构成内部的逻辑电路。上述动作由数字信号处理电路14自动地进行。数字信号处理电路14在完成内部的逻辑电路的编程时，就变成操作状态，将从摄像机头部CHR输出的数字图像信号DI变换为与给定的图像格式对应的图像信号DP并输出，该给定的图像格式与ROM21内存储的程序数据相应。ROM21内存储的程序数据由FPGA开发装置(图中未示出)根据逻辑电路的网格清单自动地变换而生成。

下面，说明图58所示图像处理装置的具体结构例子。下面的各具体例子，可以通过改变ROM21内存储的程序数据而选择所需的结构。图59是图58所示图像处理装置的第1个具体例子的框图。图59所示图像处理装置是输出色差方式数字图像信号的图像处理装置的具体例子。

参见图59，图像处理装置包括摄像机头部CHRa和数字信号处理部DSRa摄像机头部CHRa包括摄像元件1、前置处理电路2、A/D变换电路3、驱动电路7和ROM21a。数字信号处理部DSRa包括数字信号处理电路14a、串行ROMI/F(接口)22和摄像机微计算机24。数字信号处理电路14a包括RBY_L分离电路141、RBY_L色差处理电路142、亮度信号处理电路143和微计算机I/F23。

RBY_L分离电路141从由A/D变换电路3输出的数字图像数据中分离并输出R信号、B信号、Y_L(亮度的低频分量)信号。RBY_L色差处理电路142对从RBY_L分离电路141输出的R信号、B信号和Y_L信号进行平衡控制、向色差信号变换、色差增益设定等，并输出R-Y、B-Y的色差信号。亮度信号处理电路143从由A/D变换电路3输出的数字图像数据中抽出亮度信号Y，进行轮廓校正等。摄像机微计算机24通过微计算机I/F23进行平衡控制和光圈控制等。

上述RBY_L分离电路141、RBY_L色差处理电路142和亮度信号处理电路143由利用通过串行ROMI/F22从ROM21a输入的程序数据PD对由FPGA构成的数字信号处理电路14的逻辑电路进行编程而构成。通过上述操作，图59所示图像处理装置便可输出色差方式的数字图像信号Y、R-Y、B-Y。

下面，说明图58所示图像处理装置的第2个具体例子。图60是图58所示图像处理装置第2个具体例子的结构框图。图60所示图像处理装置与图59所示图像处理装置中相同的部分标以相同的符号，下文中省略其详细说明。

图60所示图像处理装置是输出基色方式数字信号的图像处理装置的具体例子。图60所示数字信号处理电路14b由RGB分离电路147、RGB色差处理电路148和加法器149重新构成，取代图59所示的RBY_L分离电路141、RBY_L色差处理电路142。RGB分离电路147、RGB色差处理电路148和加法器149利用ROM21b内存储的程序数据对FPGA的逻辑电路进行编程而构成。

RGB分离电路147从由A/D变换电路3输出的数字图像数据中分离并输出R信号、B信号和G信号。RGB色差处理电路148对输入的RGB信号进行平衡控制、增益设定等，并输出给加法器149。亮度信号处理电路143从由A/D变换电路3输出的数字图像数据中抽出亮度信号Y，进行轮廓校正等。然后，将亮度信号Y输出给加法器149。加法器149对色差信号和宽度信号进行加法运算，输出RGB方式的数字图像信号。通过上述操作，便可从数字信号处理部DSRb输出基色方式的数字图像信号。

下面，说明图58所示图像处理装置的第3个具体例子。图61是图58所示图像处理装置第3个具体例子的结构框图。图61所示图像处理装置与图59所示图像处理装置中相同的部分标以相同的符号，下文中省略其说明。

图61所示图像处理装置是输出复合方式图形信号的图像处理装置的具体例子。在图61所示图像处理装置中，是在图59所示图像处理装置的结构上附加NTSC编码器150。NTSC编码器150对色差方式的图像信号进行调制，输出复合方式的图像信号CDP。图61所示RBY_L分离电路141、RBY_L色差处理电路142、亮度信号处理电路143和NTSC编码器150由利用ROM21c内存储的程序数据对FPGA的逻辑电路进行编程而构成。因此，图61所示图像处理装置可以输出复合方式的图像信号。

图59～图61所示图像处理装置由利用ROM21内存储的程序数据对由FPGA构成的数字信号处理电路14进行编程而构成。即，利用1个FPGA可以输出与三种图像方式对应的图像信号，所以，利用第14实施例的图像处理装置不增大电路规模便可输出与所需图像方式对应的图像信号。

下面，说明本发明第15实施例图像处理装置。图62是本发明第15实施例图像处理装置的结构框图。

参见图62，图像处理装置包括摄像机头部CHRd和数字信号处理部DSR。摄像机头部CHRd包括ROM21a～21c和选择电路25。数字信号处理部DSR包括数字信号处理电路14和串行ROMI/F22。

ROM21a内存储着用于由FPGA构成的数字信号处理电路14输出色差方式数字图像信号的程序数据。ROM21b内存储着用于输出基色方式数字图像信号的程序数据，ROM21c内存储着用于输出复合方式图像信号的程序数据。选择电路25用以从ROM21a～21c中选择1个ROM。选择电路25选择与例如利用在摄像机头部CHRd具有的双列直插开关(图中未示出)等设定的数据对应的图像方式，另外，选择与从外部输入的选择信号相应的图像方式。数字信号处理电路14在接通电源时读出所选择ROM的程序数据、并将其内部的逻辑电路编程为与程序数据相应的逻辑后，进入操作状态，以与程序数据相应的图像方式输出给定的图像信号。通过上述操作，利用第15实施例不增大电路规模也可以输出与所需图像方式对应的图像信号。

下面，说明本发明第16实施例图像处理装置。图63是本发明第16实施例图像处理装置的结构框图。

参见图63，图像处理装置包括摄像机头部CHRe和数字信号处理部DSRe。数字信号处理部DSRe包括数字信号处理电路14和主机接口(I/F)26。

摄像机头部CHRe使用例如从图59所示摄像机头部CHRa中去掉ROM21a的结构。摄像机头部CHRe将从被拍摄物入射的摄像光变换为电信号，接着，将该电信号变换为数字图像信号DI，输出给数字信号处理部DSRe。数字信号处理部DSRe具有主机接口I/F26，与主机装置27进行数据传送。例如，通过主机接口I/F26从主机装置27向数字信号处理电路14输出FPGA的编程数据和同步交换信号等。由FPGA构成的数字信号处理电路14根据从主机装置27输出的程序数据对内部的逻辑电路进行编程，和第14实施例一样，在其内部构成与给定图像方式对应的逻辑电路。数字信号处理电路14根据从主机装置27输出的程序数据，将输入的数字图像数据DI变换为与给定图像方式对应的数字图像信号DP并输出。

下面，说明图63所示图像处理装置中FPGA的编程方法，图64是用于说明图63所示图像处理装置中FPGA编程方法的流程图。

由FPGA构成的数字信号处理电路14在芯片选择信号/CS(“/”表示低电平时有效的信号)成为有效状态后，在写选通信号/WS的前沿读入1个字节的程序数据。读入操作结束时，数字信号处理电路14使/ACN信号成为有效状态。由进行上述操作的FPGA构成的数字信号处理电路14，利用图64所示编程方法可以对内部的逻辑电路进行编程。

首先，在步骤S51上，将FPGA的程序存储器清零。然后，在S52上，将芯片选择信号/CS设定为“L”(低电平)，使之成为有效状态。在S53上，将写选通信号/WS设定为“L”，使写选通信号/WS成为有效状态。然后，在S54上，从主机装置27输出程序数据。然后，在S55上，将写选通信号/WS设定为“H”(高电平)，使写选通信号/WS成为无效状态。然后，在S56上，确认/ACN信号是否成为“L”。未成为“L”时，重复进行确认操作；已成为“L”时，则转移到S57。在S57上，确认从主机装置27输出程序数据的传送是否结束。若程序数据的传送尚未结束时，则转移到S53，继续进行以后的处理；若已结束时，则转移到S58。然后，在S58上，将芯片选择信号/CS设定为“H”，使芯片选择信号/CS成为无效状态。然后，在S59上，确认编程是否结束，若未结束，则重复进行确认操作；若已结束时，则处理到此结束。

通过上述操作，在数据传送前将FPGA的编程存储器清零后，主机装置27传送数据，传送完所有数据后，等待从FPGA输出编程结束的信号，然后，使编程操作结束。

如上所述，在第16实施例中，根据从外部主机装置输出的程序数据对由FPGA构成的数字信号处理电路14内部的逻辑电路进行编程，构成与和程序数据相应的给定图像方式对应的逻辑。结果，可以输出与从主机装置27输出的编程数据相应的图像方式对应的图像信号，从而不增大电路规模就可以输出与所需图像方式对应的图像信号。

另外，在第16实施例中，虽然讨论的是只具有主机接口I/F的情况，但是，也可以和第14实施例一样，进而具有串行ROMI/F，在摄像机头部具有ROM时，可以根据摄像机头部ROM的程序数据对数字信号处理电路内部的逻辑电路进行编程，也可以根据外部主机装置和内部ROM这两者的数据输出与所需图像方式对应的图象信号。

下面，说明本发明第17实施例图像处理装置。图65是本发明第17实施例图像处理装置的结构框图。图65所示图像处理装置和图58所示图像处理装置中相同的部分标以相同的符号，下文中省略其说明。

参见图65，数字信号处理电路14d进而包括寄存器部28，在数字信号处理电路14d中，必须初始设定在分离电路中用于校正彩色再现性的系数及校正轮廓的系数等数据，因此，在数字信号处理电路14d的寄存器部28中具有几个用于上述系数的寄存器。这些寄存器可以在从摄像机微计算机输出地址信号、数据信号和选通信号后进行设定。因此，调整时，改变寄存器中的值，求最佳的调整数据，然后，根据求出的调整数据改变数字信号处理电路14d的内部逻辑电路的程序数据。

下面，说明寄存器设定的变更。图66和图67是图65所示寄存器部中所具有寄存器的第1和第2结构电路图。

首先，参照图66，寄存器包括地址译码器AD、“与”门G1和D触发器L0～L3。

复位信号RS输入到D触发器L0～L3的置位端子SD上。数据TD0～TD3通过数据总线分别输入到对应D触发器L0～L3的输入端子D上。地址信号AD通过地址总线输入到地址译码器AD上，地址信号AD的译码信号输入到“与”门G1上。另外，选通信号STB输入到“与”门G1上。“与”门G1的输出输入到D触发器L0～L3的时钟端子CK上。D触发器L0～L3的复位端子RD与接地电位GND连接。从D触发器L0～L3的输出端子Q分别输出设定数据D0～D3。

按照上述结构，在图66所示的寄存器中，设定数据D0～D3的初始值设定为“1111”。

然后，将图66所示寄存器的结构变为图67所示寄存器的结构。结果，在图67所示寄存器中，设定数据D0～D3的值设定为“1001”。作成与上述电路结构改变对应的程序数据，并将该程序数据存储到摄像机头部CHR的ROM21内。因此，调整时，通过求最佳的调整数据并将求出的调整数据存储到ROM21内，可以利用ROM21的程序数据进行与摄像机头部CHR特性相应的最佳初始设定，对数字信号处理电路14d内部的逻辑电路进行编程，也可以同时进行各系数的初始设定。

另外，在第17实施例中，是将与上述调整数据对应的程序数据存储到摄像机头部的ROM21内的，所以，即使交换摄像机头部CHR，在摄像机头部CHR内也可以具备包括最适合于摄像机头部CHR所具有摄像元件特性的调整数据的程序数据，从而交换摄像机头部CHR时也可以进行最佳的调整。

下面，说明本发明第18实施例图像处理装置。图68是本发明第18实施例图像处理装置的结构框图。

参见图68，图像处理装置包括摄像机头部CHRf和数字信号处理部DSRc。摄像机头部CHRf包括ROM21d。数字信号处理部DSRc包括FPGA29和串行ROMI/F22。FPGA29包括数字信号处理电路14和图像变换电路30。

数字信号处理电路14和图像变换电路30由FPGA29构成，通过对FPGA29的逻辑电路进行编程，可以构成给定的逻辑。FPGA29的程序数据存储在摄像机头部CHRf中具有的ROM21d内。即，ROM21d内存储着用于构成数字信号处理电路14的信号处理用编程数据和用于构成图像变换电路30的格式变换用程序数据。FPGA29在电源接通时通过串行ROMI/F22将用于读出数据的时钟CK输出给ROM21d。ROM21d与输入的时钟同步地通过串行ROMI/F22将串行数据即程序数据PD输出给FPGA29。FPGA29根据输入的程序数据构成内部的逻辑电路，对与给定的逻辑对应的数字信号处理电路14和图像变换电路30进行编程。上述操作由FPGA29自动地进行。

FPGA29在内部逻辑电路的编程结束时，成为操作状态。即，数字信号处理电路14根据ROM21d内存储的信号处理用程序数据，将从摄像机头部CHRf输出的数字图像数据DI变换为与给定的图像方式对应的图像信号后，输出给图像变换电路30。然后，图像变换电路30根据ROM21d内存储的格式变换用程序数据，将输入的图像信号变换为与给定的格式变换方式对应的格式的图像数据FD并输出。ROM21d的数据由FPGA开发装置根据逻辑电路的网格清单自动地变换而生成。

下面，说明图68所示图像处理装置的具体构成例子。以下所示的各具体例子，可以通过改变ROM21d内存储的程序数据任选某一结构。

图69是图68所示图像处理装置的第1个具体例子的结构框图。图69所示的图像处理装置是将数字图像信号变换为色差方式的数字图像信号，进而变换为CIF图像数据而输出的图像处理装置。

参见图69，图像处理装置包括摄像机头部CHRg和数字信号处理部DSRd。摄像机头部CHRg包括摄像元件1、前置处理电路2、A/D变换电路3、驱动电路7和ROM21e。数字信号处理部DSRd包括FPGA29a、串行ROMI/F22和摄像机微计算机24。FPGA29a包括数字信号处理电路14、CIF变换电路30a和微计算机接口I/F23。摄像元件1是32万个像素的CCD。在ROM21e内存储着用于构成输出色差方式数字图像信号的数字信号处理电路14的信号处理用程序数据和用于构成输出CIF格式图像数据的CIF变换电路的图像变换用数据。FPGA29a利用通过串行ROMI/F22存储在ROM21e内的程序数据对内部的逻辑电路进行编程，构成RBY_L分离电路141、RBY_L色差处理电路142、亮度信号处理电路143和CIF变换电路30a。因此，数字信号处理电路14和图59所示的图像处理装置一样，将数字图像数据变换为色差方式的数字图像信号，并输出给CIF变换电路30a。CIF变换电路30a将色差方式的数字图像信号变换为CIF格式的图像数据并输出。

下面，说明使用32万个像素的摄像元件1时向CIF格式的变换。设摄像元件1的像素数为512(H)×582(V)。首先，利用驱动电路7从摄像元件1进行逐行扫描读出。利用前置处理电路2、A/D变换电路3和数字信号处理电路14将逐行扫描读出的信号变换为色差方式的图像信号。结果，可以得到像素数为512(H)×291(V)的亮度数据Y、色差数据(点顺序色差)R-Y、B-Y。利用CIF变换电路30a将得到的亮度数据Y、色差数据R-Y、B-Y变换为与分辨率为352(H)×288(V)的CIF格式对应的图像数据CIF并输出。

下面，说明图68所示图像处理装置的第2个具体例子。图70是图68所示图像处理装置的第2具体例子的结构框图。图70所示图像处理装置是将数字图像数据变换为色差方式的数字图像信号，进而变换为VGA(视频图形阵列)格式图像数据而输出的图像处理装置。

图70所示图像处理装置和图69所示图像处理装置的不同点在于将32万个像素的摄像元件换为41万个像素的摄像元件、将CIF变换电路30a改变为VGA变换电路30b、将存储着与色差方式图像信号对应的信号处理用程序数据和与CIF格式对应的图像变换用程序数据的ROM21e换为存储与色差方式图像信号对应的信号处理用程序数据和与VGA格式对应的图像变换用程序数据的ROM21f。其他部分与图69所示的图像处理装置一样，所以，相同的部分标以相同的符号，下文中省略其说明。

FPGA29b接收通过串行ROMI/F22从ROM21f输出的程序数据，将内部的逻辑电路编程，构成输出色差方式的图像信号的数字信号处理电路14和输出VGA格式图像数据的VGA变换电路30b。因此，利用驱动电路7从摄像元件1b读出的信号，利用前置处理电路2和A/D变换电路3变换为数字图像数据DI，利用数字信号处理电路14变换为像素数768(H)×247(V)的亮度数据Y、色差数据R-Y、B-Y，并输出给VGA变换电路30b。通过利用VGA变换电路30b删掉垂直方向的上4行和下3行，使之成为240行，同时，将水平方向的12个点变换为10个点，输出与VGA格式对应的分辨率为640(H)×480(V)的图像数据VGA。

如上所述，利用第18实施例也可以利用FPGA构成与所需图像方式对应的数字信号处理电路和与所需图像变换方式对应的图像变换电路，不增大电路规模就可以输出与所需图像方式和图像变换方式对应的图像信号。另外，使用像素数不同的摄像元件对图像格式进行变换时，由于摄像机头部具有存储着与所需图像变换方式对应的程序数据的ROM，所以，只交换摄像机头部就可以同时完成交换摄像元件和改变图像格式变换电路的逻辑电路。

Claims

1.图像处理装置的特征在于：包括图像信号输出装置(1～3)、信号处理装置(4)和变换装置(5)；图像信号输出装置将从被拍摄物入射的摄像光变换为数字图像信号后输出；信号处理装置对所述数字图像信号进行信号处理后输出数字图像信号；变换装置将所述数字图像信号变换为与给定图像格式对应的图像数据后输出。

2.按权利要求1所述的图像处理装置的特征在于：所述图像处理装置包括从所述数字图像信号检测图像特征的检测装置(9)；

所述图像变换装置根据由所述检测装置检测的图像特征进行图像格式变换。

3.按权利要求1所述的图像处理装置的特征在于：所述变换装置包括第1变换装置(57)和第2变换装置(58)，第1变换装置将所述数字图像信号变换为与352点×288行的CIF格式对应的图像数据；第2变换装置接收从所述第1变换装置输出的与所述CIF格式对应的图像数据，将与所述CIF格式对应的图像数据变换为与其他格式对应的图像数据；

所述第2变换装置从与所述CIF格式对应的图像数据和与所述其他格式对应的图像数据中选择一种进行输出。

4.按权利要求3所述的图像处理装置的特征在于：所述第2变换装置包括将与上述CIF格式对应的图像数据中水平方向和垂直方向的图像数据变换为1/2，并输出与176点×144行的QCIF格式对应的图像数据的1/2变换装置(58)。

5.按权利要求1所述的图像处理装置的特征在于：所述变换装置包括垂直变换装置(61)和水平变换装置(62)，垂直变换装置接收所述数字图像信号，进行与所述给定图像格式对应的图像数据有关垂直方向的变换；水平变换装置与所述垂直变换装置串联连接，进行与所述给定图像格式对应的图像数据有关水平方向的变换；

所述垂直变换装置在所述数字图像信号的扫描行数少于与所述给定图像格式对应的图像数据的扫描行数时，通过对所述数字图像信号进行内插，输出扩散了扫描行数的扩展图像数据，同时，输出表示所述扩散图像数据的有效时序的扩展数据用控制信号。

6.按权利要求1所述的图像处理装置的特征在于：所述变换装置包括垂直变换装置(61)和水平变换装置(62)，垂直变换装置接收所述数字图像信号、进行与所述给定图像格式对应的图像数据有关垂直方向的变换；水平变换装置与所述垂直变换装置串联连接，进行与所述给定图像格式对应的图像数据有关水平方向的变换；

所述水平变换装置在所述数字图像信号的水平方向的点数多于与所述给定图像格式对应的图像数据的水平方向的点数时，输出将所述数字图像信号的水平方向压缩了的压缩图像数据，同时，输出表示所述压缩图像数据的有效时序的压数数据用控制信号。

7.按权利要求6所述的图像处理装置的特征在于：进而包括数据控制装置(624～627)，该数据控制装置根据所述压缩数据用控制信号顺序存储所述压缩图像数据，当所述压缩图像数据达到1行时，输出存储的所述压缩图像数据。

8.按权利要求1所述的图像处理装置的特征在于：所述变换装置包括通过数字处理将所述数字图像信号变换为与矩形像素对应的格式的图像数据的矩形像素用变换装置(5c)。

9.按权利要求8所述的图像处理装置的特征在于：所述矩形像素用变换装置包括第1变换装置(65)、第2变换装置(66)、第3变换装置(67)和变换操作控制装置(68)；第1变换装置将从所述信号处理装置输出的数字图像信号变换为与矩形像素对应的第1格式图像数据；第2变换装置将所述第1格式图像数据变换为行数和点数成为1/2的第2格式图像数据；第3变换装置将所述第2格式图像数据变换为行数和点数成为1/2的第3格式图像数据；变换操作控制装置根据用于指定应该变换的格式的格式指定信号，控制所述第1～第3变换装置的变换操作。

10.按权利要求9所述的图像处理装置的特征在于：所述矩形像素用变换装置进而包括将变换了的图像数据的轮廓增强的轮廓增强装置(69)。

11.按权利要求9所述的图像处理装置的特征在于：所述信号处理装置与给定的时钟信号同步地输出所述数字图像信号，

所述第1变换装置包括第1图像数据变换装置(63)和第1定时信号发生装置(64)，第1图像数据变换装置将与所述时钟信号同步地输入的所述数字图像信号变换为所述第1格式的图像数据，并与所述的时钟信号同步地输出所述第1格式的图像数据；第1定时信号发生装置发生表示所述第1格式图像数据的有效定时的第1定时信号；

所述第2变换装置包括第2图像数据变换装置(66)和第2定时信号发生装置(67)，第2图像数据变换装置将与所述时钟信号同步地输入的所述第1格式图像变换为所述第2格式图像数据，并与所述时钟信号同步地输出所述第2格式图像数据；第2定时信号发生装置发生表示所述第2格式图像数据的有效定时的第2定时信号；

所述第3变换装置包括第3图像数据变换装置(671～674)和第3定时信号发生装置(675，676)，第3图像数据变换装置将与所述时钟信号同步地输入的所述第2格式图像数据变换为所述第3格式图像数据，并与所述时钟信号同步地输出所述第3格式图像数据；第3定时信号发生装置发生表示所述第3格式图像数据的有效定时的第3定时信号。

12.按权利要求11所述的图像处理装置的特征在于：所述第2图像数据变换装置从所述第1格式图像数据的奇数和偶数场中选择一种场的图像数据将行数变换为1/2；

所述第3图像数据变换装置包括利用运算处理将所述第2格式图像数据中水平方向的点数变换为1/2的水平运算装置(674)；

所述水平运算装置从相邻的两个点的图像数据和隔开1个点的两个点的图像数据中选择一种作为运算对象数据，进行所述运算处理。

13.按权利要求11所述的图像处理装置的特征在于：所述第3图像数据变换装置包括水平运算装置(677)、行存储器(679)和垂直运算装置(674)；水平运算装置通过运算处理将所述第2格式图像数据中水平方向的点数变换为1/2；行存储器用于存储由所述水平运算装置将水平方向的点数变换为1/2的图像数据；垂直运算装置通过对从所述水平运算装置和行存储器输出的图像数据进行运算处理，将所述第2格式图像数据中垂直方向的行数变换为1/2。

14.按权利要求13所述的图像处理装置的特征在于：所述第1格式包括分辨率为640×480点的VGA格式。

15.按权利要求1所述的图像处理装置的特征在于：所述变换装置包括可对任意的逻辑进行编程的图像变换用逻辑装置(12)和将所述图像变换用逻辑装置编程为给定逻辑的编程装置(13)；

所述图像变换用逻辑装置根据由所述编程装置所编程的给定逻辑，将所述数字图像信号变换为与给定图像格式对应的图像数据后输出。

16.按权利要求15所述的图像处理装置的特征在于：进而包括根据所述数字图像信号检测图像特征的检测装置(9)；

所述编程装置决定与所述图像特征相应的图像格式的变换处理，将实现所述图像格式变换处理的给定逻辑编程为所述图像变换用逻辑装置；

所述图像变换用逻辑装置根据由所述编程装置所编程的给定逻辑对从所述信号处理装置输出的数字图像信号进行所述图像格式的变换处理，并输出与所述图像格式对应的图像数据。

17.按权利要求15所述的图像处理装置的特征在于：所述信号处理装置包括可将任意的逻辑进行编程的信号处理用逻辑装置(14)；

所述编程装置根据从外部输入的控制数据，将所述信号处理用逻辑装置和所述图像变换用逻辑装置编程为给定的逻辑。

18.按权利要求17所述的图像处理装置的特征在于：所述图像信号输出装置包括具有给定分辨率的摄像装置(1)；

所述控制数据包括与所述摄像装置的分辨率有关的数据；

所述编程装置将与所述摄像装置的分辨率相应的给定逻辑编程为所述信号处理用逻辑装置和所述图像变换用逻辑装置；

所述信号处理用逻辑装置进行与所述摄像装置的分辨率相应的信号处理；

所述图像变换用逻辑装置进行与所述摄像装置的分辨率相应的图像格式的变换处理。

19.按权利要求15所述的图像处理装置的特征在于：所述图像信号输出装置包括输出静止图像数字图像信号的静止图像输出装置(CHa)和输出活动图像数字图像信号的活动图像输出装置(CHb)；

所述图像处理装置还包括选择装置(18)，该选择装置从由所述活动图像输出装置输出的活动图像数字图像信号和由所述静止图像输出装置输出的静止图像数字图像信号中选择一种进行输出；

所述信号处理装置包括可对任意的逻辑进行编程的信号处理用逻辑装置(14)；

所述图像处理装置进而包括控制所述编程装置的控制装置(19)，用以当从所述活动图像输出装置输出的活动图像数字图像信号处于消隐期间时，控制所述选择装置输出从所述静止图像输出装置输出的静止图像数字图像信号，并且控制所述编程装置将与从所述静止图像输出装置输出的静止图像数字图像信号相应的信号处理和图像格式的变换处理编程为所述信号处理用逻辑装置和所述图像变换用逻辑装置；当从活动图像输出装置输出的活动图像数字图像信号处于消隐期间以外的期间时，控制所述选择装置输出从所述活动图像输出装置输出的活动图像数字图像信号，并且，将与从所述活动图像输出装置输出的活动图像数字图像信号相应的信号处理和图像格式的变换处理编程为所述信号处理用逻辑装置和所述图像变换用逻辑装置。

20.按权利要求15所述的图像处理装置的特征在于：所述图像处理装置进而包括存储装置(21d)，用于存储与给定图像方式对应的信号处理用程序数据和与给定图像变换方式对应的图像变换用程序数据；

所述信号处理装置包括可对任意的逻辑进行编程的信号处理用逻辑装置；

所述图像处理装置分离为摄像部和信号处理部，摄像部包括所述图像信号输出装置和所述存储装置；信号处理部包括所述信号处理用逻辑装置、所述图像变换用逻辑装置和所述编程装置；

所述图像处理装置进而包括将所述程序数据从所述摄像部向所述信号处理部传送的传送装置；

所述信号处理用逻辑装置利用所述存储装置中存储的所述信号处理用程序数据进行给定逻辑的编程，将所述数字图像信号变换为与所述给定图像方式对应的图像信号后输出；

所述图像变换用逻辑装置利用所述存储装置中存储的所述图像变换用程序数据进行给定逻辑的编程，将所述信号处理用逻辑装置输出的所述数字图像信号变换为与所述给定图像变换方式对应的格式的图像数据后输出。

21.图像处理装置的特征在于：包括图像信号输出装置(1～3)、存储装置(21)和可对任意的逻辑进行编程的信号处理用逻辑装置(14)，图像信号输出装置将从被拍摄物入射的摄像光变换为数字图像信号后输出；存储装置存储与给定图像方式对应的程序数据；

所述信号处理用逻辑装置利用所述存储装置中存储的所述程序数据进行给定逻辑的编程，将所述数字图像信号变换为与所述给定图像方式对应的数字图像信号后输出。

22.按权利要求21所述的图像处理装置的特征在于：所述存储装置包括存储与不同图像方式对应的程序数据的多个存储器(21a～21c)；

所述图像处理装置进而包括选择装置(25)，该选择装置从所述多个存储器中选择给定的存储器，并将所选择的存储器中存储的程序数据输出给所述信号处理用逻辑装置。

23.按权利要求21所述的图像处理装置的特征在于：所述图像信号输出装置包括将从室外入射的摄像光变换为电信号的摄像装置(1)；

所述存储装置存储包括所述摄像装置初始调整时确定的调整数据的程序数据。

24.按权利要求23所述的图像处理装置的特征在于：所述图像处理装置分离为包括所述图像信号输出装置及所述存储装置的摄像部(CHR)和包括所述信号处理装置及所述编程装置的信号处理部(DSRb)；

所述图像处理装置进而包括将包括所述调整数据的程序数据从所述摄像部向所述信号处理部传送的传送装置(22)。

25.图像处理装置的特征在于：包括将从被拍摄物入射的摄像光变换为数字图像信号后输出的图像输出装置(CHRe)、用于将从外部装置(27)输入的与给定图像方式对应的程序数据输入到装置本体上的输入装置(26)和可对任意的逻辑进行编程的信号处理用逻辑装置(14)；

所述信号处理用逻辑装置利用通过所述输入装置从所述外部装置输入的程序数据进行给定逻辑的编程，将所述数字图像信号变换为与所述给定图像方式对应的数字图像信号后输出。