KR0147368B1 - 온도 임계 감지 회로 및 그를 포함한 집적 회로 - Google Patents

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에프.제이.스미트
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Abstract

내용 없음

Description

온도 임계 감지 회로 및 그를 포함한 집적 회로
제1도는 본 발명의 이론적 기초를 설명한 회로도.
제2도는 본 발명에 따른 온도 임계 감지 회로의 개략적인 회로도.
제3도는 제2도와 유수한 회로의 상세 회로도.
* 도면의 주요부분에 대한 부호의 설명
10 : 전압 공급원 12,14 : 전류원
20,22 : 전위 분할기 26 : 전압 비교기
30 : 기준 전류 발생기 34 : 연산 증폭기
본 발명은 일부의 집적 회로와 함께 형성되어, 제 1 트랜지스터내에 흐르는 전류 밀도가 제 1 공지된 계수(a first known factor)만큼 제 2 트랜지스터내에 흐르는 전류 밀도보다 크도록 바이어스되는 제 1 및 2 바이폴라 트랜지스터를 구비한 온도 임계 감지 회로에 관한 것이다. 본 발명은 전력 소자의 과열을 방지하기 위해 전력 반도체 소자와 나란히 집적하는 데에 알맞은 상술의 회로내에 이용된다. 그러한 조합부는 소위 일부의 스마트 전력(smart power) 집적 회로(칩)를 형성한다.
상술한 바와같은 온도 임계 감지 회로는 미합중국 특허 제4,733,162호에 공지되어 있다. 공지된 회로는 순방향 전류 밀도상의 반도체 접합부 양단의 전압 VBE과, 접합부의 절대 온도에 한정 의존함으로써 고정확도를 성취한다. 상기 회로는 두 집적된 저항비로 한정된 임계 온도의 통과를 검출한다.
공지된 회로와, 예를들어 미합중국 특허 제4,021,722호 및 제3,809,929호에 공지된 다른 회로에서의 문제점은 제조에 이용된 공정 단계의 제한 때문에 소정형의 전력칩의 집적에 적당하지 않다는 것이다. 예를들면, 유럽 특허원 EP-A2-0294882 호에 기술된 바와같은 고측(high-side) 전력 스위칭 칩의 저전압 CMOS 회로를 제조하는 데에 이용된 공정은 (엑스트라 공정 단계가 부가되지 않을 경우) npn 바이폴라 트랜지터를 제공할 뿐이다. 더욱이, 이런 npn 트랜지스터는, n-채널 전력 MOSFET 의 드레인을 형성하는 n-형 기판(또는 수직 npn 전력 바이폴라 트랜지스터의 콜렉터임)이 영구히 정 공급 레일에 접속되기 때문에 공동 콜렉터 구성에 이용된 수직 소자일 뿐이다.
다른 문제점은 모두가 같은 온도를 가진 공지된 회로의 온도를 감지하는 정합된 다수의 바이폴라 트랜지스터인 것이다. 가열원이 칩상에 있는 스마트 전력 응용에 있어서, 매우 큰 온도 변화도는 칩 양단에서 존재하며, 전이에 신속하고 정확한 응답을 위해 가열원에 매우 인접한 모든 온도 감지 트랜지스터의 위치 설정은 어렵다.
본 발명의 목적은 종래 기술의 회로보다 스마트 전력 집적 회로의 집적에 더욱 적당한 정밀 온도 임계 검출 회로를 제공하는 데에 있다.
본 발명은 상술된 바와같은 온도 임계 감지 회로를 제공하는 데, 상기 제 1 및 2 트랜지스터는 제 1 바이어스 전압원에 접속된 콜렉터, 제 2 바이어스 전압원에 접속된 베이스 및 각각의 제 1 및 2 트랜지스터를 통해 공지된 상대 비율의 제 1 및 2 바이어스 전류를 통과시키는 제 1 및 2 전류원에 제각기 접속된 에미터를 가지며, 상기 회로는 비교기의 출력이 두 소자의 온도가 공지된 임계 온도 이상일 시에 제 1 상태를 취하고, 두 소자의 온도가 공지된 임계 온도 이하일 시에 제 2 상태를 취하도록 제 1 트랜지스터의 베이스-에미터 전압의 제 1 의 소정비율을 제 2 트랜지스터의 베이스-에미터 제 2 의 보다 큰 소정 비율과 비교할 전압 비교기를 구비하는 것을 특징으로 한다. 그러한 회로는 잘 한정된 임계 온도에서 발생하는 두 비선형 온도 종속 전압의 크로스오버를 검출함으로써 공작한다. 상기 회로는 가열원 근처에 위치될 두 트랜지스터만을 필요로 하며, 이런 트랜지스터는 광범위한 스마트 전력 프로세스와 양립하는 공동-콜렉터형이다. 나머지 회로는 프로세스가 가장 적당한 CMOS 또는 어떤 다른 회로 기술을 이용하여 구성된다.
,미합중국 특허 제4,287,439호에는 공동-콜렉터 바이폴라 트랜지스터를 이용한 MOS 대역갭 기준 회로가 기술되지만, 상기 회로는 다른 관점에서 본 발명의 회로에 대해 서로 다른 구성을 갖는다. 미합중국 특허 제4,287,439호의 회로는 온도 임계 검출을 제공하지 않는다. 더욱이, 그러한 회로가 원리상 온도 임계 검출을 제공할 지라도, 본 발명에 따른 회로는 공지된 원리에 따른 대역갭 회로보다 오프셋 에러에 대해 더욱 양호한 면역성을 갖는다.
제 2 트랜지스터는 제 2 공지된 계수(a second known factor)만큼 제 1 트랜지스터 보다 큰 유효 에미터 영역을 갖는다. 제 1 바이어스 전류는 제 3 공지된 계수(a third known factor)만큼 제 2 바이어스 전류보다 크다. 이런 특징의 어느 하나 또는 둘의 조합은 제 2 및 3 공지된 계수의 곱으로서(두 전류 밀도의 비인) 제 1 공지된 계수를 정확히 한정하는 데에 이용된다. 둘의 조합을 이용하여, 전류 밀도의 고 비율은 비교적 복잡한 회로내에 성취될 수 있다.
제 1 및 2 바이어스 전압원이 동일하므로, 제 1 및 2 트랜지스터는 간단한 다이오드 역할을 하거나, 베이스는 콜렉터가 접속되는 주 전압 공급원의 전압 오프셋으로부터 전압 오프셋에서 유지된다. 이런 후자의 특징은 잇점으로 될 수 있는데 비교기에 대한 입력 전압이 공급 전압에 대해 너무 가까워 적당히 동작할 수 없기 때문이다.
상기 회로는 트랜지스터의 베이스-에미터 전압의 상기 제 1 의 소정 비율(fraction)을 얻기 위한 제 1 트랜지스터의 베이스 및 에미터 사이에 접속된 전위 분할기를 구비한다. 전위 분할기는 소정의 제 1 바이어스 전류를 제 1 트랜지스터로부터 필연적으로 전환시킨다. 전위 분할기의 저항이 매우 클 경우에, 전환된 전류는 사소하다. 또한, 측정치는 보상될 수 있다.
한 실시예에 있어서, 회로는 제 2 트랜지스터의 베이스 및 에미터 사이에 접속된 저항기를 구비하는 데, 저항에 대한 전위 분할기의 전체 저항의 비는 제각기 제 1 및 2 바이어스 전류의 비로 분할된 임계 온도에서 제 1 및 2 트랜지스터의 베이스-에미터 전압의 비와 같다.
제항기는 제 2 트랜지스터 양단의 전압 강하의 제 2 의 소정 비율(fraction)을 얻기 위해 다른 전위 분할기를 구비한다. 일반적으로, 가장 큰 감도는 제 2 의 소정 비율이 1 일 때 즉 제 1 트랜지스터의 베이스-에미터 전압의 제 1 의 소정 비율이 제 2 트랜지스터의 전체 베이스-에미터 전압과 비교될 때에 얻어진다.
전위 분할기 및 저항기(또는 다른 분할기)의 값 사이의 한정된 관계는 임계 온도에서 두 트랜지스터의 전류 밀도 사이의 요구된 비례율이 보존되게 하는 반면에, 전위 분할기는 각 베이스-에이터 전압의 제 1 및 2 소정비율이 비교되게 한다.
또다른 실시예에 있어서, 제 1 및 2 전류는 공지된 상대 비율에 따라 치수가 정해진 제 1 및 2 바이어스 전류원에 의해 발생되지만, 전위 분할기를 통해 전류가 흐르도록 수정된다. 저항값과 변화 효과가 앞의 실시예에서 잘 보상되지 않을 지라도, 상기 실시예는 개선된 감도를 제공한다. 이용되는 특정한 제조 공정에 따라, 이것은 온도 감지 회로의 더욱 양호한 전체 성능을 갖게 한다.
본 발명은 또한 전술된 바와같이 본 발명에 따른 온도 임계 감지 회로를 포함한 집적 회로를 제공하는데, 제 1 및 2 바이폴라 트랜지스터는 동작 온도가 감지될 수 있는 전력 반도체 소자내에서나 그에 근접하여 집적된다.
예를들어 자동차 응용의 고측전력 스위치로서 이용하기에 적당한 한 실시예에 있어서, 전력 소자는 n-채널 수직 전력 MOSFET 이며, 제 1 및 2 바이폴라 트랜지스터는 전력 MOSFET 의 드레인 영역에 연속한 콜렉터 영역을 가진 수직 npn 트랜지스터이다.
이하, 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
제1도는 본 발명에 따라 두 바이폴라 트랜지스터로 형성된 제 1 및 2 반도체 접합 소자(Q1및 Q2를 도시한 것이다. 트랜지스터(Q 및 Q2)는 같은 기판상에서 서로 근접하여 집적되지만, 트랜지스터(Q2)의 유효 에미터 영역이 트랜지스터(Q1)의 상기 영역보다 큰 계수 J를 갖도록 서로 다른 치수를 갖는다.
트랜지스터(Q1및 Q2)의 콜렉터 및 베이스는 전압 (Vcc)의 공급원(10)에 접속된다. 트랜지스터(Q1및 Q2)의 베이스는 콜렉터 전압(Vcc)으로부터 서로 다른 전압원(VBB)에 선택적으로 접속되지만, 동작 원리는 두 경우에 동일하다.
트랜지스터(Q1및 Q2)의 에미터는 제각기 제 1 및 2 전류원(12 및 14)에 접속된다. 전류원(12 및 14)은 제각기 접합 소자(Q1및 Q2)를 통해 제 1 및 2 기준 전류(I1및 I2)를 인출한다. 전류(I1및 I2)는 I1=K I2가 되도록 같게 유지되거나 공지된 스케일링 계수 K 에 관계된다. 스케일링 계수(J 및 K)는 제 1 접합 소자 Q1의 전류 밀도가 제 2 접합 소자 Q2의 전류 밀도보다 큰 계수 JK 이게 한다. 전류(I1및 I2)가 같을 경우, 계수 JK 는 간단히 J 가 된다.
제각기 접합 소자 Q1및 Q2양단의 전압 강하(V1및 V2)의 전압차 △V는 아래식(1)으로 한정된 바와 같은데, 여기서 K 는 볼쯔만 상수(1.38 x 10-23joule.kelvin-1)이고, T 는 소자 (Q1및 Q2)의 켈빈의 절대 온도이며, q 는 전자 전하(1.602 x 10-19쿨롱)이며, 1n(JK)는 소자 Q1대 Q2의 전류 밀도의 비의 자연 대수이다. 주지할 주요 특징은 △V가 절대 온도 T 에 직접 비례하고, 전류(I1및 I2)의 절대값과 무관하다.
Figure kpo00002
제2도는 V1및 V2사이의 공지된 관계가 본 발명에 따른 예정된 임계 온도의 통과를 검출하는 데에 이용되는 방법을 나타낸 것이다. 회로는 제1도에 도시된 바와 같이 전압 공급원 (10(Vcc))에 접속된 전류원(12(I1) 및14(I2))과 반도체 접합 소자 Q(X1) 및 Q2(XJ)를 구비한다. 그러나, 제 1 접합 소자(Q1)와 병렬로, 전압 공급원(10(Vcc) 및 포인트(25)사이에 접속된 저항(20)과, 포인트(25) 및 제 1 전류원(12) 사이에 접속된 저항(22)을 구비한다. 다른 저항(24)은 공급원(10(Vcc)) 및 제 2 전류원(14)사이의 제 2 접합 소자(Q2)와 병렬로 접속된다.
회로는 또한 포인트(25)에 접속된 비반전 입력(+)과, 전류원(14; 트랜지스터 Q2의 에미터)에 접속된 비반전 입력(-)을 가진 전압 비교기(26)을 갖는다. 비교기는 포인트(25) 및 전압 공급원(10(Vcc)) 사이의 전압 V3이 V2보다 작을때에 논리 신호 0T='1'를 운반하고, V3가 V2보다 클때에 논리 신호 0T='0'를 운반하는 논리출력(28)을 갖는다.
저항(20)은 R 과 같은 값 R20을 갖지만, 저항(22)기는 r 과 같은 값 R22을 갖는다. 계수 K=1 일 경우, 저항(24)은 R 과 같은 값 R24을 갖지만, K 가 1 이 아닐 경우, R24=K R20=K R 이다. V1이 V2보다 클 경우(소자 Q1의 경우 전류 밀도가 소자 Q2의 전류 밀도보다 큼), 값 R 및 r 은 비 (R20+R22)/R24=(R+r)/(K R)가 소정의 임계 온도 Tc 에서 두 접합 소자(Q1및 Q2) 양단의 전압 강하의 비(V1/V2)와 같도록 선택된다. 이것의 의미는 다시 V3가 소정의 임계 온도 Tc 에서 V2와 같음을 뜻한다. V3=V2에 따라, 전위 분할기(20,22) 및 저항(24)에 의해 형성된 경로를 통과하는 전류가 전류(I1및 I2)일때에 계수(K)에 관계된다. 접합 소자(Q1및 Q2)의 전류(IQ1및 IQ2)는 저항기를 통과하는 양만큼 I1및 I2보다 적지만, 관계 IQ1=K· IQ2에 있다. 그래서, 임계 온도 Tc 에서 같은 조건이 적용되고 제1도에서 처럼 식(1)은 여전히 유효하다.
그래서, Tc 에 근접한 온도에 대해 아래와 같은 근사치가 성립한다.
Figure kpo00003
Figure kpo00004
트랜지스터(Q2)의 베이스-에미터 접합과 같은 p-n 접합은 아래식이 성립하도록 섭씨/도당 대략 2 밀리볼트의 전압의 음의 온도 계수를 갖는 데,
Figure kpo00005
여기서 VBEc는 임계 온도 Tc 에서 트랜지스터 Q2의 베이스-에미터 순방향 전압강하이다. 식(3) 및(4)에서, 비교기(26)의 입력에서의 전압차는 아래와 같다.
Figure kpo00006
T=Tc 일때의 -(V3-V2)=0 이므로,
Figure kpo00007
이것은 요구된 저항 r 및 R 의 비가 아래와 같다는 것을 의미한다:
Figure kpo00008
임계 온도에서 회로의 감도를 결정하기 위하여, 아래식과 같이 섭씨/도당 볼트의 결과로 식(5)의 미분방정식을 성립시킬 수 있다.
Figure kpo00009
식(6)은 저항의 절대값 R 과 r 이 비교기(26)의 출력이 논리 '0'에서 논리 '1'로 스위치하는 온도 Tc 에 영향을 주지 않음을 나타낸다. 중요한 것은 저항의 상대값만이므로, 상기 값은 본 분야에 공지된 바와같이 같은 기판상에 집적될 시에, 특히 서로 근접하여 형성될 경우에 저항값이 서로 쫓아가므로 일부의 집적 회로로서 정확히 형성될 수 있다. 마찬가지로, 계수(K 및 J)는 정확히 한정된다. 더욱 큰 제 2 접합 소자 (Q2)는 예를 들어 제 1 소자(Q1)와 동일한 J 유니트 소자를 갖는다. 전류(I1및 I2)는 아래에 기술되는 제3도의 회로에 도시된 바와같이 공지된 전류 미러 원리의 이용으로 비 K:1 로 발생된다.
절대 항목에서 공지될 필요가 있는(물리적 상수 k 및 q 로부터 떨어진)유일한 값은 임계 온도 Tc 에서 트랜지스터 Q2의 베이스-에미터 전압 VBFc이다. VBF의 값은 일반적으로 소정의 프로세스내에 잘 한정되어 있으며, 이것이 온도에 종속할지라도, 온도 종속도 잘 한정되어 있다. 본 발명은 VBF의 온도 종속을 보상하지 않으므로 대역갭 기준에 의존한 공지된 회로에 대해 잇점을 갖는다.
제3도는 본 발명을 실시한 회로의 상세 회로도이다. 참조 부호는 제2도에 이용된 참조부호와 가능한 일치하므로, 반도체 접합 소자(Q1및 Q2) 주변에 구성된 일부의 회로는 도면의 중심에서 인식될 수 있다. 중심부의 좌측으로, 기준 전류 발생기(30)가 있고, 중심부의 우측으로, 전압 비교기 (26)가 있다. 본 분야의 숙련자는 상기 회로 기능의 특정 실시예가 나타나 있고, 기술될 지라도 상기 기능은 특히 공지되어 있고, 상세한 구성은 설계자의 선택 문제임을 알 수 있다. 예를 들면, CMOS 기술은 저 전력 소모로 복잡한 구성을 제공하고, 전력 MOSFET 와 나란히 집적하기에 적당하므로 본 실시예에 이용된다. 다른 응용에 있어서, 상황은 서로 다른 회로 기술에 유리하다.
마찬가지로, 도전형의 부품은 응용을 적절하게 하도록 선택된다. 본 실시예에 있어서, 예를들어 n-p-n 트랜지스터는 전력 MOSFET 의 드레인이 전압 공급원(10(Vcc))에 접속될 경우에 절연없이 수직 n-채널 전력 MOSFET 와 나란히 또는 그의 중간에 즉시 집적되므로 접합 소자(Q1및 Q2)에 이용된다. 다른 구성에 있어서, p-n-p 트랜지스터가 양호하다.
기준 전류 발생기(30)는 전압 기준 발생기(32), 간단한 CMOS 연산 증폭 회로(34) 및 저항(36)을 구비한다. 전압 기준 발생기(32)의 상세 구성은 공간의 이유로 도시되지 않고, 소정의 편리한 구성이 취해진다. 간단하지만 정확한 대역갭 전압 기준 회로는 예를들어 계류중인 영국 특허원 제8820836.8호(PHB 33483)에 기술된다. 또다른 구성은 하나 이상의 p-n 접합 양단의 순방향 전압 강하를 이용하거나, 제너 다이오드를 이용한다.
연산 증폭기(34)는 바이어스 전류를 공급할 능동 부하 및 전류원(38)으로서 n-채널 전류 미러(N1및 N2)에 롱-테일(long-tailed) 쌍 구성의 두 p-채널 트랜지스터(P1및 P2)룰 구비한다. 전압 기준 발생기(32)는 연산 증폭기(34)의 비반전입력을 형성하는 트랜지스터(P1)의 게이트에 접속된 제 1 출력 단자(40)와, 저항(36)을 통해 연산 증폭기(34)의 반전 입력을 형성하는 트랜지스터 (P2)의 게이트에 접속된 제 2 출력 단자(42)를 갖는다. 트랜지스터 (N1및 P1)의 드레인의 접합은 연산 증폭기(34)의 세개의 n-채널 출력 트랜지스터(N3, N4및 N5)의 게이트에 접속된다. 제 1 출력 트랜지스터(N3)의 드레인은 연산 증폭기(34)의 비반전 입력(트랜지스터 P2으 게이트)에 접속된다. 제 2 및 3 출력 트랜지스터(N4및 N5)의 드레인은 제각기 n-p-n 소자(Q1및 Q2)의 에미터에 접속됨으로써, 상기 출력 트랜지스터(N4및 N5)는 제작기 제2도에 도시된 제 1 및 2 전류원(12 및 14)을 형성한다.
동작에 있어서, 전압 기준 발생기(32)는 그의 출력 단자(40,42) 양단의 안정 전압(Vref)을 발생시키며, 트랜지스터 (P2)의 게이트에 대한 부 패드백 접속부에 의해, 연산 증폭기 (34)의 제 1 출력 트랜지스터(N3)는 R36이 저항(36)의 값인 Vref/R36과 같은 저항(36)의 기준 전류(Iref)를 기준으로 유지한다.
기준 전류(Iref)는 전류원(12 및 14)에 의해 제각기 공급된 전류(I1및 I2)를 한정하도록 제 2 및 3 출력 트랜지스터(N4, N5)에 반사된다(제2도 비교). Iref:I1:I2비는 같은 비의 트랜지스터(N3, N4, N5)의 종횡비 W/L(채널 길이 L 로 분할된 채널 폭 W)를 스케일링함으로써 공지된 전류 미러 원리에 따라 한정된다. I1:I2비는 물론 식(6) 및 (7)을 특징지운 전술된 계수 K 이다.
n-p-n 소자(Q1및 Q2)의 콜렉터가 제2도에서와 같이 공급원(10(Vcc))에 접속될 시에, 그의 베이스는 다이오드-접속된 p-채널 트랜지스터(P3)의 동작으로 Vcc 이하의 몇 볼트를 유지한 전압 VBB에서 분리된 바이어스 공급원(44)에 접속된다. 이것은 비교기의 트랜지스터가 정확히 바이어스되는 Vcc 의 훨씬 아래의 값으로 비교기(26)의 입력에 인가된 신호 레벨을 변환시킨다. 이런 레벨 이동은, 이론이 의존하는 n-p-n 소자(Q 및 Q2)의 베이스-에미터 전압 특징이므로 모든 전압 강하가 Vcc 대신에 VBB로 기준될 경우에 전술된 바로부터 회로의 동작 이론을 변경하지 않는다. 그래서, 전위 분할기(20,22) 및 저항(24)은 공급원(10(Vcc))보다는 공급원(44(VBB))에 접속된다.
비교기(26)는 통상적인 CMOS 구성으로 이루어지고, 연산 증폭기(34)이 트랜지스터(P1, P2, N1및 N2)로 형성된 바와 마찬가지로 4 개의 트랜지스터(P4, P5, N6및 N7)로 형성된 차동 입력단과, n-채널 트랜지스터(N8) 및 일정한 전류원(46)으로 이루어진 출력단을 구비한다. 이런 출력단은 통상적인 CMOS 반전 슈미트 트리거구성으로 4 개의 트랜지스터(P6, N9, N10및 N11)로 형성된 임계 검출 회로(50)의 입력(48)을 구동한다.
동작에 있어서, 비교기(26)의 입력(트랜지스터 P4및 P5의 게이트)사이의 전압차는 소자(Q1및 Q2)의 온도 T 가 임계 온도 Tc 를 통과할시에 0 을 통과한다. 온도 Tc 이하에서, 트랜지스터(P4)의 게이트는 트랜지스터(P5)의 전압보다 작은 전압으로 유지되고, 트랜지스터(N8)는 턴 오프되어, 임계 검출 회로(50)의 입력(48)을 하이로 유지한다. 비교기의 출력(28)을 형성하는 임계 검출 회로(50)의 출력은 로우이고, 출력 신호 (0T)는 논리 '0'이다.
Tc 이상에서, 트랜지스터 P5 의 게이트는 트랜지스터 (P4)의 게이트 이하로 떨어지고, 온도 감지 회로의 출력(28)은 하이로 된다. 즉 0T='1'이다. 임계 검출 회로(50)는 본 분야에 공지된 바와같이 정(positive) 및 노이즈없는 스위칭 동작을 하는 히스테리시스 효과를 제공한다.
제3도에 되시된 바와같은 회로의 제 1 실시예에 있어서, 트랜지스터(N3, N4및 N5)는 모두 정합됨으로써, I2=I1=Iref=vref/R36및 계수 k=1 이 된다. 상기 제 1 실시예이 계수 J 는 제 1 의 n-p-n 접합 소자의 유효 에미터 영역이 제 2 소자 Q2의 상기 영역보다 10 배 작은 값(10)을 갖는다. 그래서, 자연 대수 1n(JK)는 본 실시예에서 값 1n(10)이거나, 약 2.3 을 갖는다.
응용 실시예를 제공함으로써, 제3도의 회로는 전력 소자가 과열될 시에 신호 0T='1'의 형으로 표시하도록 전력 반도에 소자로 집적된다. 그러한 응용은 본 발명에서 참조하고 있는 상술한 유럽 특허 EP-A2-0 294 882호에 상세히 기술되어 있다. 그러한 응용에 있어서 주목해야 할 것은, 안정 기준 전류는 기준 전류 발생기(30)가 온도 감지 회로에 제공될 필요없이 미리 이용될 수 있다는 것이다. 소정의 임계 온도가 섭씨 150 도일 경우, 절대 온도의 Tc=150+273=423 켈빈을 필요로 한다. 예를들어 VBE=0.35 볼트일 경우, 식(6)이 주어진다.
Figure kpo00010
그래서, 소정의 Tc 는 r=0.24R 이 되도록 저항기(20,22,24)를 스케일링함으로써 간단히 성취된다.
예를들어 주어진 온도 T 의 변화에 대한 비교기(26)의 입력에서의 전압차의 감도 dV/dT 는 식(7)으로부터 주어진다.
Figure kpo00011
감도는 필요하다면 계수 J 또는 K 또는 둘다를 증가시킴으로써 증가될 수 있다. 따라서, 제3도에 도시된 바와같은 회로의 제 2 실시예에 있어서, 트랜지스터(N4)의 크기(제 1 전류원(12))는 증가되어, 트랜지스터 N5(제 2 전류원(14))보다 10 배 크게 된다. 저항(R24)은 그때 계수 K 가 10 이고, JK가 100 이므로 전위 분할기(20,22)의 저항 R20+R22보다 10 배 크게 된다. JK=100, VBE=0.35 볼트에 따른 Tc=423 켈빈에 대하여, 식(6)은 r=0.48R 로 된다. 감도 dV/dT 는 그때 제 1 실시예의 거의 두배인 (2.68+6.49)x10-4=0.93 밀리볼트/섭씨도로 된다.
상술된 바와같은 온도 임계 감지 회로에 대해 대역갭 기준 회로에 기초한 회로에 대해 잇점을 갖는다. 그러한 한 잇점은 본 발명에서 두 접합 소자 양단의 전압 강하가 좌측에서 그의 자체 레벨을 갖는 반면에 전류가 서로 적당한 관계로 유지된다는 것이다. 대역갭 온도 임계 감지 회로에 있어서, 연산 증폭기는 임계 기준 레벨 및 온도 변화 신호를 발생시키는 데에 이용되는 반면에, 비교기는 임계값의 통과를 검출한다. 이와는 달리, 본 발명은 오프셋 에러의 전위원이 제거되도록 비교기만을 필요로 한다. 도시된 실시예에 있어서, 연산 증폭기(34)는 물론 Iref가 정확히 Vref/R36이 되지 못하는 어떤 오프셋 에러를 유발시킨다. 그러나, 이런 에러는 두 I1및 I2에 공통이며, 임계 온도 (Tc)가 I1및 I2의 상대값에 의존하므로, 온도 측정에서 에러가 유발되지 않는다.
저항기(36)는 연산 증폭기(34)의 제 1 출력 트랜지스터(N3)에 특히 높은 고임피던스를 제공하지 않으므로, 회로의 소정의 조직적인 시스템 에러가 있다. 이것이 주요 문제가 아닌 것을 상술된 바로부터 알 수 있지만, 이런 에러는 계류중인 영국 특허원 제8820836.8호(PHB 33483)에 기술된 본 발명을 이용함으로써 보상될 수 있다. 이런 응용은 공간 때문에 제3도에 도시되지 않은 바이어스 전류원(38)에 대한 특정 구성을 기술한다 비교기 (26)는 임계 검출 회로(50)의 입력이 고임피던스를 제공하므로 기술된 특정 전류원을 이용할 필요가 없다.
본 분야의 숙련자에게는 기술된 형태의 회로가 제 2 접합 소자 Q2양단의 저항기(24)가 제 1 접합 소자 Q1양단의 전위 분할기(20,22)에 유사한 전위 분할기로 대체되도록 변형될 수 있다. 이것은 전압 강하 V2의 1 보다 작은 비율이 전압 강하 V1의 비율 V3와 비교기(26)의 입력에서 비교될 수 있음을 의미한다. 그러나, 그러한 변형은 일반적으로 온도 감지 회로의 감도가 감소될 수 있다.
다른 실시예에 있어서, 저항기(24)는 생략된다. 이런 다른 실시예에 있어서, 제 1 전류원(12)에 의해 공급된 전류(I1)는 필요하다면 전위 분할기(20,22)를 통해 흐르는 전류를 보상하도록 증가될 수 있다. 그러한 보상은 전위 분할기(20,22)로 값을 쫓아가는 저항기(24)에 의해 제공될 경우만큼 정확하지 않다. 이런 이유로, 임계 온도(Tc)는 잘 한정되지 않는다. 그러나, 저항기(24)의 제거로, 감도가 증가된다. 어떤 제조 공정에 있어서, (온도 Tc 에서) 저항기(20 및 22)에 대한 절대값은 대체로 회로의 성능이 개선되도록 더욱 더 감도의 증가가 Tc 의 정확도의 손실을 보상하는 충분한 정확도로 예상될 수 있다. 더욱이, 제3도의 회로에 있어서, 전류 (I1및 I2)는 R36에 비례하여 변한다. 그래서, 전위 분할기(20,22)의 저항의 변화 효과는 저항기(24)가 없는 경우에서도 조차 소정의 정도로 완화될 수 있다.
본 분야의 숙련자는 온도 감지 회로에 이용된 저항이 예를들어 도프된 반도체, 다결정 반도체, 박막 또는 활성 소자의 영역인 어느 편리한 집적 구성인 것을 알 수 있다.
본 발명의 개시로부터, 본 분야의 숙련자에게는 다른 변형이 가능하다. 그러한 변형은 온도 감지 회로와 그의 부품의 설계, 제조 및 이용이 이미 공지되고, 이미 기술된 특징 대신이나 그에 부가하여 이용되는 다른 특징을 포함한다. 청구 범위가 이런 응용에서 특징의 특정 조합으로 공식화될지라도, 본 응용의 기술 범주는 어느 청구범위에서 청구된 바와같은 발명에 관계되는 여부와, 본 발명을 수행할 시에 어느 또는 모든 같은 기술 문제점을 완화하는 여부를 명백히 절대적으로 또는 일반적으로 여기에 기술된 어느 신규 특징 또는 어느 신규 특징의 조합을 포함하는 것을 알 수 있다. 출원인은 신규 청구범위가 본 응용 또는 그로부터 유도된 어느 다른 응용을 수행할 시에 그런 특징 또는 그런 특징의 조합으로 공식화되는 것을 주지시킨다.

Claims (10)

  1. 집적 회로의 일부로서 형성되어, 제 1 트랜지스터내에 흐르는 전류 밀도가 제 2 트랜지스터내에 흐르는 전류밀도보다 크도록 바이어스 되는 제 1 및 2 바이폴라 트랜지스터를 구비한 온도 감지 회로로서, 상기 제 1 및 2 트랜지스터는 제 1 바이어스 전압원에 접속된 콜렉터, 제 2 바이어스 전압원에 접속된 베이스 및 각각의 제 1 및 2 트랜지스터를 통해 공지된 상대 비율의 제 1 및 2 바이어스 전류를 통과시키기 위한 제 1 및 2 전류원에 제각기 접속된 에미터를 가지는 상기 온도 감지 회로에 있어서, 상기 회로는 제 1 트랜지스터의 베이스-에미터 전압의 제 1 소정비율을 얻기 위한 전위 분할기 및 제 1 트랜지스터의 베이스-에미터 전압의 제 1 소정비율과 제 2 트랜지스터의 베이스-에미터 전압의 제 2 소정비율을 비교하기 위한 전압 비교기를 더 구비하여, 상기 제 2 소정비율이 제 1 소정 비율보다 작고, 제 1 및 제 2 트랜지스터의 온도가 공지된 임계온도 이상일 때는 비교기의 출력이 제 1 상태를 취하고, 두 바이폴라 트랜지스터의 온도가 공지된 임계온도 이하일 때는 비교기의 출력이 제 2 상태를 취하는 것을 특징으로 하는 온도 임계감지회로.
  2. 제1항에 있어서, 제 2 트랜지스터는 제 1 트랜지스터의 유효 에미터 영역보다 큰 유효 에미터 영역을 갖는 것을 특징으로 하는 온도 임계 감지 회로.
  3. 제1항 또는 제2항에 있어서, 제 1 바이어스 전류는 제 2 바이어스 전류보다 큰 것을 특징으로 하는 온도 임계 감지 회로.
  4. 제1항 또는 제2항에 있어서, 제 1 바이어스 전압원은 비교기에 대한 전압 공급원을 형성하고, 제 2 바이어스 전압원은 제 1 바이어스 전압원의 전압 오프셋으로부터의 전압 오프셋으로 트랜지스터의 베이스를 유지하기 위한 수단을 구비하는 것을 특징으로 하는 온도 임계 감지 회로.
  5. 제4항에 있어서, 베이스 바이어스 전압원은 공통 콜렉터 바이어스 전압원과, 상기 제 1 및 제 2 트랜지스터의 베이스 사이에 접속되는 다이오드-접속된 MOS 트랜지스터를 구비하는 것을 특징으로 하는 온도 임계 감지 회로.
  6. 제1항 또는 제2항에 있어서, 제 2 트랜지스터의 베이스 및 에미터 사이에 접속된 저항을 구비하는 데, 전위 분할기의 전체 저항 대 저항기의 저항의 비는 제각기 제 1 및 2 바이어스 전류의 비로 나누어지는, 임계 온도에서 제 1 및 2 반도체 소자의 베이스-에미터 전압의 비와 같은 것을 특징으로 하는 온도 임계 감지 회로.
  7. 제1항 또는 제2항에 있어서, 제 1 및 2 바이어스 전류는 상기 공지된 상대 비례율에 따라 치수가 정해진 제 1 및 2 전류원으로 발생되지만, 전위 분할기를 통해 전류를 흐르게 하도록 변형되는 것을 특징으로 하는 온도 임계 감지 회로.
  8. 제1항 또는 제2항에 있어서, 제 2 의 소정비율은 1인 것을 특징으로 하는 온도 임계 감지 회로.
  9. 제1항 또는 제2항에서 청구된 바와같은 온도 임계 감지 회로를 포함한 집적 회로에 있어서, 제 1 및 2 바이폴라 트랜지스터는 동작 온도가 감지될 수 있는 전력 반도체 소자내에서나 그에 근접하여 집적되는 것을 특징으로 하는 집적 회로.
  10. 제11항에 있어서, 전력 소자는 n-채널 수직 전력 MOSFET 이고, 제 1 및 제 2 바이폴라 트랜지스터는 전력 MOSFET 의 드레인 영역에 연속한 콜렉터 영역을 가진 수직 npn 트랜지스터인 것을 특징으로 하는 집적 회로.
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