KR0143374B1 - 반도체 기판 및 이를 이용한 반도체 장치 - Google Patents

반도체 기판 및 이를 이용한 반도체 장치

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KR0143374B1
KR0143374B1 KR1019940035389A KR19940035389A KR0143374B1 KR 0143374 B1 KR0143374 B1 KR 0143374B1 KR 1019940035389 A KR1019940035389 A KR 1019940035389A KR 19940035389 A KR19940035389 A KR 19940035389A KR 0143374 B1 KR0143374 B1 KR 0143374B1
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히로시 기따지마
아끼요시 고바야시
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가네꼬 히사시
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Abstract

(100) 면의 근방에서는, (100) 면에 따른 (011) 면과 (011) 면인 (100) 형 결정 면들에 의한 면 채널링은 이온주입의 균일성을 저하시킨다. 그러므로, 기판의 주면은 (100) 면과 수직으로 교차하는 두개의 면과 3.5도 이상의 각도를 형성하는 결정방위에 수직한 면에 형성된다. 즉, 이온 주입장치와 이온 주입각도의 설정시의 변동을 고려하면, 범위 (104) 내의 표면 방위를 갖는 기판이 이용된다. 또한, (100) 면으로 부터 10 도 이하로 방위를 제한함으로써, 이온주입은 공정조건을 변경함이 없이 기판에 수직으로 행해질 수 있다. 이에 의해, 반도체 기판은 실리콘 기판의 표면에 수직방향으로 이온주입을 행하더라도 면채널링을 야기하지 않는다.

Description

반도체 기판 및 이를 이용한 반도체 장치
제1a도 내지 제1e도는 (100) 면 근방에서의 결정방위의 원자배열을 나타내는 도면;
제2도는 종래 기술에 유효하였던 반도체 장치의 표면 방위범위를 설명하는 평면도;
제3도는 본 발명에 따른 반도체 기판의 일실시예에서의 표면 방위범위를 나타내는 평면도;
제4a 도 내지 제4b 도는 본 발명에 따른 반도체 기판의 제 1 실시예에 대해 고에너지 이온주입을 행하는 경우의 층 저항과 종래 기판에 대한 고에너지 이온 주입을 행하는 경우의 층 저항을 비교하여 나타내는 도면;
제5도는 제 4b 도의 반도체 기판의 깊이 방향으로 캐리어 프로파일을 나타내는 그래프;
제6a도 및 제6b도는 본 발명에 따른 반도체 기판의 제2실시예에 대해 고에너지 이온주입을 행하는 경우의 층 저항과 종래 기판에 대해 고에너지의 이온 주입을 행하는 경우의 층 저항을 비교하여 나타내는 도면;
제7도는 제6b도의 반도체 기판내에 극심한 채널링이 일어나는 부분의 깊이방향으로 캐리어 프로파일을 나타내는 그래프;
제8도는 본 발명에 따른 반도체 장치의 제 1 실시예의 구조를 나타내는 단면도;
제9도는 본 발명에 따른 반도체 장치의 제 1 실시예와 종래 반도체 장치를 비교하여 나타내는 도면;
제10도는 본 발명에 따른 반도체 장치의 제2실시예를 나타내는 단면도;
제11a도 내지 제11d도는 본 발명에 따른 반도체 장치의 제2 실시예와 종래 반도체 기판을 비교하여 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
101:100방향과 10도의 각도를 형성하는 방위
102:완전히 채널링이 생기는 영역
103:약간의 채널링이 생기는 영역
104:채널링이 생기지 않는 영역
301:채널링의 영향이 없는 부분에서의 캐리어 프로파일
302:채널링의 영향이 있는 부분에서의 캐리어 프로파일
501:채널링이 생기는 부분의 깊이방향의 캐리어 프로파일
601:n형 기판
601a,601b,801,801a,801b:반도체 기판
602:p형 웰층
603,603a,603b,603c,603d:n형 센서부
804,804a,804b,804c,804d:보론 주입층
본 발명은 반도체 기판과 반도체 장치에 관한 것으로서, 보다 구체적으로는 실리콘으로 제조된 반도체 기판과 이 실리콘 기판을 이용하여 제조된 반도체 장치에 관한 것이다.
이온주입 기술은 현재의 반도체 장치의 제조에 있어서 고유한 기술이다. 특히, 실리콘으로 반도체 장치를 제조하는데는, 불순물 농도, 프로파일 및 균일성을 제어하는 것이 특히 중요하다. 이온 주입의 제어력을 저하시키는 한 인자는 채널링이다. 채널링은 예시의 목적으로 100방향과 같은 저차의 결정축선을 따라 야기되는 축방향 채널링과, (100)면 또는(111)면 같은 저차의 결정면상에 야기되는 면 채널링으로 분류할 수 있다.
이온 주입은(100) 기판에 수직하게 행해지고, (100) 면과 수직으로 교차하는 (011) 면 및 (011) 면상의 면 채널링이 대부분이다. 또한, (010) 면 또는 (001) 면상의 면 채널이 영향을 줄 수 있다. 이들 면 채널링의 조합은 축방향 채널링을 야기할 수 있다. 이온 주입기술을 적용함으로써 소자가 형성되는 실리콘 반도체 기판의 경우에, 그러한 채널링을 피할 필요가 있다.
채널링을 피하기 위하여 이용되는 종래 기술중 하나는 기판에 대해 수직한 방향 대신 경사진 방향으로 이온주입을 행하는 것이다. 예를들어,(100) 면의 결정 방위로 주표면을 갖는 반도체 기판에 대해 이온 주입을 행할때, 이온 주입방향을 기판에 수직한 방향에 대해 약 7˚의 크기로 경사시키는 것이 알려져 있다. 그러므로, 엄격한 주입영역 제어가 요구되지 않는 공정에서, 그러한 방법이 취해져 왔다.
그러나, 현재의 반도체 장치에서, 소자의 고 패키지 밀도와 관련하여, 엄격한 이온주입 영역제어가 요구되는 공정이 증가한다. 그러한 경우에, 거의 수직 방향으로 이온 주입을 행하여 패턴된 포토레지스터를 갖는 반도체 기판을 제조할 필요가 있다. 그러므로, 일본 무심사 특허공보(공개) 번호 평성 4-493436 호에 개시된 바와같이, 약 3 내지 7˚경사진 주표면을 갖는 반도체장치를 이용하는 종래의 기술도 공지되어 있다.
이에 의해, 반도체 기판으로 소자를 제조하는데 있어, 채널링을 야기함이 없이 반도체 장치에 대해 수직방향을 이온 주입을 행할 수 있다. 또한, (100) 평면 근방에 면 방위를 가지는 반도체 장치로서, 1면 을 향하는 방향으로 4˚경사진 표면 방위를 가지는 기판들을 시장에서 입수할 수 있다. 이 경우에, 수직방향으로의 이온주입이 행해질 수 있다.
제 1a도 내지 제 1e도는 (100)면 근방에서 결정방위의 실리콘 원자배열을 나타낸다. 반도체내의 방위는 제 1a도에 도시된 바와같이, 1방향으로서의 평편한 (OF) 방향의 방위를 설정한다. 제 1b도는 (100)면에서의 실리콘의 원자배열을 나타내고, 제 1c도는 1방향으로 부터 7˚경사진 면상의 실리콘의 원자배열을 나타내고, 제 1d도는쪽으로 7˚경사진 면상의 실리콘의 원자배열이고, 제 1e도는방향과 30˚의 각을 형성하는 방향을 향해 7˚경사진 면상의 원자배열을 나타낸다.
제 1a도 내지 제 1e도로 부터 알 수 있듯이, 경사지는 방향이방향일때, (011) 면은 경사각이 7˚일때도 간과될 수 있다. 또한, 제 1a도 내지 제 1e도로 부터 알 수 있듯이, 경사지는 방향이 1방향일때, (010)면은 경사각이 7˚일때도 간과될 수 있다.따라서, (100) 면으로 부터의 표면방위를 경사시킴에 의해 면 채널링을 제한하기 위하여, 경사방향 및 각도가 특정되지 않으면, 면 채널링에 의해 영향을 줄 수 있다.
이러한 견지에서, 전술한 일본 무심사 특허공보 번호 평성 4-343479 호에 개시된 종래의 방법을 유효하게 하기 위하여는, 여러개의 조건이 만족된다. 예를들어, 이러한 조건은 웰 구조물을 형성하는 경우처럼 고온에서 장기간의 이온 주입후에 열처리가 행해지는 경우에서 볼 수 있다. (100)면으로 부터 소정각도 경사진 경사 면에 대해 이온주입을 행함으로써, 100 방향으로의 축방향 채널링이 제한될 수 있다. 주입의 잔류 불균일성은 고온에서 장기간 열처리하여 실제사용에 이용가능한 레벨에서 균일성을 달성함으로써 향상될 수 있다.
또한, 기판의 면상에 산화층이 성형되는 것 처럼 비결정충일때 채널링이 제한될 수 있다. 금속 오염을 제거하기 위해 주입을 행할때 기판의 표면상에 100 내 300Å이 산화층이 형성되는 것이 전형적이다. 기판의 표면상에 산화층이 형성되는 상태에서 100 내지 200keV 범위의 비교적 저에너지로 이온 주입을 행하는 종래의 공정에서, 상기 공보에 개시된 종래기술이 효과적이다.
한편, 1방향을 향해 4˚경사진 표면을 갖는 반도체 기판이 이용되고 이온 주입이 반도체 기판에 수직한 방향으로 행해지는 때에도, 상기 공보에 개시된 종래기술에 유사한 효과가 얻어질 수 있다. 그러한 경우에, 이온 주입을 행할때 실리콘 산화층 같은 비결정층이 기판의 표면상에 존재하고 열처리가 장기간 동안 고온에서 행해지므로, 비교적 균일한 불순물 도핑층이 형성될 수 있다.
최근에 있어서, 실리콘 기판에 불순물 프로파일을 더욱 정밀하게 제어하기 위해 고에너지 기술이 흔히 사용되고 따라서 고성능 소자를 형성한다. 고에너지 이온주입이 행해질때, 마스킹 부재(예컨대, 포토레지스트)의 두께는 부분적으로 이온 주입을 얻기 위하여 3 내지 4㎛가 될 수 있다. 만일 이온 주입이 기판의 수직방향으로 부터 7˚의 경사로 행해지면, 마스킹 부재의 단부로 부터 약 0.5㎛의 영역은 이온 주입이 없는 상태로 남을 수 있다. 그러므로, 주입 영역의 가장자리가 너무 클 수 없을때, 이온이 주입되지 않는 영역을 제한하기 위하여 기판에 수직한 방향으로 이온 주입을 행할 필요가 있다.
그러나, 상기 공보에 개시된 종래기술이 적용될때, 다음과 같은 문제점이 고유하게 야기된다. 즉, 고에너지 이온 주입기술이 이용될때, 불순물 프로파일의 피크가 기판의 깊은 부분에 배치되는 경향이 있고, 열처리가 종래기술의 열처리 보다 낮아져서 이온 주입시 불순물 프로파일을 피괴함이 없이 소자가 형성될 수 있다. 결과적으로, 이온 주입에서의 불균일성은 소자 특성의 불균일성을 직접 초래한다. 이 경우에, 사용되는 이온 주입에 대한 에너지는 300 keV 내지 3 MeV의 범위에 있다. 그러나, 비결정층에 의해 채널링을 제한하기 위한 주입 에너지의 증가에 해당하는 두꺼운 산화층을 형성하는 것은 비실제적이다.
따라서, 고에너지 이온주입기술이 사용되는 경우에, 사용되는 이온주입장치, 웨이퍼 직경, 이온 주입량, 이온 주입에너지, 열처리상태 등의 주입 조건에 좌우하여 불균일성의 크기는 변할 수 있다.
주입된 이온 종류와 이온 에너지의 영향에 대하여 살펴보면, 채널링이 야기되는 각도 범위는 강하게 주입된 이온 종류에서 더 크고, 낮은 주입에너지에서 더 크다. 예를들어, 채널링에 의해 높은 영향을 받는 경향이 있고 실제적인 조건범위인 300 keV 내지 400 keV이 주입 에너지에서 인이 주입되는 경우에, 채널링은, 상기 공보에 개시된 기판 조건의 상당한 범위에 영향을 미칠 수 있다. 이것은 이온 주입장치에 좌우하여 변할 수 있지만, 장치에서 빔의 분산은 비교적 제한되고, 8 인치의 기판에 대한 이온의 입사각은 ±1.0 정도로 고려되어야한다.
예를들어 400keV에서 인을 주입하는 경우에,면 또는 (011)면에서 채널링이 제한될때 이온이 0.9˚이상의 각도로 주입되지 않으면, 채널링의 영향은 피할 수 없고 기판내의 주입 깊이를 불균일하게 한다.
따라서, 이온 주입방향과면 또는 (011)면 사이에 형성되는 각도로서 약 3.5˚(=1.6+1.0+0.9)가 요구된다. 한편, 필요각도는 이온 주입장치를 개선함으로써 작아질 수 있고, 12 내지 14 인치의 대경기판에 대한 진행 실험의 견지에서, 필요각, 즉 3.5˚는 상당히 변하지는 않는다.
제 1a도에 도시된 결정방위와 관련하여 살펴보면,방향 ±30˚의 방향으로 3 내지 7˚의 범위에서 경사진 표면을 갖는 기판의 경우에 채널링을 제한할 수 없어 기판내에 주입 깊이의 불균일성이 현저하다. 불순물 농도가 피크가 되는 깊이를 고려하면, 채널링이 야기되지 않는 부분에서의 피크의 깊이 보다 농도 피크가 20% 깊은 부분이 존재하였다. (100)면에서 (001)면 방향으로의 방향으로 4˚의 각도로 경사진 표면을 갖는 반도체 기판에 대한 동일한 주입조건에서 이온 주입이 행해지면, 농도 피크의 깊이는 채널링이 야기되지 않는 부분의 깊이 보다 약 20% 깊어진다.
반면, 1방향으로 4˚의 각도로 경사진 표면을 갖는 반도체 기판의 경우에, 만일 이온 주입시 적절한 방향으로 1 내지 2˚경사시킴에 의해 주입방향이 완전히 제어될 수 있다면, 이온 주입은 임의 영역을 주입되지 않도록 마스크가 없는 곳에 위치시킴이 없이 그리고 채널링을 야기함이 없이 행해질 수 있다. 그러나, 시중에서 입수가능한 반도체 기판은 오프 방향으로 완전히 제어되지 않는다. 사실, 시중에 존재하는 기판은 1의 오프 방향과 10의 오프 방향이 혼합되어 있다.
제 2 도는 상기 공보에 개시된 종래의 반도체 기판의 표면방위의 일예를 나타내는 평면도이다. 제 2 도는 (100)면에 밀접한 영역에서의 결정방위의 분포를 나타낸다. 중심점은 (100)면에 수직한 100방향에 대응하고, 경사각은 반경방향으로 나타나 있다. 실선에 의해 나타낸 원(1101)은 100방향에 대해 3˚의 각도를 형성하는 원을 형성하는 방위를 나타내고, 파선에 의해 나타낸 원은 7˚의 각도를 형성하는 방위을 나타낸다.
실리콘으로 제조된 반도에 기판의 표면 방위가 제 2 도의 영역(102) 내에 놓일때, 만일 인이 300keV에서 표면에 수직하게 주입되면 채널링이 완전히 야기된다. 영역(102)에 인접한 영역(103)은 채널링이 약간 일어나는 방위 범위이다. 영역(1103)은 (010)면과 (001)면 양자에 의해 형성된 각도가 3.5˚이상인 결정 방위의 영역이다. 즉, 실리콘으로 제조된 반도체 기판의 표면방위가 영역(1103)내 존재할때, 반도체 웨이퍼내에는 채널링 부분이 없다. 그러므로, 그러한 경우에, 기판내의 주입깊이는 불균일하게 된다.
종래기술에서는, 결정 방위가 영역(1103)내에 존재하는 표면을 가지거나 단순히 채널링을 피할 수 있는 반도체 기판 만이 존재한다. 그러므로, 실제적인 견지에서 , 고에너지 이온 주입을 위해 사용될때 채널링이 야기될 수 있는 많은 영역들이 존재한다.
상기한 바와같이, 종래의 공지된 반도체 기판에 있어서, 비주입 영역을 피하기 위해 반도체 기판에 수직하거나 거의 수직한 방향으로 이온 주입이 행해지면, 채널링의 영향은 피할 수 없게되어 이온주입의 불균일성을 야기한다. 이온이 불균일하게 주입되는 반도체 기판이 반도체 장치의 제조용으로 사용되므로, 반도체장치의 특성은 불균일하게 되어 생산율의 저하를 야기한다.
본 발명의 목적은 기판에 수직한 방향으로 이온주입을 행하더라도 표면 채널링이 일어나지 않는 반도체 기판과 이 반도체 기판을 이용한 반도체 장치를 제공하는 것이다.
본 발명에 따른 반도체 장치는, (100) 면에 수직한 100방향과 10˚이하의 각도를 형성하고 (100)면에 수직한면 및 (011)면에 대해 3.5˚이상의 각도를 형성하는 면상에 하나의 주표면을 갖는다.
또한, 본 발명에 따른 반도체 장치는, 본 발명에 따른 반도체 기판상에 기판 표면에 대해 수직한 방향으로 기판표면에 이온 주입을 행하기 위한 이온 주입 기술을 적용하여 소자를 형성함에 의해 제조된다.
결정방위(100)면 근방에 표면 방위를 갖는 반도체 기판에 대해 고에너지 이온주입이 행해질때, (100)면에 수직한 상기 두개의 면에 의해 표면 채널링이 제한될때 이온 주입의 균일성이 보장될 수 있다. 한편, 결정방위(010)면 상의 표면 채널링 등에 관련하여, 채널링의 작은 영향이 검출된다. 그러므로, 실제적인 사용에는 문제가 없다.
300keV 이상의 고에너지에서 인 또는 붕소 이온주입이 행해질때, (110) 형 면 예컨대, (011) 면 및면으로 인한 면 채널링은, (100) 면과 주입방향 사이에 형성된 각도가 3.5˚이상일때 잘 야기되지 않는다. 여기에서, 엄격한 의미로, (011)면과 이온 주입방향 사이에 형성된 각도는 (011)면상으로의 주입방향으로의 벡터의 투영과 이온 주입방향 사이의 각도이다.
(100) 면 근방에 표면방위를 갖는 반도체 기판에 있어서, (100) 면에 수직한 상기 두 면등에 의해 면 채널링이 제한될 수 있는 결정 방위에 배향된 주면을 갖는 기판을 이용함으로써, 균일한 이온 주입층이 얻어질 수 있다. (100)면에 수직한 두개의 면에 대해 3.5˚이상의 각도를 형성하는 조건은, 예컨대 1 방향으로 경사진 경우에 약 5˚(3.5×√2)이상의 조건이다.
현재의 실리콘 결정의 표면방위는 약±0.5˚의 범위로 제어되고 표면방위는 이온 주입에 앞서 체크할 수 없으며, ±0.5˚의 범위는 각도 범위내에 수용되어야 한다. 실제 결정 방위로서, 두개의면 및 (011) 면과 3.5˚이상의 각을 형성하면 충분하다. 그러나, 이 조건을 만족하는 결정을 얻기 위하여, 결정방위는 4.0˚이상이 되도록 영역에 지정되어야 한다. 이 조건은 예컨대, 표면이 1 방향으로 경사진 경우에 약5.7˚이상의 조건에 해당한다.
본 발명은 다음과 같은 이유로, (100) 면에 수직한 100 방향과 10˚이하의 각도를 형성하도록 한정한다. 현재, 반도체 소자의 제조는 (100) 면 근방의 표면방위를 갖는 기판에 대해 주로 행해진다. 만일 결정 표면이 (100) 면으로 부터 상당히 벗어나면, 공정조건은 분화되어 불편함을 야기할 수 있다.
예를들어, 기판의 방위가 상당히 이탈되었을때, 그러한 편차는 운동성의 이방성, 열 산화층의 두께, 형상화 공정시 (특히, 습식 에칭시) 의 형상변형, 더욱 흔히 사용될 것으로 예상되는 선택층 형성 (선택 에피텍셜(epitaxial) 성장 따위) 등에 영향을 미칠 수 있다. 그러므로, 균일한 고에너지 이온주입 능력에 대한 예상된 장점에도 불구하고 단점이 더 크게 된다. 이러한 의미에서, 다른 저차의 면에 의해 영향을 받지 않는 각도 범위는 약 10˚이하이다.
부속 청구범위에 한정된 실리콘 기판의 표면방위를 제한함으로써, 종래의 공정조건은 변함없이 유지될 수 있고, 기판의 표면에 수직방향으로의 고에너지 이온 주입의 균일성이 유지될 수 있다. 결과적으로, 본 발명의 반도체 기판상에 형성되는 소자의 특성은 고에너지 이온주입에 의해 균일하게 유지될 수 있다.
본 발명을 본 발명의 바람직한 실시예의 첨부도면을 참조하여 보다 상세히 설명한다. 그러나, 이것은 본 발명을 제한하는 것이 아니라 단지 설명 및 이해를 위한 것이다.
이하, 제 3 도 내지 제 11 도를 참조하여 반도체 기판과 반도체 장치의 바람직한 실시예를 설명한다. 다음의 설명에서, 본 발명의 철저한 이해를 위해 많은 특정 사항들이 설정되었다. 그러나, 본 발명의 이들 특정 사항없이 실시될 수 있음이 당업자에게는 자명할 것이다. 다른 경우에. 본 발명의 불명료하게 하지 않도록 공지의 구조는 상세히 도시하지 않는다.
제 3 도는 본 발명에 따른 반도체 기판의 일실시예의 표면방위 범위를 설명하기 위한 평면도이다. 제 3 도는 반도체 장치의 일실시예의 결정방위 분포를 나타낸다. 중심점은 (100) 면에 수직한 100 방향에 대응한다. 경사각은 반경방향을 나타내었다. 점선으로 나타낸 원(101) 은 (100) 면으로 부터 100 방향으로 10도의 각도를 이루는 방위를 나타낸다. (100)면을 주면으로 하는 반도체 기판의 표면방위와의 대응은, 제 1 도의 우하부에 나타내었다.
실리콘으로 제조된 반도체 기판의 표면방위가 영역 (102) 에 있는 경우에 인 이온 주입을 행하면, 완전히 채널링이 생긴다. 주입 이온 및 주입 에너지에 의존하지만, 이온 종류가 보론이거나, 보다 높은 에너지로 주입하는 경우에는 영역 (102) 이 좁아지는 경향이 있다.
따라서, 영역 (102) 에 있는 방위의 기판이 아니면, 다른 이온 주입 조건으로도 완전한 채널링은 생기지 않는다.
영역 (102) 에 인접하는 영역 (103) 은, 약간 채널링이 생기는 방위범위를 나타낸다. 이 영역은 (010) 면 및 (001) 면에 의해 형성된 각도가 0.9˚이내인 결정방위의 영역이다. 즉, 실리콘제의 반도체 기판의 표면방위가 영역 (103) 의 범위내에 있는 경우, 불균일성의 정도가 영역(012)의 경우 정도는 아니지만, 채널링이 일어나지 않는 경우에 비하면 주입이온이 기판내의 깊은 위치까지 도달하는 부분이 있고, 기판내의 주입깊이는 불균일하게 된다. 예컨대,방향±10˚의 방향으로 경사진 표면방위를 갖는 반도체 기판의 경우에, 오프각(경사각)이 큰 경우에도 채널링이 본질적으로 생긴다.
제 3 도에 있어서, 영역(102)과 영역(103)이외의 표면방위를 갖는 실리콘제의 반도체 기판에 대하여, 수직으로 고에너지 이온 주입이 행해지는 경우는 채널링이 생기지 않는다. 그러나, 이온주입장치에의 기판의 세팅 정도(±1.0˚)와 이온의 입사각의 웨이퍼 의존성(8 인치 이온 기판의 경우 ±1.6˚)을 고려하여, 채널링이 생기지 않도록 표면방위를 특정하는 것이 실용적으로는 필요하다. 이것까지 고려하면, 제 3 도의 영역(104)에 표면방위를 한정함으로써, 기판에 수직방향으로 고에너지 이온 주입을 행하여도 채널링이 생기지 않고, 주입층의 균일성이 8 인치 반도체 기판에 대하여 유지될 수 있다.
또한, 영역(103)과 영역(104)의 중간에 있는 영역(105)은 2.6˚(=1.6+1.0)의 표면방위에 대응한다. 본 실시예로 한정된 표면방위에 대응한 오프각도는 아래와 같이 6 방향으로 한정된다.
10방향의 오프각도는 5.0 내지 10.0˚
110방향의 오프각도는 5.6 내지 10.0˚
15방향의 오프각도는 6.3 내지 10.0˚
14방향의 오프각도는 6.9 내지 10.0˚
13방향의 오프각도는 7.9 내지 10.0˚
25방향의 오프각도는 9.0 내지 10.0˚
이 오프각도 범위는 제 3 도에 화살표로 나타낸 6 방향으로 제 3 도의 영역(104)을 한정하고 있다. 또한, (100)면의 표면근방의 대칭성을 고려하면, 10방향은 1방향과 등가이고,방향과방향은 등가이다. 또한, OXY방향(예컨대, X=1및Y=10)은방향,방향,방향, OYX방향,방향,방향 및방향과 등가이다.
따라서, 이들을 병합하고, 영역(104)의 범위내의 방위를 표면방위로 하여 갖는 실리콘성의 반도체 기판을 이용함으로써, 기판에 수직방향으로 고에너지 이온 주입을 행하여도 채널링은 생기지 않는다. 이 영역(104)은 결정 방위(100)의 면에 수직한100방향과 이루는 각도가 10˚이하의 범위에 있고, 또한 두개의면 및 (011)면과 이루는 각도가 3.5˚이상의 범위에 있는 결정방위의 범위를 나타내고 있다.
이상의 조건은, 성능(빔의 확산 등)이 상당히 양호한 이온 주입장치를 전제로한 값을 나타낸다. 빔이 넓게 확산하는 경우에는, 높은 결정방위를 갖는 기판을 이용할 필요가 있다. 빔 확산 각도가 ±2.4˚인 이온 주입장치를 사용하는 경우에는, (110)타입 면과 이루는 각도는 4.3˚이상 필요하고, 예컨대, 10방향의 오프각도는 약 6˚가 필요하다. 또한, 제 2 도에 예로써 나타낸 종래의 기판의 방위 범위와 비교하면 알 수 있는 바와같이, 채널링의 문제가 생기지 않는 영역이 대폭으로 증가한다.
제 4a 도는 (100)면을 1방향으로 5.4˚까지 경사시킨 제 1 실시예의 기판에 대하여, 인이온을 300keV에서 4×1013㎝-2만큼 이온주입한후 950˚로 30분간 열처리를 하여 주입이온의 활성화를 행한 8인치 기판에서의 충저항 분포를 나타낸다. 제 4b 도는 1방향으로 3.9˚경사시킨 (100)면을 갖는 종래의 기판에 대하여 동일한 이온 주입과 열처리를 행한 결과를 나타낸다. 기판의 오프각도는 1방향으로 오프되어 있다고 가정하여, X선을 이용하여 층저항을 측정한후에 얻어진다. 각각의 선은 충저항이 1% 변화할때 마다, 그려져 있다.
제 4a 도에 나타낸 바와같이 오프각도가 5.4˚까지인 기판의 충저항 분포의 경우, 층저항의 변동(표준편차)은 0.6%이다. 이에 대하여 오프각도가 3.9 도 까지인 기판의 층저항 분포의 경우, 충저항의 변동(표준편차)은 1.0%이다. 이온 주입장치의 주입의 불균일성에 관한 보증치는 0.5%까지이기 때문에, 제 4a 도의 경우에는 채널링의 영향이 거의 없다. 이에 대해, 제 4b 도의 경우에는 채널링의 영향을 명확히 받고 있다.
제 5 도는 채널링의 영향이 없는 부분의 깊이방향의 캐리어 프로파일(301)과, 채널링의 영향이 큰 부분에서의 깊이방향의 캐리어 프로파일(302)을 대비하여 나타낸다. 이온 주입량이 4×1013㎝-2정도로 낮고, 950℃에서 30분간 열처리하여 활성화를 행하였기 때문에, 캐리어 프로파일은 불순물 프로파일로 고려된다. 충저항으로는 12Ω/□ 과 396Ω/□ 의 정도의 차이가 있지만, 깊이방향의 프로파일은 상당한 차이가 있음을 제 5 도로 부터 볼 수 있다.
층저항의 상위는 캐리어 농도가 1017㎝-3대에서는 이동도가 캐리어 농도에 비례하지 않는(캐리어 농도가 2 배로 되어도 층저항치는 반분까지 내려가지 않음) 것에 기인하여 야기된다. 그러므로, 층저항치는 캐리어 프로파일의 상위에 비교적 둔감한 값이다. 따라서, 채널링은 층저항의 상위에서 부여받는 인상 보다 큰 영향을 부여한다.
제 6a 도는 (100)면을 15방향으로 7˚오프한 본 발명의 제 2 실시예의 기판에 대하여, 인 이온을 400keV에서 4×1013㎝-2만큼 이온주입한후 950℃로 30분간 열처리를 하여 주입이온의 활성화를 행한 8 인치 기판에서의 충저항 분포를 나타낸다. 제 6b 도는11방향으로 7˚경사시킨 (100)면을 갖는 종래의 기판에 대하여 동일한 이온 주입과 열처리를 행항 결과를 나타낸다.
제 6a 도 및 제 6b 도에 도시한 바와같이, 표면방위가 (100)면으로 부터 동일하게 7˚경사진 기판임에도 불구하고, 충저항의 기판내 분포는 현저하게 다르다. 제 6a 도의 기판에서는 충저항의 균일성이 0,5%임에 대하여, 제 6b 도의 기판의 경우는 충저항의 균일성이 단지 3.9%이다. 제 6b 도에 있어서, 일방향으로 충저항이 크게 변화하고 있지만, 이것은 이온 주입장치의 특성이다. 이 제 6b 도에 나타낸 충저항의 분포로 부터, 제 6b 도의 기판의 경우에는 완전한 채널링이 생기는 것이 명확하다.
제 6b 도에 나타낸 기판에 있어서, 최대의 채널링이 생기고 있는 중앙부의 깊이방향의 캐리어 프로파일을 제 7 도에 501 로 나타낸다. 이 캐리어 프로파일(501)은 채널링이 없는 경우의 피크 깊이 0.5㎛ 까지에 비하여, 2.50㎛ 이상 깊은 곳에 피크를 갖는다. 따라서, 도시된 실시예의 유효성이 명확히 이해될 수 있다.
제 8 도는 반도체장치의 제 1 실시예의 단면구조를 나타낸다. 도시한 실시예는 본 발명의 반도체 기판상에, 고 에너지 이온 주입에 의해 고체 촬상소자의 화소부를 형성하고 있는 반도체 장치이다. 도시예의 고체 촬상소자의 화소부는, n형 기판(601)상에 p형 웰층(602)을 고에너지 이온주입에 의해 형성하고 p형 웰층내에, n형의 센서부(603)를 고에너지 이온주입에 의해 형성함으로써 제조된다.
n형 센서부(603)에 인접하여, p형 웰층(602)상에 p형층(604), n형층(605), 및 게이트 산화막(606)으로 이루어지는 전하 전송부가 형성되어 있다. 또한, n형 센서부(603)상에 p+층(607)이 형성되어 있다. 또한, 608은 이산화 실리콘 막, 609는 차광막이다. 이 화소부에서는, n형 센서부(603)내로 침입하는 광 비에 의해 발생한 전하를, 인접하는 전하전송부에 의해 순차 전송한다. 이 화소부의 감도는 n형의 센서부(603)가 두꺼운 만큼 커진다.
이와같은 구조의 고체촬상소자의 화소부를 형성하는데에 고에너지 이온주입이 이용되는 이유는, p형 웰층(602)과 n형 센서부(603)간의 접합을 견고히 형성하고, 만족스런 감도를 얻기 위하여 n형의 센서부(603)를 충분한 두께로 하고, 인접하는 전하전송부와의 간격을 좁게하여 높은 집적도를 얻는 것이 바람직한 등에서 이다.
고에너지 이온주입에 의해 p형 웰층(602)을 형성하기 위하여, 이온 주입후에 비교적 고온으로 장시간의 열처리가 행해진다. 이에 의해 채널링의 영향이 감소될 수 있다. 그러나, 현저한 채널링이 야기되는가 아닌가에 좌우하여 불순물 농도가 변동한다. 이에 대하여, n형 센서부(603)의 이온 주입후의 열처리는 비교적 단기간 이므로, 채널링의 영향을 상당히 받게 된다.
p형 웰층(602)이 불순물 농도와, n형 센서부(603)형성시의 이온주입 깊이에 의해, n형 센서부(603)의 두께가 결정된다. 예컨대, n형 센서부(603) 형성시에 채널링이 생기는 경우, 채널링의 정도에 따라 n형층이 두껍게 되고, 그 결과 감도가 높아진다. 채널링의 발생에 기인하는 감도의 변동은 칩들 사이에서 뿐아니라 극단의 경우에는 칩내에서도 발생한다. 인간의 시각은 상당히 민감하기 때문에, 칩내에서의 감도의 변동이 표시화상에 반영되면, 화상의 백그라운드에 모양이 보일 수도 있다.
제 9a 도 내지 제 9d 도는 본 발명에 따른 반도체 장치의 제 1 실시예와 종래 장치 간의 비교를 나타내는 단면도이다. 제 9a 도 및 제 9b 도는 본 발명에 따른 반도체 기판에 수직방향으로 이온주입을 행함으로써 형성되는 제 1 실시예의 고체 촬상소자의 화소부의 변동을 나타내며, 제 9c 도 및 제 9d 도는 종래의 반도체 기판에 수직방향으로 이온 주입을 행하여 형성된 고체촬상소자의 화소부의 변동을 나타낸다.
제 9a 도 및 제 9d 도는 (100)면으로 부터 1방향으로 5.5˚까지의 각도로 경사진 표면을 갖는 n형의 반도체 기판(601a)를 이용하여 형성된 고체 촬상소자의 화소부를 나타낸다. 이 경우에, 기판(601a)에 수직방향으로 고에너지 이온주입을 행하여 형성된 n형 센서부(603a 및 603b)는 두께이 변동이 거의 없다. 그 결과,감도의 변동은 2%까지 이다.
이에 대하여, 예컨대, (100)면을 주면으로 하는 종래의 반도체 기판(601b)을 이용하여 유사한 방식으로 형성된 고체촬상소자의 화소부에 있어서는, 제 9c 도에 나타낸 바와같이, n형 센서부(603c 및 603d)의 두께의 변동이 크다. 이 결과, 감도의 변동은 10%까지로 크다. 또한, 종래의 반도체 기판으로서 (100)면으로 부터1방향으로 4.0˚까지 경사진 표면을 갖는 기판을 이용한 경우의 감도 변동은 4%까지로 여전히 크다.
제 10 도는 본 발명의 반도체의 장치의 제 2 실시예의 단면구조를 나타낸다. 도시된 실시예에서는, 본 발명에 따른 반도체 기판상에, 고에너지 이온주입에 의해 금속 산화물 반도체(MOS) 트랜지스터의 웰을 형성하였다. MOS트랜지스터 웰의 형성은, 단독으로 형성되는 경우도 있지만, n형 MOS에 있어서는 채널 스토퍼 층(소자 분리부의 산화막/실리콘 계면으로의 보론주입)이나, 짧은 채널 효과를 억제하기 위한 펀치 스루스토퍼 층을 형성하는 공정중에 동시에 흔히 형성된다.
제 10 도는 후자의 공정을 통해 제조한 구조를 나타낸다. 실리콘제의 반도체 기판(실리콘 기판)(801)상에 이산화 실리콘 막(802)(게이트 산화막으로의 작용도 함)과 게이트 전극(803)을 형성한 후, 소오스로 되거나 드레인으로 되는 영역의 아래에서는 깊고, 게이트 전극의 아래나 단부의 영역에서는 얕은 주입깊이가 되도록 보론을 주입한다.
이와같은 구조에서, 게이트 전극하의 실리콘 기판(801)으로의 주입깊이는, 게이트 전극(803)등의 상층이 있기 때문에 균일하게 된다. 한편, 게이트 전극이 존재하지 않고 이온 주입깊이가 비교적 깊은 영역에서는, 채널링이 생길 가능성이 있다.
p형 웰과 n형 웰의 분리폭이 미세화의 경향이 있고, 게이트 전극(803)이 존재하고 있는 상황하에서 각도를 둔 이온 주입은 불가능하기 때문에, 이러한 이온 주입도 기판에 수직으로 행해지게 된다. 이러한 구조에 고에너지 이온 주입을 행하는 이유는 소오스/드레인 층과 고농도이 웰 층이 접하면 생기는 기생용량을 감소시키는 것이 바람직하다는데 있다. 따라서, 소오스 또는 드레인으로 되는 영역의 하부의 영역으로의 이온 주입의 깊이는, 소오스/드레인 층의 깊이 보다 상당히 깊게 되는게 보통이다.
이와같은 영역의 형성을 목적으로한 고에너지 이온 주입을 행할때, 소오스/드레인 층의 하부에는 예상보다 저농도의 웰 층이 형성될 수 있다. 이 결과, 기생용량은 적어지지만, 진공층이 두껍게 되어 누설전류가 증가한다. 제 10 도에 도시된 구조의 형성에 반도체 기판을 이용함으로써, 종래의 반도체 기판을 이용하여 유사의 공정으로 MOS트랜지스터를 형성한 경우에 비하여, 기생용량의 균일성이 향상되고, 누설전류의 부분적인 증가를 억제할 수 있다.
제 11a도 내지 제 11b 도는 본 발명에 따른 반도체 장치의 제 2 실시예와 종래장치와의 비교를 나타내는 단면도이다. 제 11a 도 내지 제 11d 도는 n형 MOS 트랜지스터의 구조에 대한 채널링의 영향을 모식적으로 나타낸다. 제 11a 도 및 제 11b 도는 본 발명에 따른 반도체 기판에 수직방향으로 고에너지 이온주입을 함으로써 형성되는 본 발명에 따른 반도체 장치의 제 2 실시예로서의 n형 MOS 트랜지스터의 구조의 변동을 나타내고, 제 11c 도 내지 제 11d 도는 종래의 반도체 기판에 수직방향으로 고에너지 이온주입을 함으로써 형성되는 n형 MOS 트랜지스터의 구조의 변동을 나타낸다.
제 11a 도 및 제 11b 도에 나타낸 바와같이, 본 발명에 따른 반도체 기판 상에는 보론 주입층(804a,804b)이 고에너지 이온주입에 의해 형성되고, 그후에 소오스 층(901a,901b)과 드레인 층(902a,902b)이 형성된다. 또한, 903은 n층이다. 도시된 바와같이, 도시예에서, 보론 주입층(804a,804b)의 깊이는 서로 거의 동일하고, 따라서 균일성이 유지될 수 있다.
이에 대하여, 종래의 반도체 기판상에 고에너지 이온주입에 의해 제 11c도 및 제 11d 도에 나타낸 바와같이 보론 주입층(901c,901d)과 드레인 층(902c,902d)을 형성한 경우는, 보론 주입층(804c,804d)의 깊이가 불균일하게 된다. 또한, 제 11d 도에 나타낸 바와같이, 소오스 층(901c)및 드레인 층(901d)의 아래에 저농도의 p-층(904)이 형성되어 누설전류를 야기할 수 있따. 이에 대하여, 도시예에서는 동일한 공정으로도 저농도층은 형성되지 않는다. 제 9D 도에 도시된 구조의 형성은 저에너지 이온주입에 의해 피할 수 있지만, 균일성을 증가시키는데 비효과적이며, 저에너지 이온 주입의 추가는 고유하게 공정단계의 증가를 야기한다.
또한, 본 발명의 유효성에 대해, 고에너지 이온 주입을 이용하는 경우를 중심으로 설명하였지만, 저에너지 이온 주입에서도, 채널링의 억제에 유효함이 명확하다. 채널링의 발생 가능성만 고려하면, 저에너지 이온주입에서 채널링의 임계각, 즉, 채널링이 생기는 각도범위는 크다. 채널링을 억제하기 위한 공정에서 향상되는 인자들이 있더라도, 채널링을 야기할 가능성이 작은 반도체 기판을 갖는 것이 바람직하다.
상기한 바와같이, 본 발명에 따른 반도체 기판에 의하면, 실리콘 제의 반도체 기판의 한 주면의 범위가 고에너지 이온주입장치와 실리콘 결정구조를 고려하여 제한되므로, 주면에 수직방향으로 이온주입이 행해지더라도 채널링이 일어나지 않는 반도체 기판이 얻어질 수 있다.
또한, 본 발명에 따른 반도체 장치에 의하면, 열처리 공정이 제거되고 이온주입에 의해 형성된 주입 프로파일에 의해 고성능이 얻어질 수 있다. 그러므로, 종래의 저에너지 이온주입과 비교하여 이온 주입의 균일성이 강하게 요구되는 고에너지 이온 주입을 행할때에, 본 발명에 따른 반도체 기판을 이용하여 기판의 주표면에 수직방향으로 고에너지 이온 주입을 행하여 고품질의 미세한 소자를 얻을 수 있다.
비록 본 발명은 그의 예시적인 실시예에 대하여 설명되고 개시되었지만, 당업자는 상기한 것과 여러다른 변형, 생략 및 첨가가 본 발명의 사상 및 범위를 벗어나지 않고 행해질 수 있음을 알 수 있다. 그러므로, 본 발명은 상기한 특정예에 제한되지 않고 부속 청구범위에 설정한 특징들에 대한 그의 내포되고 등가한 범위내에 포함될 수 있는 가능한 예들을 포함하는 것으로 이해되어야 한다.

Claims (2)

  1. (100) 면에 수직한 100 방향과 10도 이하의 각도를 형성하고, 상기 (100)면에 직교하는및 (011)면의 각각과 3.5도 이상이 각도들을 형성하는 면상에 한 주면을 갖는 반도체 기판.
  2. 제 1 항에 기재된 반도체 기판상에, 기판 표면에 대하여 수직방향으로 그 기판에 대해 이온주입을 행하는 이온 주입기술을 적용하여 소자를 형성함으로써 제조한 반도체 장치.
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