KR0136742B1 - 실리콘 기판상의 오염물질을 쉽게 제거할 수 있는 반도체 디바이스 제조 방법 - Google Patents

실리콘 기판상의 오염물질을 쉽게 제거할 수 있는 반도체 디바이스 제조 방법

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KR0136742B1
KR0136742B1 KR1019930030165A KR930030165A KR0136742B1 KR 0136742 B1 KR0136742 B1 KR 0136742B1 KR 1019930030165 A KR1019930030165 A KR 1019930030165A KR 930030165 A KR930030165 A KR 930030165A KR 0136742 B1 KR0136742 B1 KR 0136742B1
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미찌꼬 도꾸야마
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세끼모또 다다히로
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Abstract

주 표면(31a)을 가진 실리콘 기판(31)에서 오염물질(32)을 제거하기 위하여 주 표면을 산화시켜 형성된 산화막(33)상에 다결정 실리콘 막(34)이 형성된다. 그 결과 오염물질은 주로 산화막과 다결정 실리콘 막사이의 경계면 주위에 집중된다. 그후 산화막과 다결정 실리콘 막은 실리콘 기판에서 제거된다. 그러므로 오염물질은 산화막과 다결정 실리콘 막과 함께 실리콘 기판에서 제거된다.

Description

실리콘 기판상의 오염물질을 쉽게 제거할 수 있는 반도체 디바이스 제조 방법
제1도는 종래 기술의 반도체 디바이스 제조 공정에 관한 도면.
제2도는 종래 기술의 반도체 디바이스 제조의 다른 공정에 관한 도면.
제3도는 본 발명의 제1실시예를 따르는 반도체 디바이스 제조 공정에 관한 도면.
제4도는 본 발명의 제2실시예를 따르는 반도체 디바이스 제조 공정에 관한 도면.
제5도는 본 발명의 제3실시예를 따르는 반도체 디바이스 제조 공정에 관한 도면.
제6도는 본 발명의 제4실시예를 따르는 반도체 디바이스 제조 공정에 관한 도면.
제7도는 본 발명의 제5실시예를 따르는 반도체 디바이스 제조 공정에 관한 도면.
제8도는 본 발명의 제6실시예를 따르는 반도체 디바이스 제조 공정에 관한 도면.
제9도는 본 발명의 제7실시예를 따르는 반도체 디바이스 제조 공정에 관한 도면.
제10도는 본 발명의 제8실시예를 따르는 반도체 디바이스 제조 공정에 관한 도면.
* 도면의 주요부분에 대한 부호의 설명
31 : 실리콘 기판 31a : 주 표면
31b : 대향 표면 32 : 오염물질
33 : 산화막 34 : 다결정 실리콘 막
36 : 선택 산화막 37 : 산소 원자
39 : 저 산소 농도영역 41 : 산소 침전물
42 : 원자 핵
발명의 배경
본 발명은 실리콘 기판으로부터 반도체 디바이스를 제조하는 방법에 관한 것이다.
공지된 종래 기술에서 반도체 디바이스는 주 표면과 주 표면과 대향하는 대향 표면 및 특정영역에 형성된 회로 소자 즉, 주 표면을 관통하는 영역을 형성하는 회로 소자를 포함하고 있다. 반도체 디바이스를 제조하는데 있어서는 실리콘 기판에 존재하는 중금속과 같은 오염물질을 제거할 필요가 있다. 그 이유는 상기 오염물질이 실리콘 기판상에 존재하게 되면 회로 소자 특성을 저하시키기 때문이다.
실리콘 기판으로부터 오염물질을 제거하기 위해 일반적으로 진성 게터링 공정(Intrinsic Gettering Process ; 이후, IG공정이라고 함)이 실시된다.
lC 공정에서 오염물질은 실리콘 기판내부에 침전된(precipitated) 산소에 트랩되어 많은 양의 오염물질이 실리콘 기판의 특정영역에서 저감된다.
실리콘 기판 내부에 산소를 침전하기 위하여 먼저 제1열처리가 실리콘 기판의 특정영역에서의 산소농도를 감소하기 위하여 고온으로 실리콘 기판에 대하여 실행된다. 제1열 처리에 뒤이어 원자핵을 침전하기 위한 저온의 제2일처리가 실행된다. 다음 제2열처리에 뒤이어 산소를 침전하는 각각의 원자핵을 성장시키기 위하여 또 다른 고온으로 제3열처리를 실행한다. IG공정을 효과적으로 실행하기 위하여 1 내지 2×1018atoms/㎤의 산소농도가 요구된다.
다음 EG공정을 기술한다. 실리콘 기판은 주 표면과 대향한 대향 표면을 가진다. EG공정에서 결정 손실이 대향 표면내의 오염물질을 트랩하기 위하여 대향 표면내로 들어온다.
결정 손실의 도입은 회로 소자의 형성 이전이나 형성중에 실행된다. 이를 위하여 다양한 방법이 사용될 수 있다. 백 사이드(back side) 손상 방법에서 대향 표면을 용해하여 고체화 하기 위하여 대향 표면상에 방사된 레이저 빔이나 실리콘 기판의 대향 표면상에 분사된 SiO와 같은 미립자를 사용하여 실리콘 기판의 대향 표면에 물리적 손상이 가해진다. 이온 주입 방법에서 대향 표면은 종래 기술에서 공지된 결정 격자에 손상을 주기 위하여 이온 주입을 받게 된다. 또 다른 방법으로 결정 격자를 변형시키기 위하여 대향 표면내에 도우펀트(dopant)를 과다 확산시키는 것이 있다.
열 처리가 실행될때, 많은 결정 결함이 상기 방법에 의해 결정 격자의 손상을 받은 실리콘 기판의 대향 표면내에 생기게 된다. 그 결과 오염물질은 상기 결정 결함에 트랩된다.
오염물질을 제거하기 위해 도면을 참조로 후술되는 다른 공정이 사용될 수 있다.
종래 각각의 방법에서 오염물질의 제거는 산소에 트랩된 오염물질에만 제한되었고 충분하지도 못했다. 특히 비교적 두꺼운 산화막에 의해 미리 도포된 부분을 포함하는 구조물의 경우 산화막에 트랩된 오염물질을 제거하기가 어렵다.
산화막내에 트랩된 대부분의 오염물질은 실리콘 기판의 특정영역내에 존재한다. 따라서 비교적 깊은 영역내에 존재하는 오염물질은 충분하게 제거될 수 없다.
더 나아가 산소가 실리콘 기판의 특정영역내의 침전된 산소로서 존재할때 오염물질은 침전된 산소에 트랩된다. 따라서 오염물질은 산화막이 제거된 후에도 여전히 특정영역에 남아 있게 된다.
발명의 요약
본 발명의 목적은 실리콘 기판으로부터 손쉽게 오염물질을 제거할 수 있는 반도체 디바이스 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 후술되는 설명에 의해 명백해진다.
본 발명에 의하면 실리콘 기판으로부터 반도체 디바이스를 제조하는 방법을 제공하는 것이다. 실리콘 기판은 회로 소자를 형성하는 주 표면을 가진다. 본 발명의 방법은 산화막을 형성하기 위해 실리콘 기판의 주 표면을 산화시키는 단계와 상기 산화막에 다결정 실리콘 막을 형성하는 단계 및 산화막과 다결정 실리콘막을 제거하는 단계로 구성된다.
양호한 실시예의 설명
제1도를 참조로 본 발명의 이해를 돕기 위하여 반도체 디바이스를 제조하는 제1종래 방법을 설명한다.
제1도(a)에 도시되었듯이 먼저 단결정 실리콘 기판(21)이 준비되며 상기 실리콘 기판은 상부 또는 주 표면(21a)을 가지고 주 표면(21a)과 대향하는 하부 또는 대향 표면(21b)을 가진다. 실리콘 기판(21)은 특정영역 즉 주 표면(21a)에 인접하는 회로 소자 형성 영역을 포함한다. 특정영역은 종래 공지된 방법으로 회로소자가 형성된다. 중금속과 같은 오염물질(22)이 실리콘 기판(21)내에 존재한다는 것을 알 수 있다.
제1도(b)에서 도시되었듯이 실리콘 기판(21)의 주 표면(21a)은 산화막(23)을 형성하기 위해 산화된다. 산화막(23)은 약 400 옹스트롬 정도의 두께를 갖는다. 예를들면 습식산화가 산화막(23)을 형성하기 위해 950℃에서 실행된다. 이 경우 산화막(23)은 실리콘 기판(21)의 특정영역내에 존재하는 특정의 오염물질(22)을 트랩한다.
산화막(23)은 불화수소산수용액으로 에칭된다. 그 결과 산화막(23)은 제1도(C)에서 도시된 것같이 제거된다. 그후 실리콘 기판(21)에는 공지된 방법으로 회로 소자가 함께 형성된다.
제2도를 참조로 제2의 종래 반도체 디바이스의 제조 방법을 설명한다. 유사부분은 동일한 도면번호로 표기한다.
제2도(a)에 도시되었듯이 먼저 실리콘 기판(21)이 준비된다. 실리콘 기판(21)의 주 표면(21a)과 대향 표면(21b)은 제2도(b)에서와 같이 산화막(23)을 형성하기 위해 산화된다. 각각의 산화막(23)은 약 400 옹스트롬의 두께를 갖는다. 예를들면 습식산화가 산화막(23)을 형성하기 위해 950℃에서 실행된다.
이 경우 각각의 산화막(23)은 오염물질(22)을 트랩한다.
산화막(23)은 불화수소산수용액에 의해 에칭된다. 그 결과 산화막(23)은 제2도(C)에서와 같이 실리콘 기판(21)으로부터 제거된다. 그후 실리콘 기판(21)에는 종래 공지된 방법으로 회로 소자가 형성된다.
제3도에서 본 발명의 제1실시예를 따르는 반도체 디바이스 제조 방법이 설명될 것이다. 제3도(a)에 도시되었듯이 먼저 단일 결정 실리콘 기판(31)이 준비된다. 실리콘 기판(31)은 상부 또는 주 표면(31a)과 하부 또는 주 표면(31a)에 대향하는 대향 표면과 특정영역 즉 공지된 방식으로 회로 소자와 함께 형성되는 주 표면(31a)에 인접하는 회로 소자 형성 영역을 포함한다. 중금속과 같은 오염물질(32)이 실리콘 기판(31)에 존재하는 것을 알 수 있다.
실리콘 기판(31)의 주 표면은 제3도(b)에 도시되었듯이 산화막(33)을 형성하기 위해 산화된다. 산화막(33)은 약 400 옹스트롬의 두께를 갖는다. 예를들면 습식산화가 산화막(33)을 형성하기 위해 950℃에서 실행된다. 산화막(33)이 실리콘 기판(31)상에 형성될때 오염물질(32)은 산화막(33) 및 산화막(33)과 실리콘 기판(31)사이의 경계면에 부분적으로 트랩된다.
다음 다결정 실리콘 막(34)이 예를들면 400 옹스트롬의 두께를 가지고 산화막(33)상에 형성된다. 예를들면 실란(silane) 기체의 사용으로 1토르(torr)의 압력하에서 650℃의 온도로 다결정 실리콘 막의 형성이 실행된다. 약 500sccm의 유동비가 충분하다. 부가로 다결정 실리콘 막(34)은 60분동안 850℃에서 인 확산을 받게 된다. 결과적으로 오염물질(32)은 제3도(C)에 도시되었듯이 다결정 실리콘 막(34)과 산화막(33)사이의 경계면 주위에 주로 집중된다.
게속해서 실리콘 기판(31)은 공지된 습식 에칭 공정(wet etching process)을 통하여 다결정 실리콘 막(34)과 함께 제거된다. 즉 제3도(d)에서 도시되었듯이 실리콘 기판(31)의 특정영역의 오염물질을 현저하게 감소시키는 것이 가능하다. 그후 실리콘 기판(21)에는 공지된 방식으로 회로 소자가 형성된다.
제4도에 있어서 본 발명의 제2실시예를 따르는 반도체 디바이스 제조방법이 설명될 것이다. 유사부분은 동일 참고번호로 도시되었다.
제4도(a)에 도시된대로 공지된 선택 산화막(36)을 제외하고는 전술한 방법에서 설명된 유사한 단계를 따른다. 각각의 선택 산화막(36)은 선택적 산화막으로 일컬어지며 예를 들면 6000 옹스트롬의 두께를 가지도록 실리콘 기판(31)의 주 표면(31a)상이나 또는 그 부분에 형성된다.
세부적으로 실리콘 기판(31)은 제4도(b)에 도시된대로 산화막(33)을 형성하기 위해 산화된다. 그후 제4도(C)에 도시된대로 다결정 실리콘 막(34)이 산화막(33)상에 형성되고 인 확산을 받게된다.
계속해서 제4도(d)에 도시된대로 다결정 실리콘 막(34)과 산화막(33)은 그곳에 트랩된 오염물질(32)과 함께 제거된다.
상기 구조물에서 선택 산화막(36)의 존재는 실리콘 기판(31)의 상면상에 요철을 형성한다. 이것은 오염물질(32)의 축적을 촉진하도록 부가의 압력 집중을 상승시킨다. 중금속 오염물질(32')이 선택 산화막(36)의 엣지부에 신속하게 집중된다. 특히 철(Fe)은 상기와 같은 산화막상에 집중되는 경향이 있다.
그러므로 다결정 실리콘 막(34)의 사용으로 제3도에 참고로 설명된 방법에서 얻어진 것보다 많은 오염물질의 제거 효과를 얻을 수 있다.
전술한 각각의 방법에서 다결정 실리콘 막(34)은 반도체 기판(31)내에 오염물질(32)이 산화막(33)과 다결정 실리콘 막(34)사이의 경계면에 트랩되도특 산화막(33)상에 형성된다. 산화막의 경우만 비교할 때 오염물질(32)의 보다 많은 양이 트랩될 수 있다.
특히 LOCOS(실리콘의 국부적 산화)막이 산화막(36)으로서 형성된 후 오염물질(32)이 제거된다면 질과 같은 중금속이 LOCOS막의 에지에서 산화막(33)상에 집중되려는 경향이 있기 때문에 보다 큰 효과가 얻어진다.
제5도를 참조로 본 발명의 제3실시예에 따른 반도체 디바이스 제조방법이 후술된다. 유사부분은 동일 참고번호로 표기했다.
제5도(a)에 도시되었듯이 실리콘 기판(31)은 철과 같은 오염물질(32)을 포함하머 오염물질은 주 표면(31) 및 실리콘 기판(31)의 특정영역에 존재하는 것을 알 수 있다.
제5도(b)에 도시된대로 실리콘 기판(31)의 주 표면은 산화막을 형성하기 위해 산화된다. 산화막(33)은 예를 들면, 약 400 옹스트롬의 두께를 갖는다. 산화막(33)이 형성될 때, 오염물질(32)은 부분적으로 산화막 및 산화막(33)과 실리콘 기판(31)사이의 경계면에 트랩된다.
다음 다결정 실리콘 막(34)이 예를들면, 400 옹스트롬의 두께를 갖도록 산화막(33)상에 형성된다. 예를들면 다결정 실리콘 막의 형성은 실란 기체의 사용으로 1토르의 압력하에서 650℃의 온도에서 실행된다. 약 500sccm의 유동비가 충분하다. 부가로 다결정 실리콘 막(34)은 60분 동안 820℃의 온도에서 인 확산된다. 결과적으로 오염물질(32)은 제5도(c)에서 도시된대로 다결정 실리콘 막과 산화막(33) 사이의 경계면 주위에 주로 집중된다.
한편 산소 원자(37)은 실리콘 기판(31)내에 존재한다. 고온열 처리가 예를들면 4시간동안 1200℃에서 실행된다. 이 경우 산소 원자(37)은 제5도(d)에서 화살표(38)로 도시된 것같이 외향으로 실리콘 기판(31)의 특정영역으로부터 감소된다. 따라서 이후 특정영역은 저 산소 농도영역(39)으로 불리게 될 것이다. 저 산소 농도영역(39)이 산소 원자(37)를 포함하지 않고 적은 양의 오염물질(32)을 포함한다는 것을 유의해야 한다.
그후 열 처리가 예를들면 8시간동안 1000℃에서 행해진다. 이 경우 산소 원자(37)는 실리콘 기판(31)내의 산소 침전물과 같이 침전된다. 실리콘 기판(31)내에 남겨진 오염물질(32)은 제5도(e)에서 도시된것 같이 각각의 산소 침전물에 의해 트랩될 수 있다.
산소 침전물(41)은 저 산소 농도영역(39)내에서는 발생되지 않는다. 따라서 오염물질(32)은 특정영역 또는 회로 소자 형성 영역으로부터 제거될 수 있다.
다결정 실리콘 막(34)과 산화막(33)은 제5도(f)에 도시된 것같이 습식 에칭 공정을 통하여 제거된다. 즉 오염물질(32)은 다결정 실리콘 막 및 산화막(33)과 함께 실리콘 기판(31)에서 제거될 수 있다.
상술한 방법에서 다결정 실리콘 막(34)과 산화막(33)은 공지된 진성 게터링 공정 완료후에 실행된다. 그러나 막(34, 33)의 제거는 열 처리 전 또는 열 처리 중에 실행될 수 있다.
제6도에서는 본 발명의 제4실시예를 따르는 반도체 디바이스 제조 방법이 설명될 것이다. 유사부분은 동일 참고번호로 도시됐다. 제6도(a) 내지 (d)에 관한 설명은 생략되었다. 왜냐하면 제5도에 참고로 상술한 방법과 제6도(a) 내지 (d)에 대한 방법이 서로 유사한 설명이기 때문이다.
제6도(d)에 도시된 저 산소 농도영역을 형성한 후에 600℃와 800℃ 사이의 열로 저온 열 처리 되는 단계가 일체로 추가된다. 그 결과 핵은 제6도(e)에서 도시된대로 침전 핵(42)으로서 침전된다. 예를든 방법에서 저 산소 농도영역(39)은 실리콘 기판의 표면으로부터 약 50㎛의 깊이를 가진다.
보다 자세하게는 열 처리는 16시간동안 700℃에서 저온 열 처리로서 실행된다. 이 경우 원자 핵(42)은 실리콘 기판(31)의 비교적 깊은 위치에 형성된다. 부가로 또 다른 열 처리로 제6도(f)에 도시된대로 산소 침전물(41)가 발생하도록 8시간 동안 1000℃에서 실행된다.
산소 침전물(41)은 저 산소 농도영역(39)에서는 발생되지 않는다. 따라서 오염물질(32)은 산소 침전물(41)내에 트랩되고 또한 저 산소 농도영역(39) 즉 실리콘 기판(31)의 표면으로부터 50㎛이내의 영역으로부터 제거되는 것이다.
부가로 제6도(g)에 도시된대로 실리콘 막(34)과 산화막(33)은 습식 에칭 공정을 통하여 제거된다. 즉 다결정 실리콘 막(34)과 산화막(33)내에 트랩된 오염물질은 실리콘 기판(31)으로부터 제거될 수 있다. 다결정 실리콘 막(34)과 산화막(33)은 진성 게터링 공정전이나 공정중에 제거될 수 있다.
제7도를 참조로 본 발명의 제5실시예에 따른 반도체 디바이스 제조 방법이 후술된다. 유사부분은 동일 참고 번호로 표기했다.
제7도(a)에 도시된대로 실리콘 기판(31)이 먼저 준비된다. 실리콘 기판은 산소 원자(37)를 포함한다는 것을 알 수 있다.
실리콘 기판(31)에 대하여 열 처리가 예를들면 4시간 동안 1200℃에서 행해진다. 이 경우 산소 원자핵은 주 표면(31a)을 통하여 실리콘 기판(31)의 특정영역으로부터 제7도(b)에 도시된 화살표(43)와 같은 외향으로 학산된다. 그결과 저 산소 농도영역(39)이 실리콘 기판(31)의 특정 표면(31a)으로부터 약 500 옹스트롬의 깊이를 갖도록 제조된다.
다음 또 다른 열처리가 8시간동안 1000℃에서 실행된다. 그 결과 산소 침전물(41)은 제7도(C)에 도시된대로 실리콘 기판(31)내에 생성된다. 산소 침전물(41)은 저 산소 농도영역(39)에는 생성되지 않고 실리콘 기판(31)의 비교적 깊은 부분(31a)에만 생성된다. 제7도(d)에서 오염물질(32) 분포의 예가 도시되어 있다. 여기서 오염물질(32)은 산소 침전물(41)에 트랩되지 않고 실리콘 기판(31)의 주 표면 근처위 및 주 표면 근처내에 존재한다.
다음 제7도(e)에 도시된대로 산화막(33)을 성장시키도록 열 산화가 실행된다. 산화막(33)은 예를들면 약 400 옹스트롬의 두께를 갖는다. 이 경우 오염물질(32)은 산화막(33)과 실리콘 기판(31) 사이의 경계면 및 산소 침전물(41)내에서 산화막(33)내에 트랩된다.
제7도(f)에 대하여 다결정 실리콘 막(34)은 예를들면 4000 옹스트롬의 두께를 갖도록 산화막(33)상에 형성된다. 침전물이 예를들면 실란 기체의 사용으로 1 토르의 압력하에서 650℃에서 실행된다. 유동비는 약 500sccm이 충분하다. 부가로 다결정 실리콘 막(34)은 60분동안 820℃에서 인 확산을 받게 된다. 결과적으로 오염물질(32)은 제7도(f)에 도시된대로 다결정 실리콘 막(34)과 산화막(33)사이의 경계면 주위는 물론이고 실리콘 기판(31)에 존재하는 산소 침전물(41)내에도 집중된다.
계속해서 다결정 실리콘 막(34)과 산화막(33)은 습식 에칭 공정을 거쳐 제거된다. 그래서 오염물질(32)은 제7도(g)에 도시된대로 다결정 실리콘 막(34) 및 산화막(33)과 함께 실리콘 기판(31)으로부터 제거된다. 산소 침전물(41)은 회로 소자 형성 영역에서 충분히 이격된 비교적 깊은 부분내에만 존재한다. 따라서 회로 소자 형성 영역에서 산소 침전물(41)과 같은 결정 결함과 오염물질(32)을 제거하는 것이 가능하다.
제8도를 참조로 본 발명의 제6실시예에 따른 반도체 디바이스 제조 방법이 후술된다. 유사부분은 동일 참고 번호로 표기했다.
제8도(a)에 도시된대로 먼저 실리콘 기판(31)이 준비된다. 실리콘 기판(31)은 산소 원자(37)를 포함한다는 것을 알 수 있다.
실리콘 기판(31)에 대하여 열 처리가 예를들면 4시간 동안 1200℃에서 실행된다. 이 경우 산소 원자핵(37)은 주 표면(31a)을 통하여 실리콘 기판(31)의 특정 영역으로부터 제8도(b)의 화살표(43)로 도시된 외향으로 확산된다. 그 결과 실리콘 기판(31)이 주 표면으로부터 약 50㎛의 깊이를 갖도록 저 산소 농도 영역(39)이 형성된다.
다음 또 다른 열처리가 16시간동안 600℃와 800℃ 사이의 범위내에서 양호하게는 700℃에서 행해진다. 이 경우 침전 핵(42)은 제8도(c)에 도시된대로 침전된다.
부가로 여전히 다른 열 처리가 8시간동안 1000℃에서 행해진다. 결과적으로 산소 침전물(41)이 제8도(d)에 도시된대로 실리콘 기판(31)내에 형성된다. 산소 침전물(41)은 저 산소 농도영역(39)에 형성되지 않고 실리콘 기판(31)의 비교적 깊은 부분에만 형성된다.
오염물질(32)의 분포의 예가 제8도(e)에 도시되어 있다. 여기서 오염물질(32)은 산소 침전물(41)에 트랩되지 않고 실리콘 기판(31)의 주표면 근처상에 및 근처에 존재한다.
다음 열 산화가 산화막(33)을 성장시키기 위해 행해진다. 산화막(33)은 예를들면 약 400 옹스트롬의 두께를 가진다. 이 경우 오염물질(32)은 제8도(f)에 도시된대로 산화막(33)내와 산화막(33)과 실리콘 기판(31)사이의 경계면 및 산소 침전물(41)내에 부분적으로 트랩된다.
다음 제8도(g)에 대하여 다결정 실리콘 막(34)이 예를들면 400 옹스트톰의 두께를 갖도록 산화막(33)상에 형성된다. 침전은 예를들면 실란 기체의 사용으로 1토르 압력하에서 650℃의 온도로 행해진다. 유동비는 약 500sccm이 충분하다. 부가로 다결정 실리콘 막(34)은 60분 동안 820℃에서 인 확산을 받게 된다. 결과적으로 오염물질(32)은 다결정 실리콘 막(34)과 산화막(33)사이의 경계면 주위는 물론이고 실리콘 기판(31)에 존재하는 산소 침전물(41)내에도 집중된다.
계속해서 다결정 실리콘 막(34)과 산화막(33)은 습식 에칭 공정을 거쳐 제거된다. 즉 오염물질(32)은 단면도(g)에 도시된대로 다결정 실리콘 막(34) 및 산화막(33)과 함께 실리콘 기판(31)으로부터 제거된다. 산소 침전물(41)은 회로 소자 형성 영역에서 충분히 이격된 비교적 깊은 부내에만 존재한다. 따라서 회로 소자 형성영역으로부터 산소 침전물(41)가 같은 결정 결함과 오염물질(32)을 제거하는 것은 가능하다.
제8도를 참고로 설명한 방법에서 저 산소 농도영역(39)이 실리콘 기판(31)의 주 표면(31a) 근처에 형성된 후 열 처리가 침전 핵(42)을 형성하기 위해 600℃와 800℃ 사이의 비교적 저온으로 실행된다. 즉 개선된 제어능력을 갖춘 산소 침전물(41)이 형성될 수 있다. 그러므로 회로 소자 형성 영역에서 산소 침전물(41)과 같은 결정 결함과 오염물질(32)을 효과적으로 감소하는 것이 가능하다.
상술한 방법을 통하여 다결정 실리콘 막(34)은 오염물질(32)이 실리콘 기판(31)으로부터 산화막(33)과 다결정 실리콘 막(34)사이의 경계면내에 트랩될 수 있도록 산화막(33) 상에 형성된다. 따라서 산화막(33)이 경우만 비교할때 보다 많은 양의 오염물질이 트랩될 수 있다.
부가로 진성 게터링을 위한 열 처리가 실행된다. 만약 산화막(33)과 다결정 실리콘 막(34)의 형성이전에 열 처리가 행해진다면 산소 침전물(41)은 실리콘 기판(31)의 회로 소자 영역으로부터 제거될 수 있다. 또한 실리콘 기판(31)의 비교적 깊은 부에 존재하는 오염물질(32)도 제거되고 회로 소자 형성 영역의 외부에서 트랩된다. 따라서 보다 큰 효과가 얻어진다. 또한 산소 침전물(41)내에 트랩되고 회로소자 형성 영역에 남아 있는 오입물질(32)을 감소시키는 것도 가능하다.
제9도를 참조로 본 발명의 제7실시예에 따른 반도체 디바이스 제조 방법이 후술된다. 유사부분은 동일 참고번호로 표기했다.
제9도(a)에 도시된대로 실리콘 기판(31)은 단일 결정 실리콘 잉곳(ingot)으로부터 공지된 방식의 절삭, 그라인딩 및 에칭 공정을 거쳐 얻어진다. 공지된 샌드 블래스트 기법(sand blasting technique)에 의해 대향 표면(31b)에는 제9도(b)에 도시된대로 샌드블래스팅 손상부(44)를 가지게 된다.
다음 실리콘 기판(31)은 아르곤(Ar) 기체내에서 600℃로 가열보온 된다. 엑시머 레이저 빔(excimer laser beam)이 XeCl(염화크세논)의 레이저원으로부터 방출되고 레이저 에너지 밀도 O.2J/㎠ 펄스로 샌드 블래스트 손상부(44)상에 방사된다. 실리콘 기판(31)은 제9도(c)에 도시된대로 깊이 0.2㎛를 갖고 레이저 열처리 층(laser-annealed layer)을 형성하도록 용해된다.
그후 실리콘 기판(31)은 감온하며 냉각된다. 실리콘 기판(31)의 주 표면(31a)은 유리 표면으로 연마된다.
실리콘 기판(31)은 실리콘 기판(31)내에 오염물질(32)을 포함한다는 것을 알 수 있다. 오염물질(32)의 분포예는 제9도(d)에 도시되어 있다.
실리콘 기판(31)은 열산화된다. 이 경우 실리콘 기판(31)이 주 표면과 대향 표면(31a, 31b)은 제9도(e)에 도시된대로 산화막(33)을 형성하도록 산화된다.
그후 제9도(f)에 도시된대로 다결정 실리콘 막(34)이 산화막(33)상에 형성된다. 그후 다결정 실리콘막(34)은 인 확산된다. 오염물질(32)은 레이저 열 처리 층 및 샌드블래스킹 손상부(44)내 각각의 다결정 실리콘 막(34)과 각각의 산화막(33)사이의 경계면 주위에 집중된다.
다결정 실리콘 막(34)과 산화막(33)은 제9도(g)에 도시된대로 습식 에칭 공정에 의해 제거된다. 따라서 오염물질(32)은 다결정 실리콘 막(34) 및 산화막(33)과 함께 실리콘 기판(31)으로부터 제거된다. 제9도에 참고로 상술한 방법에서 외인성 게터링은 샌드블래스트 기법과 레이저 손상법에 의해 행해진다. 선택적으로 다른 백사이드 손상 방법이나 결정 격자에 손상을 주도록 대향 표면에 이온 주입을 행하는 이온 주입법 또는 결정 격자를 변형시키도록 대향 표면에 도우펀트를 과다 확산시키는 방법이 사용될 수 있다.
각각의 주 표면 및 대향 표면 근처에서 산소 침전물(41)을 제거하는 추가단계를 합체함에 의해 보다 큰 효과가 얻어진다. 추가단계에서 진성 게터링을 위한 열 처리는 1100℃ 이상의 고온 열 처리와 800℃이하의 저온 열 처리의 결합으로 구성되어 행해진다.
제10도를 참조로 본 발명의 제8실시예에 따른 반도체 디바이스 제조 방법이 후술된다. 유사 부분은 동일 참고번호로 표기했다.
제10도(a)에 도시된대로 실리콘 기판(31)은 실리콘 기판(31)내에 오염물질(32)을 포함한다는 것을 알 수 있다. 실리콘 기판(31)의 주 표면 및 대향 표면(31a, 31b)은 제10도(b)에 도시된대로 상부 및 하부 산화막(33a, 33b)을 형성하기 위해 산화된다. 제10도(C)에 도시된대로 상부 및 하부 다결정 실리콘막(34a, 34b)이 각각 상부 및 하부 산화막(33a, 34b)상에 형성된다. 부가로 상부 및 하부 다결정 실리콘막(34a, 34b)은 인 확산된다.
보호막(도시안됨)은 하부 다결정 실리콘 막(34b)상에만 형성된다. 상부 다결정 실리콘 막(34a)과 상부 산화막(33a)은 습식 에칭 공정을 거친다. 따라서 상부 다결정 실리콘 막(34a)과 상부 산화막(33a)은 제10도(d)에 도시된대로 주로 회로 소자 형성 표면으로부터만 제거된다. 동시에 실리콘 기판(31)의 디바이스 활성영역에 존재하는 오염물질(32)도 제거된다. 반면 하부 다결정 실리콘 막(34b)과 하부 산화막(33b)은 실리콘 기판(31)의 바닥측부에 남게된다.
공지된 게터 싱크(gatter sink)로서 사용된 하부 다결정 실리콘 막(34b)을 남겨둠으로써 오염물질(32)은 디바이스 활성 영역으로부터 제거된다. 이 경우 오염물질(32)의 제거 효과는 상부 다결정 실리콘 막(34)과 상부 산화막(33)의 제거후의 연속적인 단계에서 계속 유효하다.
제10도에 참고로 상술된 방법에 의하면 상부 및 하부 다결정 실리콘 막(34a, 34b)은 오염물질(32)이 각각의 상부 및 하부 산화막(33a, 33b)사이의 경계면과 각각의 상부 및 하부 다결정 실리콘 막(34a, 34b)사이의 경게면내의 실리콘 기판(32)으로부터 트랩될 수 있도록 상부 및 하부 산화막(33a, 33b)상에 각각 형성된다. 산화막의 경우만 비교할때 보다 많은 양의 오염물질(32)이 트랩되어 디바이스 활성 영역으로부터 제거된다.
특히 오염물질(32)이 LOCOS막이 선택 산화막으로서 형성된 후 제거될 때 철과 같은 중금속이 LOCOS막의 에지에 집중하는 경향이 있기 때문에 보다 큰 효과가 얻어진다.
추가로 진설 게터링을 위한 열 처리를 실행하거나 외인성 게터링을 위한 대향 표면 변형을 형성함에 의해 실리콘 기판(31)의 디바이스 활성 영역내의 오염물질(32)을 보다 효율적으로 제거할 수 있다.

Claims (6)

  1. 회로 소자를 형성하기 의한 주 표면(31a)을 갖는 실리콘 기판으로 반도체 디바이스를 제조하는 반도체 디바이스 제조방법에 있어서 회로소자의 형성을 위해 특정영역을 제한하는 선택 산화막(36)을 실리콘 기판(31a)에 선택적으로 형성하는 단계와 산화막(33)을 형성하기 위해 실리콘 기판의 주 표면을 산화하는 단계와 상기 산화막상에 다결정 실리콘 막(34)을 형성하는 단계 및 상기 산화막과 다결정 실리콘 막을 제거하는 단계로 구성된 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서 산화막과 다결정 실리콘 막을 열처리 하는 단계를 부가로 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제2항에 있어서 상기 열처리 단계는 상기 산화막과 다결정 실리콘 막을 1100℃ 이상의 온도로 가열하는 단계 및 상기 산화막과 다결정 실리콘 막을 800℃이하의 온도로 가열하면서 진성 게터링(intrinsic gettering)을 실행하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제1항에 있어서 상기 실리콘 기판의 불순물로부터 다결정 실리콘 막의 불순물을 확산하는 단계를 부가로 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제1항에 있어서 상기 실리콘 기판은 주 표면에 대향하는 대향 표면을 가지며 상기 산화 단계가 실행되기 전에 실리콘 기판의 대향 표면을 변형시키는 단계를 부가로 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제1항에 있어서 상기 제거 단계는 다결정 실리콘 막을 상기 선택 산화막에 의해 한정된 특정영역에서만 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
KR1019930030165A 1992-12-25 1993-12-24 실리콘 기판상의 오염물질을 쉽게 제거할 수 있는 반도체 디바이스 제조 방법 KR0136742B1 (ko)

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