KR0136067B1 - 이치화상 프로세서 - Google Patents

이치화상 프로세서

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KR0136067B1
KR0136067B1 KR1019940019901A KR19940019901A KR0136067B1 KR 0136067 B1 KR0136067 B1 KR 0136067B1 KR 1019940019901 A KR1019940019901 A KR 1019940019901A KR 19940019901 A KR19940019901 A KR 19940019901A KR 0136067 B1 KR0136067 B1 KR 0136067B1
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강구수
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김광호
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Abstract

본 발명은 팩시밀리에서 낮은 비용으로 고화질의 이치원고를 생성하도록 하는 이치화상 프로세서에 관한 기술이다.
본 발명의 이치화프로세서는 중앙처리장치의 제어에 의하여 메모리에 저장된 소정의 스레스홀드값을 생성하는 스레스홀드발생부와, 소정 원고의 화이트레퍼런스에 대응하는 전압피크치의 적응적 제어를 위한 전압피크제어부와, 화소클럭에 의하여 화상의 쉐이딩보정을 위한 쉐이딩보정신호를 출력하는 쉐이딩보정제어부와, 쉐이딩보정신호에 의하여 화상의 에지강조를 위한 에지강조신호를 출력하는 에지강조제어부와, 연산의 출력을 3화소 단위로 마스킹하여 제1에지강조상태 또는 제2에지강조상태로 에지강조하는 에지강조 마스크부와, 아나로그/디지탈 변환기의 출력신호인 디지털 신호와 에지강조 마스크부의 출력신호를 상기 쉐이딩보정신호와 에지강조신호에 의하여 택일하여 산술연산하는 연산부와, 상기 연산부에서 산술연산된 값과 스레스홀드부에서 생성된 스레스홀드값을 비교함에 의하여 원고화상의 흑백에 상응하는 이치화상을 결정하는 이치화상 결정부와, 이치화상 결정부에서 결정된 이치화상을 중앙처리장치의 제어에 의해 원고 전송을 위한 전송모드 또는 원고 복사를 위한 복사모드로 출력하는 데이터출력부로 구성한다

Description

이치화상 프로세서
제1도는 본 발명에서 원고의 이치화를 위한 시스템의 개략적인 블럭도이다.
제2도는 제1도의 이치화상 프로세서(2)의 구체회로도이다.
제3도는 쉐이딩보정 또는 에지 강조 제어 및 연산을 위해 동작되는 연산부(20)와 쉐이딩보정 제어부(22)와 에지강조 제어부(24)의 구체블럭도이다.
제4도는 제3도의 쉐이딩보정 제어부(22)의 구체회로도이다.
제5도는 제3도의 에지강조 제어부(24)의 구체회로도이다.
제6도는 제2도의 에지강조 마스크부(30)의 구체회로도이다.
제7도는 제2도의 전압피크 제어부(34)의 구체회로도이다.
제8도는 제2도의 스레스홀드 발생부(35)에 관련된 도면으로서, 제8A도는 스레스홀드 발생부(35)의 구체회로도이고 제8B도는 스레스홀드 수평 및 수직 인덱스가 업데이트된 스레스홀드 메트릭스를 보여주는 도면이다.
제9도는 제2도에 도시된 이치화 결정부(36)과 데이터출력부(40)를 구성하는 참조번호 200의 구체회로도이다.
제10도는 쉐이딩펙터 DMA발생부(32)의 입출력 파형도이다.
제11도는 쉐이딩보정 제어부(22)와 에지강조 제어부(24)의 파형도이다.
제12도는 연산부(20)의 구체 파형도이다.
제13도는 에지강조 마스킹부(30)의 에지강조정도를 나타내는 도면으로서, 제13A도는 에지강조를 크게 하였을 경우이고,제13B도는 에지강조를 적게 하였을 경우이며, 제13C도는 에지강조를 하지 않았을 때와 에지강조를 크게 하였을 때와 에지강조를 적게 하였을 때의 화소의 밝기값을 보여주는 도면이다.
제14도는 제3도의 숏펄스발생부(64)의 입출력 파형도이다.
*도면의 주요부분에 대한 부호의 설명*
2 : 이치화상 프로세서4 : 이미지 센서
6 : ADC8 : CPU
10 : I/O인터페이스12 : DMA제어부
16 : 메모리20 : 연산부
22 : 쉐이딩보정 제어부24 : 에지강조 제어부
26 : 쉐어딩보정 후처리부28 : 에지강조 후처리부
30 : 에지강조 마스크부32 : 쉐이딩펙터 DMA발생부
34 : 전압피크 제어부35 : 스레스홀드 발생부
36 : 이치화상 결정부40 : 데이터 출력부
본 발명은 원고 전송 또는 복사를 위한 시스템에 관한것으로, 특히 팩시밀리에서 낮은 비용으로 고화질의 이치화상을 생성하도록 하는 이치화상 프로세서에 관한 것이다.
팩시밀리에서 원화상으로부터 높은 품질과 정밀한 화질의 화상을 얻을 수 있는 이치 화상처리 기술이 요구된다. 또한 가격의 절감을 가져오면서도 고화질의 이치화상을 얻을 수 있는 이치화상 프로세서가 더욱 필요해진다.
따라서 본 발명의 목적은 원고 전송 또는 복사를 위한 시스템에서 낮은 비용과 단순한 구성요소를 가지고 고화질의 이치원고를 생성하도록 하는 이치화상 프로세서를 제공함에 있다.
본 발명의 다른 목적은 팩시밀리 시스템에서 독취되는 원고의 화상을 고화질의 이치화상으로 처리하도록 쉐이딩보정과 에지강조하는 이치화상 프로세서를 제공함에 있다.
본 발명의 또 다른 목적은 원고 전송 또는 복사를 위한 시스템에서 낮은 비용으로 고화질의 이치화상을 생성하도록 한 후 이치화상을 복사 또는 전송하기 위한 이치화상 프로세서를 제공함에 있다.
본 발명의 또 다른 목적은 팩시밀링서 고화질의 이치화상을 얻기 위하여 쉐이딩보정, 에지강조, 중간조 처리, 기준전압의 조절을 실행하는 이치화상 프로세서를 제공함에 있다.
본 발명의 보다 나은 실시예는 원고의 원화상을 CPU의 제어에 의하여 원화상에 가까운 이치화상으로 처리하는 이치화상 프로세서를 가진다. 본 발명의 이치화상 프로세서는 입력원고의 화상으로부터 쉐이딩보정, 에지강조 이치화, 기준전아 자동이득 조절, 중간조 처리 등을 실행한다. 특히 본 발명에서 수행하는 에지강조 이치화의 처리는 이치화상 프로세서가 중심화소에 대하여 1×3의 로컬 마스크를 설정하여 해당하는 각 화소에 미리 고정된 에지강조 가중치 펙터를 부여한 후 이 결과값들을 시물레이션에 의해 미리 정해진 임계값과 비교하여 이치화를 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제1도는 본 발명에 따른 원고의 화상으로부터 이치화상을 생성하기 위한 팩시밀리 시스템을 보여주는 개략적인 블럭도이다.
제1도의 팩시밀리 시스템은 쉐이딩보정, 에지강조, 자동이득조절, 중간조처리 및 화소의 흑백을 결정하기 위한 기준전압 발생 등을 처리하는 이치화상 프로세서(2)와, 원고의 화상을 독취하여 그에 대응한 아나로그신호를 출력하는 이미지센서(4)와, 이미지센서(4)로부터 출력되는 아나로그신호를 디지털 신호로 변환하여 출력하는 ADC(Analog to Digital Conveter)(6)와, CPU(8), I/O인터페이스(10), DMA제어부(12), 신호제어부(14)로 구성되어 이치화상 프로세서(2)를 제어하는 제어부들과, 이치화상 프로세서(2)에서 화상처리된 데이터를 CPU(8)의 제어에 의하여 저장하는 메모리(16), 그리고 이치화상 프로세서(2)의 제어에 의하여 이치화상 프로세서(2)에서 출력되는 원고화상을 인쇄하는 TPH(Thermal Print Header:18)로 구성한다.
이 기술분야에서 잘 알려진 바와 같이 원고의 화상은 이미지 센서(4)에 의하여 독취되며, ADC(6)에 의하여 디지털 신호로 변환된 후 이치화상 프로세서(2)로 입력된다. 실질적인 이치화상 처리를 실행하는 이치화상 프로세서(2)는 ADC(6)의 디지털 신호를 시스템의 제어부 즉 CPU(8), DMA제어부(10), 및 신호제어부(14)와 상호작용하여 이치화상으로 처리한다. 이치화상 프로세서(2)에서 처리된 이치화상은 이치화상 프로세서(2)의 제어에 따라 원고복사를 위한 복사모드 데이터로 TPH(18)에 출력되거나 원고전송을 위한 전송모드 데이터로 DMA제어부(12)에 출력된다.
CPU(8)의 제어를 받는 메모리(16)는 화상의 전압피크치, 화상의 흑백을 결정하기 위한 스레스홀드값, 쉐이딩보정을 위한 쉐이딩펙터값 등을 저장한다. 쉐이딩보정의 전압피크치(화이트 레퍼런스)를 메모리(16)에 저장하기 위하여 본 발명은 하기위 특허출원 제91-8546호의 기술과 제91-12829호의 기술을 이용한다.
1991년 5월 25일자로 대한민국 특허출원된 출원번호 91-8546호에는 쉐이딩보상 레퍼런스 이미지 데이타를 저장하고 재생하는 회로로 개시하고 있다. 상기 출원번호 91-8546호의 기술은 화이트 레퍼런스 이미지 데이타의 변화량 허용범위를 변동하여 적정수준으로 조절한 후 화이트 레퍼런스 이미지 데이터를 저장하고 화소별로 순차적으로 재생함으로써 램사이즈를 줄일 수 있고 칩제작시 콤팩트화 할 수 있는 장점이 있다.
1991년 7월 25일자로 대한민국 특허출원된 출원번호 91-12829호에는 쉐이딩보상 레퍼런스 이미지 데이터를 시스템 메모리에 저장하여 보상하는 회로 및 방법을 개시하고 있다. 상기 출원번호 91-12829호의 기술은 사용가능한 어드레스버스와 데이터버스를 사용해 이미지 데이터를 시스템 메모리에 저장한 후 쉐이딩보상을 수행함으로써 쉐이딩 보상 레퍼런스 데이터를 저장하기 위한 별도의 램을 부착하지 않아도 되는 장점을 가진다.
이치화상 프로세서(2)와 인터페이스하는 DMA제어부(12)는 쉐이딩 보정을 위한 DMA 신호와 쉐이딩 펙터값과 전송모드에 대응하는 제어신호들을 이치화상 프로세서(2)와 주고 받는다. 이치화 제어를 위하여 CPU(6) 주변에는 제어신호 생성을 위한 신호제어부(14)가 존재한다. 이 신호제어부(14)는 이치화상프로세서(2)에 신호원을 발생한다. 즉 신호제어부(14)는 이치화상프로세서(2)에 CPU(8)의 제어에 의하여 상기 신호원을 I/O인터페이스(10)을 통하여 이치화상 프로세서(2)로 제공한다. 화상의 이치화 처리를 실행하는 이치화상프로세서(2)의 구성 및 동작을 제2도의 구체 블록도를 참조하여 더욱 상세히 설명한다.
제2도를 참조하면, 연산부(20)는 ADC(6)으로부터 출력되는 디지털 신호 ADC와, DMA에 의한 쉐이딩 펙터, 그리고 에지강조를 위해 소정 화소가 에지강조 로컬마스크 설정된 LMK를 입력으로 소정 에지강조 제어신호 및 쉐이딩보정 제어신호에 응답하여 쉐이딩보정 및 에지강조토록 연산한다. 쉐이딩보정 제어부(22)는 CPU(8)의 제어에 응답하여 상기 연산부(20)가 쉐이딩보정연산토록 연산부(20)로 상기 쉐이딩보정 제어신호를 출력하고, 에지강조제어부(24)는 CPU(8)의 제어에 응답하여 상기 연산부(20)가 에지강조연산토록 연산부(20)로 상기 에지강조제어신호를 출력한다. 또한 상기 쉐이딩보정 제어부(22) 및 에지강조 제어부(24)는 각각 쉐이딩보정신호 SHE와 에지강조신호EGE를 데이터 출력제어부(38)를 출력한다. 쉐이딩보정 후처립부(26) 및 에지강조 후처리부(28)는 연산부(20)에서 연산되어 출력된 출력데이타 RGO를 미리 설정된 소정단위 비트로 처리하여 처리된 데이터 SP, EP를 출력한다. 에지강조 마스크부(30)는 원고화상의 소정화소를 강조하기 위하여 쉐이딩보정 후 처리부(26)에서 처리된 데이터 SP를 소정 호소단위로 마스킹하여 에지강조하므로 마스크된 에지강조 데이터 LMK를 연산부(20)로 출력한다. 쉐이딩펙터 DMA발생부(32)는 쉐이딩보정을 위한 신호제어부(14)에서 출력되는 화소클럭 CKPX에 클럭킹되어 쉐이딩펙터를 로드하기 위한 DMA제어신호인 SDRQ와 SDACK를 DMA제어부(12)와 송수신한다. 전압피크 제어부(34)는 메모리(16)에 저장된 전압피크치 VP를 자동이득조절 인에이블신호 AGC와 중간조 모드신호 HFT의 소정선택에 의하여 ADC(6)으로부터 출력되는 디지털 신호 ADC와 비교하여 현재원고에 적응하는 새로운 전압피크치 VP로 생성하여 상기 메모리(16)에 저장한다. 스레스홀드발생부(35)는 CPU(8)의 제어에 의하여 메모리(16)에 저장된 스레스홀드값 DT를 신호제어부(14)에서 발생하는 소정 화소 및 라인클럭 CKPX와 CKLN에 의해 설정된 소정화소에 대하여 스레스홀드값 THR을 발생한다. 이치화상결정부(36)는 원고의 화상을 흑백에 대응된 이치화상데이타로 결정하기 위하여 스레스홀드 발생부(35)로부터 출력되는 스레스홀드값 THR과 에지강조 후처리부(28)로부터 출력되는 데이터값 EP를 비교한다. 데이터 출력제어부(38)는 데이터 출력을 제어하기 위하여 쉐이딩보정 제어부(22)에서 출력되는 쉐이딩보정신호 SHE와 에지강조제어부(24)에서 출력되는 에지강조신호 EGE를 입력으로 CPU(8)의 제어에 의하여 신호제어부(14)에서 인가되는 데이터선택신호 DSS에 의하여 입력된 한 신호를 선택한 래치클럭 LHCK를 출력한다. 데이터 출력부(40)는 CPU(8)의 모드선택신호 T/C와 출력제어부(38)에서 인가되는 상기 래치클럭 LHCK에 의거하여 전송모드상태나 또는 복사모드상태를 선택하고, 이치화상결정부(36)에서 결정된 이치화상데이타를 상기 전송모드상태 선택시에는 DMA제어부(14)로 출력하고 복사모드상태 선택시에서는 TPH(12)로 출력한다.
제1도에 도시된 CPU(8)는 메모리(16)에 저장된 각 화소에 대한 스레스홀드값 DT를 발생하도록 하는 신호제어부(14)에서 발생한 클럭 CKPX와 CKLN을 I/O인터페이스(10)를 통하여 스레스홀드 발생부(35)에 제공토록 제어하고, 또한 메모리(16)에 저장된 화상에 대한 전압피크치 VP 즉 화이틀 레퍼런스를 설정하도록 하는 자동이득조절 인에이블신호들 AGC와 중간조 모드신호 HFT를 I/O인터페이스(10)를 통하여 전압피크 제어부(34)에 제공토록 제어한다.
먼저 쉐이딩펙터 DMA발생부(32)의 동작을 제2도와 제10도를 참조하여 상세히 설명한다.
제10도는 상기 쉐이딩펙터 DMA 발생부(32)의 입출력 파형도로서, CKPX는 소정화상 데이터를 화소단위로 처리하도록 CPU(8)의 제어에 의하여 신호제어부(14)로부터 I/O인터페이스(10)를 통하여 출력되는 화소클럭이고, SDRQ는 쉐이딩 펙터 DMA발생부(32)로부터 출력되는 쉐이딩펙터 DMA요구신호이며, SDACK는 상기 쉐이딩펙터 DMA요구신호에 응답하는 DMA제어부(12)의 쉐이딩펙터 DMA인식신호이다.
제10도의 파형도를 참조하여 쉐이딩펙터 DMA 발생부(32)의 동작을 살펴보면, 쉐이딩펙터 DMA발생부(32)는 상기 화소클럭 CKPX가 상승에지로 천이됨에 응답하여 DMA제어부(12)에 쉐이딩펙터 DMA요구신호 SDRQ를 액티브 '하이'상태로 출력한다. DMA제어부(12)는 상기 액티브 '하이'상태의 쉐이딩펙터 DMA요구신호 SDRQ에 응답하여 쉐이딩펙터 DMA인식신호 SDACK를 액티브 '로우'펄스를 상기 쉐이딩펙터 DMA발생부(32)로 출력한다. 따라서 쉐이딩펙터 DMA발생부(32)는 DMA인식신호 SDACK에 응답하여 쉐이딩펙터 DMA요구신호 SDRQ를 논리 '로우'상태로 다시 천이시키므로 쉐이딩펙터 DMA발생부(32)의 쉐이딩펙터 DMA요구를 디스에이블한다. 상기 쉐이딩펙터 DMA요구인식신호 SDACK가 '하이'구간일 때 DMA제어부(12)는 메모리(16)에 저장된 쉐이딩펙터값을 읽어오고, 액티브 '로우'상태가 되는 시점에서 DMA제어부(12)는 이치화상 프로세서(2)의 쉐이딩펙터생성부(미설명된 제3도의 62)로 쉐이딩펙터를 로드한다. 상기 쉐이딩펙터는 이미지센서(4)에서 발생되는 화상왜곡을 보정하기 위한 값으로서 이미지 센서(4)의 특성에 맞도록 고려되어 메모리(16)에 미리 저장되어 있다.
제2도의 연산부(20)는 쉐이딩보정 또는 에지강조를 위해 산술연산을 수행한다. 상기 연산부(20)는 ADC(6)로부터 출력되는 디지털 신호 ADC와 에지강조 마스크부(30)(제6도를 참조하여 자세하게 후술할 것임)에서 출력되는 로컬마스클신호 LMK를 입력하여 산술연산을 수행한다. 연산부(20)는 화상을 쉐이딩 보정할 때에는 승산기(Multiplier)로 동작하고 에지강조할 때는 다항 가산기(Multi-term Adder)로 동작한다. 연산부(20)가 쉐이딩보정을 위한 승산기와 에지강조를 위한 다항 가산기의 동작은 연산제어신호 발생부(51)의 제1연산제어신호 즉 쉐이딩보정 제어부(22)의 쉐이딩보정 제어신호 SHE에 의하여 이루어진다.
제3도는 쉐이딩보정과 에지강조의 연산을 위한 회로구성 즉 연산부(20)와 쉐이딩보정 제어부(22)와 에지강조 제어부(24)의 구체회로도로서, 제2도의 참조번호 100에 해당된다.
제3도를 참조하여 연산부(20)와 쉐이딩보정 제어부(22)와 에지강조 제어부(24)의 구성을 상세하게 설명한다.
상기 연산부(20)는, 연산부(20)가 연산제어 동작하도록 제1∼제4연산제어신호를 발생하는 연산제어신호 발생부(51)와, 제2도의 에지강조마스크부(30)로부터 출력되는 로컬마스크신호 LMK와 제1도의 ADC(6)으로부터 출력되는 디지털 신호 ADC를 입력으로 상기 연산제어신호발생부(51)에서 발생되는 제1연산제어신호에 의하여 입력되는 하나의 신호를 선택하는 멀티플렉서(50)와, 연산부(20)가 멀티 텀 에더(Multi-term Adder) 또는 승산기로 동작하도록 상기 연산제어신호발생부(51)에서 발생되는 제1연산제어신호에 응답하여 연산부(20)의 출력 데이터 RGO를 소정비트 쉬프트하여 출력하는 연산선택부(60)와, 연산선택부(60)로부터 출력되는 데이터 PA를 연산제어신호 발생부(51)의 제2연산제어신호에 의하여 임시저장하는 A입력레지스터(52)와, 상기 멀티플렉서(50)에서 선택되어 출력되는 데이터 PB를 상기 연산제어신호 발생부(51)의 제3연산제어신호에 의하여 임시저장하는 B입력레지스터(54)와, 상기 A입력레지스터(52)와 B입력레지스터(54)에 임시저장된 데이터들을 가산하는 가산기(56)와, 가산기(56)에서 가산한 데이터를 임시저장하고 연산제어신호발생부(51)에서 인가되는 제4연산제어신호에 의하여 연산된 데이터 RGO를 출력하는 출력 레지스터(58)로 구성한다.
상기 연산제어신호 발생부(51)는 쉐이딩팩터생성부(62), 숏펄스 발생부(64)와, 제2도에 도시된 쉐이딩보정 제어부(22) 및 에지강조 제어부(24)와, 다수의 논리 게이트로 구성한다.
쉐이딩펙터 생성부(62)는 메모리(16)에 저장된 쉐이딩 펙터 SF를 DMA제어부(12)의 제어에 의하여 입력하고 화소클럭 CKPX 및 클럭 CLK에 응답하여 쉐이딩펙터 제어신호 SFO를 출력한다.
상기 쉐이딩펙터 SF는 실수치로 1.0∼2.0의 값을 가진다.[여기서, 1.0='80'H(Hexa), 2.0='FF'H]. 제12도에 도시된 쉐이딩펙터 제에신호 SFO는 실수치로 1.1의 값 즉 '8D'H를 가짐을 파형으로 보여준다.
'8D'H⇒실수치로 계산하면 1+1/16+1/32+1/128≒1.1
숏펄스 발생부(64)는 쉐이딩보정 제어부(22)로부터 출력되는 쉐이딩보정신호 SHE를 입력으로 I/O인터페이스(10)을 통하여 출력되는 클럭 CLK에 응답하여 숏펄스 신호 SHOT를 출력한다. 숏펄스 발생부(64)의 입출력 파형도는 제14도에서 도시하고 있다. 제14도에 도시된 상기 숏펄스 신호 SHOT는 화소클럭 CKPX와 앤트게이팅되므로 연산부(20)의 A,B입력레지스터(52,54)를 초기화한다.
제2도에 도시된 바 있는 쉐이딩보정 제어부(22)는 클럭 CLK와 인버터(66)에 의하여 반전된 화소클럭 CKPX에 응답하여 연산부(20)가 쉐이딩보정의 산술연산을 수행하도록 쉐이딩보정신호 SHE를 출력한다.
그리고 에지강조 제어부(24)는 연산부(20)가 에지강조의 산술연산을 수행하도록 에지강조신호 EGE와 항선택신호 TMS를 출력한다.
다수의 논리게이트들은 쉐이딩펙터 생성부(62) 및 쉐이딩보정 제어부(22), 에지강조 제어부(24), 숏펄스 발생부(64)로부터 출력되는 신호들을 논리게이팅하여 연산부(20)에 있는 멀티플랙서(50)와 A입력 레지스터(52)와 B입력 레지스터(54)와 출력 레지스터(58)로 제1∼제4의 연산제어신호를 출력한다. 상기 다수의 논리게이트들은 아래와 같이 구성된다.
오아게이트(63)는 쉐이딩펙터 생성부(62)로부터 출력되는 쉐이딩펙터제어신호 SFO와 쉐이딩 보정제어부(22)로부터 출력되는 쉐이딩보정 신호 SHE를 논리합 연산하여 A입력레지스터(52)의 제어단 CNT로 출력한다. 앤드게이트(130)는 숏펄스발생부(64)로부터 출력되는 숏펄스신호 SHOT와 쉐이딩 보정제어부(22)로부터 출력되는 쉐이딩 보정신호 SHE를 논리곱하여 A입력레지스터(52)와 B입력레지스터(54)의 클리어단에 출력한다. 앤드게이트(132)는 쉐이딩보정 제어부(22)로부터 출력되는 쉐이딩보정신호 SHE와 상기 앤드게이트(130)의 출력을 논리곱하여 숏펄스 발생부(64)의 입력단 IN으로 출력한다. 상기 입력단 IN에 입력되는 신호는 상기 앤드게이트(130)에 의하여 제14와 같이 된다. 앤드게이트(120)는 쉐이딩 보정제어부(62)로부터 출력되는 쉐이딩 보정신호 SHE를 반전한 입력신호와 쉐이딩펙터 생성부(62)로부터 출력되는 쉐이딩펙터 제어신호 SFO를 논리곱하여 출력하고, 앤드게이트(122)는 쉐이딩보정 제어부(22)로부터 출력되는 쉐이딩보정신호 SHE와 에지강조 제어부(24)로부터 출력되는 에지강조신호 EGE를 반전한 입력신호를 논리곱하여 출력한다. 오아게이트(124)는 상기 두 앤드게이트(120, 122)의 출력을 논리합 연산하여 연산부(20)의 출력레지스터(58)의 클럭단 CLK로 인가한다.
제4도는 상기 쉐이딩 보정제어부(22)의 구체회로도로서, 클럭단에 인가되는 소정 클럭에 응답하여 미리 설정된 카운팅값(이진수 1000)만큼 카운팅하는 카운터(70)와, 상기 카운터(70)의 출력과 클럭 CLK를 논리곱하여 상기 카운터(70)의 클럭단으로 인가하는 앤드게이트(72)로 구성된다.
제4도를 참조하여 쉐이딩보정 제어부(22)의 동작을 더욱 상세히 설명한다.
카운터(70)의 프레세트단연결된 라인(74)상에는 제3도에 도시된 인버터(66)을 통하여 반전된 화소클럭인가된다. 앤드게이트(72)는 카운터(70)의 출력신호를 반전한 신호와 클럭 CLK를 입력으로 논리곱 연산하여 클럭단으로 인가한다. 따라서 카운터(70)는 상기 반전된 화소클럭에 의하여 프리세트된 후에 미리 설정된 카운트값(이진수 1000)까지를 클럭단에 인가되는 앤드게이트(72)의 출력에 응답하여 카운팅한다. 상기 카운터(70)가 카운팅하는 동안에 카운터(70)의 출력신호 즉 쉐이딩 제어신호 SHE는 액티브 로우상태이다. 상기 제어신호 SHE는 연산선택부(제3도 60)와 앤드게이트(120)와 데이터출력 제어부(제2도 38)의 입력단, 그리고 멀티플렉서(제 3도의 50)의 선택단 S에 각각 출력된다.
제5도는 에지강조 제어부(24)의 구체회로도로서, 클럭단에 인가되는 소정클럭에 응답하여 미리 설정된 카운팅값(이진수 100)만큼 카운팅하는 카운터(82)와, 상기 카운터(82)의 출력과 클럭 CLK를 논리곱하여 상기 카운터(82)의 클럭단으로 인가하는 앤드게이트(84)로 구성된다. 상기 제5도의 에지강조제어부(24)의 구체회로 구성은 제4도의 쉐이딩보정 제어부(22)의 구체회로도와 비슷하다.
제5도를 참조하여 에지강조제어부(24)의 동작을 더욱 상세히 설명한다.
카운터(82)의 프레세트단연결된 라인(86)상에는 제3도의 앤드게이트(132)로부터 출력되는 신호가 인가된다. 또한 앤드게이트(84)는 카운터(70)의 출력신호 EGE를 반전한 신호와 클럭 CLK를 입력으로 논리곱하여 카운터(82)의 클럭단으로 클럭을 인가한다. 따라서 카운터(82)는 제3도의 앤드게이트(132)에서 출력되어 상기 라인(86)상 에 인가되는 신호에 의하여 프리세트된 후 설정된 카운트값(이진수 100)까지를 클럭단에 인가되는 앤드게이트(84)의 출력에 응답하여 카운팅한다. 상기 카운터(82)가 카운팅하는 동안에 카운터(82)의 출력신호 즉 에지강조신호 EGE는 액티브 로우상태이다. 상기 에지강조신호 EGE는 제3도에 도시된 연산선택부(60) 및 논리 게이트부(68)의 앤드게이트(122)와, 제2도의 데이터출력 제어부(38)로 인가된다. 또한 상기 카운터(82)는 미리 설정된 카운트값(이진수 100)까지를 카운트 완료하면 에지강조 마스크부(30)의 선택단 S2으로 항선택신호(Term Select Signal) TMS를 출력한다. 상기 항선택신호 TMS가 에지강조 마스크부(30)에 인가됨에 응답하여, 에지강조 마스크부(30)는 에지강조를 위한 다수의 항(Term)에서 차례로 한 항씩을 선택한다.
제11도는 전술한 제4도의 쉐이딩보징 제어부(22)와 제5도의 에지강조 제어부(24)에서 입출력되는 신호의 파형도이다.
제11도를 참조하면, 쉐이딩보정신호 SHE는 화소클럭 CKPX가 로우상태로 천이되면 액티브 로우상태가 되어 쉐이딩보정제어부(22)의 카운터(70)에서 미리 설정된 카운팅값 즉 이진수 값 1000까지 카운트할 동안에 액티브 로우상태를 유지함을 볼 수 있다. 그리고 에지강조신호 EGE는 앤드게이트(132)의 출력에 응답하여 액티브 상태가 되어 에지강조제어부(24)의 카운터(82)에서 미리 설정된 카운팅값 즉 이진수 값 100가지 카운트할 동안에 액티브 로우상태를 유지함을 볼수 있다. 상기 쉐이딩보정신호 SHE가 로우상태일 때는 연산부(20)에서 쉐이딩보정을 위한 산술연산을 실행하고, 상기 에지강조신호 EGE가 로우상태일때는 연산부(20)에서 에지강조를 위한 산술연산을 실행한다.
제3도로 돌아가서, 연산부(20)의 연산동작을 제12도의 파형도를 참조하여 상세히 설명한다. 제12도는 연산부(20)에서 쉐이딩보정을 실행할 때 입출력되는 파형도이다.
지금 ADC(6)로부터 출력되는 원고화상에 대응된 디지털 신호 ADC가 멀티플랙서(50)의 B입력단에 입력되고 에지강조마스크부(30)로부터 출력되는 로컬 마스클신호 LMK가 멀티플랙서(50)의 A입력단에 입력된다. 여기서 상기 디지털 신호 ADC는 6비트 데이터이며 '26'H값임을 일예로 한다. 따라서 멀티플랙서(50)는 상기 A입력단과 B입력단에 입력된 신호를 쉐이딩보정 제어부(22)로부터 출력되는 쉐이딩보정신호 SHE에 응답하여 한 입력신호를 선택한다. 멀티플랙서(50)는, 상기 쉐이딩보정신호 SHE가 로우상태일 때 B단을 선택하고 하이상태일 때는 A단을 선택하며, 선택된 신호는 B입력 레지스터(54)로 출력된다. 제12도에서, 쉐이딩보정신호 SHE가 로우상태(쉐이딩 보정구간)에서 디지털 신호 ADC의 값'26'H는 데이터 PB의 값이 된다.
한편 연산선택부(60)는 쉐이딩보정 제어부(62)는 쉐이딩보정신호 SHE의 논리상태에 응답하여 출력레지스터(58)로부터 출력되는 데이터 RGO를 소정 비트 쉬프트하거나 쉬프트하지 않는다. 연산선택부(60)가 상기 데이터 RGO를 쉬프트하는 경우는 쉐이딩보정을 위하여 연산부(20)가 승산기로 동작할 때로서, 인가되는 쉐이딩보정신호 SHE는 로우상태이다. 반면에 연산선택부(60)가 상기 데이터 RGO를 쉬프트하지 않는 경우는 에지강조를 위하여 연산부(20)가 가산기로 동작할 때로서, 인가되는 쉐이딩보정신호 SHE는 하이상태이다. 상기 연산선택부(60)는 쉬프트 레지스터로 구현될 수 있으며, 만약 쉬프트 레지스터로 구현되면 쉐이딩보정신호 SHE의 로우상태(쉐이딩 보정구간)에서 1비트씩 라이트 쉬프트된다. 제12도를 살피면 쉐이딩보정구간에서 연산선택부(60)에 의해 1비트 라이트 쉬프트되는 값은 '13'H,'09'H,'17'H,'1E'H임을 알 수 있다.
A입력레지스터(52)는 연산선택부(60)에서 데이터 RGO가 쉬프트되거나 또는 쉬프트되지 않는 데이터 PA를 소정 제어에 의하여 입력한다. A입력레지스터(52)의 제어동작을 상세히 설명하면, A입력레지스터(52)의 제어단 CNT에는 쉐이딩펙터 생성부(62)에서 출력되는 쉐이딩펙터 제어신호 SFO와 쉐이딩보정 제어부(22)로부터 출력되는 쉐이딩보정신호 SHE를 오아게이트(63)를 통하여 논리합한 래치제어신호 LCNT가 인가된다. 상기 래치제어신호 LCNT가 하이일 때는 연산선택부(60)의 결과 데이터 RGO를 그대로 래치하고, 래치제어신호 LCNT가 로우상태일 때는 클럭단에 인가되는 클럭신호 CLK에 응답하여 래치된 결과 데이터를 1비트씩 라이트쉬프트한다. 또한 B입력레지스터(54)는 클리어단로 초기화 펄스신호를 받아 초기화된다. 상기 초기화펄스신호는 숏펄스발생부(64)로부터 출력되는 숏펄스 신호 SHOT와 반전된 화소클럭가 앤드게이트(130)에서 논리곱된 신호이다. 상기 초기화 펄스신호는 A입력레지스터(52)의 클리어단뿐만 아니라. B입력레지스터(54)의 클리어단에도 인가되어 B입력레지스터(54)에 래치된 데이터를 초기화한다.
제13도를 보면 앤드게이트(130)의 초기화 펄스신호에 의하여 데이터 PA, PB는 초기화('00'H)됨을 알 수 있다. 여기서, 래치제어신호 LCNT와 연산선택부(60)에 의한 1비트씩 라이트 쉬프트(1bit right shift)는 쉐이딩 보정 동작시(즉, 승산기로 동작시)에만 발생한다. 연산선택부(60)의 1비트 라이트 쉬프트 동작은 6비트×8비트 계산결과를 14비트를 가지지 않고 단지 8비트만 가지기 위한 것으로 1비트씩 곱한 후 생성되는 최하위비트(LSB)를 1비트 버리게 한다. 8비트만을 가지는 이유는 8비트 가산기는 14비트 가산기에서 변경할 수 있으므로 조합회로수가 감소되기 때문이며, 또한 비록 14비트의 결과를 가지더라도 연산부(20)에서는 최종적으로 6비트를 버려야 되기 때문이다. 래치제어신호 LCNT의 1비트 라이트 쉬프트는 곱해지는 비트가 0인 경우에 상술한 기능을 수행하기 위함이다.
따라서 가산기(56)는 상기 초기화펄스신호가 인가되기 전까지 A입력레지스터(52)와 B입력레지스터(54)의 데이터를 가산한다. 따라서 출력레지스터(58)는 연산제어신호발생부(51)의 제4연산제어신호 즉 앤드게이트(26)의 출력클럭 ADCK에 응답하여 가산기(56)에서 가산한 데이터를 래치하여 출력한다. 상기 출력클럭 ADCK이 논리 하이인 경우 출력레지스터(58)의 출력을 래치한다. 상기 출력레지스터(58)로부터 출력되는 데이터 RGO는 쉐이딩보정 또는 에지강조를 위하여 연산선택부(60)로 인가되고, 또한 쉐이딩보정 후처리부(26)와 에지강조 후처리부(28)로 각각 인가된다. 제12도의 일실시예에서, 쉐이딩 보정될 때 상기 데이터 RGO를 살펴보면 데이터 RGO는 (PA+ADC⇒RGO)즉 '00'H+'26'H⇒'26'H,'09'H+'26'H⇒'2F'H, '17'H+'26'H⇒'3D'H,'03'H+'26'H⇒'29'H의 값으로 쉐이딩 보정됨을 알 수 있다.
제2도로 되돌아가서 쉐이딩보정 후처리부(26)와 에지강조 후처리부(28)의 동작을 설명한다.
쉐이딩보정 후처리부(26)는 연산부(20)로부터 출력되는 데이터 RGO 즉 쉐이딩 보정된 결과 데이터값을 미리 한정한 값을 초과하지 못하도록 제한한다. 본 발명에 적용하는 예를 들면, 쉐이딩보정 후처리부(26)는 연산부(20)에서 8비트의 데이터 RGO가 출력되면 6비트의 데이터로 한정하는데, 이러한 한정은 상기 8비트의 데이터 RGO의 상위 2비트를 무시하면 된다. 상기 데이터 RGO는 8비트단위이므로 십진수 0 ∼125까지의 값을 가지는데, 쉐이딩보정 후 처리부(36)에서는 연산부(20)에서 출력되는 데이터 RGO가 십진수 63(6비트)이상의 데이터값이면 최대값 63(십진수)으로 제한하여 출력한다. 상기 쉐이딩보정 후처리부(26)에서 처리된 이치화상데이타 SP는 쉐이딩보정 후에 소정화소들에 대하여 에지강조하도록 에지강조 마스크부(30)에 입력이 된다.
에지강조 후처리부(28)는 연산부(20)에서 에지강조 처리된 결과 데이터값이 미리 한정한 값을 초과하는 경우 미리 한정한 값으로 제한하는 역할을 하는 논리회로부로서, 쉐이딩보정 후처리부(26)가 동일한 동작을 한다.
연산부(20)가 에지강조를 위해 다항가산기로 동작할 때 출력되는 데이터 RGO값은 -63∼126의 범위를 가진다. 따라서 에지강조 후처리부(28)는 연산부(20)에서 출력되는 8비트의 데이터값이 십진수 0보다 작으면 십진수 0으로 한정하고, 십진수 63보다 크면 십진수 63으로 한정한다. 따라서 에지강조 후처리부(28)에서 출력되는 화소밝기 데이터값의 범위는 0∼63까지이다. 에지강조 후처리부(28)에서 처리된 이치화상데이타 EP는 이치화상결정부(36)로 입력된다.
다음으로 에지강조 마스크부(30)의 구체적인 구성 및 그에 따른 동작을 제6도의 구체회로도를 참조하여 상세히 설명한다.
에지강조 마스크부(30)는 에지강조를 위하여 쉐이딩보정 후처리부(26)로부터 출력되는 이치화상 데이터 SP의 3화소의 밝기를 쉐이딩보정신호 SHE에 응답하여 레지스터(140, 142, 144)에 저장하며, I/O인터페이스(10)로부터 제공되는 에지강조 제어신호 STG에 응답하여 에지강조절도를 선택하고, 에지강조 제어부(24)에서 제공하는 항선택신호 TMS에 따라 그에 대응하는 화소의 밝기값을 제공하는 회로부이다.
제6도는 상기 에지강조 마스크부(22)의 구체 회로도로서, 이치화된 화상데이타를 에지강조하기 위하여 입력되는 이치화상데이타 SP를 마스킹하여 소정 화소 밝기값을 저장하는 3개의 레지스터들(140, 142, 144)와, 3개의 레지스터들(140, 142, 144)의 출력단에 각각 접속된 제1, 제2, 제3 멀티플랙서(146,148,.150)와 상기 제1, 제2, 제3 멀티플랙서(146,148,.150)와 C(Center)레지스터(142)에 4개의 입력단이 연결된 제4입력 멀티플랙서(152)로 구성된다.
제13A도와 제13B도는 에지강조 마스크부(30)에서 에지강조의 정도에 대응하는 가중펙터값을 보여준다. 제13A도는 에지강조를 크게 할 때의 가중펙터값으로서 에지강조신호 STG=0이 인가될 때 선택되고, 제13B도는 에지강조를 적게 할 때의 가중펙터값으로서 에지강조신호STG=1이 인가될 때 선택된다.
그리고 제13C도는 에지강조 마스크부(30)로부터 출력되는 로컬마스크신호 LMK의 데이터값으로서, 제13A도와 같은 가중펙터값에 의하여 에지강조된 화소밝기값을 보여주는 일실시예이다.
제6도와 제13A도와 제13B도와 제13C도를 참조하여 에지강조마스크부(30)의 동작을 더욱 상세히 설명한다.
L(Left) 레지스터(140), C(Center) 레지스터(142), R(Right) 레지스터(1440들은 6비트 레지스터이다. 상기 L,R레지스터(140, 144)의 출력선은 제1,제3멀티플랙서(146,150)의 A입력단에 1비트라이트 쉬프트되도록 연결되어 있고, 제1, 제2, 제3멀티플랙서(146, 150)의 B입력단에 2비트라이트 쉬프트되도록 연결되어 있다. 그리고 상기 C레지스터(142)의 출력선은 제2멀티플랙서(148)의 A입력단에는 비트쉬프트 없이 그대로 연결되어 있고 B입력단에는 1비트 라이트 쉬프트 되도록 연결되어 있다. 레지스터들(140, 142, 144)의 출력단(Q5∼Q0)와 제1,제2,제3멀티플랙서(146, 148, 150)의 입력단(A5∼A0,B5∼B0)은 아래와 같이 연결된다.
제1멀티플랙서(146)와 제3멀티플랙서(150)의 출력은 반전되어 제4멀티플랙서(152)의 입력단에 인가되고, 제2멀티플랙서(148)의 출력은 제4멀티플랙서(152)에 그대로 인가된다. 또한 C레지스터(142)의 출력단(Q5∼Q0)와 제4멀티플랙서(152)의 B입력단(B5∼B0)는 아래와 같이 연결된다.
이러한 에지강조 마스크부(30)의 구성은 제13A도와 제13B도와 같은 가중치 펙터값을 생성한다.
L레지스터(140), C레지스터(142), R레지스터(144)는 초기값이 십진수 63이 설정되어 있고, 쉐이딩 보정신호 SHE의 클럭킹에 의하여 래치한 데이터를 출력단에 연결된 레지스터 및 제1, 제2, 제3멀티플랙서(146,148.150)의 A 및 B입력단으로 인가한다. L레지스터(140)가 제1멀티플랙서(146)에 인가하는 데이터는 아래의 일예에 의해 더욱 쉽게 이해될 것이다. 일예로서 만약 L레지스터(140)의 출력이 110001이면, 제1멀티플랙서(146)의 A입력단에 인가되는 값은 100011이 되고 제1멀티플랙서(146)의 B입력단에 인가되는 값은 111이 된다.
C레지스터(142)와 R레지스터(144)도 그 라인연결에 따라 상기 일예와 같이 동작함을 유의해야 한다. 제1, 제2, 제3멀티플랙서(146,148.150)는 만약 에지강조신호 STG=0일 때 A입력단 선택하고, 에지강조신호 STG=1일 때 B 입력단을 선택한다.
상기 제1멀티플랙서(146)의 출력은 반전되어 제4멀티플랙서(152)의 A입력단에 인가되고 상기 제2멀티플랙서(148)의 출력은 제4멀티플랙서(152)의 C입력단에 인가되며 상기 제3멀티플랙서(150)의 출력은 반전되어 제4멀티플랙서(152)의 D입력단에 인가된다. 그리고 C레지스터(142)의 출력은 제4멀티플랙서(152)의 B입력단에 인가된다. 따라서 상기 제4멀티플랙서(152)는 A,B,C,D입력단으로 인가되는 데이터를 소정 화소의 에지강조 카운트완료를 알리는 에지강조 제어부(24)의 항선택신호 TMS에 응답하여 차례로 선택하여 연산부(20)에 있는 멀티플랙서(50)의 A입력단(제3도에 있음)으로 출력한다.제13A도의 가중치펙터값 즉 L:C:R=0.5:2:-0.5일 때 에지강조 마스크부(30)에서 수행하는 에지강조를 제13C도를 참조하여 설명한다.
에지강조 마스크부(30)에 입력되는 값이 라인 300상의 ①∼⑤번 화소와 같이 되면 에지강조된 결과값 즉 라인 302상의 ①∼⑤번 화소는 아래의 같음을 알 수 있다.
결과값①=20→㉧①②마스킹,②=-10+40-12.5≒17→①②③마스킹,③=-10+50-15=25→②③④마스킹,④=-12.5+60-15≒32→③④⑤마스킹,⑤=30→④⑤⑥마스킹
이러한 에지강조 결과값을 주목해서 보면, ②번 화소의 레벨이 입력에 비해 내려가고 ④번 화소의 레벨이 입력에 비해 올라감을 볼 수 있다. 이것은 화상 데이터 에지강조한 것을 분명히 보여 주고 있다. 에지강조 마스크부(30)에서 마스킹된 후 에지강조되어 연산부(20)에 인가될 때 연산부(20)의 동작을 제12도의 파형도를 참조하여 설명한다.
만약 에지강조 마스크부(30)의 중심 화소값(C)이 '29'H일 때 주변화소(L,R)은 'ED'H가 된다. 즉
1 비트라이트쉬프트
제12도에서 에지강조 구간이 제3도의 앤드게이트(130)의 출력에 의해 A 및 B 입력레지스터(52,54)가 초기화됨으로 A 및 B 입력레지스터(52,54)의 출력 PA,PB는 '00'H로 초기화됨을 볼 수 있고, 이후 B입력레지스터(54)의 출력 PB는 'EB'H, '14'H, '3D'H가 된다. 상기 '00'H 초기화된 출력이후 A입력레지스터(52)의 출력 PA는 'EB'H, '14'H, '3D'H가 출력됨을 가정한다.
따라서 연산제어신호 발생부(51)의 제4연산제어신호 ADCK에 응답하는 연산부(20)의 출력레지스터(58)의 출력값 RGO(PA+PB⇒RGO)는 '00'H+'00'H⇒'00'H, '00'H+'EB'H⇒'EB'H, 'EB'H+'29'H⇒'14'H,'14'H+'29'H⇒'3D'H,'3D'H+'EB'H⇒'28'H, 값으로 에지강조됨을 볼 수 잇다. 연산부(20)의 에지강조의 결과값은 -63∼+126의 범위를 갖는바, 상기 출력값 RGO는 모두 이 범위에 속함을 볼 수 있다.
만약 가중치 펙터값 L:C:R=-0.5:2:-0.5일 때, 에지강조 마스크부(30)의 출력 LMK가 실수치로 '0',' 63', '0'이면 연산부(20)의 출력결과는 126이 되고, 상기 가중차 펙터값일 때 에지강조 마스크부(30)의 출력 LMK가 실수치로 '63', '0', '63'이면 연산부(20)의 출력결과는 -63이 된다.
다음으로 이치화상의 전압피크를 제어하는 전압피크제어부(340에 대하여 상세히 설명한다. CPU(8)는 메모리(16)의 전압피크 레지스터에 저장된 전압피크값 VP을 업데이트하는데, 업데이트하는 전압피크값 VP는 전압피크 제어부(34)의 제어에 의하여 이루어진다.
제7도는 전압피크 제어부(34)의 구체회로도로서, 제1도의 신호제어부(14)로부터 I/O인터페이스(10)을 통하여 출력되는 라인클럭 CKLN에 의하여 프리세트되어 메모리(16)에 저장된 라인단위의 전압피크값 VP클럭단으로 인가되는 소정 클럭에 의하여 카운팅하여 새로운 라인단위의 전압피크값 VP를 출력하는 카운터(256)와, 상기 카운터(256)로부터 출력되는 라인단위의 전압피크값 VP와 제1도의 ADC(6)에서 출력되는 화소단위의 디지털 신호 ADC를 비교하기 위한 비교기(250)와, 상기 비교기(250)의 출력과 I/O인터페이스(10)을 통하여 출력되는 자동이득조절 인에이블신호 AGC와 중간조처리시 전압피크의 자동제어가 불필요하므로 중간조 처리를 위한 중간조 모드신호 HFT를 논리곱하여 상기 카운터(256)의 클럭단으로 클럭신호를 출력하는 앤드게이트(254)로 구성한다. 비교기(250)는 카운터(256)에서 카운팅된 전압피크값 VP를 다시 입력하여 화소단위의 디지털 신호 ADC와 비교를 한다. 비교기(250)는 상기 디지털 신호값 ADC가 카운터(256)에서 카운팅한 상기 전압피크값 VP보다 클 때 '1'의 값을 출력한다. 상기 비교기(250)와 카운터(256)의 클럭단 사이에 연결된 앤드게이트(254)는 3입력 앤드게이트이다. 상기 앤드게이트(254)는 자동이득조절에 대응하는 자동이득조절 인에이블신호 AGC와 중간조 처리에 대응하는 중간조 모드신호 HFT와 비교기(250)의 출력을 3입력단으로 입력한다. 상기 중간조 모드신호 HFT는 인버터(252)에서 반전되어 앤드게이트(254)에 입력된다. 앤드게이트(254)의 출력선이 카운터(256)의 클럭단에 연결되어 있어, 앤드게이트(254)에서 논리연산한 값이 1상태가 되면 카운터(256)는 전압피크값 VP를 1씩 증가토록 카운팅한다. 여기서 중간조 모드신호 HFT가 반전되어 앤드게이트(254)에 입력되는 것을 유의해야 한다. 상기 앤드게이트(254)에서 출력되는 이진논리가 0이면 카운터(256)는 전압피크값 VP를 입력상태대로 유지한다. 카운터(256)는 I/O인터페이스(10)을 통하여 제공되는 라인클럭 CKLN과 리세트신호 CLR을 제공받는다. 따라서 카운터(256)는 상기 라인클럭 CKLN에 의하여 프리세트되고 상기 리세트신호 CLR에 의하여 리세트된다. 상술한 전압피크제어는 중간조모드가 아닐 때 즉 자동이득조절이 인에이블상태일 때에 즉 AGC=1일 때에 전압 피크제어부(34)에서 수행됨을 알 수 있다. 상기 전압 피크제어부(34)에서 출력되는 전압 피크값 VP은 I/O인터페이스(10)를 통하여 다시 메모리(16)의 전압피크 레지스터에 업데이트된다.
상기의 전압피크제어부(34)의 적응적인 전압피크값 제어는 원고의 화상을 보다 더 정밀하게 재생하게 할 수 있도록 하는 이점이 있다. 다음으로 제2도의 스레스홀드 발생부(35)의 구성 및 동작을 제8A도 및 제8B도를 참조하여 설명한다. 스레스홀드 발생부는(35)는 이치화상 프로세서(2)가 중간조 처리시에는 아래(1)과 같은 스레스홀드 데이터값 DT를 입력하고, 텍스트(Text)나 도면 같은 문서처리시에는 아래(2)와 같이 동일한 값의 스레스홀드 데이터 값 VT를 입력함을 유의해야 한다.
(1) 중간조 처리식
중간조 처리를 위하여 메모리(16)에 미리 저장되어 있는 데이터 값중 스레스홀드 데이터 값 DT를 입력한다.
즉 제8B도에 있는 스레스홀드 인덱스 t0∼t15를 각각 입력한다.
(2) 텍스트(text)나 도면 처리식
화상의 각 라인을 이치화하기 전에, 현재의 전압 피크치 VP를 CPU(8)가 읽고 그에 대응하여 스레스홀드 인덱스 t0∼t15를 동일한 스레스홀드 값으로 재설정한다. 예를 들면, t0=t1=t2=t3=……t15=VP/8로 설정하게 된다. 이 때 스레스홀드 인덱스 t0∼t15는 0≤t0∼t15≤63의 범위를 가지고, 전압 피크치 VP는, 0≤VP≤255의 범위를 가진다. 따라서 문서처리시에는 스레스홀드 발생부(35)는 동일한 스레스홀드 데이터 값을 각각 입력한다.
제8A도는 스레스홀드 발생부(35)의 구체회로를 보여주는 도면이고,
제8B도는 스레스홀드 발생부(35)의 회로에 의하여 구현된 4×4 스레스홀드 매트릭스를 보여주는 도면이다.
제8A도는 참조하면, 스레스홀드 발생부(35)는, 중간조 처리시에 메모리(16)에 미리 저장되어 있는 소정 라인단위의 스레스홀드 데이터값 DT 즉 스레스홀드 인덱스 t0∼t15를 각 4입력으로 소정 제1선택신호에 의하여 1입력을 선택 출력하는 4개의 멀티플랙서들(300, 302, 304, 306)과, 상기 멀티플랙서들(300, 302, 304, 306)로부터 출력하는 멀티플랙서(308)와, 상기 4개의 멀티플랙서(300, 302, 304, 306)의 소정 스레스홀드 인데스를 선택하기 위하여 신호제어부(14)로부터 출력되는 화소클럭 CKPX에 응답하여 카운팅하여 멀티플랙서(300, 302, 304, 306)의 선택단 S1으로 상기 제1선택신호를 출력하는 제1카운터(310)와, 멀티플랙서(300, 302, 304, 306)의 한 출력을 선택하기 위하여 제1도에 도시된 신호제어부(14)로부터 출력되는 라인클럭 CKLN에 응답하여 카운팅항 제2선택신호를 출력하는 제2카운터(312)로 구성한다.
상기 제1카운터(310)는 화소클럭 CKPX에 의하여 카운팅되고 라인클럭 CKLN에 의하여 프리세트된다. 상기 라인클럭 CKLN은 인버터(314)에서 반전되어 카운터(310)의 프리세트단에 인가된다. 또한 멀티플랙서들(300, 302, 304, 306)의 출력 중 하나의 출력을 선택하기 위하여 제2카운터(312)가 멀티플랙서(308)의 선택단 S2에 연결된다. 상기 제2카운터(312)는 라인클럭 CKLN에 응답하여 카운팅되고 제1도에 도시된 신호제어부(14)로부터 출력되는 리세트신호 CLR에 의하여 리세트된다. 제8B도의 스레스홀드 매트릭스를 참조하면, 스레스홀드 인덱스t0∼t15는 메모리(16)에 저장된 하나의 라인단위이다. 그리고 스레스홀드 인덱스t0∼t15는 수직 스레스홀드 인덱스 VIdx와 수평 스레스홀드 인덱스 HIdx로 구분된다. 하나의 스레스홀드 인덱스는 화소단위이다. 소정 스레스홀드값 ti는 0∼63의 화소밝기계조값을 가진다. 여기서 I는 정수로서의 0∼15의 값이다.
제8A도 및 제8B도를 참조하여 중간조 처리시 스레스홀드 발생부(35)의 동작을 설명한다. CPU(8)는 메모리(16)에 저장된 스레스홀드값을 라인단위로 읽어와 스레스홀드 발생부(35)로 인가한다. 상기 스레스홀드 발생부(35)에 인가 되는 스레스홀드 인덱스 t0∼t15는 멀티플랙서(300, 302, 304, 306)에 인가되는 것이다. 제1카운터(310)는 라인클럭 CKLN에 의하여 프리세트된 후 화소클럭 CKPX에 클럭킹되어 1씩 카운트값을 증가시킨다. 4개의 멀티플랙서(300, 302, 304, 306)는 선택단 S1로 인가되는 카운트값에 응답하여 차례로 1열, 2열, 3열, 4열 수직 스레스홀드 인덱스 VIdx를 선택하여 출력한다. 제2카운터(312)는 리세트신호 CLR에 의하여 프리세트된 후 라이클럭 CKLN에 클럭킹되어 1씩 카운트값을 증가시킨다. 4입력 멀티플랙서(308)는 선택단 S2로 인가되는 카운트값에 응답하여 4개의 멀티플랙서(300, 302, 304, 306)를 차례로 선택하여 출력한다. 즉 상기 선택단 S2로 인가되는 카운트값에 응답하여 차례로 1행, 2행, 3행, 4행 수평 스레스홀드 인덱스 HIdx를 선택하여 출력한다. 상기 4입력 멀티플랙서(308)로부터 출력되는 스레스홀드 데이터 THR은 이치화 결정부(36)에 입력된다.
다시 제2도를 참조하면, 이치화 결정부(36)는 스레스홀드 발생부(35)에서 출력되는 스레스홀드 데이터 THR과 에지강조 후처리부(26)에서 출력되는 이치화상데이타 데를 서로 비교하여 데이터 출력부(40)으로 출력한다.
따라서 데이터 출력부(40)는 상기 이치화상 결정부(36)로부터 출력되는 데이터를 입력으로 데이터 출력제어부(38)에서 인가되는 래치클럭 LHCK에 응답하여 TPH(12) 또는 DMA제어부(14)로 이치화상데이타를 출력한다. 상기 데이터 출력제어부(38)에서 제공되는 래치클럭 LHCK은 상기 데이터 출력부(40)가 원고의 전송을 위한 전송모드와 원고의 복사를 위한 클럭이다. 상기 래치클럭 LHCK는 수백 나노초(nsec)의 주기를 갖는다.
상기 데이터 출력제어부(38)는 CPU(8)에서 제공되는 데이터 선택신호 DSS에 의하여 쉐이딩보정 제어부(22)에서 출력되는 쉐이딩보정신호 SHE 또는 에지강조 제어부(24)에서 출력되는 에지강조신호 EGE를 선택한다. 데이터 출력제어부(38)에서 선택된 신호는 데이터 출력부(40)의 제어단 CTN에 래치클럭 LHCK로 인가된다.
제2도에서 참조번호 200으로 표시된 이치화상 결정부(360와 데이터 출력부(40)의 구체회로는 제9도와 같다. 제9도를 참조하여 이치화상결정부(36) 및 데이터 출력부(40)을 상세히 설명한다.
제9도를 참조하면, 제2도의 이치화 결정부(36)는 비교기로서, 에지강조 후처리부(28)로부터 출력되는 데이터 EP와 스레스홀드 발생부(35)로부터 출력되는 스레스홀드 데이터 THR을 비교한다. 상기 에지강조 후처리부(28)에서 출력 데이터 EP는 쉐이딩보정되었거나 또는 쉐이딩보정된 후 에지강조된 6비트의 화소밝기 데이터이다. 그리고 상기 스레스홀드 발생부(35)에서 출력되는 스레스홀드 데이터 THR은 자동이득조절되었거나 또는 일정하게 고정된 6비트의 화소밝기 데이터이다. 따라서 비교기(30)는 상기 데이터 EP가 스레스홀드 데이터보다 크거나 같으면 0(백화소)로 결정하고 그렇지 않으면 1(흑화소)로 결정하여 데이터 출력부(40)로 이치화상 데이터를 출력한다.
데이터 출력부(40)는, 상기 비교기(36)로부터 출력되는 이치화상데이타를 신호 제어부(14)로부터 출력되는 모드선택신호 T/C의 선택에 의하여 TPH(12)로 출력하는 직렬출력부(350)와, 상기 비교기(36)로부터 출력되는 이치화상데이타를 신호제어부(14)로부터 출력되는 모드선택신호 T/C의 선택에 의하여 DMA제어부(14)로 출력하는 병렬출력부(352)와, 직렬출력부(350)와 병렬출력부(352)로부터 출력되는 신호의 동기를 맞추기 위하여 소정 클럭을 래치하여 지연된 래치클럭 DLHCK를 제공하는 지연기(354)로 구성한다.
직렬출력부(350)와 병렬출력부(352)는 I/O인터페이스(10)을 통하여 CPU(8)가 제어함에 의하여 제공되는 모드선택신호 T/C의 선택에 따라 배타적으로 활성화된다. 직렬출력부(350)와 병렬출력부(352)의 제1클럭단 CK1은 비교기(36)의 출력을 래치하기 위해 사용된다. 그리고 직렬출력부(350)와 병렬출력부(352)의 제2클럭단 CK2는 TPH(12)에 제공되는 복사모드클럭 CPCK와 DMA제어부(14)에 제공되는 전송요구신호TRRQ를 발생하기 위해 사용된다. 상기 제1클럭단 CK1에 제공되는 신호는 제2도에 나타난 데이터 출력제어부(38)에서 출력되는 래치클럭 LHCK이다. 래치클럭 LHCK는 쉐이딩보정신호 SHE와 에지강조신호 EGE가 됨을 알 수 있다. 지연기(354)는 상기 래치클럭 LHCK를 200 나노초(nsec)지연시켜 지연된 래치클럭 DLHCK를 제2클럭단 CK2로 출력하는 회로부이다. 따라서 모드선택신호 T/C에 의하여 선택된 직렬출력부(350) 또는 병렬출력부(352)는 상기 래치클럭 LHCK에 의하여 비교기(36)의 이치화 데이터를 래치한다. 상기 이치화 데이터를 래치한 직렬출력부(350) 또는 병렬출력부(352)는 복사/전송모드에서 아래와 같이 동작한다.
복사모드
모드선택신호 T/C가 복사모드이면 직렬출력부(350)가 선택된다. 직렬출력부(350)는 이치화데이터 CPDT를 TPH(12)로 전송하기 위하여 매 화소마다 복사보드클럭 CPCK를 발생시킨다. 상기 직렬출력부(350)는 지연기(354)에서 지연된 래치클럭 DLHCK에 응답하여 상기의 이치화데이터 CPDT와 복사보드클럭 CPCK를 활성화시킨다.
전송모드
모드선택신호 T/C가 전송모드이면 병렬출력부(352)가 선택된다. 병렬출력부(352)는 8비트의 병렬이치화 데이터 TRDT를 DMA제어부(14)로 전송하기 위하여 8화소마다 전송요구신호 TRRQ를 발생시킨다. 상기 병렬출력부(352)는 지연기(354)에서 지연된 래치클럭 DLHCK에 응답하여 8비트의 병렬이치화 데이터 TRDT상기의 이치화데이터 CPDT와 전송요구신호 TRRQ를 활성화시킨다.
상술한 바와 같이 본 발명은 팩시밀리에서 원화상으로부터 높은 품질과 정밀한 화질의 화상을 얻을 수 있고, 또한 가격의 절감을 가져오면서도 고화질의 이치화상을 얻을 수 있는 장점이 있다.

Claims (18)

  1. 원고에서 화상을 독취하는 독취수단과 상기 독취수단에서 독취된 이미지 화상신호를 디지털 신호로 변환하는 디지털 변화수단과 이치화상처리를 제어하는 이치화상처리 제어수단을 구비한 이치화상처리장치에 있어서, 상기 독취수단에 의해 독취된 원고의 배경농도에 대응하여 화상의 흑백결정 임계값을 상기 이치화상처리 제어수단에 의하여 소정단위로 생성하는 스레스홀드 발생수단과, 쉐이딩보정 제어와 에지강조 제어를 위하여 미리 설정된 시간구간에 대응하는 연산제어신호를 출력하는 연산제어수단과, 상기 디지털 신호를 상기 연산제어신호에 의하여 쉐이딩보정을 위한 연산과 에지강조를 위한 연산을 선택적으로 행하므로 연산된 화상밝기값에 상응한는 이치화 데이터를 출력하는 연산수단과, 연산수단에서 출력되는 상기 이치화 데이터를 스레스홀드 발생수단에서 출력되는 상기 화상의 흑백결정 임계값과 비교함에 의하여 원고화상의 흑백에 상응하는 이치화상을 결정하는 이치화상 결정수단으로 구성함을 특징으로 하는 이치화상 프로세서.
  2. 제1항에 있어서, 상기 연산제어수단은 상기 이치화상 제어수단에서 제공되는 화소단위의 동기신호에 의하여 미리 설정된 시간구간 동안에 화상의 쉐이딩보정을 위한 쉐이딩보정신호를 출력하는 쉐이딩보정 제어수단과, 상기 쉐이딩보정신호에 의하여 미리 설정된시간구간 동안에 화상의 에지강조를 위한 에지강조신호를 출력하는 에지강조 제어수단과, 소정 화소에 대하여 적어도 하나의 상태 이상의 에지강조를 위하여 상기 연산수단에서 출력되는 이치화데이타를 소정화소단위로 마스킹하는 에지강조 마스킹수단으로 구성함을 특징으로 하는 이치화상 프로세서.
  3. 제2항에 있어서, 상기 연산수단은 상기 연산제어수단의 연산제어신호에 의하여 상기 에지강조 마스킹수단에서 출력되는 마스크신호와 상기 디지털 변환수단에서 출력되는 디지털 신호를 택일적으로 선택하기 위한 제1 연산선택수단과, 상기 쉐이딩보정과 에지강조의 연산선택을 위해 상기 연산제어신호에 의하여 연산선택신호를 출력하는 제2연산선택수단과, 상기 제1연산선택수단에서 선택된 신호와 제2연산선택수단의 연산선택신호를 가산하는 가산수단으로 구성함을 특징으로 하는 이치화상 프로세서.
  4. 제2항에 있어서, 상기 연산수단은 상기 제1연산선택수단과 가산수단에 연결되며 상기 제1연산선택수단의 출력을 임시 저장하는 제1 입력 임시저장수단과, 상기 제2연산선택수단과 상기 가산수단에 연결되며 상기 제2연산선택수단의 출력을 임시 저장하는 제2 입력 임시저장수단과, 상기 가산수단에서 출력되는 이치화신호를 임시저장하는 출력 임시저장수단과, 상기 제1입력 임시저장수단과 제2입력 임시저장수단과 출력 임시저장수단이 출력되는 신호를 임시저장토록 상기 이치화상 처리 제어수단의 제어에 의하여 래치신호를 상기 임시저장수단들에 제공하는 래치신호발생수단을 더 구비함을 특징으로 하는 이치화상 프로세서.
  5. 제1항에 있어서, 소정원고의 화이트레퍼런스에 대응하는 전압피크치의 적응적 제어를 위하여 상기 디지털변환수단의 디지털 신호와 미리 설정되어 소정 메모리 수단에 저장된 전압피크치와 비교하는 전압피크제어수단을 더 구비함을 특징으로 하는 이치화상 프로세서.
  6. 제1항에 있어서, 상기 연산수단에서 출력되는 이치화데이타를 쉐이딩보정과 에지강조에 유효한 실효치 데이터로 처리하기 위하여 상기 이치화 데이터의 소정 절대치 밝기값 이상을 클래핑하는 연산 후처리수단을 더 구비함을 특징으로 하는 이치화상 프로세서.
  7. 제3항에 있어서, 상기 제2연산선택수단은 상기 가산수단의 출력을 상기 연산제어신호에 따라 소정 비트 쉬프트하는 쉬프트레지스터로 구성함을 특징으로 하는 이치화상 프로세서.
  8. 제2항에 있어서, 상기 연산수단은 쉐이딩보정을 위한 상기 연산제어신호에 의하여 연산수단의 출력을 피승수로 상기 디지털 신호를 승수로 하여 승산 동작하는 승산기임을 특징으로 하는 이치화상 프로세서.
  9. 제2항에 있어서, 상기 연산수단은 에지강조를 위한 상기 연산제어신호에 의하여 연산수단의 출력을 피가수로 상기 마스크신호를 기수로 하여 가산 동작하는 가산기임을 특징으로 하는이치화상 프로세서.
  10. 제2항에 있어서, 상기 에지강조 마스킹수단은 두 상태의 에지강조 가중펙터를 저장하며 상기 연산수단에서 제공되는 이치화데이타의 화소단위로 승산하는 하나 이상의 레지스터 수단과, 이치화상제어수단에서 제공하는 에지강조신호에 의하여 한 상태의 에지강조 가중펙터된 상기 레지스터수단의 출력을 선택하는 하나 이상의 제1선택수단과, 상기 에지강조 제어수단의 에지강조신호에 의하여 상기 제1선택수단들 중 한 선택수단을 선택하는 제2선택수단으로 구성함을 특징으로 하는 이치화상 프로세서.
  11. 원고의 화상을 독취하여 디지털 신호로 변환한 이미지 데이터를 쉐이딩보정과 에지강조를 위한 이치화상 프로세서에 있어서, 상기 이치화상 프로세서의 쉐이딩보정과 에지강조를 위한 이치화상처리수단과, 상기 이치화상처리 제어수단에서 제공되는 화소단위의 동기신호에 의하여 미리 설정된 시간구간 동안에 화상의 쉐이딩보정을 위한 쉐이딩보정신호를 출력하는 쉐이딩보정 제어수단과, 상기 쉐이딩보정신호에 의하여 미리 설정된 시간구간 동안에 화상의 에지강조를 위한 에지강조신호를 출력하는 에지강조 제어수단과, 소정 화소에 대하여 적어도 하나의 상태 이상의 에지강조를 위하여 산술연산수단에서 출력되는 이치화데이타를 소정 화소단위로 마스킹하는 에지강조 마스킹수단과, 상기 쉐이딩보전신호에 의하여 상기 에지강조 마스킹수단에서 출력되는 마스크신호와 상기 디지털 신호를 택일적으로 선택하기 위한 제1연산선택수단과, 쉐이딩보정과 에지강조의 연산선택을 위해 상기 쉐이딩보정신호에 의하여 생성되는 연산선택신호를 출력하는 제2연산선택수단과, 상기 제1연산선택수단에서 선택된 제2연산선택신호를 산술연산하는 산술연산수단으로 구성함을 특징으로 하는 이치화상 프로세서.
  12. 제10항에 있어서, 상기 산술연산수단은 가산기임을 특징으로 하는 이치화상 프로세서.
  13. 제11항에 있어서, 상기 에지강조 제어수단은 카운터로 구성함을 특징으로 하는 이치화상 프로세서.
  14. 제12항에 있어서, 상기 쉐이딩보정 제어수단은 카운터로 구성함을 특징으로 하는 이치화상 프로세서.
  15. 원고의 전송 및 복사를 위한 이치화상 처리장치에 있어서, 상기 이치화상 처리장치의 이치화상 처리를 제어하는 이치화상처리 제어수단과, 소정 독취수단에 의해 독취된 원고의 배경농도에 대응하여 화상의 흑백결정 임계값을 상기 이치화상처리 제어수단에 의하여 소정단위로 생성하는 스레스홀드 발생수단과, 쉐이딩보정과 에지강조 제어를 위하여 미리 설정된 시간구간에 대응하는 연산제어신호를 출력하는 연산제어수단과, 상기 디지털 신호를 상기 연산제어신호에 의하여 쉐이딩보정을 위한 연산과 에지강조를 위한 연산을 선택적으로 행하므로 연산된 화상밝기값의 이치화 데이터를 출력하는 연산수단과, 연산수단에서 출력되는 상기 이치화 데이터를 상기 스레스홀드 발생수단에서 출력되는 상기 화상의 흑백결정 임계값과 비교함에 의하여 원고화상의 흑백에 상응하는 이치화상을 결정하는 이치화상 결정수단과, 상기 이치화상 결정수단에서 결정된 이치화상을 이치화상 처리수단의 제어에 의해 이치화상의 전송에 대응하는 전송모드와 이치화상의 복사에 대응하는 복사모드에 상응하게 출력하는 데이터출력수단으로 구성함을 특징으로 하는 이치화상 프로세서.
  16. 팩시밀리의 이치화상 처리장치에 있어서, 원고화상의 이치화 시뮬레이션에 의하여 미리 설정된 쉐이딩보정을 위한 쉐이딩펙터와 원고의 화이틀레퍼런스에 대응하는 전압피크치와 화상흑백 결정을 위한 스레스홀드값을 저장하는 메모리와, 상기 이치화상 처리장치를 제어하는 중앙처리장치와, 상기 중앙처리장치의 소정의 화소단위의 라인클럭과 각 화소에 대응하는 화소클럭에 의하여 상기 메모리에 저장된 소정의 스레스홀드값을 생성하는 스레스홀드 발생부와, 소정원고의 화이트레퍼런스에 대응하는 전압피크치의 적응적 제어를 위하여 상기 이치화상 처리장치에 입력된 원고 화상에 대응하는 디지털신호를 상기 메모리에 저장된 전압피크치와 비교하고, 비교되어 생성된 전압피크치를 상기 중앙처리장치의 제어에 의하여 상기 메모리에 다시 저장하는 전압피크제어부와, 상기 화소클럭에 의하여 미리 설정된 시간구간 동안에 화상의 쉐이딩보정을 위한 쉐이딩보정신호를 출력하는 쉐이딩보정제어부와, 상기 쉐이딩보정신호에 의하여 미리 설정된 시간구간 동안에 화상의 에지강조를 위한 에지강조신호를 출력하는 에지강조제어부와, 소정 화소에 대하여 적어도 한상태 이상의 에지강조를 위하여 연산부의 이치화데이타를 마스킹하고 상기 중앙처리장치의 에지강조신호에 의하여 마스킹된 이치화 데이터를 에지강조하는 에지강조 마스크부와, 상기 디지털 신호와 에지강조 마스크부의 출력신호를 상기 쉐이딩보정신호와 에지강조신호에 의하여 택일하여 산술연산하는 연산부와, 상기 연산부에서 산술연산된 값과 스레스홀드부에서 생성된 스레서홀드값을 비교함에 의하여 원고화상의 흑백에 상응하는 이치화상을 결정하는 이상화상 결정부와, 상기 이상화상 결정부에서 결정된 이상화상을 상기 중앙처리장치의 제어에 의해 이치화상의 전송에 대응하는 전송모드와 이치화상의 복사에 대응하는 복사모드에 상응하게 출력하는 데이터출력부로 구성함을 특징으로 하는 이치화상 프로세서.
  17. 제15항에 있어서, 상기 연산부와 에지강조 마스크부에 연결되며 상기 연산부에서 출력되는 이치화 데이터를 쉐이딩보정에 유효한 실효치 데이터로 처리하기 위하여 상기 이치화데이타의 소정 절대치 밝기값 이상을 클래핑하는 쉐이딩보정 후처리수단을 더 구비함을 특징으로 하는 이치화상 프로세서.
  18. 제15항에 있어서, 상기 연산부와 이상화상 결정부에 연결되며 상기 연산부에서 출력되는 이치화 데이터를 에지강조에 유효한 실효치 데이터로 처리하기 위하여 상기 이치하 데이터의 소정 절대치 밝기값 이상을 클래핑하는 에지강조 후처리수단을 더 구비함을 특징으로 하는 이치화상 프로세서.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE506145C2 (sv) * 1995-03-20 1997-11-17 Bjoern Stefan Christian Blixt Förfarande för omvandling av en i bildelement uppdelad gråskalebild till en svart-vit bild
US6049620A (en) 1995-12-15 2000-04-11 Veridicom, Inc. Capacitive fingerprint sensor with adjustable gain
US5818973A (en) * 1996-01-11 1998-10-06 Umax Data Systems Inc. Apparatus for digital correction in an image system
KR0181157B1 (ko) * 1996-04-10 1999-05-01 김광호 중간조처리 및 쉐이딩 보정을 위한 화상 처리장치 및 그 방법
US6192163B1 (en) * 1996-10-29 2001-02-20 Seiko Epson Corporation Image processing method and image processing apparatus
JP2001043239A (ja) * 1999-07-30 2001-02-16 Canon Inc 画像記憶方法及び装置及び記憶媒体
US7053941B1 (en) 1999-08-19 2006-05-30 Canon Kabushiki Kaisha Image input apparatus
US6731294B1 (en) * 2000-04-21 2004-05-04 Ati International Srl Vector engine with pre-accumulation buffer and method therefore
US6518560B1 (en) 2000-04-27 2003-02-11 Veridicom, Inc. Automatic gain amplifier for biometric sensor device
US7805000B2 (en) * 2000-05-01 2010-09-28 Minolta Co., Ltd. Image processing for binarization of image data
JP2002135801A (ja) * 2000-10-25 2002-05-10 Sony Corp 画像処理装置
CN1244222C (zh) * 2001-08-22 2006-03-01 佳能株式会社 成像区域包括多个区域的成像传感装置输出的信号的处理
US6950210B2 (en) * 2001-11-21 2005-09-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus for adaptively binarizing color document images
US7088857B2 (en) * 2002-01-31 2006-08-08 Hewlett-Packard Development Company, L.P. Dynamic bilevel thresholding of digital images
US6914700B2 (en) 2003-04-17 2005-07-05 Lexmark International, Inc. Method for reducing migrating residual error in error diffusion halftoning
US7532360B2 (en) * 2005-09-16 2009-05-12 Seiko Epson Corporation Image output apparatus
US7974485B1 (en) * 2005-10-27 2011-07-05 Nvidia Corporation Split-frame post-processing in a programmable video pipeline
KR100736356B1 (ko) * 2006-08-25 2007-07-06 엠텍비젼 주식회사 이미지의 에지 검출 장치 및 그 방법, 선명도 강조 장치 및그 방법, 이를 수행하는 프로그램이 기록된 기록 매체
JP2009193429A (ja) * 2008-02-15 2009-08-27 Mitsubishi Electric Corp 画像読取装置
US9485050B2 (en) 2009-12-08 2016-11-01 Treq Labs, Inc. Subchannel photonic routing, switching and protection with simplified upgrades of WDM optical networks
US9342892B2 (en) * 2014-03-07 2016-05-17 Lexmark International, Inc. Image binarization
CN106652161B (zh) * 2017-01-13 2022-06-07 山东华菱电子股份有限公司 一种基于热敏打印头的纸币识别装置及识别方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3869698A (en) * 1973-11-29 1975-03-04 Mohawk Data Sciences Corp Optical character recognition video amplifier and digitizer
US4589034A (en) * 1980-12-05 1986-05-13 Canon Kabushiki Kaisha Image processing apparatus
JPS57116477A (en) * 1981-01-09 1982-07-20 Fuji Xerox Co Ltd Scanning type document reader
JPS62112477A (ja) * 1985-11-11 1987-05-23 Konishiroku Photo Ind Co Ltd 画像信号２値化方法及び装置
JPS62188470A (ja) * 1986-02-13 1987-08-18 Toshiba Corp 画像信号処理装置
US4982294A (en) * 1987-07-24 1991-01-01 Eastman Kodak Company Apparatus for enhancing and thresholding scanned microfilm images and methods for use therein
JPH0659087B2 (ja) * 1987-12-25 1994-08-03 富士写真フイルム株式会社 画像信号処理方法
JPH01204184A (ja) * 1988-02-01 1989-08-16 Tetsu Kin 画像処理装置
JP2945022B2 (ja) * 1989-03-01 1999-09-06 株式会社リコー 画像処理装置
JP3176052B2 (ja) * 1990-04-27 2001-06-11 キヤノン株式会社 画像処理装置
US5523861A (en) * 1991-05-15 1996-06-04 Canon Kabushiki Kaisha Image reader capable of setting density and illumination
JP3136671B2 (ja) * 1991-08-08 2001-02-19 株式会社リコー 画像読取り装置
JPH05244419A (ja) * 1991-11-25 1993-09-21 Eastman Kodak Co ２階調適応閾値を決定するシステムおよび方法
JP3222183B2 (ja) * 1992-02-19 2001-10-22 株式会社リコー 画像処理装置
JPH0670147A (ja) * 1992-08-21 1994-03-11 Minolta Camera Co Ltd カラー画像形成装置

Also Published As

Publication number Publication date
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DE19527651C2 (de) 1997-07-10
GB2292283B (en) 1997-01-15
JPH0879524A (ja) 1996-03-22
JP3025425B2 (ja) 2000-03-27
GB9515880D0 (en) 1995-10-04

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